JP5502629B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

不揮発性半導体記憶装置、及びその製造方法 Download PDF

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Description

明細書の実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリトランジスタ（メモリセル）の積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。
上記のような積層型メモリは、一般にＧＩＤＬ電流（Gate Induced Drain Leakage Current）を用いて消去動作を実行する。すなわち、積層型メモリは、選択トランジスタのゲート端部に高電界をかけることにより、ＧＩＤＬ電流によりホールを発生させる。そして、積層型メモリは、そのホールによる電流をメモリトランジスタのボディに導き、そのボディの電位を上昇させて消去動作を実行する。
しかしながら、直列接続されるメモリトランジスタの数が増加することによりメモリストリングのボディの容量が大きくなった場合に、ＧＩＤＬ電流を用いた消去動作の速度が遅くなる又は動作自体が困難となるおそれがある。
特開２００７−２６６１４３号公報
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供することを目的とする。
一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、選択トランジスタ、キャリア選択素子、及び制御回路を備える。複数のメモリストリングは、直列接続された複数のメモリトランジスタを含む。選択トランジスタは、メモリストリングの一端に一端を接続されている。キャリア選択素子は、選択トランジスタの他端に一端を接続され且つメモリトランジスタ、選択トランジスタのボディを流れる多数キャリアを選択する。制御回路は、メモリストリング、選択トランジスタ、及びキャリア選択素子の状態を制御する。選択トランジスタは、第２半導体層、第１ゲート絶縁層、及び第２導電層を備える。第１ゲート絶縁層は、基板に対して垂直方向に延び選択トランジスタのボディとして機能する。第１ゲート絶縁層は、第２半導体層を取り囲むように形成されている。第２導電層は、第１ゲート絶縁層を介して第２半導体層を取り囲み、基板に対して平行方向に延びるように形成されて選択トランジスタのゲートとして機能する。キャリア選択素子は、第３半導体層、金属層、第２ゲート絶縁層、及び第３導電層を備える。金属層は、基板に対して垂直方向に延びキャリア選択素子のボディとして機能する。金属層は、第３半導体層の上面から基板に対して垂直方向に延びる。第２ゲート絶縁層は、第３半導体層及び金属層を取り囲むように形成されている。第３導電層は、第２ゲート絶縁層を介して第３半導体層及び金属層を取り囲み、基板に対して平行方向に延びるように形成されてキャリア選択素子のゲートとして機能する。
一態様に係る不揮発性半導体記憶装置の製造方法においては、先ず、複数の第１導電層、第２導電層、及び第３導電層を積層させる。次に、複数の第１導電層、第２導電層、及び第３導電層を貫通するホールを形成する。続いて、ホールに面する第１導電層、第２導電層、及び第３導電層の側面に、それぞれ第１ゲート絶縁層、第２ゲート絶縁層、及び第３ゲート絶縁層を形成する。次に、ホールに面する第１ゲート絶縁層、及び第２ゲート絶縁層の側面に、それぞれ第１半導体層、及び第２半導体層を形成すると共に、第３導電層の下面から第３導電層の上面の間の所定位置までホールに面する第３ゲート絶縁層の側面に第３半導体層を形成する。続いて、所定位置から上層にホールに面する第３ゲート絶縁層の側面に金属層を形成する。
第１実施形態に係る不揮発性半導体記憶装置の回路図である。 第１実施形態に係るメモリセルアレイ１１の積層構造を示す斜視図である。 第１実施形態に係るメモリセルアレイ１１の等価回路図である。 図３の拡大図である。 第１実施形態に係るメモリセルアレイ１１の断面図である。 図５の拡大図である。 第１実施形態に係るソース側導電層６１ａ、及びドレイン側導電層６１ｂを示す上面図である。 第１実施形態の書込動作を示す回路図である。 第１実施形態の読出動作を示す回路図である。 第１実施形態の消去動作を示す回路図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第１実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第２実施形態に係るメモリセルアレイ１１を示す拡大断面図である。 第３実施形態に係るメモリセルアレイ１１を示す拡大断面図である。 第３実施形態に係るメモリセルアレイ１１の製造工程を示す断面図である。 第４実施形態に係るメモリセルアレイ１１を示す拡大断面図である。 第５実施形態の読出動作を示す回路図である。 第６実施形態に係るメモリセルアレイ１１の拡大断面図である。 第７実施形態に係るメモリセルアレイ１１の拡大断面図である。 第８実施形態に係るメモリセルアレイ１１の積層構造を示す斜視図である。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
［第１実施形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、メモリセルアレイ１１に対する各種動作（書込動作、読出動作、消去動作など）を制御する制御回路１２を有する。メモリセルアレイ１１は、メモリセルを構成するメモリトランジスタＭＴｒを配列してなる。制御回路１２は、ロウデコーダ１３、１４、センスアンプ１５、カラムデコーダ１６、及び制御信号生成部１７を備える。
ロウデコーダ１３、１４は、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１５は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１６は、カラムアドレス信号をデコードし、センスアンプ１５を制御する。制御信号生成部１７は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１３、１４、センスアンプ１５、及びカラムデコーダ１６を制御する。
次に、図２を参照して、メモリセルアレイ１１の構造について説明する。メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒ１〜８を３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒ１〜８は、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒ１〜８は、バックゲートトランジスタＢＴｒと共に水平方向からみてＵ字状に直列接続され、メモリストリングＭＳを構成する。メモリストリングＭＳは、積層方向を長手方向として配列される。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続されている。また、ドレイン側選択トランジスタＳＤＴｒの一端には、ドレイン側キャリア選択素子ＰＤＴｒが接続され、ソース側選択トランジスタＳＳＴｒの一端には、ソース側キャリア選択素子ＰＳＴｒが接続されている。
ソース側キャリア選択素子ＰＳＴｒ及びドレイン側キャリア選択素子ＰＤＴｒは、メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒのボディを流れる多数キャリア（電子又はホール）を選択するように構成されている。
また詳細については後述するが、メモリトランジスタＭＴｒ１〜８のゲートは、図２に示すように、各々、ロウ方向に延びるワード線ＷＬ１〜８に接続されている。バックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに接続されている。ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに接続され、ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに接続されている。ドレイン側キャリア選択素子ＰＤＴｒのゲート、及びソース側キャリア選択素子ＰＳＴｒのゲートは、キャリア選択線ＰＬに接続されている。ドレイン側キャリア選択素子ＰＤＴｒの一端は、カラム方向に延びるビット線ＢＬに接続されている。ソース側キャリア選択素子ＰＳＴｒの一端は、ロウ方向に延びるソース線ＳＬに接続されいる。
次に、図３及び図４を参照して、メモリセルアレイ１１の等価回路について説明する。メモリセルアレイ１１は、図３に示すように、ｍ列のメモリブロックＭＢ、及びｎ行のビット線ＢＬを有する。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。ビット線ＢＬは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びる。
ｍ列のメモリブロックＭＢの各々は、図３に示すように、ｎ行２列のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に直列接続されたソース側選択トランジスタＳＳＴｒ、ソース側キャリア選択素子ＰＳＴｒ、及びメモリストリングＭＳのドレイン側に直列接続されたドレイン側選択トランジスタＳＤＴｒ、ドレイン側キャリア選択素子ＰＤＴｒを備える。
メモリストリングＭＳは、図３及び図４に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。そして、閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜８が保持するデータが書き替えられる。バックゲートトランジスタＢＴｒは、積層方向における最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。
ソース側選択トランジスタＳＳＴｒのドレインは、図３に示すように、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ８のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒ１のソースは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。
ソース側キャリア選択素子ＰＳＴｒのドレインは、図３に示すように、ソース側選択トランジスタＳＳＴｒのソースに接続され、そのソースは、ソース線ＳＬに接続されている。ドレイン側キャリア選択素子ＰＤＴｒのソースは、ドレイン側選択トランジスタＳＤＴｒのドレインに接続され、そのドレインは、ビット線ＢＬに接続されている。
上述したように、ソース側キャリア選択素子ＰＳＴｒ及びドレイン側キャリア選択素子ＰＤＴｒは、メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒのボディを流れる多数キャリア（電子又はホール）を選択する。ソース側キャリア選択素子ＰＳＴｒ及びドレイン側キャリア選択素子ＰＤＴｒは、そのゲートに負の電圧を印加された場合に多数キャリアをホールとし、そのゲートに正の電圧を印加された場合に多数キャリアを電子とする。すなわち、ソース側キャリア選択素子ＰＳＴｒ及びドレイン側キャリア選択素子ＰＤＴｒは、それらのゲートに印加される電圧の大小に拘わらず電流を流し、この点でトランジスタと異なる。
ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ１のゲートは、図３に示すように、ロウ方向に延びる１本のワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ２〜８のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ２〜８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列された２×ｎ個のバックゲートトランジスタＢＴｒのゲートは、１本のバックゲート線ＢＧに共通接続されている。
ロウ方向に一列に配列されたｎ個のソース側選択トランジスタＳＳＴｒのゲートは、図３に示すように、ロウ方向に延びる１本のソース側選択ゲート線ＳＧＳに共通接続されている。同様に、ロウ方向に一列に配列されたｎ個のドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びる１本のドレイン側選択ゲート線ＳＧＤに共通接続されている。
ロウ方向及びカラム方向にマトリクス状に配列された２×ｎ個のソース側キャリア選択素子ＰＳＴｒ及びドレイン側キャリア選択素子ＰＤＴｒのゲートは、図３に示すように、１本のキャリア選択線ＰＬに共通接続されている。
次に、図５及び図６を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図５は、メモリセルアレイ１１の断面図であり、図６は、図５の一部拡大図である。
メモリセルアレイ１１は、図５に示すように、基板２０上にバックゲートトランジスタ層３０、メモリトランジスタ層４０、選択トランジスタ層５０、キャリア選択層６０、及び配線層７０を有する。バックゲートトランジスタ層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜８（メモリストリングＭＳ）として機能する。選択トランジスタ層５０は、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒとして機能する。キャリア選択層６０は、ソース側キャリア選択素子ＰＳＴｒ、及びドレイン側キャリア選択素子ＰＤＴｒとして機能する。配線層７０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
バックゲートトランジスタ層３０は、図５に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。
バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層３１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層３１は、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
バックゲート導電層３０は、図５に示すように、バックゲートホール３２を有する。バックゲートホール３２は、バックゲート導電層３１を掘り込むように形成されている。バックゲートホール３２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール３２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
メモリトランジスタ層４０は、図５に示すように、バックゲート導電層３０の上層に形成されている。メモリトランジスタ層４０は、ワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、各々、ワード線ＷＬ１〜８として機能すると共に、メモリトランジスタＭＴｒ１〜８のゲートとして機能する。
ワード線導電層４１ａ〜４１ｄは、層間絶縁層を挟んで積層されている。ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層４１ａ〜４１ｄは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
メモリトランジスタ層４０は、図５に示すように、メモリホール４２を有する。メモリホール４２は、ワード線導電層４１ａ〜４１ｄ及び層間絶縁層を貫通するように形成されている。メモリホール４２は、バックゲートホール３２のカラム方向の端部近傍に整合するように形成されている。
また、バックゲートトランジスタ層３０、及びメモリトランジスタ層４０は、図６に示すように、メモリゲート絶縁層４３、メモリ半導体層４４、及び内部絶縁層４５を有する。メモリ半導体層４４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。
メモリゲート絶縁層４３は、図６に示すように、バックゲートホール３２及びメモリホール４２の側面に所定の厚みをもって形成されている。メモリゲート絶縁層４３は、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂが電荷を蓄積させることによりメモリトランジスタＭＴｒ１〜８の閾値電圧が変化し、これによりメモリトランジスタＭＴｒが保持するデータを書き換えられる。
ブロック絶縁層４３ａは、図６に示すように、バックゲートホール３２及びメモリホール４２の側面に所定の厚みをもって形成されている。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
メモリ半導体層４４は、トンネル絶縁層３３ｃの側面に所定の厚みをもって形成されている。メモリ半導体層４４は、中空Ａｇを有しているとともに、ロウ方向からみてＵ字状の形状を有するように形成されている。メモリ半導体層４４は、基板２０に対して垂直方向に延びる一対の柱状部４４Ａ、及び一対の柱状部４４Ａの下端を連結する連結部４４Ｂを有する。メモリ半導体層４４は、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
内部絶縁層４５は、メモリ半導体層４４の中空Ａｇを埋めるように形成されている。内部絶縁層４５は、窒化シリコン（ＳｉＮ）にて構成されている。内部絶縁層４５は、その内部に空隙４５１を有する。
上記バックゲートトランジスタ層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結部４４Ｂを取り囲むように形成されている。また、上記メモリトランジスタ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状部４４Ａを取り囲むように形成されている。
選択トランジスタ層５０は、図５に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳとして機能すると共に、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤとして機能すると共に、ドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状部４４Ａの上層に形成されている。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状部４４Ａの上層に形成されている。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
選択トランジスタ層５０は、図５に示すように、ソース側ホール５２ａ、及びドレイン側ホール５２ｂを有する。ソース側ホール５２ａは、ソース側導電層５１ａ及び層間絶縁層を貫通するように形成されている。ドレイン側ホール５２ｂは、ドレイン側導電層５１ｂ及び層間絶縁層を貫通するように形成されている。ソース側ホール５２ａ及びドレイン側ホール５２ｂは、各々、メモリホール４２と整合する位置に形成されている。
選択トランジスタ層５０は、図６に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、及び内部絶縁層５５ａを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。
ソース側ゲート絶縁層５３ａは、ソース側ホール５２ａの側面に所定の厚みをもって形成されている。ソース側ゲート絶縁層５３ａは、酸化シリコン（ＳｉＯ２）にて構成されている。
ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層５４ａは、中空Ａｇを有して、柱状部４４Ａの上面から積層方向に延びる柱状に形成されている。ソース側柱状半導体層５４ａは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
内部絶縁層５５ａは、ソース側柱状半導体層５４ａの中空Ａｇを埋めるように形成されている。内部絶縁層５５ａは、積層方向に延びる柱状に形成されている。内部絶縁層５５ａは、窒化シリコン（ＳｉＮ）にて構成されている。内部絶縁層５５ａは、その内部に空隙５５１ａを有する。
また、選択トランジスタ層５０は、図６に示すように、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及び内部絶縁層５５ｂを有する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。
ドレイン側ゲート絶縁層５３ｂは、ドレイン側ホール５２ｂの側面に所定の厚みをもって形成されている。ドレイン側ゲート絶縁層５３ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層５４ｂは、中空Ａｇを有して、柱状部４４Ａの上面から積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５４ｂは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
内部絶縁層５５ｂは、ドレイン側柱状半導体層５４ｂの中空Ａｇを埋めるように形成されている。内部絶縁層５５ｂは、積層方向に延びる柱状に形成されている。内部絶縁層５５ｂは、窒化シリコン（ＳｉＮ）にて構成されている。内部絶縁層５５ｂは、その内部に空隙５５１ｂを有する。
キャリア選択層６０は、図５に示すように、ソース側導電層６１ａ、及びドレイン側導電層６１ｂを有する。ソース側導電層６１ａは、キャリア選択線ＰＬとして機能すると共に、ソース側キャリア選択素子ＰＳＴｒのゲートとして機能する。ドレイン側導電層６１ｂは、キャリア選択線ＰＬとして機能すると共に、ドレイン側キャリア選択素子ＰＤＴｒのゲートとして機能する。
ソース側導電層６１ａは、ソース側導電層５１ａの上層に形成されている。ドレイン側導電層６１ｂは、ソース側導電層６１ａと同層にあって、ドレイン側導電層５１ｂの上層に形成されている。ソース側導電層６１ａ、及びドレイン側導電層６１ｂは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
選択トランジスタ層６０は、図５に示すように、ソース側ホール６２ａ、及びドレイン側ホール６２ｂを有する。ソース側ホール６２ａは、ソース側導電層６１ａ及び層間絶縁層を貫通するように形成され、ドレイン側ホール６２ｂは、ドレイン側導電層６１ｂ及び層間絶縁層を貫通するように形成されている。ソース側ホール６２ａ及びドレイン側ホール６２ｂは、各々、ソース側ホール５２ａ及びドレイン側ホール５２ｂと整合する位置に形成されている。
選択トランジスタ層６０は、図６に示すように、ソース側ゲート絶縁層６３ａ、ソース側柱状半導体層６４ａ、内部絶縁層６５ａ、及び金属層６６ａを有する。ソース側柱状半導体層６４ａは、ソース側キャリア選択素子ＰＳＴｒのボディとして機能する。
ソース側ゲート絶縁層６３ａは、ソース側ホール６２ａの側面に所定の厚みをもって形成されている。ソース側ゲート絶縁層６３ａは、酸化シリコン（ＳｉＯ２）にて構成されている。
ソース側柱状半導体層６４ａは、ソース側ゲート絶縁層６３ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層６４ａは、中空Ａｇを有して、ソース側柱状半導体層５４ａの上面から積層方向に延びる柱状に形成されている。ソース側導電層６１ａの積層方向の厚みをＨ０とすると、ソース側柱状半導体層６４ａの上面はソース側導電層６１ａの下面から高さＨ１（Ｈ１＜Ｈ０）に位置する。ソース側柱状半導体層６４ａは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
内部絶縁層６５ａは、ソース側柱状半導体層６４ａの中空Ａｇを埋めるように形成されている。内部絶縁層６５ａは、積層方向に延びる柱状に形成されている。内部絶縁層６５ａの上面は、ソース側導電層６１ａの下面から高さＨ２（Ｈ１＜Ｈ２＜Ｈ０）に位置する。内部絶縁層６５ａは、窒化シリコン（ＳｉＮ）にて構成されている。内部絶縁層６５ａは、その内部に空隙６５１ａを有する。
金属層６６ａは、ソース側柱状半導体層６４ａの上面及び内部絶縁層６５ａの上面から積層方向に延びる柱状に形成されている。金属層６６ａは、第１金属層６６１ａ、及び第２金属層６６２ａを有する。
第１金属層６６１ａは、ソース側ゲート絶縁層６３ａの側面に所定の厚みをもって、ソース側柱状半導体層６４ａの上面から積層方向に延びるように形成されている。第１金属層６６１ａは、ソース側柱状半導体層６４ａと電気的に接続している。第１金属層６６１ａは、例えば、ニッケルシリサイド（ＮｉＳｉ）にて構成されている。
第２金属層６６２ａは、第１金属層６６１ａの側面に接してソース側ホール６２ａを埋めるように形成されている。第２金属層６６２ａは、内部絶縁層６５ａの上面から積層方向に延びる柱状に形成されている。第２金属層６６２ａは、例えば、タングステン（Ｗ）にて構成されている。
選択トランジスタ層６０は、図６に示すように、ドレイン側ゲート絶縁層６３ｂ、ドレイン側柱状半導体層６４ｂ、内部絶縁層６５ｂ、及び金属層６６ｂを有する。ドレイン側柱状半導体層６４ｂは、ドレイン側キャリア選択素子ＰＤＴｒのボディとして機能する。
ドレイン側ゲート絶縁層６３ｂは、ドレイン側ホール６２ｂの側面に所定の厚みをもって形成されている。ドレイン側ゲート絶縁層６３ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
ドレイン側柱状半導体層６４ｂは、ドレイン側ゲート絶縁層６３ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層６４ｂは、中空Ａｇを有して、ドレイン側柱状半導体層５４ｂの上面から積層方向に延びる柱状に形成されている。ドレイン側導電層６１ｂの積層方向の厚みをＨ０とすると、ドレイン側柱状半導体層６４ｂの上面はドレイン側導電層６１ｂの下面から高さＨ１（Ｈ１＜Ｈ０）に位置する。ドレイン側柱状半導体層６４ｂは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
内部絶縁層６５ｂは、ドレイン側柱状半導体層６４ｂの中空Ａｇを埋めるように形成されている。内部絶縁層６５ｂは、積層方向に延びる柱状に形成されている。内部絶縁層６５ｂの上面は、ドレイン側導電層６１ｂの下面から高さＨ２（Ｈ１＜Ｈ２＜Ｈ０）に位置する。内部絶縁層６５ｂは、窒化シリコン（ＳｉＮ）にて構成されている。内部絶縁層６５ｂは、その内部に空隙６５１ｂを有する。
金属層６６ｂは、ドレイン側柱状半導体層６４ｂの上面及び内部絶縁層６５ｂの上面から積層方向に延びる柱状に形成されている。金属層６６ｂは、第１金属層６６１ｂ、及び第２金属層６６２ｂを有する。
第１金属層６６１ｂは、ドレイン側ゲート絶縁層６３ｂの側面に所定の厚みをもって、ドレイン側柱状半導体層６４ｂの上面から積層方向に延びるように形成されている。第１金属層６６１ｂは、ドレイン側柱状半導体層６４ｂとオーム性接触している。第１金属層６６１ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ）にて構成されている。
第２金属層６６２ｂは、第１金属層６６１ｂの側面に接してドレイン側ホール６２ｂを埋めるように形成されている。第２金属層６６２ｂは、内部絶縁層６５ｂの上面から積層方向に延びる柱状に形成されている。第２金属層６６２ｂは、例えば、タングステン（Ｗ）にて構成されている。
配線層７０は、図５に示すように、キャリア選択層６０の上層に形成されている。配線層７０は、ソース線層７１、及びビット線層７２を有する。ソース線層７１は、ソース線ＳＬとして機能する。ビット線層７２は、ビット線ＢＬとして機能する。
ソース線層７１は、ロウ方向に延びる板状に形成されている。ソース線層７１は、カラム方向に隣接する一対のソース側柱状半導体層６４ａの上面に接するように形成されている。ビット線層７２は、ドレイン側柱状半導体層６４ｂの上面にプラグ層７３を介して接し、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ソース線層７１、ビット線層７２、プラグ層７３は、タングステン（Ｗ）等の金属にて構成されている。
次に、図７を参照して、ソース側導電層６１ａ、及びドレイン側導電層６１ｂの形状について詳しく説明する。図７は、ソース側導電層６１ａ、及びドレイン側導電層６１ｂを示す上面図である。
ソース側導電層６１ａ、ドレイン側導電層６１ｂは、図７に示すように、それらのロウ方向の端部で連結層６１ｃにて連結されている。ソース側導電層６１ａ、ドレイン側導電層６１ｂ、及び連結層６１ｃは、積層方向からみて櫛歯状に形成されている。すなわち、一体に形成されたソース側導電層６１ａ、ドレイン側導電層６１ｂ、及び連結層６１ｃは、マトリクス状に配置された複数のソース側柱状半導体層６４ａ、ドレイン側柱状半導体層６４ｂ、及び金属層６６ａ、６６ｂを取り囲むように形成されている。
［動作］
次に、図８を参照して、第１実施形態に係る不揮発性半導体記憶装置の書込動作について説明する。図８では、一例として、複数のメモリブロックＭＢの中から選択したメモリブロックＭＢを対象として書込動作が実行される場合を説明する。より詳しくは、１つのメモリブロックＭＢ中の１行目、１列目に位置するメモリユニットＭＵ（１，１）に含まれるメモリトランジスタＭＴｒ２（１，１）を対象に書込動作が実行される場合を例として説明する。
制御回路１２は、図８に示すように、キャリア選択線ＰＬに正の電圧Ｖｐｏｓを印加する。これにより、ドレイン側キャリア選択素子ＰＤＴｒ及びソース側キャリア選択素子ＰＳＴｒのボディに電子が蓄積され、メモリトランジスタＭＴｒ１〜８、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒのボディを流れる多数キャリアは電子となる。したがって、メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは、ＮＭＯＳトランジスタとして働く。
そして、制御回路１２は、図８に示すように、１行目のビット線ＢＬ（１）に接地電圧Ｖｓｓを印加する一方、２〜ｎ行目のビット線ＢＬ（２）〜（ｎ）に電源電圧Ｖｄｄ（１．２Ｖ）を印加する。また、制御回路１２は、ソース線ＳＬには接地電圧Ｖｓｓを印加する。更に、制御回路１２は、１列目のソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）に電源電圧Ｖｄｄを印加する一方、２列目のソース側選択ゲート線ＳＧＳ（２）及びドレイン側選択ゲート線ＳＧＤ（２）に接地電圧Ｖｓｓを印加する。制御回路１２は、１列目のワード線ＷＬ１（１）、３（１）〜８（１）に正のパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）を印加する一方、１列目のワード線ＷＬ２（１）に正のプログラム電圧Ｖｐｒｇ（例えば、１８Ｖ）を印加する。制御回路１２は、バックゲート線ＢＧに正のパス電圧Ｖｐａｓｓを印加する。
以上の電圧制御により、制御回路１２は、メモリトランジスタＭＴｒ２（１，１）の電荷蓄積層に電荷を蓄積させ、データを記憶する。
次に、図９を参照して、第１実施形態に係る不揮発性半導体記憶装置の読出動作について説明する。図９では、一例として、複数のメモリブロックＭＢの中から選択したメモリブロックＭＢを対象として読出動作が実行される場合を説明する。より詳しくは、１つのメモリブロックＭＢ中の１行目、１列目に位置するメモリユニットＭＵ（１，１）に含まれるメモリトランジスタＭＴｒ２（１，１）を対象に読出動作が実行される場合を例として説明する。
制御回路１２は、図９に示すように、キャリア選択線ＰＬに正の電圧Ｖｐｏｓを印加する。これにより、書込動作と同様に、メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒは、ＮＭＯＳトランジスタとして働く。
そして、制御回路１２は、図９に示すように、１行目のビット線ＢＬ（１）に電源電圧Ｖｄｄを印加する。また、制御回路１２は、ソース線ＳＬには接地電圧Ｖｓｓを印加する。更に、制御回路１２は、１列目のソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）に電源電圧Ｖｄｄを印加する一方、２列目のソース側選択ゲート線ＳＧＳ（２）及びドレイン側選択ゲート線ＳＧＤ（２）に接地電圧Ｖｓｓを印加する。制御回路１２は、１列目のワード線ＷＬ１（１）、３（１）〜８（１）に正のリード電圧Ｖｒｅａｄ（例えば、５Ｖ）を印加する一方、１列目のワード線ＷＬ２（１）に接地電圧Ｖｓｓを印加する。制御回路１２は、バックゲート線ＢＧに正のリード電圧Ｖｒｅａｄを印加する。
以上の電圧制御により、制御回路１２は、メモリトランジスタＭＴｒ２（１，１）を介してビット線ＢＬ（１）からソース線ＳＬに電流が流れるか否かを検知して、メモリトランジスタＭＴｒ２（１，１）のデータを読み出す。
次に、図１０を参照して、第１実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図１０では、一例として、複数のメモリブロックＭＢの中から選択したメモリブロックＭＢを対象として消去動作が実行される場合を説明する。より詳しくは、１つのメモリブロックＭＢ中の１行目、１列目に位置するメモリユニットＭＵ（１，１）に含まれるメモリトランジスタＭＴｒ２（１，１）を対象に消去動作が実行される場合を例として説明する。
制御回路１２は、図１０に示すように、キャリア選択線ＰＬに負の電圧−Ｖｎｅｇを印加する。これにより、ドレイン側キャリア選択素子ＰＤＴｒ及びソース側キャリア選択素子ＰＳＴｒのボディにホールが蓄積され、メモリトランジスタＭＴｒ１〜８、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒのボディを流れる多数キャリアはホールとなる。したがって、メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは、ＰＭＯＳトランジスタとして働く。
そして、制御回路１２は、図１０に示すように、１行目のビット線ＢＬ（１）に電源電圧Ｖｄｄを印加する一方、２〜ｎ行目のビット線ＢＬ（２）〜（ｎ）に接地電圧Ｖｓｓを印加する。また、制御回路１２は、ソース線ＳＬには接地電圧Ｖｓｓを印加する。更に、制御回路１２は、１列目のソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）に接地電圧Ｖｓｓを印加する一方、２列目のソース側選択ゲート線ＳＧＳ（２）及びドレイン側選択ゲート線ＳＧＤ（２）に電源電圧Ｖｄｄを印加する。制御回路１２は、１列目のワード線ＷＬ１、３〜８（１）に負のパス電圧−Ｖｐａｓｓ（例えば、−１０Ｖ）を印加する一方、１列目のワード線ＷＬ２（１）に負の消去電圧−Ｖｅｒａ（例えば、−２０Ｖ）を印加する。制御回路１２は、バックゲート線ＢＧに負のパス電圧−Ｖｐａｓｓを印加する。
以上の電圧制御により、制御回路１２は、メモリトランジスタＭＴｒ２（１，１）の電荷蓄積層に蓄積された電荷は減少し、メモリトランジスタＭＴｒ２（１，１）のデータは消去される。
［製造方法］
次に、図１１〜図１８を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
先ず、図１１に示すように、バックゲート導電層３１、ワード線導電層４１ａ〜４１ｄが基板２０上に形成される。次に、バックゲート導電層３１にバックゲートホール３２が形成され、その内部を犠牲膜で埋め込んだ後、ワード線導電層４１ａ〜４１ｄにメモリホール４２が形成される。続いて、バックゲートホール３２及びメモリホール４２を埋める犠牲層８１（例えば、窒化シリコン（ＳｉＮ））が形成される。
次に、図１２に示すように、ソース側導電層５１ａ、６１ａ、及びドレイン側導電層５１ｂ、６１ｂが形成される。
続いて、図１３に示すように、ソース側導電層５１ａ、６１ａを貫通するようにソース側ホール５２ａ、６２ａが形成され、ドレイン側導電層５１ｂ、６１ｂを貫通するようにドレイン側ホール５２ｂ、６２ｂが形成される。次に、ソース側ホール５２ａ、６２ａ及びドレイン側ホール５２ｂ、６２ｂを介して、例えば熱燐酸溶液を用いて、犠牲層８１が除去される。
続いて、図１４に示すように、バックゲートホール３２及びメモリホール４２の側面にメモリゲート絶縁層４３が形成され、メモリゲート絶縁層４３の側面にメモリ半導体層４４が形成される。また、ソース側ホール５２ａ、６２ａの側面にソース側ゲート絶縁層５３ａ、６３ａが形成され、ソース側ゲート絶縁層５３ａ、６３ａの側面にソース側柱状半導体層５４ａ、６４ａが形成される。また、ドレイン側ホール５２ｂ、６２ｂの側面にドレイン側ゲート絶縁層５３ｂ、６３ｂが形成され、ドレイン側ゲート絶縁層５３ｂ、６３ｂの側面にドレイン側柱状半導体層５４ｂ、６４ｂが形成される。なお、メモリ半導体層４４、ソース側柱状半導体層５４ａ、６４ａ、及びドレイン側柱状半導体層５４ｂ、６４ｂは、その内部に中空Ａｇを残すように形成され、それらの結晶性を高めるために不活性雰囲気（例えば、Ｎ２）において熱処理（６００℃）される。
次に、図１５に示すように、中空Ａｇを埋めるように内部絶縁層４５、５５ａ、５５ｂ、６５ａ、６５ｂが形成される。内部絶縁層４５、５５ａ、５５ｂ、６５ａ、６５ｂは、メモリ半導体層４４、ソース側柱状半導体層５４ａ、６４ａ、及びドレイン側柱状半導体層５４ｂ、６４ｂの側面を酸化させ、さらにその側面にシリコン窒化物を堆積させることにより形成される。
続いて、図１６に示すように、内部絶縁層６５ａ、６５ｂの上面がソース側導電層６１の下面から高さＨ２に位置するまで、内部絶縁層６５ａ、６５ｂを掘り下げてホール８２ａ、８２ｂが形成される。例えば、内部絶縁層６５ａ、６５ｂは、５０ｎｍ程度掘り下げられる。なお、ホール８２ａ、８２ｂの表面に形成された酸化膜は、稀釈フッ酸溶液で除去される。
次に、図１７に示すように、ホール８２ａ、８２ｂを埋めるように、ニッケル（Ｎｉ）を堆積させて金属層（ニッケル）８３ａ、８３ｂを形成する。例えば、ニッケルは、ＣＶＤ又はスパッタリングにより堆積される。
続いて、図１８に示すように、加熱処理（４００℃）を実行する。これにより、金属層８３ａに隣接する一部のソース側柱状半導体層６４ａは、シリサイド化されて、第１金属層６６１ａ（ニッケルシリサイド）となる。また、金属層８３ｂに隣接する一部のドレイン側柱状半導体層６４ｂは、シリサイド化されて、第１金属層６６１ｂ（ニッケルシリサイド）となる。シリサイド化の後、金属層８３ａ、８３ｂは、硫酸と過酸化水素水溶液の混合液により除去され、再びホール８２ａ、８２ｂが形成される。
ここで、図１７に示す工程で、ニッケル（Ｎｉ）の代わりにチタン（Ｔｉ）を金属層８３ａ、８３ｂとして堆積させた後に、図１８に示す工程でシリサイド化を実行する場合を考える。この場合、ソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂに含まれるシリコン原子（Ｓｉ）は金属層８３ａ、８３ｂへ拡散し、ソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂに空洞が生じることがある。これに対して、本実施形態のように、ニッケル（Ｎｉ）を金属層８３ａ、８３ｂとして堆積させれば、ニッケル原子（Ｎｉ）はソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂへ拡散し、ソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂに空洞は生じない。
図１８に示す工程の後、ホール８２ａ、８２ｂ内にタングステン（Ｗ）を堆積させて、第２金属層６６２ａ、６６２ｂが形成される。また、第２金属層６６２ａ、６６２ｂの上面は、ＣＭＰにより平坦化される。
［効果］
次に、第１実施形態の効果について説明する。ここで、従来技術は、選択トランジスタのゲート端部に高電界を発生させてＧＩＤＬ電流を生じさせ、消去動作を実行していた。これに対して、第１実施形態は、金属層から流れ込む電子及びホールのうち、ソース側キャリア選択素子ＰＳＴｒ及びドレイン側キャリア選択素子ＰＤＴｒにより選択的にホールを多数キャリアにすることができる。これによって、第１実施形態は、消去時のホール量を従来技術よりも多く確保できるため、積層数の増加によりメモリトランジスタのボディの容量が大きくなった場合、従来技術よりも確実に消去動作を実行することができる。また、第１実施形態は、従来技術のように高電界を発生させる必要なく消去動作を実行することができる。
また、従来技術のように選択トランジスタ自身によりＧＩＤＬ電流を生じさせる方法ではなく、第１実施形態は、キャリア選択素子により多数キャリアを決定し、選択トランジスタのオン／オフ制御によりその多数キャリアを流す方法を採用している。したがって、第１実施形態は、印加電圧の極性において消去動作を書込み動作の裏返しの動作とすることにより、特定のセルの電荷蓄積層に対して選択的にホールを注入することが可能となる。すなわち、第１実施形態は、従来のブロック単位の消去ではなく、選択したセルを消去することができ、これによりメモリの低消費電力化と高信頼化を実現できる。
また、上述したように２×ｎ個のソース側キャリア選択素子ＰＳＴｒ及びドレイン側キャリア選択素子ＰＤＴｒのゲートは、１本のキャリア選択線ＰＬに共通接続されている。したがって、第１実施形態は、キャリア選択線ＰＬを駆動する際に使用されるドライバの数を削減し、不揮発性半導体記憶装置の占有面積を縮小化することができる。
［第２実施形態］
［構成］
次に、図１９を参照して、第２実施形態に係る不揮発性半導体記憶装置について説明する。図１９は、第２実施形態に係るメモリセルアレイ１１を示す拡大断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第２実施形態に係る不揮発性半導体記憶装置は、図１９に示すように第１実施形態の構成（図６参照）に加えて、ソース側柱状半導体層６４ａの上面に形成されたＰ型拡散層６４１ａ、及びＮ型拡散層６４２ａを有する。また、不揮発性半導体記憶装置は、ドレイン側柱状半導体層６４ｂの上面に形成されたＰ型拡散層６４１ｂ、及びＮ型拡散層６４２ｂを有する。
また、第１金属層６６１ａのフェルミ準位は、Ｐ型拡散層６４１ａのフェルミ準位とＮ型拡散層６４２ａのフェルミ準位の間にある。また、第１金属層６６１ｂのフェルミ準位は、Ｐ型拡散層６４１ｂのフェルミ準位とＮ型拡散層６４２ｂのフェルミ準位の間にある。
［製造方法］
次に、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。第２実施形態においては、第１実施形態の図１６に示す工程の後、内部絶縁層６５ａ、６５ｂの上面近傍のソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂの一部分に対して斜めイオン注入が実行される。この工程によって、Ｐ型拡散層６４１ａ、６４１ｂ、及びＮ型拡散層６４２ａ、６４２ｂが形成される。続いて、Ｐ型拡散層６４１ａ、６４１ｂ、及びＮ型拡散層６４２ａ、６４２ｂは、加熱処理（１０００℃、１ｓｅｃ程度）により、それらに含まれる不純物を活性化される。そして、ソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂの表面の酸化膜は、稀釈フッ酸溶液により除去される。
［効果］
第２実施形態は、第１実施形態と同様の構成を有し、第１実施形態と同様の動作を実行する。したがって、第２実施形態は、第１実施形態と同一の効果を奏する。更に、第２実施形態は、上記のように、Ｐ型拡散層６４１ａ、６４１ｂ、及びＮ型拡散層６４２ａ、６４２ｂを有する。そして、第１金属層６６１ａのフェルミ準位は、Ｐ型拡散層６４１ａのフェルミ準位とＮ型拡散層６４２ａのフェルミ準位の間にあり、第１金属層６６１ｂのフェルミ準位は、Ｐ型拡散層６４１ｂのフェルミ準位とＮ型拡散層６４２ｂのフェルミ準位の間にある。すなわち、第２実施形態の第１金属層６６１ａ、６６１ｂを構成する材料、濃度などが第１実施形態よりも正確に決定されなくとも、第２実施形態は、第１実施形態よりも電流を増大させ、高速に書込動作・読出動作・消去動作を実行することができる。
［第３実施形態］
［構成］
次に、図２０を参照して、第３実施形態に係る不揮発性半導体記憶装置について説明する。図２０は、第３実施形態に係るメモリセルアレイ１１を示す拡大断面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第３実施形態において、図２０に示すように、ソース側柱状半導体層６４ａの上面と内部絶縁層６５ａの上面は、ソース側導電層６１ａの下面から高さＨ２の位置に揃って位置する。また、ドレイン側柱状半導体層６４ｂの上面と内部絶縁層６５ｂの上面は、ドレイン側導電層６１ｂの下面から高さＨ２の位置に揃って位置する。また、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態の金属層６６ａ、６６ｂの代わりに、金属層６７ａ、６７ｂを有する。これらの点で、第３実施形態は、第２実施形態と異なる。
金属層６７ａは、ソース側柱状半導体層６４ａの上面と内部絶縁層６５ａの上面、及びソース側ゲート絶縁層６３ａの側面に接するように積層方向に延びる柱状に形成されている。金属層６７ａは、ソース側ホール６２ａを埋めるように形成されている。金属層６７ａは、ソース側柱状半導体層６４ａと電気的に接続している。金属層６７ａは、例えば、ニッケルシリサイド（ＮｉＳｉ）にて構成されている。
金属層６７ｂは、ドレイン側柱状半導体層６４ｂの上面と内部絶縁層６５ｂの上面、及びドレイン側ゲート絶縁層６３ｂの側面に接するように積層方向に延びる柱状に形成されている。金属層６７ｂは、ドレイン側ホール６２ｂを埋めるように形成されている。金属層６７ｂは、ドレイン側柱状半導体層６４ｂとオーム性接触している。金属層６７ｂは、例えば、ニッケルシリサイド（ＮｉＳｉ）にて構成されている。
［製造方法］
次に、第３実施形態に係る不揮発性半導体記憶装置の製造方法について図２１を参照して説明する。第３実施形態においては、第１実施形態の図１６に示す工程の代わりに、図２１に示す工程が実行される。すなわち、図２１に示すように、内部絶縁層６５ａ、６５ｂ、ソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂの上面がソース側導電層６１の下面から高さＨ２に位置するまで、内部絶縁層６５ａ、６５ｂ、ソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂを掘り下げてホール８４ａ、８４ｂが形成される。
図２１に示す工程の後、ホール８４ａ、８４ｂを埋めるように金属層６７ａ、６７ｂが形成される。
［効果］
第３実施形態は、第１実施形態と同様の構成を有し、第１実施形態と同様の動作を実行する。したがって、第３実施形態は、第１実施形態と同一の効果を奏する。更に、第３実施形態は、第１実施形態よりも製造工程を簡略化することができ、製造コストを抑えることができる。
［第４実施形態］
［構成］
次に、図２２を参照して、第４実施形態に係る不揮発性半導体記憶装置について説明する。図２２は、第４実施形態に係るメモリセルアレイ１１を示す拡大断面図である。なお、第４実施形態において、第１乃至第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第４実施形態に係る不揮発性半導体記憶装置は、図２２に示すように第３実施形態の構成（図２０参照）に加えて、ソース側柱状半導体層６４ａの上面に形成されたＰ型拡散層６４１ａ、及びＮ型拡散層６４２ａを有する。また、不揮発性半導体記憶装置は、ドレイン側柱状半導体層６４ｂの上面に形成されたＰ型拡散層６４１ｂ、及びＮ型拡散層６４２ｂを有する。
また、金属層６７ａのフェルミ準位は、Ｐ型拡散層６４１ａのフェルミ準位とＮ型拡散層６４２ａのフェルミ準位の間にある。また、金属層６７ｂのフェルミ準位は、Ｐ型拡散層６４１ｂのフェルミ準位とＮ型拡散層６４２ｂのフェルミ準位の間にある。
［製造方法］
次に、第４実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。第４実施形態においては、第３実施形態の図２１に示す工程の後、内部絶縁層６５ａ、６５ｂの上面近傍のソース側柱状半導体層６４ａ及びドレイン側柱状半導体層６４ｂの一部分に対して斜めイオン注入が実行される。この工程によって、Ｐ型拡散層６４１ａ、６４１ｂ、及びＮ型拡散層６４２ａ、６４２ｂが形成される。
［効果］
第４実施形態は、第１〜第３実施形態と同様の構成を有し、第１実施形態と同様の動作を実行する。したがって、第４実施形態は、第１〜第３実施形態と同様の構成を有する。
［第５実施形態］
［構成］
次に、第５実施形態に係る不揮発性半導体記憶装置について説明する。なお、第５実施形態において、第１乃至第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第５実施形態において、メモリ半導体層４４、ソース側柱状半導体層５４ａ、６４ａ、及びドレイン側柱状半導体層５４ｂ、６４ｂは、ゲルマニウム（Ｇｅ）又はシリコンゲルマニウム（ＳｉＧｅ）にて構成されており、この点で第１乃至第４実施形態と異なる。
［動作］
次に、図２３を参照して、第５実施形態に係る不揮発性半導体記憶装置の読出動作について実行する。制御回路１２は、図２３に示すように、キャリア選択線ＰＬに負の電圧−Ｖｎｅｇを印加する。これにより、メモリトランジスタＭＴｒ１〜８、バックゲートトランジスタＢＴｒ、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは、ＰＭＯＳトランジスタとして働く。
そして、制御回路１２は、図２３に示すように、１行目のビット線ＢＬ（１）に電源電圧Ｖｄｄを印加する。また、制御回路１２は、ソース線ＳＬには接地電圧Ｖｓｓを印加する。更に、制御回路１２は、１列目のソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）に接地電圧Ｖｓｓを印加する一方、２列目のソース側選択ゲート線ＳＧＳ（２）及びドレイン側選択ゲート線ＳＧＤ（２）に電源電圧Ｖｄｄを印加する。制御回路１２は、１列目のワード線ＷＬ１（１）、３（１）〜８（１）に負のリード電圧−Ｖｒｅａｄ（例えば、−５Ｖ）を印加する一方、１列目のワード線ＷＬ２（１）に接地電圧Ｖｓｓを印加する。制御回路１２は、バックゲート線ＢＧに負のリード電圧−Ｖｒｅａｄを印加する。
以上の電圧制御により、制御回路１２は、メモリトランジスタＭＴｒ２（１，１）を介してビット線ＢＬ（１）からソース線ＳＬに電流が流れるか否かを検知して、メモリトランジスタＭＴｒ２（１，１）のデータを読み出す。なお、第５実施形態の制御回路１２は、書込動作及び消去動作においては第１実施形態と同様の制御を実行する。
［効果］
第５実施形態は、第１実施形態と同様の構成を有し、第１実施形態と同様の動作を実行する。したがって、第５実施形態は、第１実施形態と同一の効果を奏する。
［第６実施形態］
［構成］
次に、図２４を参照して、第６実施形態に係る不揮発性半導体記憶装置について説明する。図２４は、第６実施形態に係る不揮発性半導体記憶装置の積層構造を示す拡大断面図である。なお、第６実施形態において、第１乃至第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第６実施形態に係る不揮発性半導体記憶装置は、図２４に示すように、内部絶縁層４５、５５ａ、５５ｂ、６５ａ、６５ｂを有しておらず、メモリ半導体層４４、ソース側柱状半導体層５４ａ、６４ａ、ドレイン側柱状半導体層５４ｂ、６４ｂは、中空Ａｇを有する。この点で、第６実施形態は、第１乃至第５実施形態と異なる。
［効果］
第６実施形態は、第１実施形態と同様の構成を有し、第１実施形態と同様の動作を実行する。したがって、第６実施形態は、第１実施形態と同一の効果を奏する。
［第７実施形態］
［構成］
次に、図２５を参照して、第７実施形態に係る不揮発性半導体記憶装置について説明する。図２５は、第７実施形態に係る不揮発性半導体記憶装置の積層構造を示す拡大断面図である。なお、第７実施形態において、第１乃至第６実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第７実施形態に係る不揮発性半導体記憶装置は、図２５に示すように、内部絶縁層４５、５５ａ、５５ｂ、６５ａ、６５ｂを有していない。また、メモリ半導体層４４、ソース側柱状半導体層５４ａ、６４ａ、ドレイン側柱状半導体層５４ｂ、６４ｂは、中空Ａｇを持たず、バックゲートホール３２、メモリホール４２、ソース側ホール５２ａ、６２ａ、及びドレイン側ホール５２ｂ、６２ｂを埋めるように形成されている。
［効果］
第７実施形態は、第１実施形態と同様の構成を有し、第１実施形態と同様の動作を実行する。したがって、第７実施形態は、第１実施形態と同一の効果を奏する。
［第８実施形態］
［構成］
次に、図２６を参照して、第８実施形態に係る不揮発性半導体記憶装置について説明する。図２６は、第８実施形態に係る不揮発性半導体記憶装置の積層構造を示す斜視図である。なお、第８実施形態において、第１乃至第７実施形態と同様の構成については、同一符号を付し、その説明を省略する。
ここで、上記第１乃至第７実施形態において、メモリ半導体層４４は、ロウ方向からみて積層方向に延びるＵ字状に形成されている。これに対して、第８実施形態に係るメモリ半導体層４４Ｃは、図２６に示すように、ロウ方向及びカラム方向からみてＩ字状（柱状）に形成されている。ワード線導電層４１Ｃａ〜４１Ｃｄは、メモリブロックＭＢ毎に分断され、ロウ方向及びカラム方向に並ぶメモリ柱状半導体層４４Ｃをメモリゲート絶縁層４３を介して取り囲むように板状に形成されている
また、ソース側柱状半導体層５４Ｃａは、メモリ柱状半導体層４４Ｃの下面から積層方向に延びるように形成されている。ドレイン側柱状半導体層５４Ｃｂは、メモリ柱状半導体層４４Ｃの上面から積層方向に延びるように形成されている。ソース側導電層５１Ｃａは、ソース側ゲート絶縁層５３ａを介してロウ方向に１列に並ぶソース側柱状半導体層５４Ｃａを取り囲むようにストライプ状に形成されている。ドレイン側導電層５１Ｃｂは、ドレイン側ゲート絶縁層５３ｂを介してロウ方向に１列に並ぶドレイン側柱状半導体層５４Ｃｂを取り囲むようにストライプ状に形成されている。
ソース側柱状半導体層６４Ｃａは、ソース側柱状半導体層５４Ｃａの下面から積層方向に延びるように形成されている。ドレイン側柱状半導体層６４Ｃｂは、ドレイン側柱状半導体層５４Ｃｂの上面から積層方向に延びるように形成されている。ソース側導電層６１Ｃａは、ソース側ゲート絶縁層６３ａを介してロウ方向及びカラム方向に並ぶソース側柱状半導体層６４Ｃａを取り囲むように形成されている。ソース側導電層６１Ｃａは、積層方向からみて矩形板状に形成されている。ドレイン側導電層６１Ｃｂは、ドレイン側ゲート絶縁層６３ｂを介してロウ方向及びカラム方向に並ぶドレイン側柱状半導体層６４Ｃｂを取り囲むように形成されている。ドレイン側導電層６１Ｃｂは、積層方向からみて矩形板状に形成されている。
また、基板２０の上面であって、ソース側柱状半導体層６４Ｃａと整合する位置には、拡散層７１Ｃが形成されている。拡散層７１Ｃは、ソース線ＳＬとして機能する。ビット線層７２Ｃは、ドレイン側柱状半導体層６４Ｃｂの上面に接するように形成されている。
［効果］
第８実施形態は、第１実施形態と同様の構成を有し、第１実施形態と同様の動作を実行する。したがって、第８実施形態は、第１実施形態と同一の効果を奏する。
［その他の実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第１実施形態及び第３実施形態において、第１金属層６６１ａ、６６１ｂ、金属層６７ａ、６７ｂを構成する材料は、それぞれニッケルシリサイド（ＮｉＳｉ）に限らず、ソース側柱状半導体層６４ａ、ドレイン側柱状半導体層６４ｂとオーム性接触する材料であれば良い。
１１…メモリセルアレイ、 ＭＢ…メモリブロック、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＰＳＴｒ…ソース側キャリア選択素子、 ＰＤＴｒ…ドレイン側キャリア選択素子、 ＢＴｒ…バックゲートトランジスタ、 １２…制御回路。

Claims (19)

  1. 直列接続された複数のメモリトランジスタを含むメモリストリングと、
    前記メモリストリングの一端に一端を接続された選択トランジスタと、
    前記選択トランジスタの他端に一端を接続され且つ前記メモリトランジスタ、前記選択トランジスタのボディを流れる多数キャリアを選択するキャリア選択素子と、
    前記メモリストリング、前記選択トランジスタ、及び前記キャリア選択素子の状態を制御する制御回路とを備え、
    前記選択トランジスタは、
    基板に対して垂直方向に延び前記選択トランジスタのボディとして機能する第２半導体層と、
    前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、
    前記第１ゲート絶縁層を介して前記第２半導体層を取り囲み、前記基板に対して平行方向に延びるように形成されて前記選択トランジスタのゲートとして機能する第２導電層とを備え、
    前記キャリア選択素子は、
    前記基板に対して垂直方向に延び前記キャリア選択素子のボディとして機能する第３半導体層と、
    前記第３半導体層の上面から前記基板に対して垂直方向に延びる金属層と、
    前記第３半導体層及び前記金属層を取り囲むように形成された第２ゲート絶縁層と、
    前記第２ゲート絶縁層を介して前記第３半導体層及び前記金属層を取り囲み、前記基板に対して平行方向に延びるように形成されて前記キャリア選択素子のゲートとして機能する第３導電層とを備え、
    前記制御回路は、
    前記メモリトランジスタに対して書込動作を実行する際に前記キャリア選択素子のゲートに正の電圧を印加することにより前記多数キャリアを電子とし、前記メモリトランジスタに対して消去動作を実行する際に前記キャリア選択素子のゲートに負の電圧を印加することにより前記多数キャリアをホールとする
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリストリングは、
    前記基板に対して垂直方向に延びる柱状部を有して前記メモリトランジスタのボディとして機能する第１半導体層と、
    前記柱状部を取り囲むように形成され、電荷を蓄積することにより前記メモリトランジスタの閾値電圧を変化させる電荷蓄積層と、
    前記電荷蓄積層を介して前記柱状部を取り囲み、前記基板に対して平行方向に延びるように形成されて前記メモリトランジスタのゲートとして機能する第１導電層とを備える
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記キャリア選択素子は、
    前記第３半導体層の上面に形成されたＰ型拡散層、及びＮ型拡散層を更に有する
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記基板に平行な面内においてマトリクス状に配置された複数の前記キャリア選択素子のゲートに共通接続された配線を更に備え、
    １つの前記第３導電層は、前記基板に平行な面内においてマトリクス状に配置された複数の前記第３半導体層及び前記金属層を取り囲むように形成され、且つ前記配線として機能する
    ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 前記金属層は、シリサイドを含む
    ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
  6. 前記金属層は、ニッケルシリサイドにて構成されている
    ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 前記第３半導体層は、ゲルマニウム又はシリコンゲルマニウムにて構成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  8. 前記制御回路は、
    前記メモリトランジスタに対して読出動作を実行する際に前記キャリア選択素子のゲートに負の電圧を印加することにより前記多数キャリアをホールとする
    ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
  9. 前記第３半導体層は、多結晶シリコンにて構成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  10. 前記制御回路は、
    前記メモリトランジスタに対して読出動作を実行する際に前記キャリア選択素子のゲートに正の電圧を印加することにより前記多数キャリアを電子とする
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 前記第３導電層は、前記基板に対して垂直方向からみて櫛状、又は矩形板状に形成されている
    ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
  12. 前記第１半導体層は、一対の前記柱状部の下端を連結する連結部を更に備える
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  13. 前記第１半導体層、前記第２半導体層、及び前記第３半導体層は、中空を有する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  14. 前記制御回路は、前記消去動作時、選択した前記メモリストリングに含まれる選択した前記メモリトランジスタに記憶されたデータを選択的に消去する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  15. 複数の第１導電層、第２導電層、及び第３導電層を積層させ、
    複数の前記第１導電層、前記第２導電層、及び前記第３導電層を貫通するホールを形成し、
    前記ホールに面する複数の前記第１導電層、前記第２導電層、及び前記第３導電層の側面に、それぞれ電荷蓄積層を有する第１ゲート絶縁層、第２ゲート絶縁層、及び第３ゲート絶縁層を形成し、
    前記ホールに面する前記第１ゲート絶縁層、及び前記第２ゲート絶縁層の側面に、それぞれ第１半導体層、及び第２半導体層を形成すると共に、前記第３導電層の下面から前記第３導電層の上面の間の所定位置まで前記ホールに面する前記第３ゲート絶縁層の側面に第３半導体層を形成し、
    前記所定位置から上層に前記ホールに面する前記第３ゲート絶縁層の側面に金属層を形成する
    ことを特徴とする不揮発性半導体記憶装置の製造方法。
  16. 前記金属層を形成する前に前記所定位置から上層に更に前記第３半導体層を形成し、
    前記所定位置から上層に位置する前記第３半導体層をシリサイド化して、前記金属層を形成する
    ことを特徴とする請求項１５記載の不揮発性半導体記憶装置の製造方法。
  17. 前記金属層は、ニッケルシリサイドにて構成されている
    ことを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
  18. 前記第３半導体層の上面にイオン注入を行い、Ｎ型拡散層及びＰ型拡散層を形成する
    ことを特徴とする請求項１５記載の不揮発性半導体記憶装置の製造方法。
  19. 前記第１半導体層、前記第２半導体層、及び前記第３半導体層は、多結晶シリコン、ゲルマニウム、及びシリコンゲルマニウムのいずれかにて構成されている
    ことを特徴とする請求項１５記載の不揮発性半導体記憶装置の製造方法。
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