JP2019169591A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルのセル電流を調整することができる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板と、基板と垂直な第１方向に延びる信号線と、第１方向に交差し基板と平行な第２方向に延び、第１面５２_ａと、信号線に対して第１及び第２方向に交差する第３方向に離れた第２面５２_ｂを有する導電層５２と、信号線と導電層５２との間に設けられた記憶層５３Ｃと、第２面５２_ｂと記憶層５３Ｃとの間に設けられた絶縁層５６とを備える。【選択図】図６
Description
実施形態は、半導体記憶装置に関するものである。
半導体記憶装置として、抵抗変化型メモリやメモリセルを含むＮＡＮＤ型記憶装置が知られている。抵抗変化型メモリには、例えばＲｅＲＡＭ（resistive random access memory）がある。ＲｅＲＡＭのメモリセルは、電圧の印加により抵抗値が変化する抵抗変化層を備える。ＲｅＲＡＭのメモリセルを積層して三次元構造とすることで、高集積化と低コスト化が期待されている。
メモリセルのセル電流を調整することができる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板と、前記基板と垂直な第１方向に延びる第１信号線と、前記第１方向に交差し前記基板と平行な第２方向に延び、第１面と、前記第１信号線に対して前記第１及び第２方向に交差する第３方向に離れた第２面を有する第１導電層と、前記第１信号線と前記第１導電層との間に設けられた第１記憶層と、前記第２面と前記第１記憶層との間に設けられた第１絶縁層とを具備する。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記記述のものに特定するものでない。
１．第１実施形態
第１実施形態の半導体記憶装置について説明する。
第１実施形態の半導体記憶装置について説明する。
１．１ 半導体記憶装置の構成
図１及び図２を用いて、第１実施形態の半導体記憶装置の構成を説明する。図１は、第１実施形態の半導体記憶装置の構成を示す斜視図である。図２は、図１に示す半導体記憶装置の断面図である。図１、図２及び以降の図において、相互に直交し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向とする。なお、図１では層間絶縁層を省略している。
図１及び図２を用いて、第１実施形態の半導体記憶装置の構成を説明する。図１は、第１実施形態の半導体記憶装置の構成を示す斜視図である。図２は、図１に示す半導体記憶装置の断面図である。図１、図２及び以降の図において、相互に直交し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向とする。なお、図１では層間絶縁層を省略している。
図１及び図２に示すように、半導体記憶装置１は、メモリセルアレイ領域１００及び周辺回路領域２００を有する。
メモリセルアレイ領域１００には、半導体基板、例えばシリコン基板１０の上方に、絶縁層１１、及び導電層１２、１３、１４が順に積層される。絶縁層１１は、例えばシリコン酸化層を含む。導電層１２は、例えば多結晶シリコン層を含む。導電層１３は、例えばタングステン（ｗ）層を含む。さらに、導電層１４は、例えば多結晶シリコン層を含む。導電層１２、１３、１４により、セルソース線１５が構成される。セルソース線１５上には、絶縁層１６が設けられている。絶縁層１６は、例えばシリコン酸化層を含む。
セルソース線１５上には、複数本のＺ方向に延びるピラー２０が設けられる。Ｚ方向から見て、ピラー２０は、Ｘ方向及びＹ方向に沿って行列状に配列されている。複数のピラー２０は、単一のセルソース線１５に共通接続されている。ピラー２０の下端は、絶縁層１６を貫通してセルソース線１５に電気的に接続される。
ピラー２０は、２本のチャネルシリコン２１と、チャネルシリコン２１の間に設けられた絶縁層２２とを有する。チャネルシリコン２１は、例えば多結晶シリコン層を含む。絶縁層２２は、例えばシリコン酸化層を含む。
チャネルシリコン２１の側面のＸ方向には、複数のＹ方向に延びる導電層３１が、Ｚ方向に相互に離隔して配列されている。このため、Ｙ方向に配列されたピラー２０間には、導電層３１は配置されていない。
チャネルシリコン２１と導電層３１との間には、記憶層３２が設けられている。記憶層３２は、トンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜から構成される。トンネル絶縁膜は、通常は絶縁性であるが、駆動回路部から所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む絶縁材料からなり、例えば、シリコン窒化物（ＳｉＮ）、多結晶シリコン膜からなる。電荷蓄積膜の周囲には、ブロック絶縁膜が設けられている。ブロック絶縁膜は、駆動回路部から電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜は、例えば、単層のシリコン酸化膜、又は、シリコン酸化層及びアルミニウム酸化層からなる積層膜である。
本実施形態において記憶層３２は、チャネルシリコン２１と導電層３１との間にのみ設けられているが、チャネルシリコン２１と同様にＺ方向に延びていてもよい。導電層３１は、例えばタングステン層を含む。導電層３１は、ワード線として機能する。
また、導電層３１の間、並びに最下層の導電層３１の下方及び最上層の導電層３１の上方には、層間絶縁膜２３が設けられる。層間絶縁膜２３は、例えばシリコン酸化膜を含む。複数の導電層３１及び層間絶縁膜２３を含む積層体２４上には、ハードマスク２５が設けられる。
チャネルシリコン２１は、ハードマスク２５上まで引き出され、Ｘ方向に延びる配線２６と一体化している。これにより、Ｘ方向に沿って配列されたチャネルシリコン２１は、共通の配線２６に接続されている。配線２６上にはビア２７が設けられる。ビア２７上には、Ｘ方向に延びる配線２８が設けられる。配線２８は、ビア２７を介して配線２６に接続される。このように、各チャネルシリコン２１は、配線２８とセルソース線１５との間に電気的に接続されている。すなわち、半導体記憶装置１は、Ｉ字ピラー型の積層型記憶装置である。
また、積層体２４のＹ方向の端部は階段状に加工されている。この端部において、Ｚ方向における位置が相互に等しい複数の導電層３１が１本に束ねられている。そして、束ねられた各導電層３１の端部上には、ビア３３が設けられている。ビア３３上には、配線３４が設けられる。Ｚ方向における配線３４の位置は配線２８の位置と等しい。配線３４は、ビア３３を介して導電層３１に接続されている。
１．２ 半導体記憶装置の他の第１構成例
図３を用いて、第１実施形態の半導体記憶装置の他の構成例について説明する。図３は、半導体記憶装置の他の第１構成例を示す斜視図である。半導体記憶装置２は、ワード線としての導電層５２と、ビット線としてのピラー５３、及び配線５４を有する。導電層５２とピラー５３とが交差する部分がメモリセルとして機能する。
図３を用いて、第１実施形態の半導体記憶装置の他の構成例について説明する。図３は、半導体記憶装置の他の第１構成例を示す斜視図である。半導体記憶装置２は、ワード線としての導電層５２と、ビット線としてのピラー５３、及び配線５４を有する。導電層５２とピラー５３とが交差する部分がメモリセルとして機能する。
図３に示すように、半導体基板、例えばシリコン基板５０の上方には、セルソース層５１が設けられる。セルソース層５１は、例えば多結晶シリコン層を含む。セルソース層５１上には、それぞれがＸ方向及びY方向に延び、Ｚ方向に配列された複数の導電層５２が設けられる。導電層５２は、例えばタングステン層を含む。導電層５２は、ワード線ＷＬとして機能する。
複数の導電層５２には、それぞれがＺ方向に延びた複数のピラー５３が設けられる。ピラー５３は、Ｘ方向及びＹ方向に行列状に配列される。ピラー５３は半導体層を含む。導電層５２とピラー５３とが交差する部分に、メモリセルＭＣが形成される。
導電層５３の上方には、それぞれがＹ方向に延び、Ｘ方向に配列された複数の配線５４が設けられる。ピラー５３の上端は、配線５４に接続される。
１．３ 半導体記憶装置の他の第２構成例
図４を用いて、第１実施形態の半導体記憶装置のさらに他の構成例について説明する。図４は、半導体記憶装置の他の第２構成例を示す斜視図である。半導体記憶装置３が備えるメモリセルアレイは、複数のメモリブロックＭＢを備える。複数のメモリブロックＭＢの各々は、複数のメモリセルを備える。メモリセルはデータを不揮発に記憶する。
図４を用いて、第１実施形態の半導体記憶装置のさらに他の構成例について説明する。図４は、半導体記憶装置の他の第２構成例を示す斜視図である。半導体記憶装置３が備えるメモリセルアレイは、複数のメモリブロックＭＢを備える。複数のメモリブロックＭＢの各々は、複数のメモリセルを備える。メモリセルはデータを不揮発に記憶する。
図４に示すように、半導体基板、例えばシリコン基板８０上には、ＣＭＯＳ回路等を含む周辺回路（図示しない）が設けられる。周辺回路は、メモリセルに対するデータの書き込み、読み出し、及び消去を制御する。さらに、シリコン基板８０の上方には、それぞれがＹ方向に延び、Ｘ方向に沿って配列された複数の導電層８１が設けられる。導電層８１は、グローバルビット線ＧＢＬとして機能する。
複数の導電層８１の上方には、それぞれがＸ方向に延び、Ｙ方向に沿って配列された複数の導電層８２が設けられる。導電層８２は、選択ゲート線ＳＧとして機能する。複数の導電層８２の上方には、それぞれがＸ方向に延び、Ｙ方向に沿って配列された複数の導電層８３が設けられる。導電層８３は、ワード線ＷＬとして機能する。複数の導電層８３は、さらにＺ方向に沿って複数積層される。積層された複数の導電層８３の間には、それぞれ複数の絶縁層が設けられる。
Ｙ方向に隣接する導電層８３の間には、それぞれがＺ方向に延びる複数の導電層８４が設けられる。導電層８４は、ビット線ＢＬとして機能する。導電層８４は、Ｘ方向に沿って配列され、Ｘ方向に隣り合う複数の導電層８４の間には、それぞれ複数の絶縁層が設けられる。導電層８４は、選択トランジスタＳＴを介して導電層８１に接続される。
導電層８３（ワード線ＷＬ）と導電層８４（ビット線ＢＬ）との間には、抵抗変化層８５が設けられる。抵抗変化層８５は、導電層８３と導電層８４との交差部において、データを記憶するメモリセルＭＣとして機能する。
導電層８１上には、選択トランジスタＳＴが設けられる。選択トランジスタＳＴは、ソース領域９０、チャネル領域９１、ドレイン領域９２、ゲート絶縁膜９３、及び導電層８２（選択ゲート線ＳＧ）を備える。導電層８２は、選択トランジスタＳＴのゲート電極として機能する。
選択トランジスタＳＴは、スイッチング素子として機能する。選択トランジスタＳＴは、例えば縦型ＴＦＴ（thin film transistor）などの縦型ＦＥＴ（field effect transistor）から構成される。選択トランジスタＳＴは、スイッチング素子であれば他の形態の素子であってもよい。
また、図５にメモリブロックＭＢの上面図を示す。図５において、斜線を付した領域は、導電層８３（ワード線ＷＬ）のレイアウトを示している。
図５に示すように、同一レベルの配線層に含まれる複数のワード線ＷＬは、一例として、それぞれがＸ方向に延びる第１ワード線ＷＬ１、第２ワード線ＷＬ２、第３ワード線ＷＬ３、第４ワード線ＷＬ４を含む。第１ワード線ＷＬ１と第２ワード線ＷＬ２はＹ方向に隣り合う。第２ワード線ＷＬ２と第３ワード線ＷＬ３はＹ方向に隣り合う。第３ワード線ＷＬ３と第４ワード線ＷＬ４はＹ方向に隣り合う。第１ワード線ＷＬ１と第３ワード線ＷＬ３は電気的に接続され、第２ワード線ＷＬ２と第４ワード線ＷＬ４は電気的に接続されている。換言すると、メモリセルアレイは、櫛形構造を有する２つのワード線ＷＬを有し、Ｘ方向に延びる複数のワード線部分（櫛形構造の直線部分）は、２つの櫛形構造に交互に属する。図示しないが、別の例として第１ワード線ＷＬ１と第４ワード線ＷＬ４とが電気的に接続され、第２ワード線ＷＬ２と第３ワード線ＷＬ３とが電気的に接続されていても実施可能である。
なお、図５には、８本のワード線、５本のグローバルビット線ＧＢＬ、及び４５本のビット線ＢＬを示しているが、これは例示に過ぎず、これらの本数は適宜選択できる。
導電層８４（ビット線ＢＬ）及び導電層８２（選択ゲート線ＳＧ）には、例えば多結晶シリコンが用いられる。導電層８３（ワードＷＬ）及び導電層８１（グローバルビット線ＧＢＬ）には、例えば高濃度の不純物を導入した低抵抗半導体や、金属材料が用いられる。ゲート絶縁膜９３には、例えばシリコン酸化物（ＳｉＯ２）やシリコン窒化物（ＳｉＮ）などが用いられる。抵抗変化層８５は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲナイドである。
また、抵抗変化層８５は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５合金を含む。抵抗変化層８５は、非線形伝導性を有するバリア層と、導電性金属酸化物からなる高導電率層が積層されたものでよい。本実施形態において、抵抗変化層８５は、バリア層と高導電率層から構成されるとして説明する。バリア層は、比較的バンドギャップが広く、導電性が低い材料により形成されており、例えば、アモルファスシリコン（ａＳｉ）、シリコン窒化物（ＳｉＮ）、アルミニウム酸化物（ＡｌＯ）、シリコン酸化物（ＳｉＯ）、ハフニウム酸化物（ＨｆＯ）、ジルコニウム酸化物（ＺｒＯ）、及びこれらのシリケート、アルミネートにより形成されている。また、バリア層は、これらの材料からなる層が２層以上積層された積層膜であってもよい。一方、高導電率層は、チタン酸化物（ＴｉＯ）、タングステン酸化物（ＷＯ）又はニオブ酸化物（ＮｂＯ）等の比較的バンドギャップが狭く、導電性が高い材料により形成されている。すなわち、高導電率層のバンドギャップはバリア層のバンドギャップよりも狭く、高導電率層の導電率はバリア層の導電率よりも高い。抵抗変化層８５に電圧を印加することにより、バリア層から高導電率層に酸素イオンが導入されて、抵抗変化層８５のバンド構造が変化し、抵抗状態が変化する。
以上により、ワード線ＷＬ、ビット線ＢＬ、及びこれらの間に設けられた抵抗変化層８５を含むメモリセルＭＣが、三次元マトリクス状に配置される。本構造では、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンである。ワード線ＷＬとビット線ＢＬとは、互いに交差する位置関係であればよく、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。
１．４ メモリセルＭＣの構成
次に、図６を用いて、第１実施形態の半導体記憶装置におけるメモリセルの構成について説明する。ここでは、図３に示した半導体記憶装置２が備えるメモリセルＭＣを例に挙げる。
次に、図６を用いて、第１実施形態の半導体記憶装置におけるメモリセルの構成について説明する。ここでは、図３に示した半導体記憶装置２が備えるメモリセルＭＣを例に挙げる。
図６は、第１実施形態の半導体記憶装置が備えるメモリセルＭＣの構成を示す模式図である。シリコン基板５０の上方には、セルソース層５１が設けられる。セルソース層５１は、例えば多結晶シリコン層を含む。セルソース層５１上には、絶縁層５５が設けられる。絶縁層５５は、例えばシリコン酸化層を含む。
積層された絶縁層５５、導電層５２を含む構造体には、Ｚ方向に延びる複数のピラー５３が設けられる。ピラー５３は、コア絶縁層５３Ａ、半導体層５３Ｂ、記憶層５３Ｃを含む。コア絶縁層５３Ａは、例えばシリコン酸化物（ＳｉＯ２）からなる。半導体層５３Ｂは例えば、多結晶シリコンからなる。記憶層５３Ｃは、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜を含む。トンネル絶縁膜は、例えば単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜は、例えば、シリコン窒化物（ＳｉＮ）、多結晶シリコン膜からなる。電荷蓄積膜の周囲には、ブロック絶縁膜が設けられている。ブロック絶縁膜は、例えば、単層のシリコン酸化膜、又は、シリコン酸化層及びアルミニウム酸化層からなる積層膜である。導電層５２は、例えばタングステン層を含む。
導電層５２は、ピラー５３に対して対向する第１面５２_ａと第２面５２_ｂとを有する。第１面５２_ａは、記憶層５３Ｃと接する。具体的には、第１面５２_ａは、記憶層５３Ｃのブロック絶縁膜と接する。第２面５２＿ｂは、ピラー５３との間に絶縁層５６を介して対向している。第２面５２_ｂとピラー５３との間には、絶縁層５６が設けられる。第２面５２_ｂと絶縁層５６とは接している。
ピラー５３に隣接する他のピラー５３と導電層５２との間も同様な構造を有する。すなわち、導電層５２は、ピラー５３に対して対向する第１面５２_ａと第２面５２_ｂとを有する。第１面５２_ａは、記憶層５３Ｃと接している。第２面５２_ｂは、ピラー５３との間に絶縁層５６を介して対向している。
また、積層された絶縁層５５及び導電層５２を含む構造体には、Ｚ方向及びＹ方向に延びる絶縁層５７が設けられる。絶縁層５７は導電層５２を分離する。絶縁層５７は、例えばシリコン酸化層を含む。
次に、図７を用いて、第１実施形態の半導体記憶装置におけるメモリセルの構成について説明する。ここでは、図１及び図２に示した半導体記憶装置１が備えるメモリセルＭＣを例に挙げる。
図７は、メモリセルの他の構成例を示す模式図である。図７が図６と異なる点は、導電層５２の間に絶縁層５８が設けられたことである。図６と同じ構成については説明を省略する。
Ｙ方向に延びる絶縁層５５とＹ方向に延びる導電層５２とがＺ方向に交互に積層されている。積層体内には、Ｚ方向に延びるピラー５３がＸ方向とＹ方向に配列されている。Ｘ方向に隣り合う導電層５２の間にはピラー５３が設けられている。Ｘ方向に隣り合う２つのピラー５３間には導電層５２が設けられており、導電層５２は絶縁層５８によって分断されている。つまり、図３に示した構造と異なり、Ｘ方向に配列された導電層５２はそれぞれが電気的に接続していない。
次に、図８を用いて、第１実施形態の半導体記憶装置におけるメモリセルの構成について説明する。ここでは、図４に示した半導体記憶装置３が備えるメモリセルＭＣを例に挙げる。図８が図６と異なる主な点は、ピラー８６が導電層８４と、バリア層８５Ａを有することである。その他の構成については説明を省略する。
本実施形態の抵抗変化層の一例として、抵抗変化層はバリア層８５Ａと高導電率層８３Ａの２層から構成される。ここでの抵抗変化層とは、バリア層８５Ａと高導電率層８３Ａが接している箇所を含む。材料については上述したのと同様であり、説明を省略する。
導電層８３は、第１面８３_ａと、導電層８３からＸ方向に離れて位置する第２面８３_ｂを有する。第１面８３_ａは抵抗変化層と接する。本実施形態では、第１面８３_ａは高誘電率層８３Ａと接している。絶縁層５６は、第２面８３_ｂと導電層８４の間に設けられている。または、高誘電率層８３Ａが導電層８３と絶縁層５５の間に設けられ、導電層８３を覆っている場合、絶縁層５６は高誘電率層８３Ａとバリア層８５Ａとの間に設けられている。抵抗変化層が他の材料から構成され、導電層８４に沿ってＺ方向に設けられた場合、絶縁層５６は、第２面８３_ｂと抵抗変化層の間に設けられている。
１．５ 半導体記憶装置の製造方法
次に、図９〜図１５を用いて、第１実施形態の半導体記憶装置の製造方法について説明する。図９〜図１５は、半導体記憶装置の製造方法を示す断面図である。
次に、図９〜図１５を用いて、第１実施形態の半導体記憶装置の製造方法について説明する。図９〜図１５は、半導体記憶装置の製造方法を示す断面図である。
まず、図９に示すように、例えばＣＶＤ（Chemical vapor deposition）法（あるいはＡＬＤ（Atomic layer deposition）法）により、シリコン基板５０上方のセルソース層５１上に絶縁層５５を形成する。続いて、例えばＣＶＤ法（あるいはＡＬＤ法）により、絶縁層５５上に犠牲層６１を形成する。さらに、犠牲層６１上に、犠牲層６２を形成する。犠牲層６１及び犠牲層６２は、例えばシリコン窒化層を含む。犠牲層６１は、犠牲層６２と比べてエッチングレートが低い低エッチングレートの層である。犠牲層６２は、犠牲層６１と比べてエッチングレートが高い高エッチングレートの層である。犠牲層６１及び犠牲層６２は、例えばＣＶＤ法（あるいはＡＬＤ法）におけるソースガスあるいは成膜温度を適宜変更することにより、成膜可能である。続いて、絶縁層５５、犠牲層６１、及び犠牲層６２の形成を、必要な導電層５２の数だけ繰り返す。
次に、図１０に示すように、例えばＲＩＥ（Reactive ion etching）法により、絶縁層５５、犠牲層６１、及び犠牲層６２を含む積層体にホール７１を空ける。ホール７１は、コア絶縁層５３Ａ、半導体層５３Ｂ及び記憶層５３Ｃを含むピラー５３を形成するためのものである。
次に、図１１に示すように、例えば燐酸溶液を用いたウェットエッチングにより、ホール７１を介して、高エッチングレートの犠牲層６２をエッチバックする。これにより、犠牲層６２をホール７１の側壁から後退させる。
次に、図１２に示すように、例えばＣＶＤ（あるいはＡＬＤ）法により、ホール７１の側壁に絶縁層５６を成膜する。これにより、ホール７１の側壁と、側壁の犠牲層６２が後退した領域に絶縁層５６を形成する。絶縁層５６は、例えばシリコン酸化層を含む。
次に、図１３に示すように、例えばＲＩＥ法により、ホール７１の側壁に存在する絶縁層５６を除去する。このとき、側壁の犠牲層６２が後退した領域にある絶縁層５６は除去せずに残す。
次に、図１４に示すように、例えばＣＶＤ（あるいはＡＬＤ）法により、ホール７１の側壁に記憶層５３Ｃを形成する。さらに、ホール７１内の記憶層５３Ｃの側壁に半導体層５３Ｂを形成する。さらに、ホール７１内の半導体層５３Ｂの側壁にコア絶縁層５３Ａを形成する。
次に、図１５に示すように、例えばＲＩＥ法により、絶縁層５５、犠牲層６１、及び犠牲層６２を含む積層体にスリット用の溝７２を空ける。続いて、例えば燐酸溶液を用いたウェットエッチングにより、溝７２を介して、低エッチングレートの犠牲層６１と高エッチングレートの犠牲層６２を共に除去する。これにより、絶縁層５５間に空洞７３が形成される。
次に、図６に示すように、例えばＣＶＤ（あるいはＡＬＤ）法により、空洞７３内に導電層５２を形成する。続いて、スリット用溝７２内に絶縁層５７を形成する。
その後、必要な絶縁層、コンタクトプラグ、及び配線等を形成し、半導体記憶装置の製造が終了する。
１．６ 第１実施形態の効果
第１実施形態の半導体記憶装置は、ワード線としての第１導電層と、第１導電層と交差するＺ方向に延びるビット線としての第２導電層と、第１導電層と第２導電層との交差部に設けられた抵抗変化層（あるいは、記憶層）とを備える。第１導電層は、第２導電層との間に抵抗変化層を介して対向する第１面と、第２導電層との間に絶縁層を介して対向する第２面を有する。
第１実施形態の半導体記憶装置は、ワード線としての第１導電層と、第１導電層と交差するＺ方向に延びるビット線としての第２導電層と、第１導電層と第２導電層との交差部に設けられた抵抗変化層（あるいは、記憶層）とを備える。第１導電層は、第２導電層との間に抵抗変化層を介して対向する第１面と、第２導電層との間に絶縁層を介して対向する第２面を有する。
また、言い換えると、ワード線としての第１導電層は、ビット線としての第２導電層と抵抗変化層（あるいは、記憶層）を介して接する第１部分と、第２導電層と接していない第２部分を有する。Ｚ方向において、第１部分の厚さは、第２部分の厚さより薄い。
第１実施形態では、上記構成を有することにより、ワード線とビット線とが抵抗変化層を介して接する面積（以下、セル面積）を、ワード線の厚さに係わらず変更することができる。これにより、ワード線の厚さに対してセル面積を縮小することができる。この結果、ワード線の配線抵抗を増大させずに、すなわちワード線の厚さを薄くすることなく、セル面積を調整することが可能である。さらには、セル面積を調整することで、セル面積に応じて流れるセル電流（例えば、オン電流）を調整（例えば、制限）することが可能である。
また、セル面積を縮小した構造では、セル面積を縮小した部分に電界を集中させることができ、スイッチング動作の効率を向上できる。これにより、ワード線とビット線との間に印加する動作電圧を低減することが可能である。
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態の半導体記憶装置の構成は、前述した第１実施形態と同様である。第２実施形態では、第１実施形態と異なる点について主に説明する。
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態の半導体記憶装置の構成は、前述した第１実施形態と同様である。第２実施形態では、第１実施形態と異なる点について主に説明する。
２．１ メモリセルＭＣの構成
図１６を用いて、第２実施形態の半導体記憶装置におけるメモリセルの構成について説明する。図１６は、半導体記憶装置２が備えるメモリセルＭＣの構成を示す模式図である。
図１６を用いて、第２実施形態の半導体記憶装置におけるメモリセルの構成について説明する。図１６は、半導体記憶装置２が備えるメモリセルＭＣの構成を示す模式図である。
図１６に示すように、導電層５２は、ピラー５３に対して対向する第１面５２_ｃ、第２面５２_ｄ、及び第３面５２_ｅを有する。第１面５２_ｃは、記憶層５３Ｃと接する。具体的には、第１面５２_ｃは、記憶層５３Ｃのブロック絶縁膜と接する。第２面５２_ｄは、ピラー５３との間に絶縁層５６を介して対向している。第３面５２_ｅは、ピラー５３との間に絶縁層５６を介して対向している。第２面５２_ｄとピラー５３との間には、絶縁層５６が設けられる。第２面５２_ｄと絶縁層５６とは接している。同様に、第２面５２_ｅとピラー５３との間には、絶縁層５６が設けられる。第２面５２_ｅと絶縁層５６とは接している。
２．２ 半導体記憶装置の製造方法
第２実施形態の半導体記憶装置の製造方法について説明する。図１７は、半導体記憶装置の製造方法を示す断面図である。
第２実施形態の半導体記憶装置の製造方法について説明する。図１７は、半導体記憶装置の製造方法を示す断面図である。
図１７に示すように、例えばＣＶＤ法（あるいはＡＬＤ法）により、絶縁層５５上に、犠牲層６３、６１、６２を順に形成する。犠牲層６３、６１、６２は、例えばシリコン窒化層を含む。犠牲層６３は、犠牲層６１と比べてエッチングレートが高く、犠牲層６２とエッチングレートがほぼ同じ層である。犠牲層６１は、犠牲層６３、６２と比べてエッチングレートが低い低エッチングレートの層である。犠牲層６２は、犠牲層６１と比べてエッチングレートが高く、犠牲層６３とエッチングレートがほぼ同じ層である。その後の工程は、前述した第１実施形態と同様である。すなわち、図１０〜図１５及び図６を用いて説明した工程が用いられる。
２．３ 第２実施形態の効果
第２実施形態では、第１実施形態と同様に、ワード線とビット線とが抵抗変化層（あるいは、記憶層）を介して接するセル面積を、ワード線の厚さに係わらず変更することができる。これにより、ワード線の厚さを変えることなく、セル面積を調整することが可能である。さらには、セル面積を調整することで、セル面積に応じて流れるセル電流（例えば、オン電流）を調整（例えば、制限）することが可能である。
第２実施形態では、第１実施形態と同様に、ワード線とビット線とが抵抗変化層（あるいは、記憶層）を介して接するセル面積を、ワード線の厚さに係わらず変更することができる。これにより、ワード線の厚さを変えることなく、セル面積を調整することが可能である。さらには、セル面積を調整することで、セル面積に応じて流れるセル電流（例えば、オン電流）を調整（例えば、制限）することが可能である。
さらに、第２実施形態では、ワード線における第１面の位置を、第１実施形態よりも自由に変えることが可能である。その他の構成は、前述した第１実施形態と同様である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…半導体記憶装置、１０…シリコン基板、１１…絶縁層、１２，１３，１４…導電層、１５…セルソース線、１６…絶縁層、２０…ピラー、２１…チャネルシリコン、２２…絶縁層、２３…層間絶縁膜、２４…積層体、２５…ハードマスク、２６…配線、２７…ビア、２８…配線、３１…導電層、３２…記憶層、３３…ビア、３４…配線、５０…シリコン基板、５１…セルソース層、５２…導電層、５２_ａ…第１面、５２_ｂ…第２面、５３…ピラー、５３Ａ…コア絶縁層、５３Ｂ…半導体層、５３Ｃ…記憶層、５４…配線、５５…絶縁層、５６…絶縁層、６１，６２，６３…犠牲層、８１，８２，８３，８４…導電層、８５…抵抗変化層、８５Ａ…バリア層、８６…ピラー、１００…メモリセルアレイ領域、２００…周辺回路領域。
Claims (9)
- 基板と、
前記基板と垂直な第１方向に延びる第１信号線と、
前記第１方向に交差し前記基板と平行な第２方向に延び、第１面と、前記第１信号線に対して前記第１及び第２方向に交差する第３方向に離れた第２面を有する第１導電層と、
前記第１信号線と前記第１導電層との間に設けられた第１記憶層と、
前記第２面と前記第１記憶層との間に設けられた第１絶縁層と、
を具備する半導体記憶装置。 - 前記第１導電層と前記第３方向に隣り合い、前記第２方向に延び、第３面と、前記第１信号線に対して前記第３方向に離れた第４面を有する第２導電層をさらに具備し、
前記第１絶縁層は前記第１記憶層と前記第４面との間に設けられており、
前記第１導電層と前記第２導電層は電気的に接続されている請求項１に記載の半導体記憶装置。 - 前記第１方向に延びる第２信号線と、
前記第２信号線と前記第２導電層との間に第２記憶層をさらに具備し、
前記第２導電層は、第５面と、前記第２信号線から前記第３方向に離れた第６面を有し、前記第６面と前記第２記憶層の間には第２絶縁層が設けられている請求項２に記載の半導体記憶装置。 - 前記第１導電層と前記第３方向に隣り合い、前記第２方向に延び、第３面と、前記第１信号線に対して第３方向に離れた第４面を有する第２導電層と、
前記第１信号線と前記第２導電層との間に設けられた第２記憶層と、
前記第４面と前記第２記憶層の間に設けられた第２絶縁膜と、
をさらに具備する請求項１に記載の半導体記憶装置。 - 前記第１方向に延びる第２信号線と、前記第２方向に延び、前記第２導電層と前記第３方向に隣り合って設けられ、第５面と、前記第２信号線に対して前記第３方向に離れた第６面を有する第３導電層と、
前記第２導電層と前記第３導電層との間に設けられた第３絶縁層と、
前記第２信号線と前記第３導電層との間に設けられた第３記憶層と、
前記第６面と前記第２信号線との間に設けられた第４絶縁層と、
をさらに具備する請求項４に記載の半導体記憶装置。 - 前記第３導電層と前記第３方向に隣り合い、前記第２方向に延び、第７面と、前記第２信号線に対して第３方向に離れた第８面を有する第４導電層と、
前記第２信号線と前記第４導電層との間に設けられた第４記憶層と、
前記第８面と前記第４記憶層の間に設けられた第５絶縁膜と、
をさらに具備する請求項５に記載の半導体記憶装置。 - 基板と、
前記基板と垂直な第１方向に延びる第１導電層と、
前記第１方向に交差し前記基板と平行な第２方向に延び、第１面と、前記第１導電層に対して前記第１及び第２方向に交差する第３方向に離れた第２面を有する第２導電層と、
前記第１導電層と前記第１面との間に設けられた第１抵抗変化層と、
前記第２面と前記第１導電層との間に設けられた第１絶縁層と、
を具備する半導体記憶装置。 - 前記第２導電層と前記第３方向に隣り合い、前記第２方向に延び、第３面と、前記第１導電層に対して第３方向に離れた第４面を有する第３導電層と、
前記第１導電層と前記第３面との間に設けられた第２抵抗変化層と、
前記第４面と前記第１導電層の間に設けられた第２絶縁層と、
をさらに具備する請求項７に記載の半導体記憶装置。 - 前記第３方向に延びる第３導電層と、
前記第１導電層と前記第３導電層との間に設けられた半導体部材と、
をさらに具備する請求項７に記載の半導体記憶装置。
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