TWI559519B - 電阻式記憶體 - Google Patents
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Description
本發明是有關於一種非揮發性記憶體(nonvolatile memory，NVM)，特別是指一種電阻式記憶體(簡稱RRAM)及其製法。
非揮發性記憶體最主要的特色是，當外加電源關閉後，記憶體中的資訊儲存內容並不會因此而消失，可以如同硬碟一般，當成資訊儲存元件來使用。因此，近年來智慧型手機、數位相機與筆記型電腦等可攜式個人電子設備逐漸流行，使得具有低耗能及長時間記憶能力的非揮發性記憶體之需求量也大幅地提升。在各種非揮發性記憶體中，又以RRAM可在低操作電壓的條件下運作，而廣受大眾歡迎。
RRAM的記憶胞(memory cell)一般是一由一個電晶體(transistor)與一個電阻器(resistor)所組成的1T1R整合結構，或是一由一個二極體(diode)與一個電阻器所組成的1D1R整合結構；其中，前述電阻器的結構通常包括一上電極層、一下電極層，及一夾置於該上、下電極層間之具有可變電阻特性的氧化層。如，NiO或CuO等過渡金屬氧
化物。當一脈衝偏壓訊號被施加於該氧化層時，該氧化層則產生一立即性的電阻值變化；即，所謂的電阻轉換效應(resistive switching effect)。因此，RRAM主要是利用前述電阻轉換效應來達成寫入(write)與抹除(erase)的目的。又，RRAM一般於讀取資料時，主要是給予一小偏壓來讀取其電流值；其中，當RRAM處於低阻態(low resistive state，LRS)時，LRS的電流值則成為寫入的記憶訊號，當RRAM處於高阻態(high resistive state，HRS)時，則HRS的電流值便成為抹除的記憶訊號。因此，HRS對LRS的比值越高，則表示記憶體的辨識度越高。
參閱圖1，美國第2010/0110758A1早期公開號發明專利案(以下稱前案1)公開一種用於電阻式隨存記憶胞1的結構，其包含一基板11、一埋於該基板11內的電晶體12、一RRAM記憶胞13、一埋於該基板11內的源極線14，及一位元線15。該電晶體12具有連接該源極線14的一源極區121、一閘極區122，及一汲極區123。該RRAM記憶胞13具有一第一電極131、一圍繞該第一電極131之一外表面的電阻層132，及一圍繞該電阻層132之一外表面的第二電極133；其中，該RRAM記憶胞13是透過一下接觸點16及一上接觸點17分別與該電晶體12的汲極區123及該位元線15連接。該RRAM記憶胞13之電阻層132是由二元金屬(如，Al、Ti、Ta、Ni、In、Zn、Sn...等金屬氧化物)、複合金屬氧化物(如，Pr1-xCaxMnO、La1-xSrxMnO3、Sr1-xFeO2.7、RuSr2CdCu2O3、YBa2Cu3O7...等)，或鐵電材
料(如，PbZrxTi1-xO3)所構成。
雖然前案1的結構可被整合至積體電路，以運用於數位化之可攜式個人電子設備。然而，該用於電阻式隨存記憶胞1的結構於製程上，其基於該電晶體12不僅需使用到擴散(diffusion)、熱氧化爐管、離子佈植(ion implantation)等成本頗高的設備，同時也必須執行擴散、氧化、摻雜等多道程序，製程甚為繁瑣。此外，該用於電阻式隨存記憶胞1的結構也因為該電晶體12必須橫向埋設於該基材11內，導致整體結構所占面積大，使得可攜式個人電子設備於輕薄短小化的改善空間上受到限制。
參閱圖2，美國第8,278,640B2核准公告號發明專利案(以下稱前案2)公開一種RRAM陣列2，其由下而上依序包含多數個下電極線21、多數個下記憶胞22、多數個中間電極線23、多數個上記憶胞24，及多數個上電極線25。
該等下電極線21與該等上電極線25是分別沿一第一方向延伸，並沿一第二方向彼此間隔排列，且各上電極線25是對應間隔設置於各下電極線21之上；該等中間電極線23是沿該第二方向延伸，並沿該第一方向彼此間隔排列以夾置於該等下電極線21與該等上電極線25之間，並與該等上、下電極線21、25彼此交錯。各下記憶胞22是分別對應位於該等下電極線21與該等中間電極線23之彼此交錯處，以夾置於該等下電極線21與該等中間電極線23間。各上記憶胞24是分別對應位於該等中間電極線23
與該等上電極線25之彼此交錯處，以夾置於該等中間電極線23與該等上電極線25間。各下記憶胞22與各上記憶胞24分別具有一切換件221、241、一對應形成於各切換件221、241之上的中間電極層222、242，及一對應夾置於各切換件221、241與各中間電極層222、242間的可變電阻層223、243。
該RRAM陣列2之各下記憶胞22與各上記憶胞24內的中間電極層222、242是由與氧呈低反應性的導電氧化物所構成，如，氧化銦錫(ITO)或氧化銦鋅(IZO)，而各下記憶胞22與各上記憶胞24內的可變電阻層223、243則是由Ti、Ta、Ni、Fe、Co、Mn或W等金屬氧化物所構成；其中，該等中間電極層222、242是用以增加該等可變電阻層223、243之記憶特性。該RRAM陣列2雖然可利用該等中間電極層222、242，來提升該等可變電阻層223、243之記憶特性。然而，由前案2內所顯示之電流對電壓特性曲線可知，其寫入與抹除時的操作電壓過高(約達2V~3V間)。再者，該RRAM陣列2未帶有二極體之整流效應(rectification effect)，因而無法限流，以致於元件容易產生有燒毀的問題。
經上述說明可知，改良電阻式隨存記憶體(RRAM)的結構並簡化其製作程序且節省製程成本，以使RRAM的結構在具有整流效應的前提下亦可縮減元件尺寸，是此技術領域的相關技術人員所待突破的難題。
因此，本發明之目的，即在提供一種電阻式記憶體。
於是，本發明之電阻式記憶體，包含：一個第一電極層、一個可變電阻膜層結構，及一個形成於該可變電阻膜層結構上的第二電極層。該可變電阻膜層結構形成於該第一電極層之上，並具有一結晶態SnO2-x層，及一形成於該結晶態SnO2-x層上的導電性金屬氧化物層，其中，0≦x<1。
本發明之功效在於，該結晶態SnO2-x層與SnS層呈上下疊置，可令呈n型的結晶態SnO2-x層與呈p型的SnS層構成具有整流效應的二極體結構，從而有效地縮減元件的整體面積。
3‧‧‧第一電極層
4‧‧‧可變電阻膜層結構
41‧‧‧結晶態SnO2-x層
410‧‧‧擬結晶態SnO2-x層
42‧‧‧導電性金屬氧化物層
5‧‧‧第二電極層
6‧‧‧SnS層
7‧‧‧基板
8‧‧‧離子水溶液
81‧‧‧Pt板
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是一正視剖面圖，說明美國第2010/0110758A1早期公開號發明專利案所公開之用於RRAM記憶胞的結構；圖2是一立體圖，說明美國第8,278,640B2核准公告號發明專利案所公開之RRAM記憶陣列；圖3是一立體圖，說明本發明電阻式記憶體的一實施例；圖4是一元件製作流程圖，說明本發明該實施例之製作方法的一步驟(a)、一步驟(b)，及一步驟(c)；圖5是一元件製作流程圖，說明本發明該實施例之製作
方法的一步驟(d)，及一步驟(e)；圖6是一電流對電壓(I-V)曲線圖，說明本發明電阻式記憶體之一具體例1(E1)的電性；圖7是一穿透式電子顯微鏡(transmission electron microscopy，TEM)截面影像圖，說明本發明電阻式記憶體之一具體例2(E2)的一結晶態SnO2-x層的厚度；圖8是一TEM之電子繞射(electron diffraction，ED)圖，說明該具體例2(E2)的結晶態SnO2-x層的晶體結構；圖9是一電阻對電阻轉換次數關係圖，說明本發明該具體例2(E2)的耐久性測試；圖10是一電流對電壓曲線圖，說明本發明該具體例2(E2)之電性穩定性；圖11是一電流對電壓曲線圖，說明本發明電阻式記憶體之一具體例3(E3)的電性。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
<發明詳細說明>
參閱圖3，本發明電阻式記憶體的實施例，包含：一個第一電極層3、一個可變電阻膜層結構4，及一個形成於該可變電阻膜層結構4上的第二電極層5。該可變電阻膜層結構4形成於該第一電極層3之上，並具有一結晶態SnO2-x層41，及一形成於該結晶態SnO2-x層41上的導電性金屬氧化物層42，其中，0≦x<1。在本發明該實
施例中，該第二電極層5與該導電性金屬氧化物層42是以如圖3所示者，被分割成九個區塊為例做說明。
此處需說明的是，燈絲理論(filamentary model)為目前RRAM之工作機制的理論之一。燈絲理論主要是被認為在一具有可變電阻特性之金屬氧化物層內具有特定且可導電的細絲(filament)。簡單地來說，當該具有可變電阻特性之金屬氧化物層被施予一外加電場時，將使得電流量因其內部部分導電物質移動、聚集並連接導通而瞬間地激增，其電阻態亦將因導電絲的傳導而形成低電阻態(LRS)；此外，在低阻態時提供外加電場，大量電流傳輸通過導電絲亦隨之產生大量的熱能，將使得導電絲因過熱而斷裂，以致於電阻態因電流量的驟降而又變回高電阻態(HRS)。導電絲的形成主要是仰賴電流驅動離子(如，金屬氧化物內的陰離子或金屬陽離子)的移動。因此，雖然結晶態的氧化錫一般是以SnO2此一結構式來表示；然而，在RRAM此一技術領域中，則是以SnO2-x來表示，且0≦x<1，其目的在於說明受電流所趨動的離子。
較佳地，本發明該實施例之電阻式記憶體還包含一SnS(tin sulfide)層6及一基板7。該SnS層6是夾置於該第一電極層3與該可變電阻膜層結構4間；該基板7之一表面71是形成有該第一電極層3。在本發明該實施例中，該基板7是使用一玻璃基板。
此處需補充說明的是，當該結晶態SnO2-x層41的厚度不足時，則該結晶態SnO2-x層41無法具有可變電阻
特性；相反地，當該結晶態SnO2-x層41的厚度過厚時，該結晶態SnO2-x層41雖然具有可變電阻特性，但效果卻不佳。因此，較佳地，該結晶態SnO2-x層41的厚度是介於1nm至40nm間。此外，當該SnS層6與該導電性金屬氧化物層42的厚度不足時，將導致元件性能不佳甚或是失效；又，當該SnS層6與該導電性金屬氧化物層42的厚度過厚時，雖然對元件性能並無不良影響，但無形中也浪費了材料成本。因此，較佳地，該SnS層6的厚度是介於0.1μm至10μm間，該導電性金屬氧化物層42的厚度是介於1nm至500nm間。
較佳地，該導電性金屬氧化物層42是由氧化銦(indium oxide)與氧化錫(tin oxide)之混合物(即，ITO)、氧化銦與氧化鋅(zinc oxide)之混合物(即，IZO)，或氧化鋅與氧化鋁(aluminum oxide)之混合物(即，AZO)所構成；該第一電極層3與該第二電極層5是由Mo、Al、Ta、Pt、Cu，或Ag所構成。
此處值得一提的是，本發明基於該實施例之該SnS層6與該結晶態SnO2-x層41於本質上分屬一p型半導體材料與一n型半導體材料，且p型的該SnS層6與n型的該結晶態SnO2-x層41兩者直接接觸，以致於本發明該實施例之電阻式記憶體本質上已具有二極體之整流效應。再者，如圖3所示，在本發明該實施例中，p型的該SnS層6與n型的該結晶態SnO2-x層41是採上下堆疊的方式直接接觸，從而構成二極體的結構。因此，相較於前案1，本發
明無需在該基板7內部橫向埋設n型半導體與p型半導體，可以有效地縮減整體元件所占有的面積。
較佳地，參閱圖4與圖5，本發明該實施例之電阻式記憶體的製作方法是根據以下步驟來實施：一步驟(a)、一步驟(b)、一步驟(c)、一步驟(d)，及一步驟(e)。
如圖4所示，該步驟(a)是於該基板7之表面71上覆蓋該第一電極層3；該步驟(b)是於該第一電極層3上形成該SnS層6；該步驟(c)則是氧化該SnS層6，以於該SnS層6上形成該結晶態SnO2-x層41，其中，0≦x<1。
再參閱圖5，該步驟(d)是於該結晶態SnO2-x層41上形成該導電性金屬氧化物層42；該步驟(e)是於該導電性金屬氧化物層42上形成該第二電極層5。
較佳地，再參閱圖4，該步驟(c)是先令該SnS層6浸泡於一離子水溶液8中以對該SnS層6施予一陽極氧化處理(anodizing)，使該SnS層6於實施該陽極氧化處理過程中，是於該SnS層6上自組裝(self-assembly)成一擬結晶態SnO2-x層410後，再對該擬結晶態SnO2-x層410施予一退火處理(annealing)以形成該結晶態SnO2-x層41。更佳地，該離子水溶液8是一濃度介於5mM至15mM間的草酸水溶液(oxalic acid aqueous solution)，該SnS層6於實施該陽極氧化處理時的電流密度(current density)是介於-5μA/cm2至-15μA/cm2間，且該陽極氧化處理是實施150秒至900秒；該退火處理是以450℃至550℃的一退火溫度實施一介於0.5小時至1.5小時的退火時間。
經本發明上述製作方法的詳細說明可知，本發明是直接氧化p型的該SnS層6，以令p型的該SnS層6之一表面直接氧化反應生成n型的該擬結晶態SnO2-x層410後，再予以退火以直接在p型的該SnS層6上形成n型的該結晶態SnO2-x層41。就結構上的角度來說，上下直接接觸之p型的該SnS層6與n型的該結晶態SnO2-x層41已構成二極體。此外，就製程上的角度來說，本發明無需使用到擴散、熱氧化爐管，甚或是離子佈植等昂貴的製程設備，即可簡易地製得二極體的結構。因此，本發明該實施例之製作方法相較於前案1，不僅製作程序簡易；此外，設備成本也相對較低。
雖然本發明該實施例之製作方法中的該結晶態SnO2-x層41是對該SnS層6施予陽極氧化處理所製得；然而，此處需進一步補充說明的是，在不氧化該SnS層6的前提下，該結晶態SnO2-x層41也可以是經由網印(screen printing)、噴塗(spraying)、物理氣相沉積法(PVD)，或化學氣相沉積法(CVD)等手段來形成。
<具體例1(E1)>
本發明電阻式記憶體之具體例1(E1)是以初階的實驗室設備並根據以下製作流程來實施。如圖4所示，首先，取一尺寸為1cm×1.5cm×0.7cm的玻璃基板做為該具體例1(E1)之基板7，且在該基板7上濺鍍(sputtering)一厚度為300nm的Mo層以做為該具體例1(E1)之第一電極層3。
後續，以另一玻璃基板遮蔽該第一電極層3之一表面的一局部區域，並在該第一電極層3表面的一剩餘區域濺鍍上一厚度為2.5μm的SnS層以做為該具體例1(E1)之SnS層6。
接著，將表面形成有該第一電極層3與該SnS層6的基板7浸泡於該離子水溶液8中，以一Pt板81做為陽極且令該第一電極層3做為陰極以對該SnS層6施予該陽極氧化處理，使該SnS層6於實施該陽極氧化處理的過程中，是於該SnS層6上自組裝成該擬結晶態SnO2-x層410後，再對該擬結晶態SnO2-x層410施予一500℃且持溫1小時的退火處理。在本發明該具體例1中，該離子水溶液8是一濃度為10mM的草酸水溶液，且於實施該陽極氧化處理時的電流密度與陽極氧化處理時間分別為-10μA/cm2與150秒。
再參閱圖5，進一步地，於該結晶態SnO2-x層41的表面覆蓋一具有一預定圖案的遮罩(shield mask，圖未示)，使裸露於該遮罩外的該結晶態SnO2-x層41表面濺鍍上一層厚度為10nm的ITO層，以做為該具體例1(E1)的導電性金屬氧化物層42。最後，該結晶態SnO2-x層41上持續覆蓋有該遮罩，並於該導電性金屬氧化物層42上濺鍍上一層厚度為10nm的Ag層，以做為該具體例1(E1)的第二電極層5，並從而製得該具體例1(E1)之電阻式記憶體(RRAM)。在本發明該具體例1(E1)中，該遮罩的預定圖案是多數個直徑各為200μm的圓形開孔；因此，該導電性金
屬氧化物層42與該第二電極層5基於該遮罩的預定圖案而具有多個直徑各為200μm的區塊，且該第二電極層5之各區塊皆可做為RRAM的一上電極。
參閱圖6，顯示有本發明該具體例1(E1)之I-V曲線圖。圖6所顯示之I-V曲線圖是在直流偏壓為0V→1.5V→-1.0V→0V以及限制電流(current compliance)為0.5mA的測試條件下，利用數據收集器(Keithley 4200)以0.05V/次的收集頻率(scanning rate)及0.2V的電壓來讀取寫入態(on-state)與抹除態(off-state)的電流值。根據圖6所顯示的I-V曲線圖可知，本發明該具體例1(E1)的操作電壓低(僅介於1.5V至-1.0V間)。雖然本發明該具體例1(E1)之高阻態(HRS，Roff)對低阻態(LRS，Ron)的比值(Roff/Ron)僅有2。然而，此處需進一步補充說明的是，本發明該具體例1(E1)之Roff/Ron值僅有2的主要原因在於，該具體例1(E1)是以初階的實驗室設備來製作，以致於其第二電極層5之各區塊的面積高達π(200μm)2；因此，Roff/Ron值僅有2。然而，一旦本發明該具體例1(E1)是採用商業化的高階製程設備來製作時，其第二電極層5之各區塊面積則可縮減至奈米等級[如，π(30nm)2至π(60nm)2]；因此，可預期的是，其Roff/Ron值將可大幅地提升，並從而增加RRAM的辨識度。
<具體例2(E2)>
本發明電阻式記憶體之具體例2(E2)的製作方法及其結構，大致上是相同於該具體例1(E1)，其不同處
是在於，本發明該具體例2(E2)是實施450秒的陽極氧化處理，並於退火處理後形成該具體例2(E2)之結晶態SnO2-x層41。此處需補充說明的是，本發明於完成該具體例2(E2)之第二電極層5(即，Ag層)後，更進一步地於該Ag層上濺鍍一厚度約10nm的Pt層，其目的是在於保護該具體例2(E2)於進行TEM觀測用之試片製備時免於損壞。根據TEM截面影像圖(見圖7)顯示可知，本發明該具體例2(E2)之結晶態SnO2-x層41的厚度約為20nm。
參閱圖8，顯示有本發明該具體例2(E2)之結晶態SnO2-x層41之TEM的ED圖。根據圖7所顯示的結果可知，該結晶態SnO2-x層41為多晶(poly-crystal)結構的SnO2。
參閱圖9，顯示有本發明該具體例2(E2)之耐久性測試。圖9所顯示之電阻對電阻轉換次數關係圖的測試條件大致上是相同於該具體例1，其不同處是在於，該具體例2之直流偏壓的測試條件為0V→1.5V→-1.3V→0V。由圖9所顯示的耐久性測試結果可知，該具體例2(E2)之寫入態(即，LRS)時的電阻相當穩定，且其抹除態(即，HRS)相對寫入態也呈現出2~3個數量級(order)，因而具有優異的辨識度。以該具體例2(E2)於第1次之電阻轉換次數所取得的Roff/Ron值舉例來說，其Roff/Ron值已高達544。同樣地，當本發明該具體例2(E2)是採用商業化的高階製程設備來製作時，其第二電極層5之各區塊面積可再縮減至奈米等級；因此，可預期的是，該具體例2(E2)之
Roff/Ron值亦可因電極尺寸的縮減而大幅地提升，並從而增加RRAM的辨識度。
此處需補充說明的是，雖然該具體例2(E2)之耐久性測試結果僅顯示出100次的電阻轉換次數。然而，本發明該具體例2(E2)之RRAM僅能顯示出100次的電阻轉換次數，其主要原因是受限於實驗室的量測機台的性能過於低階。因此，當本發明該具體例2(E2)是採用高階性能的量測機台來檢測時，則該具體例2(E2)之耐久性測試並非僅侷限於100次的電阻轉換次數。
參閱圖10，顯示有本發明該具體例2(E2)之RRAM的I-V曲線圖，圖10中的I-V曲線是取自圖9之第1、50、與100次的數據。由圖10顯示的結果可知，圖10中之第1次與第50次的I-V曲線重疊性高，證實本發明該具體例2之電阻轉換循環穩定性高。此外，根據圖10所顯示的分析數據可知，本發明該具體例2(E2)的操作電壓低，僅介於1.5V至-1.3V間。
<具體例3(E3)>
本發明電阻式記憶體之具體例3(E3)的製作方法及其結構，大致上是相同於該具體例1(E1)，其不同處是在於，本發明該具體例3(E3)是實施900秒的陽極氧化處理，並於退火處理後形成該具體例3(E3)之結晶態SnO2-x層41。
參閱圖11，顯示有本發明該具體例3(E3)之I-V曲線圖。圖11所顯示之I-V曲線圖的測試條件大致上是相
同於該具體例1，其不同處是在於，該具體例3之直流偏壓與限制電流分別是0V→1.5V→-1.5V→0V與100mA。根據圖11所顯示的I-V曲線圖可知，本發明該具體例3(E3)的操作電壓低，僅介於1.5V至-1.5V間。雖然本發明該具體例3(E3)的Roff/Ron值僅有2。然而，同樣地，當本發明該具體例3(E3)是採用商業化的高階製程設備來製作時，其第二電極層5之各區塊面積可再縮減至奈米等級；因此，可預期的是，該具體例3(E3)之Roff/Ron值亦可因電極尺寸的縮減而大幅地提升，並從而增加RRAM的辨識度。
綜上所述，本發明電阻式記憶體，其上下直接接觸之p型的該SnS層6與n型的該結晶態SnO2-x層41已構成具有整流效應的二極體結構，無需在該基板7內部橫向埋設n型半導體與p型半導體，因而可有效地縮減元件的整體面積；此外，就製程上的角度來說，本發明無需使用到擴散、熱氧化爐管，甚或是離子佈植等昂貴的製程設備，即可簡易地製得二極體的結構，不僅製作程序簡易，其設備成本也低，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
3‧‧‧第一電極層
4‧‧‧可變電阻膜層結構
41‧‧‧結晶態SnO2-x層
42‧‧‧導電性金屬氧化物層
5‧‧‧第二電極層
6‧‧‧SnS層
7‧‧‧基板
Claims (5)
- 一種電阻式記憶體，包含：一第一電極層；一可變電阻膜層結構，形成於該第一電極層之上，並具有一結晶態SnO2-x層，及一形成於該結晶態SnO2-x層上的導電性金屬氧化物層，其中，0≦x<1；一SnS層，是夾置於該第一電極層與該可變電阻膜層結構間；及一第二電極層，形成於該可變電阻膜層結構上。
- 如請求項1所述的電阻式記憶體，其中，該結晶態SnO2-x層的厚度是介於1nm至40nm間。
- 如請求項1所述的電阻式記憶體，其中，該SnS層的厚度是介於0.1至10μm間；該導電性金屬化物層的厚度是介於1nm至500nm間。
- 如請求項1所述的電阻式記憶體，其中，該導電性金屬氧化物層是由氧化銦與氧化錫之混合物、氧化銦與氧化鋅之混合物，或氧化鋅與氧化鋁之混合物所構成；該第一電極層與該第二電極層是由Mo、Al、Ta、Pt、Cu，或Ag所構成。
- 如請求項1所述的電阻式記憶體，還包含一表面形成有該第一電極層的一基板。
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