JP5937033B2 - 半導体装置、半導体装置の製造方法、および半導体装置の製造装置 - Google Patents

半導体装置、半導体装置の製造方法、および半導体装置の製造装置 Download PDF

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Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、および半導体装置の製造装置に関する。
金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、金属酸化物系の材料が低抵抗状態と高抵抗状態との２つの状態をもつ現象が起こる。この抵抗変化現象を記憶媒体（メモリ）として利用した、ＲｅＲＡＭ（Resistance Random Access Memory）が注目されている。
ＲｅＲＡＭのデバイス構造に関して、高集積度化の観点から、ワード線とビット線との交点にメモリセルを配置する３次元クロスポイント構造が提案されている。３次元クロスポイント構造では、選択メモリセルへの書き込み時に、非選択メモリセルにも逆方向バイアスが印加されてしまう。このため、メモリセルとして、記憶媒体（可変抵抗素子）と整流性を有するダイオード（整流素子）とを配置する必要がある。整流素子としては、例えば、ｐ型不純物導入Ｓｉ膜（Ｐ）、不純物を導入していないＳｉ膜または低濃度の不純物導入Ｓｉ膜（Ｉ）、およびｎ型不純物導入Ｓｉ膜（Ｎ）からなるＳｉ−ＰＩＮダイオードが用いられる。
これら各機能の中で最も重要なものが、抵抗変化を起こす可変抵抗素子である。可変抵抗素子として、多くの金属酸化物材料が提案されている。金属酸化膜の抵抗状態を変化させる際、電圧を印加することによって電極材料に含まれる金属元素を金属酸化膜中に移動（拡散）させる。これにより、金属酸化膜中に金属元素からなるフィラメント（導通領域）が形成され、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。
このとき、金属酸化膜の膜厚が２０ｎｍ以上の場合、金属酸化膜全体に金属元素が拡散してしまう。また、金属酸化膜の膜厚が２０ｎｍ以下の場合であっても、金属元素のイオン化が不十分であればフィラメントの形成が困難になる。このため、可変抵抗素子を低抵抗状態にする際、金属酸化膜中にサイズが大きい（例えば、幅が１０ｎｍ以上の）フィラメントが形成される。これにより、場所によって（例えばセル毎に）フィラメントサイズが大きくばらついてしまう。特に、幅（径）が１０ｎｍ以下に微細化および高密度化されたメモリセルでは、フィラメントが形成されないものが生じる。その結果、メモリセル間で、低抵抗状態の抵抗値がばらついてしまう。
また、低抵抗状態において金属酸化膜全体に金属元素が拡散するため、金属元素を逆流させて高抵抗状態にすることが困難になる。このため、繰り返し使用によって、高抵抗状態の抵抗値もばらついてしまい、かつ、低抵抗状態と高抵抗状態との間の抵抗変化量が小さくなってしまう。
なお、可変抵抗素子として、金属酸化膜の代わりにＧｅＳｅ膜の単層膜やａ−Ｓｉ（アモルファスシリコン）膜とＳｉＯＸ膜との積層膜を用いる構造が提案されている。しかし、これらにおいても、同様の問題が生じてしまう。
特開２０１２−１７４７５４号公報
メモリセル間の抵抗ばらつきを小さくし、かつ、抵抗変化の再現性の向上を図る半導体装置、半導体装置の製造方法、および半導体装置の製造装置を提供する。
本実施形態による半導体装置は、第１電極と、金属元素を有する第２電極と、前記第１電極と前記第２電極との間に形成された可変抵抗素子と、を具備する。前記可変抵抗素子は、前記第１電極側に形成され、かつ絶縁性金属酸化膜、絶縁性半導体酸化膜、または絶縁性シリケート膜で構成される第１膜と、前記第２電極側に形成され、前記第１膜における前記金属元素の拡散係数よりも大きい拡散係数を有し、前記第１膜の膜厚よりも厚い膜厚を有し、前記第１膜の抵抗よりも小さい抵抗を有し、かつ硫化物膜またはＳｅ化合物膜で構成される第２膜と、を備える。
第１の実施形態に係るメモリセルアレイの構成例を示す斜視図。 第１の実施形態に係るメモリセルアレイの構成例を示す回路図。 第１の実施形態に係るメモリセルの構成例を示す断面図。 第１の実施形態に係る可変抵抗素子の構成例を示す断面図。 第１の実施形態に係るメモリセルのセット動作（低抵抗状態）を示す断面図。 第１の実施形態に係るメモリセルの高抵抗状態および低抵抗状態における抵抗値と累積確率との関係を示すグラフ。 第１の実施形態に係るメモリセルの製造工程を示す断面図。 図７に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図８に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図９に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 比較例１に係るメモリセルのセット動作（低抵抗状態）を示す断面図。 比較例１に係るメモリセルの高抵抗状態および低抵抗状態における抵抗値と累積確率との関係を示すグラフ。 第２の実施形態に係る可変抵抗素子の構成例を示す断面図。 第２の実施形態に係るメモリセルのセット動作（低抵抗状態）を示す断面図。 第２の実施形態に係る第３膜の製造装置を示す構成図。 第２の実施形態に係る第３膜２５−３の製造方法を示すフローチャート。 比較例２に係るメモリセルのセット動作（低抵抗状態）を示す断面図。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。
＜第１の実施形態＞
図１乃至図１２を用いて、第１の実施形態に係る半導体装置（ＲｅＲＡＭ）について説明する。第１の実施形態は、可変抵抗素子２５が、絶縁性金属酸化膜または絶縁性半導体酸化膜を含む第１膜２５−１と硫化物膜またはＳｅ化合物膜を含む第２膜２５−２との積層膜で構成される例である。これにより、微細化に伴うメモリセルＭＣ間の抵抗ばらつきを小さくし、かつ、低抵抗状態と高抵抗状態との間の抵抗変化の再現性の向上を図ることができる。以下に、第１の実施形態について詳説する。
［メモリセルアレイの構成および動作例］
以下に図１および図２を用いて、第１の実施形態に係るメモリセルアレイの構成および動作例について説明する。
図１は、第１の実施形態に係るメモリセルアレイの構成例を示す斜視図である。
図１に示すように、メモリセルアレイは、半導体基板１０上に図示せぬ絶縁膜を介して形成された複数のビット線ＢＬ０〜ＢＬ２、複数のワード線ＷＬ０〜ＷＬ２、複数のメモリセルＭＣを備える。なお、以下の説明において、特に区別しない場合、ビット線ＢＬ０〜ＢＬ２を単にビット線ＢＬと称し、ワード線ＷＬ０〜ＷＬ２を単にワード線ＷＬと称す。
ビット線ＢＬ０〜ＢＬ２は、カラム方向に延び、互いに平行に配置される。ワード線ＷＬ０〜ＷＬ２は、ビット線ＢＬ０〜ＢＬ２の上方に形成され、ロウ方向に延び、互いに平行に配置される。
ビット線ＢＬおよびワード線ＷＬは、熱に強く、かつ、抵抗値の低い材料を含むことが望ましい。ビット線ＢＬおよびワード線ＷＬの材料として、例えば、Ｗ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、またはＣｏＳｉ等の金属材料や、カーボンナノチューブ、またはグラフェンといったカーボン材料等が用いられる。
メモリセルＭＣは、ビット線ＢＬ０〜ＢＬ２とワード線ＷＬ０〜ＷＬ２との各交差位置かつ各間に配置される。すなわち、メモリセルアレイは、いわゆるクロスポイント型のメモリ構成を有する。
なお、図１において、ビット線ＢＬおよびワード線ＷＬが１層ずつ積層された例を示しているが、これに限らない。複数層のビット線ＢＬと複数層のワード線ＷＬとが、各間にメモリセルＭＣを配置して、交互に積層されてもよい。
図２は、第１の実施形態に係るメモリセルアレイの構成例を示す回路図である。
図２に示すように、メモリセルアレイにおいて、各メモリセルＭＣは、ビット線ＢＬ０〜ＢＬ２のいずれかおよびワード線ＷＬ０〜ＷＬ２のいずれかに電気的に接続され、ランダムアクセスされる。
各メモリセルＭＣは、直列接続された可変抵抗素子２５とダイオード２２とで構成される。可変抵抗素子２５の電流経路の一端はビット線ＢＬ０〜ＢＬ２のいずれかに電気的に接続され、電流経路の他端はダイオード２２のカソードに電気的に接続される。ダイオード２２のアノードは、ワード線ＷＬ０〜ＷＬ２のいずれかに電気的に接続される。
ワード線ＷＬ０〜ＷＬ２の一端は、ロウデコーダ１１に電気的に接続される。ビット線ＢＬ０〜ＢＬ２の一端は、カラムゲート１２に電気的に接続される。
書き込み（セット）動作では、選択されたメモリセルＭＣの可変抵抗素子２５に電圧を印加し、その選択された可変抵抗素子２５内に電位勾配を発生させて電流を流すことにより行う。例えば、図２において、ワード線ＷＬ１とビット線ＢＬ１との交点のメモリセルＭＣにセット動作を行う場合、例えばワード線ＷＬ１に３Ｖ、ビット線ＢＬ１に接地電位を印加する。同時に、例えばワード線ＷＬ０およびＷＬ２に接地電位、ビット線ＢＬ０およびＢＬ２に３Ｖを印加する。このとき、ダイオード２２がなければ、ワード線ＷＬ１とビット線ＢＬ１との交点のメモリセルＭＣ以外のメモリセルＭＣに逆バイアスが印加され、消去（リセット）動作を起こしてしまう。すなわち、ダイオード２２は、メモリセルＭＣに流れる電流方向を一定にすることにより、クロスポイント型メモリセル構造を可能にしている。
なお、データ書き込み動作前のスタンバイ時に、全てのワード線ＷＬ０〜ＷＬ２および全てのビット線ＢＬ０〜ＢＬ２をプリチャージしておくことが望ましい。
読み出し動作では、例えば、電圧パルスを選択されたメモリセルＭＣの可変抵抗素子２５に印加し、そのメモリセルＭＣの抵抗によって定まる電流を図示せぬセンスアンプで検出することにより行う。ここで、この電圧パルスは、可変抵抗素子２５を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。
消去動作では、例えば、選択されたメモリセルＭＣの可変抵抗素子２５を大電流パルスによりジュール加熱して、その可変抵抗素子２５における酸化還元反応を促進させることにより行う。
［メモリセルＭＣの構成および動作例］
以下に図３乃至図６を用いて、第１の実施形態に係るメモリセルＭＣの構成および動作例について説明する。
図３は、図１に示すＡ−Ａ線に沿った断面図であり、第１の実施形態に係るメモリセルＭＣの構成例を示す断面図である。ここでは、ロウ方向に隣接する２つのメモリセルＭＣについて説明する。
図３に示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に配置され、第１下部電極２１、ダイオード２２、第１上部電極２３、第２下部電極２４、可変抵抗素子２５、第２上部電極２６、およびハードマスク２７を備える。
第１下部電極２１は、ビット線ＢＬ上に形成される。第１下部電極２１は、例えば、ＴｉＮ、Ｗ、またはＴａＮ等の導電膜、もしくはこれらの積層膜で構成される。
ダイオード２２は、第１下部電極２１上に形成される。ダイオード２２は、例えば、下部側からｐ型不純物導入Ｓｉ膜（ＰドープドＳｉ膜２２−１）、不純物を導入していないＳｉ膜または低濃度の不純物導入Ｓｉ膜（ノンドープドＳｉ膜２２−２）、およびｎ型不純物導入Ｓｉ膜（ＮドープドＳｉ膜２２−３）からなるＳｉ−ＰＩＮダイオードが用いられる。
なお、ダイオード２２は、ＰＩＮダイオードに限らず、ＳＩＳ（Silicon Insulator Silicon）等のトンネルダイオード（下部側からＰドープドＳｉ膜、トンネル酸化膜、ＮドープドＳｉ膜）であってもよい。
第１上部電極２３は、ダイオード２２上に形成される。第１上部電極２３は、例えばシリサイド膜で構成されるが、これに限らず、種々の導電膜で構成されてもよい。
第１上部電極２３上には、第２下部電極２４、可変抵抗素子２５、および第２上部電極２６が形成される。これら第２下部電極２４、可変抵抗素子２５、および第２上部電極２６の詳細については、後述する。
ハードマスク２７は、第２上部電極２６上に形成される。ハードマスク２７は、後述する製造工程において、第２上部電極２６、可変抵抗素子２５、第２下部電極２４、第１上部電極２３、ダイオード２２、および第１下部電極２１のエッチングの際のマスクとして機能する。また、ハードマスク２７は、導電膜で構成される。これにより、ハードマスク２７は、除去される必要はなく、その下部に形成される第２上部電極２６とその上部に形成されるワード線ＷＬとを電気的に接続することができる。
また、ロウ方向において、ビット線ＢＬは層間絶縁層３１によって絶縁分離され、メモリセルＭＣ（第１下部電極２１、ダイオード２２、第１上部電極２３、第２下部電極２４、可変抵抗素子２５、第２上部電極２６、およびハードマスク２７）は層間絶縁層３２によって絶縁分離される。
図４は、図３の一部拡大図であり、第１の実施形態に係る可変抵抗素子２５の構成例を示す断面図である。
図４に示すように、第２下部電極２４は、可変抵抗素子２５下に形成される。第２下部電極２４は、例えばＯが添加されたＴｉＮ等の導電性合金膜で構成されるが、これに限らない。第２下部電極２４は、リセット動作において、可変抵抗素子２５にＯを供給することができる導電膜で構成されればよい。
このため、第２下部電極２４は、例えば、Ｏが添加されたＴａＮ、ＴｉＣ、またはＴａＣ等の導電性合金膜、もしくは、Ｏが添加されたＰｔ、Ｐｄ等の導電性金属膜で構成されてもよい。または、第２下部電極２４は、例えば、ＲｕＯＸ、ＰｔＯＸ、ＩｎＯＸ、ＩｎＳｎＯＸ、ＳｎＯＸ、ＩｒＯＸ、ＲｈＯＸ等の導電性金属酸化膜で構成されてもよい。また、第２下部電極２４におけるＯ濃度は、５ａｔｏｍｓ％以下である。
可変抵抗素子２５は、第２下部電極２４上に形成され、第１膜２５−１と第２膜２５−２との積層膜で構成される。
第１膜２５−１は、第２下部電極２４上に形成され、可変抵抗素子２５における下部（第２下部電極２４側）に位置する。第１膜２５−１は、絶縁性金属酸化膜または絶縁性半導体酸化膜で構成される。絶縁性金属酸化膜としては、Ｖ２Ｏ５、Ｎｂ２Ｏ５、およびＴａ２Ｏ５のＶ族元素の酸化膜、ＴｉＯ２、ＺｒＯ２、およびＨｆＯ２のＩＶ族元素の酸化膜、またはＬａ２Ｏ３、Ａｌ２Ｏ３、ＬａＡｌＯＸ、ＭｇＯ等の酸化膜が挙げられる。また、絶縁性半導体酸化膜としては、ＳｉＯＸ、ＧｅＯＸ、またはＳｉＧｅＯＸ等の酸化膜が挙げられる。さらに、絶縁性金属酸化膜または絶縁性半導体酸化膜に限らず、絶縁性シリケート膜（ＳｉＯＸと金属酸化物との化合物からなる絶縁膜）で構成されてもよい。
これら第１膜２５−１を構成する材料は、酸素（Ｏ）欠損が存在しない状態では絶縁性を有する。第１の実施形態では、第１膜２５−１に酸素欠損が存在し、セット動作においてその欠損密度が大きい領域に金属元素が拡散してフィラメントを形成することで低抵抗状態にする。そして、リセット動作において酸素欠損領域にＯを供給することで高抵抗状態にする。
また、これら第１膜２５−１を構成する金属材料および半導体材料は、Ｏと結合しやすい材料である。より具体的には、第１膜２５−１を構成する金属材料および半導体材料とＯとの結合エネルギーは、ＳｉとＯとの結合エネルギーと同程度またはそれよりも大きい。言い換えると、第１膜２５−１を構成する金属材料および半導体材料とＯとが結合する際のギブス標準自由エネルギーの低下量は、ＳｉとＯとが結合する際のギブス標準自由エネルギーの低下量と同程度またはそれよりも大きい。これにより、リセット動作において、第１膜２５−１にＯを供給することで、可変抵抗素子２５が高抵抗化しやすくなる。
第１膜２５−１の膜厚は、例えば３ｎｍ以下である。第１膜２５−１の膜厚を例えば３ｎｍ以下に薄くすることで、第１膜２５−１に上記酸素欠損を形成することができる。そして、第１膜２５−１は、酸素欠損密度が比較的高い領域に、幅の狭い（例えば、幅１０ｎｍ以下の）フィラメントを形成することができる。ここで、酸素欠損とは、第１膜２５−１を構成する絶縁性金属酸化膜または絶縁性半導体酸化膜において、金属元素または半導体元素に対して酸素元素の組成比が不足している状態を示す。
第２膜２５−２は、第１膜２５−１上に形成され、可変抵抗素子２５における上部（第２上部電極２６側）に位置する。第２膜２５−２は、硫化物膜またはＳｅ化合物膜で構成される。硫化物膜としては、Ｃｕ２Ｓ、Ａｇ２Ｓ、ＧｅＳＸ、ＳｉＳＸ、またはＣＳＸ等の硫化物膜が挙げられる。また、Ｓｅ化合物膜としては、Ｃｕ２Ｓｅ、Ａｇ２Ｓｅ、ＧｅＳｅＸ、ＳｉＳｅＸ、またはＣＳｅＸ等のＳｅ化合物膜が挙げられる。
また、第２膜２５−２を構成する材料の原子密度は、ＳｉＯＸ膜および第１膜２５−１を構成する材料の原子密度よりも小さい。このため、第２膜２５−２における金属元素の拡散係数は、熱酸化膜（ＳｉＯＸ膜）における金属元素の拡散係数よりも大きく、より望ましくは、第１膜２５−１における金属元素の拡散係数よりも大きい。言い換えると、第２膜２５−２は、第１膜２５−１またはＳｉＯＸ膜よりも第２上部電極２６に含まれる金属元素が拡散しやすい膜である。
また、第２膜２５−２を構成するＳｅ元素およびＳ元素の電気陰性度は、第２上部電極２６に含まれる金属元素の電気陰性度よりも大きい。このため、第２膜２５−２は、第２上部電極２６に含まれる金属元素から電子を受け取り、金属元素がイオン化させる膜である。
また、第２膜２５−２の膜厚は、例えば、３ｎｍ以上２０ｎｍ以下程度である。
可変抵抗素子２５において、第１膜２５−１は、高抵抗状態および低抵抗状態において、第２膜２５−２よりも抵抗値が高い。このため、セット（低抵抗状態）／リセット（高抵抗状態）の抵抗比は、主に第１膜２５−１の抵抗値によって決定する。
第２上部電極２６は、第２膜２５−２上に形成される。第２上部電極２６は、Ｃｕ、Ａｇ、Ａｕ、またはＲｕ等の金属膜で構成される。これら第２上部電極２６を構成する金属元素は、セット動作において、第２膜２５−２内にイオン化して拡散する。
なお、図示はしないが、メモリセルＭＣは、層毎に交互に構造が異なる。より具体的には、ワード線ＷＬ上に、第１下部電極２１、ダイオード２２、第１上部電極２３、第２上部電極２６、可変抵抗素子２５、および第２下部電極２４が順に形成される。すなわち、第２上部電極２６と第２下部電極２４との上下が入れ替わる。ここで、第２上部電極２６および第２下部電極２４と称すが、第２上部電極２６は可変抵抗素子２５の下部側に位置し、第２下部電極２４は可変抵抗素子２５の上部側に位置する。
また、ダイオード２２は、下部（第１下部電極２１）側から順に、ＮドープドＳｉ膜２２−３、ノンドープドＳｉ膜２２−２、およびＰドープドＳｉ膜２２−１が形成された構造を有する。さらに、可変抵抗素子２５は、下部（第２上部電極２６）側から順に、第２膜２５−２および第１膜２５−１が積層された構造を有する。
図５は、第１の実施形態に係るメモリセルＭＣのセット動作（低抵抗状態）を示す断面図である。
図５に示すように、セット動作において、第２下部電極２４を陰極にし、第２上部電極２６を陽極にして可変抵抗素子２５にバイアスを印加する。これにより、第２上部電極２６を構成する金属元素が、第２膜２５−２内に拡散する。ここで、上述したように、第２膜２５−２は、金属元素をイオン化させ、広い領域に拡散させる膜である。このため、金属元素は、金属イオン２６−１となり、第２膜２５−２内に広く拡散する。そして、金属イオン２６−１は、第２膜２５−２と第１膜２５−１との界面まで拡散する。
その後、金属イオン２６−１は、第１膜２５−１内に拡散していく。このとき、金属イオン２６−１は、第１膜２５−１内において、比較的酸素欠損密度が大きい領域に拡散する。これにより、狭い領域、例えば幅が１０ｎｍ以下、望ましくは５ｎｍ以下の領域に、金属イオン２６−１によってフィラメント（導通領域）２６−２が形成される。このようにして、第１の実施形態に係る可変抵抗素子２５の低抵抗状態が形成される。
一方、リセット動作において、第２上部電極２６を陰極にし、第２下部電極２４を陽極にして可変抵抗素子２５に逆バイアスを印加する。これにより、第１膜２５−１内のフィラメント２６−２（金属イオン２６−１）が第２上部電極２６側へと逆流していく。また、第２膜２５−２内の金属イオン２６−１も第２上部電極２６側へと逆流していく。このようにして、第１の実施形態に係る可変抵抗素子２５の高抵抗状態が形成される。
このとき、同時に、第２下部電極２４から第１膜２５−１にＯが供給される。上述したように、第１膜２５−１は、Ｏと結合しやすく、Ｏと結合することで絶縁性が高くなる。このため、リセット時において、可変抵抗素子２５（第１膜２５−１）は、より容易に高抵抗状態へと変化することができる。
なお、高抵抗状態および低抵抗状態の可変抵抗素子２５において、第１膜２５−１の抵抗値のほうが第２膜２５−２の抵抗値よりも高い。このため、可変抵抗素子２５全体の抵抗値（抵抗変化量）は、第１膜２５−１の抵抗値によって決まる。
図６は、第１の実施形態に係るメモリセルＭＣの高抵抗状態および低抵抗状態における抵抗値と累積確率との関係を示すグラフである。
図６に示すように、第１の実施形態に係る半導体装置では、高抵抗状態および低抵抗状態において、メモリセルＭＣ間の抵抗ばらつきが小さくなる。より具体的には、高抵抗状態および低抵抗状態において、メモリセルＭＣ間の抵抗ばらつきを１０％以下に抑えることができる。また、セット／リセットを繰り返し行っても、低抵抗状態と高抵抗状態との間の抵抗変化の再現性の向上を図ることができる。
［メモリセルＭＣの製造方法］
以下に図７乃至図１０を用いて、第１の実施形態に係るメモリセルＭＣの製造方法について説明する。
図７乃至図１０は、図１に示すＡ−Ａ線に沿った断面図であり、第１の実施形態に係るメモリセルＭＣの製造工程を示す断面図である。
まず、図７に示すように、セル部を動作させる図示せぬ回路、コンタクト、および層間絶縁膜を形成した後、これらの上にビット線ＢＬが形成される。次に、ビット線ＢＬがエッチングされ、ロウ方向において分断される。これにより、ビット線ＢＬは、カラム方向に延び、互いに平行に配置される。その後、ビット線ＢＬ間に、層間絶縁膜３１が形成される。
次に、ビット線ＢＬおよび層間絶縁膜３１上に、第１下部電極２１が形成される。第１下部電極２１は、例えば、ＴｉＮ、Ｗ、またはＴａＮ等の導電膜、もしくはこれらの積層膜で構成される。
次に、第１下部電極２１上に、ダイオード２２が形成される。より具体的には、第１下部電極２１上に、インサイチュにおいてアモルファス状態のまま、ＰドープドＳｉ膜２２−１、ノンドープドＳｉ膜２２−２、およびＮドープドＳｉ膜２２−３が連続して形成される。これにより、ダイオード２２として、Ｓｉ−ＰＩＮダイオードが形成される。
次に、図８に示すように、ダイオード２２上に、界面抵抗を低減させる第１上部電極２３が形成される。第１上部電極２３としては、例えばＴｉ等のシリサイド化する金属膜を形成した後、５００℃以上７００℃以下程度のアニールを行うことで、シリサイド膜が形成される。
次に、第１上部電極２３上に、第２下部電極２４、可変抵抗素子２５、および第２上部電極２６が形成される。第２下部電極２４、可変抵抗素子２５、および第２上部電極２６は、以下のように形成される。
（１）まず、第１上部電極２３上に、第２下部電極２４が形成される。第２下部電極２４は、例えば、Ｏが添加されたＴｉＮ、ＴａＮ、ＴｉＣ、またはＴａＣ等の導電性合金膜、もしくは、Ｏが添加されたＰｔ、Ｐｄ等の導電性金属膜で構成されてもよい。または、第２下部電極２４は、例えば、ＲｕＯＸ、ＰｔＯＸ、ＩｎＯＸ、ＩｎＳｎＯＸ、ＳｎＯＸ、ＩｒＯＸ、ＲｈＯＸ等の導電性金属酸化膜で構成されてもよい。
第２下部電極２４がＯの添加された導電性合金膜または導電性金属膜で構成される場合、第２下部電極２４は、例えばＣＶＤ（Chemical Vapor Deposition）法により導電性合金膜または導電性金属膜を形成した後、例えばイオン注入法により導電性合金膜または導電性金属膜にＯを注入することによって、形成される。
一方、第２下部電極２４が導電性金属酸化膜で構成される場合、第２下部電極２４は、例えばＣＶＤ法により形成される。
（２）次に、図９に示すように、第２下部電極２４上に、第１膜２５−１および第２膜２５−２で構成される可変抵抗素子２５が形成される。
より具体的には、まず、第２下部電極２４上に、例えばＣＶＤ法により第１膜２５−１が形成される。第１膜２５−１は、絶縁性金属酸化膜、絶縁性半導体酸化膜、または絶縁性シリケート膜で構成される。
第１膜２５−１の膜厚は、例えば３ｎｍ以下である。第１膜２５−１の膜厚を例えば３ｎｍ以下に薄くすることで、第１膜２５−１に酸素欠損を形成することができる。
次に、第１膜２５−１上に、例えばＣＶＤ法により第２膜２５−２が形成される。第２膜２５−２は、硫化物膜またはＳｅ化合物膜で構成される。第２膜２５−２は、第１膜２５−１またはＳｉＯＸ膜よりも第２上部電極２６に含まれる金属元素が広い領域に拡散する膜である。また、第２膜２５−２は、第２上部電極２６に含まれる金属元素がイオン化する膜である。
（３）次に、第２膜２５−２上に、例えばＣＶＤ法により第２上部電極２６が形成される。第２膜２５−２は、Ｃｕ、Ａｇ、Ａｕ、またはＲｕ等の金属膜で構成される。これら第２上部電極２６を構成する金属元素は、セット動作において、第２膜２５−２内にイオン化して拡散する。
上記（１）〜（３）工程によって、第１の実施形態に係る第２下部電極２４、可変抵抗素子２５、および第２上部電極２６が形成される。
次に、第２上部電極２６上に、ハードマスク２７が形成され、パターニングされる。ハードマスク２７は、導電膜で構成される。
次に、図１０に示すように、ハードマスク２７をマスクとして、第２上部電極２６、可変抵抗素子２５、第２下部電極２４、第１上部電極２３、ダイオード２２、および第１下部電極２１がエッチングされる。これにより、ロウ方向において、メモリセルＭＣ（第２上部電極２６、可変抵抗素子２５、第２下部電極２４、第１上部電極２３、ダイオード２２、および第１下部電極２１）が分断される。
次に、図３に示すように、ロウ方向におけるメモリセルＭＣ間に、層間絶縁膜３２が形成される。次に、７００℃以上９００℃以下でアニールを行うことで、ダイオード２２が結晶化かつ活性化される。その後、メモリセルＭＣおよび層間絶縁膜３２上に、ワード線ＷＬが形成される。さらに、ワード線ＷＬおよびメモリセルＭＣがエッチングされ、カラム方向において分断される。
このようにして、第１の実施形態に係るクロスポイント型のメモリセルＭＣが形成される。
［効果］
図１１は、比較例１に係るメモリセルのセット動作（低抵抗状態）を示す断面図である。図１２は、比較例１に係るメモリセルの高抵抗状態および低抵抗状態における抵抗値と累積確率との関係を示すグラフである。
図１１に示すように、比較例１において、可変抵抗素子２５は、硫化物膜またはＳｅ化合物膜を含む第２膜２５−２の単層膜で構成される。
比較例１におけるセット動作において可変抵抗素子２５にバイアスを印加した場合、可変抵抗素子２５（第２膜２５−２）全体に金属イオン２６−１が拡散してしまう。このため、第２膜２５−２内の広い領域、例えば幅が１０ｎｍ以上の領域に、フィラメント（導通領域）２６−３が形成される。その結果、場所によって（セル毎に）フィラメントサイズが大きくばらついてしまう。このため、図１２に示すように、メモリセルＭＣ間で低抵抗状態の抵抗値がばらついてしまう。
また、低抵抗状態において第２膜２５−２全体に金属イオン２６−１が拡散するため、金属イオン２６−１を逆流させて高抵抗状態にすることが困難になる。このため、図１２に示すように、繰り返し使用によって、メモリセルＭＣ間で高抵抗状態の抵抗値もばらついてしまう。
これに対し、第１の実施形態によれば、可変抵抗素子２５は、絶縁性金属酸化膜または絶縁性半導体酸化膜を含む第１膜２５−１と硫化物膜またはＳｅ化合物膜を含む第２膜２５−２との積層膜で構成される。第２膜２５−２は金属イオン２６−１が広く拡散する膜である。一方、第１膜２５−１は、酸素欠損領域を有し、この酸素欠損が高密度な領域に金属イオン２６−１が狭く拡散する膜である。
これにより、図５に示すように、第１の実施形態におけるセット動作において可変抵抗素子２５にバイアスを印加した場合、第２膜２５−２全体に金属イオン２６−１が拡散した後、第１膜２５−１の狭い領域にフィラメント２６−２を形成することができる。これにより、フィラメントサイズのばらつきを小さくすることができる。したがって、図６に示すように、比較例１よりもメモリセルＭＣ間で低抵抗状態における抵抗値のばらつきを小さくすることができる。
また、低抵抗状態において第１膜２５−１の狭い領域に金属イオン２６−１が拡散し、フィラメント２６−２が形成される。このため、リセット動作において、金属イオン２６−１を逆流させて高抵抗状態にすることが容易になる。したがって、図６に示すように、セット／リセットを繰り返し行っても、比較例１よりもメモリセルＭＣ間で高抵抗状態における抵抗値のばらつきを小さくすることができる。その結果、低抵抗状態と高抵抗状態との間の抵抗変化の再現性の向上を図ることができる。
また、第１の実施形態において、第１膜２５−１は、Ｏと結合しやすく、Ｏと結合することで絶縁性が高くなる材料で構成される。さらに、第２下部電極２４は、リセット動作において第１膜２５−１にＯを供給することができる材料で構成される。このため、リセット動作において、第１膜２５−１は、第２下部電極２４からＯを得ることによってより容易に高抵抗状態に変化することができる。
なお、予め第２膜２５−２に、第２上部電極２６と同様の金属元素（Ｃｕ、Ａｇ、Ａｕ、またはＲｕ等）を添加してもよい。これにより、セット動作において、第２膜２５−２から第１膜２５−１に金属イオン２６−１が拡散しやすくなり、より短時間で低抵抗状態を形成することができる。この金属元素が添加された第２上部電極２６は、第２上部電極２６を形成時に例えばイオン注入法によって金属元素を注入することによって、形成することができる。
＜第２の実施形態＞
図１３乃至図１６を用いて、第２の実施形態に係る半導体装置（ＲｅＲＡＭ）について説明する。第２の実施形態は、可変抵抗素子２５が、絶縁性金属酸化膜または絶縁性半導体酸化膜を含む第１膜２５−１とポーラス半導体膜を含む第３膜２５−３とＯ、Ｎ、またはＦを含む第４膜２５−４との積層膜で構成される例である。これにより、微細化に伴うメモリセルＭＣ間の抵抗ばらつきを小さくし、かつ、低抵抗状態と高抵抗状態との間の抵抗変化の再現性の向上を図ることができる。以下に、第２の実施形態について詳説する。
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［メモリセルＭＣの構成および動作例］
以下に図１３および図１４を用いて、第２の実施形態に係るメモリセルＭＣの構成および動作例について説明する。
図１３は、図３の一部拡大図であり、第２の実施形態に係る可変抵抗素子２５の構成例を示す断面図である。
図１３に示すように、第２下部電極２４は、可変抵抗素子２５下に形成される。第２下部電極２４は、例えばＯが添加されたＴｉＮ等の導電性合金膜で構成されるが、これに限らない。第２下部電極２４は、リセット動作において、可変抵抗素子２５にＯを供給することができる導電膜で構成されればよい。
可変抵抗素子２５は、第２下部電極２４上に形成され、第１膜２５−１と第３膜２５−３と第４膜２５−４との積層膜で構成される。
第１膜２５−１は、第２下部電極２４上に形成され、可変抵抗素子２５における下部（第２下部電極２４側）に位置する。第１膜２５−１は、絶縁性金属酸化膜または絶縁性半導体酸化膜で構成される。
第３膜２５−３は、第１膜２５−１上に形成され、可変抵抗素子２５における中央部に位置する。第３膜２５−３は、ポーラス半導体膜で構成される。ポーラス半導体膜としては、Ｓｉ、ＳｉＧｅ、ＳｉＣ、またはＣ等の半導体膜で、かつ直径が５ｎｍ以下、より望ましくは１ｎｍ以上３ｎｍ以下の空洞を含むポーラス膜が挙げられる。
第３膜２５−３はポーラス半導体膜であるため、その空洞部分に金属元素が拡散する。このため、第３膜２５−３における金属元素の拡散係数は、熱酸化膜（ＳｉＯＸ膜）における金属元素の拡散係数よりも大きく、より望ましくは、第１膜２５−１における金属元素の拡散係数よりも大きい。言い換えると、第３膜２５−３は、第１膜２５−１またはＳｉＯＸ膜よりも第２上部電極２６に含まれる金属元素が拡散しやすい膜である。
第４膜２５−４は、第３膜２５−３上に形成され、可変抵抗素子２５における上部（第２上部電極２６側）に位置する。第４膜２５−４は、Ｏ、Ｆ、またはＮを含む膜で構成される。Ｏ、Ｆ、またはＮを含む膜としては、例えばＳｉＯＸ、ＳｉＦＸ、またはＳｉＮＸ等の膜が挙げられる。また、これらに限らず、例えばＯ、Ｆ、またはＮが添加（ドープ）されたＳｉ膜であってもよい。
第４膜２５−４に含まれるＯ元素、Ｆ元素、およびＮ元素の電気陰性度は、３．０以上であり、第２上部電極２６に含まれる金属元素の電気陰性度よりも大きい。このため、第４膜２５−４は、第２上部電極２６に含まれる金属元素から電子を受け取り、金属元素をイオン化させる膜である。
なお、第４膜２５−４に含まれる元素の電気陰性度は、３．５以上であることがより望ましい。このため、第４膜２５−４は、Ｏ元素またはＦ元素を含むことがより望ましい。
また、第４膜２５−４の膜厚は、例えば、０．３ｎｍ以上３．０ｎｍ以下程度である。この下限は、第２上部電極２６に含まれる金属元素を十分にイオン化させるために必要な範囲である。一方、上限は、第４膜２５−４の抵抗を無視できる程度に小さくするために必要な範囲である。
可変抵抗素子２５において、第１膜２５−１は、高抵抗状態および低抵抗状態において、第３膜２５−３および第４膜２５−４よりも抵抗値が高い。このため、セット（低抵抗状態）／リセット（高抵抗状態）の抵抗比は、主に第１膜２５−１の抵抗値によって決定する。
第２上部電極２６は、第４膜２５−４上に形成される。第２上部電極２６は、Ｃｕ、Ａｇ、Ａｕ、またはＲｕ等の金属膜で構成される。これら第２上部電極２６を構成する金属元素は、セット動作において、第４膜２５−４内にイオン化して拡散した後、第３膜２５−３内にイオン化したまま拡散する。
なお、図示はしないが、メモリセルＭＣは、層毎に交互に構造が異なる。より具体的には、ワード線ＷＬ上に、第１下部電極２１、ダイオード２２、第１上部電極２３、第２上部電極２６、可変抵抗素子２５、および第２下部電極２４が順に形成される。すなわち、第２上部電極２６と第２下部電極２４との上下が入れ替わる。また、可変抵抗素子２５は、下部（第２上部電極２６）側から順に、第４膜２５−４、第３膜２５−３、および第１膜２５−１が積層された構造を有する。
図１４は、第２の実施形態に係るメモリセルＭＣのセット動作（低抵抗状態）を示す断面図である。
図１４に示すように、セット動作において、第２下部電極２４を陰極にし、第２上部電極２６を陽極にして可変抵抗素子２５にバイアスを印加する。これにより、第２上部電極２６を構成する金属元素が、第４膜２５−４内に拡散する。ここで、上述したように、第４膜２５−４は、金属元素をイオン化させる膜である。このため、金属元素は、第４膜２５−４内において金属イオン２６−１となる。この金属イオン２６−１は、第３膜２５−３に拡散する。ここで、上述したように、第３膜２５−３は、金属元素を広い領域に拡散させる膜である。このため、金属イオン２６−１は、第３膜２５−３内に広く拡散する。そして、金属イオン２６−１は、第３膜２５−３と第１膜２５−１との界面まで拡散する。
その後、金属イオン２６−１は、第１膜２５−１内に拡散していく。このとき、金属イオン２６−１は、第１膜２５−１内において、比較的酸素欠損密度が大きい領域に拡散する。これにより、狭い領域、例えば幅が１０ｎｍ以下、望ましくは５ｎｍ以下の領域に、金属イオン２６−１によってフィラメント（導通領域）２６−４が形成される。このようにして、第２の実施形態に係る可変抵抗素子２５の低抵抗状態が形成される。
一方、リセット動作において、第２上部電極２６を陰極にし、第２下部電極２４を陽極にして可変抵抗素子２５に逆バイアスを印加する。これにより、第１膜２５−１内のフィラメント２６−２（金属イオン２６−１）が第２上部電極２６側へと逆流していく。また、第３膜２５−３内の金属イオン２６−１も第２上部電極２６側へと逆流していく。このようにして、第２の実施形態に係る可変抵抗素子２５の高抵抗状態が形成される。
このとき、同時に、第２下部電極２４から第１膜２５−１にＯが供給される。上述したように、第１膜２５−１は、Ｏと結合しやすく、Ｏと結合することで絶縁性が高くなる。このため、リセット時において、可変抵抗素子２５（第１膜２５−１）は、より容易に高抵抗状態へと変化することができる。
なお、高抵抗状態および低抵抗状態の可変抵抗素子２５において、第１膜２５−１の抵抗値のほうが第３膜２５−３および第４膜２５−４の抵抗値よりも高い。このため、可変抵抗素子２５全体の抵抗値（抵抗変化量）は、第１膜２５−１の抵抗値によって決まる。
第２の実施形態に係る半導体装置では、第１の実施形態に示す図６と同様に、高抵抗状態および低抵抗状態において、メモリセルＭＣ間の抵抗ばらつきが小さくなる。より具体的には、高抵抗状態および低抵抗状態において、メモリセルＭＣ間の抵抗ばらつきを１０％以下に抑えることができる。また、セット／リセットを繰り返し行っても、低抵抗状態と高抵抗状態との間の抵抗変化の再現性の向上を図ることができる。
［メモリセルＭＣの製造方法］
以下に、第２の実施形態に係るメモリセルＭＣの製造方法について説明する。
まず、第１の実施形態と同様に、ビット線ＢＬ、第１下部電極２１、ダイオード２２、および第１上部電極２３が順に形成される。
次に、第１上部電極２３上に、第２下部電極２４、可変抵抗素子２５、および第２上部電極２６が形成される。第２下部電極２４、可変抵抗素子２５、および第２上部電極２６は、以下のように形成される。
（１）まず、第１上部電極２３上に、第２下部電極２４が形成される。第２下部電極２４は、例えば、Ｏが添加されたＴｉＮ、ＴａＮ、ＴｉＣ、またはＴａＣ等の導電性合金膜、もしくは、Ｏが添加されたＰｔ、Ｐｄ等の導電性金属膜で構成されてもよい。または、第２下部電極２４は、例えば、ＲｕＯＸ、ＰｔＯＸ、ＩｎＯＸ、ＩｎＳｎＯＸ、ＳｎＯＸ、ＩｒＯＸ、ＲｈＯＸ等の導電性金属酸化膜で構成されてもよい。
（２）次に、第２下部電極２４上に、第１膜２５−１、第３膜２５−３、および第４膜２５−４で構成される可変抵抗素子２５が形成される。
より具体的には、まず、第２下部電極２４上に、例えばＣＶＤ法により第１膜２５−１が形成される。第１膜２５−１は、絶縁性金属酸化膜、絶縁性半導体酸化膜、または絶縁性シリケート膜で構成される。
次に、第１膜２５−１上に、第３膜２５−３が形成される。第３膜２５−３は、ポーラス半導体膜で構成される。第３膜２５−３は、第１膜２５−１またはＳｉＯＸ膜よりも第２上部電極２６に含まれる金属元素が広い領域に拡散する膜である。
ポーラス半導体膜で構成される第３膜２５−３は、原料ガスをプラズマ化し、それを比較的小さいエネルギーを有するイオンビームとして照射することによって、形成される。この第３膜２５−３の製造方法および製造装置の詳細については、後述する。
次に、第３膜２５−３上に、第４膜２５−４が形成される。第４膜２５−４は、例えばＳｉＯＸ、ＳｉＦＸ、またはＳｉＮＸ膜で構成される。また、これらに限らず、例えばＯ、Ｆ、またはＮが添加（ドープ）されたＳｉ膜で構成されてもよい。
第４膜２５−４がＳｉＯＸ、ＳｉＦＸ、またはＳｉＮＸ膜で構成される場合、第４膜２５−４は、例えばＣＶＤ法により形成される。
一方、第４膜２５−４がＯ、Ｆ、またはＮの添加されたＳｉ膜で構成される場合、第４膜２５−４は、例えばＣＶＤ法によりＳｉ膜を形成した後、例えばイオン注入法によりＳｉ膜にＯ、Ｆ、またはＮを注入することによって、形成される。
（３）次に、第４膜２５−４上に、例えばＣＶＤ法により、第２上部電極２６が形成される。第２膜２５−２は、Ｃｕ、Ａｇ、Ａｕ、またはＲｕ等の金属膜で構成される。これら第２上部電極２６を構成する金属元素は、セット動作において、第２膜２５−２内にイオン化して拡散する。
上記（１）〜（３）工程によって、第２の実施形態に係る第２下部電極２４、可変抵抗素子２５、および第２上部電極２６が形成される。
その後、第１の実施形態と同様に、ハードマスク２７およびワード線ＷＬが形成される。
このようにして、第１の実施形態に係るクロスポイント型のメモリセルＭＣが形成される。
［第３膜２５−３（ポーラス半導体膜）の製造装置］
以下に図１５を用いて、第２の実施形態に係る第３膜２５−３の製造装置について説明する。
図１５は、第２の実施形態に係る第３膜２５−３の製造装置を示す構成図である。
図１５に示すように、第２の実施形態に係る製造装置は、イオン源室４３、第１アパーチャ４４、第２アパーチャ４５、静電チャック４６、およびファラデーカップアレイ４９を備える。
イオン源室４３には、第３膜２５−３の原料となる原料ガスが流れている。原料ガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＣＨ４、Ｃ２Ｈ６、Ｃ３Ｈ８、およびＧｅＨ４等の半導体水素化物ガスが挙げられる。イオン源室４３には、アンテナ４２が設けられる。このアンテナ４２を介して高周波電源４１からイオン源室４３に、例えば１３．５６ＭＨｚの電磁波を供給することができる。これにより、イオン源室４３内の原料ガスをプラズマ化してイオンプラズマを生成することができる。
なお、イオン源室４３に供給される高周波は１３．５６ＭＨｚに限らない。２．４５ＧＨｚから２０ＧＨｚの間の少なくとも１種類以上の周波数のマイクロ波をイオン源室４３に供給してもよい。その場合、電磁波をイオン源室４３に供給する導波管を構成する金属材料がスパッタリングされてしまう恐れがある。このため、その金属材料の表面をＳｉやＳｉＣ等でコーティングすることが望ましい。
第１アパーチャ４４は、イオン源室４３に隣接して設けられる。第１アパーチャ４４は、例えばグラファイトで形成され、幅（図１５における第２方向の寸法）Ｗ１（例えば、１０ｍｍ程度）を有する長方形型のスリット４４−１を備える。また、図示はしないが、スリット４４−１の長さ（図１５における紙面奥行方向の寸法）は、４００ｍｍ以上６００ｍｍ以下程度であり、ウェハ５０の直径よりも大きく設定される。第１アパーチャ４４には、図示せぬ電源が接続される。この電源から第１アパーチャ４４に、所望の電圧を印加することができる。これにより、第１アパーチャ４４は、イオン源室４３のイオンプラズマをイオンビームとして取り出し、スリット４４−１を介して照射することができる。このとき、第１アパーチャ４４によって照射されるイオンビームは、直線方向（第２方向に直交する第１方向）のイオンビームである。
第２アパーチャ４５は、第１アパーチャ４４のイオンビームの照射方向に隣接して設けられる。第２アパーチャ４５は、例えばグラファイトで形成され、幅Ｗ１よりも大きい幅Ｗ２（例えば、３０ｍｍ程度）を有する長方形型のスリット４５−１を備える。また、図示はしないが、スリット４４−１の長さは、４００ｍｍ以上６００ｍｍ以下程度であり、ウェハ５０の直径よりも大きく設定される。第２アパーチャ４５には、図示せぬ電源が接続される。この電源から第２アパーチャ４５に、所望の電圧を印加することができる。これにより、第２アパーチャ４５は、第１アパーチャ４４から照射されたイオンビームを分散させ、スリット４５−１を介して照射することができる。
第２アパーチャ４５は、第１アパーチャ４４のスリット４４−１の幅Ｗ１よりも大きい幅Ｗ２を有するスリット４５−１を用いることで、直線方向のイオンビームをランダム方向（例えば、第１方向および第２方向に対する斜め方向）のイオンビームとして照射することができる。このとき、イオンビームをランダム方向に照射することで、第１方向におけるイオンビームエネルギー（運動エネルギー）を１００ｅＶ以下（例えば、５０ｅＶ程度）に減少させることができる。この比較的小さいエネルギーを有するイオンビームを入射させることで、ウェハ５０上にポーラス半導体膜を形成することができる。
なお、第１アパーチャ４４および第２アパーチャ４５を形成するグラファイトに、Ｓｉ膜またはＳｉＣ膜をコーティングしてもよい。これにより、ＳｉまたはＳｉＧｅのポーラス半導体膜を形成する場合、ポーラス半導体膜へのＣの混入を低減することができる。
静電チャック４６は、その表面にウェハ５０を装着し、第２アパーチャ４５からのイオンビームがウェハ５０に入射されるように配置される。静電チャック４６のウェハ５０装着表面には、Ｓｉ膜またはＳｉＣ膜がコーティングされる。静電チャック４６の直径は、ウェハ５０の直径よりも小さい。
静電チャック４６は、ウェハ５０の温度調整を行う。より具体的には、静電チャック４６は、ウェハ５０の温度を例えば−１００℃から５００℃の範囲で制御することができる。これにより、ウェハ５０の表面に形成されるポーラス半導体膜の密度、組成、空洞サイズ、空洞密度等を制御することができる。
また、静電チャック４６は、ウェハ５０の位置調整を行う。より具体的には、静電チャック４６は、照射されるイオンビームに対して、機械的に平行移動、回転、および傾斜調整することでウェハ５０の位置を制御することができる。これにより、ウェハ５０の表面に形成されるポーラス半導体膜の均一性を図ることができる。
さらに、静電チャック４６は、イオンビームエネルギーの微調整を行う。静電チャック４６には、ＤＣパルス電源４７が接続される。このＤＣパルス電源４７から静電チャック４６に、所望のデューティ比（衝撃係数）のＤＣパルス電圧を印加する。これにより、ウェハ５０に照射される（衝突する）イオン（または中性子）のエネルギーを制御することができる。
ファラデーカップアレイ４９は、静電チャック４６（ウェハ５０）に対してイオン源とは反対側に配置される。ファラデーカップアレイ４９は、アレイ状に配置された複数のファラデーカップ４８を有する。このファラデーカップ４８は、ウェハ５０が機械的に位置調整されたときに、イオンビームのイオン密度分布を測定し、イオンビームの均一性等の状態を監視することができる。
このように、上記製造装置によって、比較的小さい１００ｅＶ以下のエネルギーをウェハ５０に入射させることによって、ウェハ５０上にポーラス半導体膜を形成することができる。
通常、ウェハ５０上にポーラス半導体膜を形成するための１００ｅＶ以下のエネルギーのイオンビームを生成する際、イオン電流、すなわち、イオン原子数（イオン密度）を減少させる必要がある。このため、ポーラス半導体膜の形成に長時間かかってしまう。
これに対し、上記製造装置では、第１アパーチャ４４によって第１方向に照射されたイオンビームを第２アパーチャ４５によってランダム方向に分散させる。これにより、ウェハ５０に対する衝突方向（第１方向）のイオンビームエネルギー（入射エネルギー）を減少させる。すなわち、イオン原子数を減少させることなく、ウェハ５０に入射されるイオンビームエネルギーを減少させることができる。これにより、ポーラス半導体膜の形成を短時間で行うことができる。
［第３膜２５−３（ポーラス半導体膜）の製造方法］
以下に図１６を用いて、第２の実施形態に係る第３膜２５−３の製造方法について説明する。
図１６は、第２の実施形態に係る第３膜２５−３の製造方法を示すフローチャートである。
図１６に示すように、まず、ステップＳ１１において、高周波電源４１によって、電磁波を供給することでイオン源室４３内の原料ガスをプラズマ化する。これにより、イオン源室４３内にイオンプラズマが生成される。
次に、ステップＳ１２において、第１アパーチャ４４によって、イオン源室４３のイオンプラズマをイオンビームとして取り出し、スリット４４−１を介して照射する。このとき、第１アパーチャ４４によって照射されるイオンビームは、直線方向のイオンビームである。
次に、ステップＳ１３において、第２アパーチャ４５によって、第１アパーチャ４４から照射されたイオンビームを分散させ、スリット４５−１を介して照射する。このとき、第２アパーチャ４５によって照射されるイオンビームは、ランダム方向のイオンビームである。これにより、第１方向におけるイオンビームエネルギーを１００ｅＶ以下（例えば、５０ｅＶ程度）に減少させることができる。
次に、ステップＳ１４において、静電チャック４６によって、第２アパーチャ４５から照射されたイオンビームが入射するウェハ５０の温度調整、および位置調整を行う。また、静電チャック４６に接続されたＤＣパルス電源４７によって、ＤＣパルス電圧を印加することで、ウェハ５０に入射するイオンビームのエネルギーの微調整を行う。
このようにして、ウェハ５０表面にポーラス半導体膜が形成される。
［効果］
図１７は、比較例２に係るメモリセルのセット動作（低抵抗状態）を示す断面図である。
図１７に示すように、比較例２において、可変抵抗素子２５は、ポーラス半導体膜を含む第３膜２５−３またはポーラス状ではないａ−Ｓｉ膜とＯ、Ｆ、またはＮを含む第４膜２５−４との積層膜で構成される。
比較例２におけるセット動作において可変抵抗素子２５にバイアスを印加した場合、第３膜２５−３またはａ−Ｓｉ膜全体に金属イオン２６−１が拡散してしまう。このため、比較例１と同様、図１２に示すように、メモリセルＭＣ間で低抵抗状態および高抵抗状態の抵抗値がばらついてしまう。
これに対し、第２の実施形態によれば、可変抵抗素子２５は、絶縁性金属酸化膜または絶縁性半導体酸化膜を含む第１膜２５−１とポーラス半導体膜を含む第３膜２５−３とＯ、Ｎ、またはＦを含む第４膜２５−４との積層膜で構成される。第３膜２５−３は金属イオン２６−１が広く拡散する膜である。一方、第１膜２５−１は、酸素欠損領域を有し、この酸素欠損が高密度な領域に金属イオン２６−１が狭く拡散する膜である。
これにより、図１４に示すように、第２の実施形態におけるセット動作において可変抵抗素子２５にバイアスを印加した場合、第２膜２５−２全体に金属イオン２６−１を拡散させた後、第１膜２５−１の狭い領域にフィラメント２６−２を形成することができる。これにより、第１の実施形態と同様、図６に示すように、比較例２よりもメモリセルＭＣ間で低抵抗状態および高抵抗状態における抵抗値のばらつきを小さくすることができる。
また、第２の実施形態では、ポーラス半導体膜を含む第３膜２５−３において、その空洞部分に金属イオン２６−１が拡散される。この空洞部分に金属イオン２６−１が一旦蓄えられると、その金属イオン２６−１は移動しにくくなる。したがって、高抵抗状態におけるリテンション特性が向上する。より具体的には、第３膜２５−３としてポーラス半導体膜を用いる場合、ａ−Ｓｉ膜を用いた場合と比較して１０００倍以上のリテンション特性を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２４…第２下部電極、２５…可変抵抗素子、２５−１…第１膜、２５−２…第２膜、２５−３…第３膜、２５−４…第４膜、２６…第２上部電極

Claims (6)

  1. 第１電極と、
    金属元素を有する第２電極と、
    前記第１電極と前記第２電極との間に形成された可変抵抗素子と、
    を具備し、
    前記可変抵抗素子は、
    前記第１電極側に形成され、かつ絶縁性金属酸化膜、絶縁性半導体酸化膜、または絶縁性シリケート膜で構成される第１膜と、
    前記第２電極側に形成され、前記第１膜における前記金属元素の拡散係数よりも大きい拡散係数を有し、前記第１膜の膜厚よりも厚い膜厚を有し、前記第１膜の抵抗よりも小さい抵抗を有し、かつ硫化物膜またはＳｅ化合物膜で構成される第２膜と、
    を備えることを特徴とする半導体装置。
  2. 前記第２膜は、
    前記第１電極側に形成され、ポーラス半導体膜で構成される第３膜と、
    前記第２電極側に形成され、Ｏ、Ｆ、またはＮを含む第４膜と、
    を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電極は、Ｏを含む導電膜で構成されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記金属元素は、Ｃｕ、Ａｇ、Ａｕ、またはＲｕ元素であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 第１電極を形成する工程と、
    金属元素を有する第２電極を形成する工程と、
    前記第１電極と前記第２電極との間に形成された可変抵抗素子を形成する工程と、
    を具備し、
    前記可変抵抗素子を形成する工程は、
    前記第１電極側に、絶縁性金属酸化膜、絶縁性半導体酸化膜、または絶縁性シリケート膜で構成される第１膜を形成する工程と、
    前記第２電極側に、前記第１膜における前記金属元素の拡散係数よりも大きい拡散係数を有し、前記第１膜の膜厚よりも厚い膜厚を有し、前記第１膜の抵抗よりも小さい抵抗を有し、かつ硫化物膜またはＳｅ化合物膜で構成される第２膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記第２膜を形成する工程は、
    前記第１電極側に、ポーラス半導体膜で構成される第３膜を形成する工程と、
    前記第２電極側に、Ｏ、Ｆ、またはＮを含む第４膜を形成する工程と、
    を含み、
    前記第３膜を形成する工程は、
    原料ガスをプラズマ化してイオンプラズマを生成する工程と、
    前記イオンプラズマからイオンビームを照射する工程と、
    照射された前記イオンビームを分散させて照射し、前記イオンビームのエネルギーを減少させる工程と、
    を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
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