JP2013143528A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】加工が困難な金属材料の電極の形状を安定して形成することができる。
【解決手段】本実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法においては、半導体基板１０上に、Ｓｉを含む第１層１５を形成する。前記第１層に選択的に不純物を拡散することで、前記第１層に不純物領域２１および非不純物領域２２を形成する。前記第１層上に、金属材料を含む第２層２３を形成する。前記第２層に対してアニールを行うことで、前記金属材料を前記非不純物領域に拡散する。
【選択図】図５

Description

本発明の実施形態は、半導体装置の製造方法に関する。
近年、従来のＮＡＮＤ型フラッシュメモリに置き換わる次世代の大容量メモリとして、浮遊ゲート型記憶素子やＭＯＮＯＳ型記憶素子などの三端子素子ではなく、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）のように、二端子素子を記憶素子とする抵抗変化型不揮発性メモリが提案されている。このメモリは、独立した２本の導電線の交点に記憶素子を配置し、記憶素子の抵抗値（例えば、高抵抗（オフ）と低抵抗（オン）の２値）を電流または電圧によりプログラムすることによってデータを記憶する。
このＲｅＲＡＭにおいて、例えば、金属のフィラメントを電極間の高抵抗層内に析出させることで抵抗を変化させるタイプのものが知られている。特に、アモルファスシリコン（ａ−Ｓｉ）を高抵抗層としたメモリは、そのスイッチング確率の高さや微細化可能性から注目されている。これは、ａ−Ｓｉ層内に電極の金属がフィラメントを形成し、それによる抵抗の大小でメモリ機能を発生させるものである。このとき、ａ−Ｓｉ層内にフィラメントを形成する金属材料として、例えば、銀（Ａｇ）が挙げられる。
Ａｇを電極として用いる場合、その加工はＲＩＥ（Reactive Ion Etching）等によって行われる。しかしながら、Ａｇ等の揮発性の低い金属材料は、加工が困難である。このため、ＲＩＥ等で加工を行った場合、電極の形状異常や寸法変動といった加工不良が生じる。例えば、電極の垂直加工ができず、電極がテーパー形状になってしまう。このように、加工が困難な金属材料を所望の形状に加工することが求められている。
特開２００９−２３１４２４号公報
加工が困難な金属材料の電極の形状を安定して形成することができる半導体装置の製造方法を提供する。
本実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法においては、半導体基板上に、Ｓｉを含む第１層を形成する。前記第１層に選択的に不純物を拡散することで、前記第１層に不純物領域および非不純物領域を形成する。前記第１層上に、金属材料を含む第２層を形成する。前記第２層に対してアニールを行うことで、前記金属材料を前記非不純物領域に拡散する。
第１の実施形態に係るメモリセルアレイの構成例を示す斜視図。 第１の実施形態に係るメモリセルの構造を示す断面図。 第１の実施形態に係る抵抗変化層の抵抗変化の例を示す図。 第１の実施形態に係るメモリセルの製造工程を示す断面図。 図４に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図５に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図６に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図７に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図８に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図９に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図１０に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 図１１に続く、第１の実施形態に係るメモリセルの製造工程を示す断面図。 第１の実施形態に係るアニール工程におけるａ−Ｓｉ層へのＡｇの拡散を示すグラフ。 第１比較例に係るアニール工程におけるａ−Ｓｉ層へのＡｇの拡散を示すグラフ。 第２比較例に係るアニール工程におけるａ−Ｓｉ層へのＡｇの拡散を示すグラフ。 アニール工程におけるａ−Ｓｉ層中のＯ濃度に対するＡｇの拡散を示すグラフ。 第２の実施形態に係るメモリセルの製造工程を示す断面図。 図１７に続く、第２の実施形態に係るメモリセルの製造工程を示す断面図。 図１８に続く、第２の実施形態に係るメモリセルの製造工程を示す断面図。 第３の実施形態に係るメモリセルの構造を示す断面図。 第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２１に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２２に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２３に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２４に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２５に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２６に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２７に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２８に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 図２９に続く、第３の実施形態に係るメモリセルの製造工程を示す断面図。 第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３１に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３２に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３３に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３４に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３５に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３６に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３７に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３８に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 図３９に続く、第４の実施形態に係るメモリセルの製造工程を示す断面図。 第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４２に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４２に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４３に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４４に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４５に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４６に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４７に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４８に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 図４９に続く、第５の実施形態に係るメモリセルの製造工程を示す断面図。 第６の実施形態に係るメモリセルの製造工程を示す断面図。 図５１に続く、第６の実施形態に係るメモリセルの製造工程を示す断面図。 図５２に続く、第６の実施形態に係るメモリセルの製造工程を示す断面図。 図５３に続く、第６の実施形態に係るメモリセルの製造工程を示す断面図。 図５４に続く、第６の実施形態に係るメモリセルの製造工程を示す断面図。 図５５に続く、第６の実施形態に係るメモリセルの製造工程を示す断面図。 図５６に続く、第６の実施形態に係るメモリセルの製造工程を示す断面図。 適用例に係る配線構造の製造方法を示す断面図。 図５８に続く、適用例に係る配線構造の製造方法を示す断面図。 図５９に続く、適用例に係る配線構造の製造方法を示す断面図。 図６０に続く、適用例に係る配線構造の製造方法を示す断面図。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。
＜第１の実施形態＞
図１乃至図１６を用いて、第１の実施形態に係る半導体装置（ＲｅＲＡＭ）について説明する。第１の実施形態は、不純物領域２１および非不純物領域２２を有するａ−Ｓｉ層１５上に、Ａｇを含む金属層２３を形成した後、アニールすることにより非不純物領域２２にＡｇを含浸させて上部電極１３を形成する例である。これにより、加工が困難なＡｇ電極を所望の形状に形成することができる。以下に、第１の実施形態について、詳説する。
［構造］
以下に図１乃至図３を用いて、第１の実施形態に係る半導体装置の構造について説明する。
図１は、第１の実施形態に係るメモリセルアレイの構成例を示す斜視図である。図２は、第１の実施形態に係るメモリセルＭＣの構造を示す断面図である。より具体的には、図２（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図２（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
図１に示すように、メモリセルアレイは、半導体基板１０上に図示せぬ絶縁膜を介して形成された複数のビット線ＢＬ０〜ＢＬ２、複数のワード線ＷＬ０〜ＷＬ２、複数のメモリセルＭＣを備える。なお、以下の説明において、特に区別しない場合、ビット線ＢＬ０〜ＢＬ２を単にビット線ＢＬと称し、ワード線ＷＬ０〜ＷＬ２を単にワード線ＷＬと称す。
ビット線ＢＬ０〜ＢＬ２は、カラム方向に延び、互いに平行に配置される。ワード線ＷＬ０〜ＷＬ２は、ビット線ＢＬ０〜ＢＬ２の上方に形成され、ロウ方向に延び、互いに平行に配置される。
ビット線ＢＬおよびワード線ＷＬは、熱に強く、かつ、抵抗値の低い材料を含むことが望ましい。ビット線ＢＬおよびワード線ＷＬの材料として、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、モリブデン（Ｍｏ）、モリブデンシリサイド（ＭｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、またはコバルトシリサイド（ＣｏＳｉ）等の金属材料や、カーボンナノチューブ、またはグラフェンといったカーボン材料等が用いられる。
メモリセルＭＣは、ビット線ＢＬ０〜ＢＬ２とワード線ＷＬ０〜ＷＬ２との各交差位置かつ各間に配置される。すなわち、メモリセルアレイは、いわゆるクロスポイント型のメモリ構成を有する。
図２（ａ）および（ｂ）に示すように、メモリセルＭＣは、下部電極１１、抵抗変化層１２、および上部電極１３を備える。
下部電極１１は、ビット線ＢＬ上に形成される。下部電極１１は、その上部に形成される抵抗変化層１２の下地となる。この下部電極１１は、例えば不純物（例えば、ホウ素（Ｂ））が高濃度に導入されたＳｉを含む。
なお、下部電極１１は、例えばＡｓやＰが導入されたｎ型のＳｉを含んでもよい。また、下部電極１１は、チタン（Ｔｉ）、Ｗ、またはタンタル（Ｔａ）等の金属やその炭化物、窒化物などの導電性電極であってもよい。また、白金（Ｐｔ）、金（Ａｕ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、またはＭｏ等の金属材料を含む導電性材料を下部電極２に用いることも可能である。
また、下部電極１１は形成されなくてもよく、抵抗変化層１２がビット線ＢＬ上に直接形成されてもよい。
抵抗変化層１２は、下部電極１１上に形成される。抵抗変化層１２は、半導体層等の高抵抗層であり、例えばａ−Ｓｉまたはポリシリコン（ｐｏｌｙ−Ｓｉ）を含む。
上部電極１３は、抵抗変化層１２上に形成される。上部電極１３は、揮発性の低い金属材料を含み、例えばＡｇまたは銅（Ｃｕ）のうち少なくともいずれかを含む。また、上部電極１３は、硫化銀（Ａｇ２Ｓ）または硫化銅（Ｃｕ２Ｓ）を含んでもよい。
なお、上部電極１３は、抵抗変化層１２とシリサイドを形成しない材料を含むことが望ましい。このため、上部電極１３は、Ａｇを含むことが望ましい。
また、上部電極１３は、後述する製造工程において、ａ−Ｓｉ層１５の上部側に、Ａｇを含浸させることで形成される。このため、上部電極１３は、Ａｇだけではなく、Ｓｉも含む。より具体的には、上部電極１３におけるＡｇ濃度は１．０×１０２１［ａｔｏｍｓ／ｃｍ］程度である。
ここで、含浸とは、ａ−Ｓｉ層１５内に、ＡｇがＳｉと結合せずに拡散されることを意味する。すなわち、上部電極１３は、ＡｇがＳｉ−Ｓｉ結合を切ってＳｉ−Ｓｉ格子間に拡散し、ＳｉとＡｇとが結合したシリサイド状態ではなく、Ｓｉ−Ｓｉ結合を切らずにその結晶粒界部分にＡｇが拡散した状態である。
メモリセルＭＣを構成する各層（下部電極１１、抵抗変化層１２、および上部電極１３）およびビット線ＢＬは、ロウ方向に隣接するメモリセルＭＣ間において例えばＳｉＯ２で構成される絶縁膜１４によって絶縁分離される。一方、メモリセルＭＣを構成する各層およびワード線ＷＬは、カラム方向に隣接するメモリセルＭＣ間において例えばＳｉＯ２で構成される絶縁膜２８によって絶縁分離される。
また、メモリセルＭＣを構成する各層の平面形状は、例えば円形であるが、楕円形、または長方形であってもよい。
図３は、第１の実施形態に係る抵抗変化層１２の抵抗変化の例を示す図である。より具体的には、図３（ａ）は抵抗変化層１２が高抵抗状態である場合を示し、図３（ｂ）は低抵抗状態である場合を示している。
図３（ａ）に示すように、抵抗変化層１２の初期状態は、高抵抗状態である。この状態から、上部電極１３を正電圧にし、下部電極１１を正電圧よりも低い固定電圧（例えば、接地電圧）にする。これにより、上部電極１３に含まれる金属（例えば、Ａｇ）がイオン化され、抵抗変化層１２の本体中に拡散し、下部電極１１側に移動する。下部電極１１側に移動したイオン化された金属は、下部電極１１から電子を受け取り、金属として析出する。すなわち、図３（ｂ）に示すように、抵抗変化層１２内に、上部電極１３に含まれる金属からなる金属フィラメント１３ａが形成される。
この金属フィラメント１３ａは、上部電極１３から下部電極１１に向かって次第に延びていく。このため、上部電極１３と下部電極１１との間の抵抗値は、この金属フィラメント１３ａの長さや太さ等の形状に反比例して低下する。そして、図３（ｂ）に示すように、最終的には、例えば、金属フィラメント１３ａの先端が下部電極１１に接触することで、抵抗変化層１２は高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
また、抵抗変化層１２を低抵抗状態から高抵抗状態に遷移させるリセット動作は、抵抗変化層１２の本体に逆極性の電場を印加することにより行われる。このとき、金属フィラメント１３ａは、次第に短くなり、下部電極１１から切断される。これにより、抵抗変化層１２は、低抵抗状態から高抵抗状態へ遷移する。
［製造方法］
以下に図４乃至図１２を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。
図４乃至図１２は、第１の実施形態に係るメモリセルＭＣの製造工程を示す断面図である。より具体的には、図４（ａ）乃至図１２（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図４（ｂ）乃至図１２（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
まず、図４（ａ）および（ｂ）に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法により、半導体基板１０上に絶縁膜を介して、ビット線ＢＬが形成される。ビット線ＢＬは、例えば、Ｗ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、またはＣｏＳｉ等の金属材料を含む。このビット線ＢＬ上に、例えばホウ素が導入されたＳｉを含む下部電極１１が形成される。その後、例えばＣＶＤ法またはＡＬＤ法により、下部電極１１上に、ａ−Ｓｉ層１５が形成される。なお、ａ−Ｓｉ層１５の代わりにｐｏｌｙ−Ｓｉ層であってもよい。
次に、ａ−Ｓｉ層１５上に、レジスト２０が所望のパターンに形成される。この所望のパターンは、その平面形状が後に形成される上部電極１３の平面形状となり、例えば円形である。すなわち、レジスト２０は、メモリセルＭＣの平面形状と同じになるようにパターニングされる。
次に、半導体基板１０の表面に対して垂直方向からの一様なイオン注入法により、ａ−Ｓｉ層１５の上部側の一部に選択的に不純物が導入される。これにより、ａ−Ｓｉ層１５の上部側に、不純物が拡散された不純物領域２１と不純物が拡散されない非不純物領域２２とが形成される。より具体的には、不純物領域２１は、レジスト２０に覆われていない領域に形成され、非不純物領域２２は、レジスト２０の下部（レジスト２０に覆われている領域）に形成される。このため、非不純物領域２２の平面形状は、レジスト２０の平面形状と同様である。不純物領域２１は、後に除去される領域である。
このとき、導入される不純物は、例えば酸素（Ｏ）である。この不純物酸素の濃度は、１．０×１０２１［ａｔｏｍｓ／ｃｍ３］以上であることが望ましい。また、不純物領域２１の膜厚は２０ｎｍ以上であることが望ましい。これにより、後工程において、金属層２３の材料（例えば、Ａｇ）の不純物領域２１への含浸を防ぐことができる。なお、不純物として酸素以外に炭素（Ｃ）を用いてもよい。その後、不純物領域２１に対して、アニールを行ってもよい。
次に、図５（ａ）および（ｂ）に示すように、レジスト２０が除去された後、例えば、スパッタ法等のＰＶＤ（Physical Vapor Deposition）法により、ａ−Ｓｉ層１５上に金属層２３が形成される。すなわち、金属層２３は、不純物領域２１および非不純物領域２２上に形成される。金属層２３は、揮発性の低い金属材料を含み、例えばＡｇまたはＣｕのうち少なくともいずれかを含む。また、金属層２３は、Ａｇ２ＳまたはＣｕ２Ｓを含んでもよい。
なお、金属層２３は、ａ−Ｓｉ層１５とシリサイドを形成しない材料を含むことが望ましい。このため、金属層２３は、Ａｇを含むことが望ましい。以下において、金属層２３はＡｇを含むものとして説明する。
次に、図６（ａ）および（ｂ）に示すように、金属層２３に対してアニールが行われる。このアニールは、例えば３５０℃以上５００℃以下、望ましくは４００℃程度の温度で１時間行われる。これにより、非不純物領域２２に金属層２３に含まれるＡｇが含浸し、ａ−Ｓｉ層１５の上部側に上部電極１３が形成される。このため、上部電極１３は、ＡｇおよびＳｉを含む。より具体的には、上部電極１３におけるＡｇ濃度は１．０×１０２１［ａｔｏｍｓ／ｃｍ］程度である。また、上部電極１３の膜厚（Ａｇの含浸する深さ）は、例えば不純物領域２１と同程度であるが、これに限らず、アニールの温度および時間を制御することで適宜調整される。このとき、Ａｇは、不純物領域２１には含浸しない。また、Ａｇが含浸されないａ−Ｓｉ層１５の下部側に抵抗変化層１２が形成される。
このアニール工程によるＡｇの不純物領域２１および非不純物領域２２への含浸（拡散）についての詳細は、後述する。
次に、ＤＨＦ（dilute hydrofluoric acid）等のフッ酸を用いたウェットエッチングにより、上部電極１３および不純物領域２２上に残存する金属層２３が除去される。このとき、上部電極１３に含まれるＡｇは、ａ−Ｓｉ層１５内に含浸しているために除去されない。結果として、金属層２３のみを選択的に除去することができる。
次に、図７（ａ）および（ｂ）に示すように、上部電極１３および不純物領域２２上に、例えばＳｉＮを含むハードマスク２４が形成される。このハードマスク２４上に、レジスト２５が所望のパターンに形成される。このレジスト２５は、カラム方向に沿って延びる。また、レジスト２５は、ロウ方向において、上部電極１３と同程度の寸法を有し、上部電極１３と同位置になるように形成される。言い換えると、レジスト２５は、ロウ方向において、上部電極１３とオーバーラップする。
次に、図８（ａ）および（ｂ）に示すように、レジスト２５をマスクとして、例えばＲＩＥにより、ハードマスク２４が加工される。その後、例えばウェットエッチングにより、レジスト２５が除去される。
次に、ハードマスク２４をマスクとして、例えばＲＩＥにより、不純物領域２１、抵抗変化層１２、下部電極１１、およびビット線ＢＬが加工される。これにより、不純物領域２１、抵抗変化層１２、下部電極１１、およびビット線ＢＬがカラム方向に沿って分断される。このとき、上部電極１３は、カラム方向に沿って予め分断されており、ロウ方向においてハードマスク２４とオーバーラップしているため、加工されない。言い換えると、上部電極１３をＲＩＥにより加工する必要はない。
次に、図９（ａ）および（ｂ）に示すように、ハードマスク２４が除去される。その後、カラム方向に沿って分断された上部電極１３、不純物領域２１、抵抗変化層１２、下部電極１１、およびビット線ＢＬ間に、例えばＳｉＯ２を含む絶縁膜１４が形成される。
次に、図１０（ａ）および（ｂ）に示すように、ＣＶＤ法またはＡＬＤ法により、上部電極１３、不純物領域２１、および絶縁膜１４上に、ワード線ＷＬが形成される。ワード線ＷＬは、例えば、Ｗ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、またはＣｏＳｉ等の金属材料を含む。
次に、図１１（ａ）および（ｂ）に示すように、ワード線ＷＬ上に、例えばＳｉＮを含むハードマスク２６が形成される。このハードマスク２６上に、レジスト２７が所望のパターンに形成される。このレジスト２７は、ロウ方向に沿って延びる。また、レジスト２７は、カラム方向において、上部電極１３と同程度の寸法を有し、上部電極１３と同位置になるように形成される。言い換えると、レジスト２７は、カラム方向において、上部電極１３とオーバーラップする。
次に、図１２（ａ）および（ｂ）に示すように、レジスト２７をマスクとして、例えばＲＩＥにより、ハードマスク２６が加工される。その後、例えばウェットエッチングにより、レジスト２７が除去される。
次に、ハードマスク２６をマスクとして、例えばＲＩＥにより、ワード線ＷＬ、不純物領域２１、抵抗変化層１２、および下部電極１１が加工される。これにより、不純物領域２１が除去され、ワード線ＷＬ、抵抗変化層１２、および下部電極１１がロウ方向に沿って分断される。したがって、メモリセルＭＣを構成する抵抗変化層１２、および下部電極１１は、カラム方向およびロウ方向に沿って分断される。このとき、上部電極１３は、ロウ方向に沿って予め分断されており、カラム方向においてハードマスク２４とオーバーラップしているため、加工されない。言い換えると、上部電極１３をＲＩＥにより加工する必要はない。
次に、図２（ａ）および（ｂ）に示すように、ハードマスク２６が除去される。その後、ロウ方向に沿って分断されたワード線ＷＬ、上部電極１３、抵抗変化層１２、および下部電極１１間に、例えばＳｉＯ２を含む絶縁膜２８が形成される。
このようにして、第１の実施形態に係るメモリセルＭＣおよびクロスポイント型のメモリ構成が形成される。
［アニール工程におけるＡｇの拡散］
以下に図１３乃至図１６を用いて、アニール工程におけるＡｇの拡散について説明する。
図１３は第１の実施形態に係るアニール工程におけるａ−Ｓｉ層へのＡｇの拡散を示すグラフであり、図１４は第１比較例に係るアニール工程におけるａ−Ｓｉ層へのＡｇの拡散を示すグラフであり、図１５は第２比較例に係るアニール工程におけるａ−Ｓｉ層へのＡｇの拡散を示すグラフである。より具体的には、図１３は４００℃のアニール工程後のＡｇおよびＳｉの濃度を示すグラフであり、図１４は５２５℃のアニール工程後のＡｇおよびＳｉの濃度を示すグラフであり、図１５は６５０℃のアニール工程後のＡｇおよびＳｉの濃度を示すグラフである。
上述したように、第１の実施形態では、ａ−Ｓｉ層１５上にＡｇを含む金属層２３を形成させた後、アニールを行うことでａ−Ｓｉ層１５の上部にＡｇを含浸させる。このとき、Ａｇのａ−Ｓｉ層１５への含浸度合いは、アニールの温度により制御される。
図１３に示すように、第１の実施形態においてアニール工程を４００℃で行った場合、ａ−Ｓｉ層１５の上部側にＡｇが含浸する。ａ−Ｓｉ中に含浸するＡｇ濃度は、１．０×１０２１［ａｔｏｍｓ／ｃｍ］程度である。すなわち、ａ−Ｓｉ層１５の上部側（上部電極１３）は、ＳｉとＡｇとが混在した状態になる。
このとき、ＳｉとＡｇとは、結合せず、シリサイド状態ではない。
これに対し、図１４に示すように、第１比較例においてアニール工程を５２５℃で行った場合、ａ−Ｓｉ層１５の全体にＡｇが含浸する。ａ−Ｓｉ層１５中に含浸するＡｇ濃度は、アニール工程を４００℃で行う第１の実施形態の場合よりも大きく、１．０×１０２２［ａｔｏｍｓ／ｃｍ］程度である。言い換えると、第１の実施形態と比較して、Ａｇの拡散度合いが大きくなる。このとき、ａ−Ｓｉ層１５のＳｉは、金属層２３側へと移動する。すなわち、ａ−Ｓｉ層１５のＳｉと金属層２３のＡｇとが入れ替わる。この場合、ＳｉとＡｇとが混在した状態ではないため、余分なＡｇの除去工程（例えば、図６）において、上部電極１３を所望の形状に形成することができない。
また、図１５に示すように、第２比較例においてアニール工程を６５０℃で行った場合、第１比較例と同様にａ−Ｓｉ層１５の全体にＡｇが含浸するとともに、元のＡｇとａ−Ｓｉ層１５との界面近傍においてＡｇ濃度が大きくなる。これは、第１比較例よりもＡｇの拡散度合いが大きくなるためだと考えられる。すなわち、Ａｇは、ａ−Ｓｉ層１５の全体に一旦拡散された後、元のＡｇとａ−Ｓｉ層１５の界面近傍に再度拡散される。この場合、第１比較例と同様、ＳｉとＡｇとが混在した状態ではないため、余分なＡｇの除去工程（例えば、図６）において、上部電極１３を所望の形状に形成することができない。
第１比較例および第２比較例に示すように、アニール工程を高温で行うとＡｇの拡散度合いが大きくなってしまう。このため、第１の実施形態において、アニール工程は、３５０℃以上５００℃以下、望ましくは４００℃程度の温度で行われる。
図１６は、アニール工程におけるａ−Ｓｉ層中のＯ濃度に対するＡｇの拡散を示すグラフである。
図１６に示すように、ａ−Ｓｉ層中のＯ濃度が大きくなれば、アニールによってａ−Ｓｉ層中に拡散するＡｇ濃度は小さくなる。これは、以下の理由によるものと考えられる。
アニールを行うと、熱エネルギーを得たＡｇはａ−Ｓｉ層中へと拡散していく。拡散したＡｇがａ−Ｓｉ層中のＯと接触すると、ＡｇとＯとの間で電荷移動が生じる。これにより、Ｏは、Ａｇのエネルギーを得て（抜いて）その拡散を抑える。言い換えると、Ａｇは、Ｏと接触することでエネルギー的に安定し、拡散が抑えられる。このように、ａ−Ｓｉ層中のＯ濃度を大きくすることにより、Ａｇの拡散を抑えることができる。
また、このとき、Ｏ濃度は１．０×１０２１［ａｔｏｍｓ／ｃｍ３］以上に設定することが望ましい。これにより、図１６に示すように、ａ−Ｓｉ層中に拡散するＡｇ濃度を１．０×１０１９［ａｔｏｍｓ／ｃｍ３］程度に抑えることができる。
［効果］
上記第１の実施形態によれば、Ｏを導入した不純物領域２１および非不純物領域２２を有するａ−Ｓｉ層１５上に、Ａｇを含む金属層２３を形成する。その後、金属層２３に対してアニールすることにより、非不純物領域２２にＡｇを含浸させて上部電極１３を形成する。すなわち、ａ−Ｓｉ層１５内において非不純物領域２２を所望の形状に形成し、その形状と同様の形状を有するＡｇ電極を形成する。これにより、加工が困難なＡｇ電極を所望の形状に安定して形成することができ、加工不良を解消することができる。
＜第２の実施形態＞
図１７乃至図１９を用いて、第２の実施形態に係る半導体装置について説明する。第２の実施形態は、第１の実施形態の変形例であり、第１の実施形態における不純物領域２１の代わりに、Ａｇが拡散しないようにａ−Ｓｉ層１５上に所望の形状にパターニングされたシリコン酸化膜３０を形成する例である。以下に、第２の実施形態について、詳説する。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［製造方法］
以下に図１７乃至図１９を用いて、第２の実施形態に係る半導体装置の製造方法について説明する。
図１７乃至図１９は、第２の実施形態に係るメモリセルＭＣの製造工程を示す断面図である。より具体的には、図１７（ａ）乃至図１９（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図１７（ｂ）乃至図１９（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
まず、図１７（ａ）および（ｂ）に示すように、例えば、ＣＶＤ法またはＡＬＤ法により、半導体基板１０上に絶縁膜を介して、ビット線ＢＬが形成される。このビット線ＢＬ上に、下部電極１１が形成される。その後、例えばＣＶＤ法またはＡＬＤ法により、下部電極１１上に、ａ−Ｓｉ層１５が形成される。
次に、ａ−Ｓｉ層１５上に、シリコン酸化膜３０が形成される。シリコン酸化膜３０の膜厚は、例えば１０ｎｍ程度である。このシリコン酸化膜３０上に、レジスト３１が所望のパターンに形成される。この所望のパターンは、後に形成される上部電極１３の平面形状部分が除去されるように形成される。すなわち、レジスト３１の除去される部分の平面形状は、メモリセルＭＣの平面形状と同じになるようにパターニングされる。
次に、図１８に示すように、レジスト３１をマスクとして、例えばＲＩＥにより、シリコン酸化膜３０が加工される。これにより、ａ−Ｓｉ層１５の一部が露出する。言い換えると、ａ−Ｓｉ層１５上に、選択的にシリコン酸化膜３０が形成される。その後、レジスト３１を除去してもよい。
次に、例えば、スパッタ法等のＰＶＤ法により、全面に、金属層３２が形成される。より具体的には、レジスト３１上および露出したａ−Ｓｉ層１５上に、金属層３２が形成される。金属層３２は、揮発性の低い金属材料を含み、例えばＡｇまたはＣｕのうち少なくともいずれかを含む。また、金属層３２は、Ａｇ２ＳまたはＣｕ２Ｓを含んでもよい。以下において、金属層３２はＡｇを含むものとして説明する。
次に図１９（ａ）および（ｂ）に示すように、金属層３２に対してアニールが行われる。このアニールは、例えば３５０℃以上５００℃以下、望ましくは４００℃程度の温度で１時間行われる。これにより、ａ−Ｓｉ層１５の一部に金属層３２に含まれるＡｇが含浸し、ａ−Ｓｉ層１５の上部側に上部電極１３が形成される。より具体的には、Ａｇは、ａ−Ｓｉ層１５と金属層３２とが接する領域に含浸する。このため、上部電極１３は、ＡｇおよびＳｉを含む。より具体的には、上部電極１３におけるＡｇ濃度は１．０×１０２１［ａｔｏｍｓ／ｃｍ］程度である。また、上部電極１３の膜厚（Ａｇの含浸する深さ）は、アニールの温度および時間を制御することで適宜調整される。このとき、Ａｇは、シリコン酸化膜３０に覆われた領域に含浸しない。また、Ａｇが含浸されないａ−Ｓｉ層１５の下部側が抵抗変化層１２となる。
次に、ＤＨＦ等のフッ酸を用いたウェットエッチングにより、上部電極１３およびレジスト３１上に残存する金属層３２が除去される。このとき、上部電極１３に含まれるＡｇは、ａ−Ｓｉ層１５内に含浸しているために除去されない。結果として、金属層３２のみを選択的に除去することができる。さらに、レジスト３１およびシリコン酸化膜３０が除去される。
その後、第１の実施形態における図７乃至図１２と同様の工程が行われ、第２の実施形態に係るメモリセルＭＣおよびクロスポイント型のメモリ構成が形成される。
［効果］
上記第２の実施形態によれば、金属層３２に含まれるＡｇが拡散しないようにａ−Ｓｉ層１５上に所望の形状にパターニングされたシリコン酸化膜３０を形成し、その形状と同様の形状を有するＡｇ電極を形成する。これにより、第１の実施形態と同様の効果を得ることができる。
＜第３の実施形態＞
図２０乃至図３０を用いて、第３の実施形態に係る半導体装置について説明する。第３の実施形態は、いわゆる側壁転写加工技術により、ａ−Ｓｉを含む側壁材４１を形成し、側壁材４１にＡｇを含浸させて上部電極１３を形成する例である。これにより、リソグラフィでは解像不可能な微細パターンのＡｇ電極を形成することができる。以下に、第３の実施形態について、詳説する。なお、第３の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［構造］
以下に図２０を用いて、第３の実施形態に係る半導体装置の構造について説明する。
図２０は、第３の実施形態に係るメモリセルＭＣの構造を示す断面図である。より具体的には、図２０（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図２０（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
図２０（ａ）および（ｂ）に示すように、第３の実施形態において、上記第１の実施形態と異なる点は、下部電極１１、抵抗変化層１２、および上部電極１３がカラム方向に延び、互いに平行に配置される点である。すなわち、下部電極１１、抵抗変化層１２、および上部電極１３は、ビット線ＢＬ上に順に形成され、ビット線ＢＬと同様にカラム方向に沿ってパターニングされる。
より具体的には、メモリセルＭＣを構成する各層（下部電極１１、抵抗変化層１２、および上部電極１３）およびビット線ＢＬは、ロウ方向に隣接するメモリセルＭＣ間において例えばＳｉＯ２で構成される絶縁膜１４によって絶縁分離される。一方、ワード線ＷＬはカラム方向に隣接するメモリセルＭＣ間において例えばＳｉＯ２で構成される絶縁膜２８によって絶縁分離され、メモリセルＭＣを構成する各層はカラム方向に隣接するメモリセルＭＣ間において連続して接続される。
また、下部電極１１、抵抗変化層１２、上部電極１３、ビット線ＢＬ、およびワード線ＷＬは、後述する側壁転写加工技術によって加工される。このため、下部電極１１、抵抗変化層１２、上部電極１３、およびビット線ＢＬのロウ方向における寸法は、リソグラフィでは解像不可能な寸法である。また、ワード線ＷＬのカラム方向における寸法は、リソグラフィでは解像不可能な寸法である。
このとき、メモリセルＭＣを構成する各層はカラム方向に隣接するメモリセルＭＣ間において連続して接続されるが、メモリセルＭＣとして機能する領域はビット線ＢＬとワード線ＷＬとの各交差位置かつ各間に配置される領域である。言い換えると、抵抗変化層１２内に金属フィラメント１３ａが形成される領域は、ビット線ＢＬとワード線ＷＬとの各交差位置かつ各間に配置される領域である。これは、セット動作時およびリセット動作時において、上部電極１３と下部電極１１との間に電圧差が生じる領域がビット線ＢＬとワード線ＷＬの交差する領域のみだからである。
［製造方法］
以下に図２１乃至図３０を用いて、第３の実施形態に係る半導体装置の製造方法について説明する。
図２１乃至図３０は、第３の実施形態に係るメモリセルＭＣの製造工程を示す断面図である。より具体的には、図２１（ａ）乃至図３０（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図２１（ｂ）乃至図３０（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
まず、図２１（ａ）および（ｂ）に示すように、例えば、ＣＶＤ法またはＡＬＤ法により、半導体基板１０上に絶縁膜を介して、ビット線ＢＬが形成される。このビット線ＢＬ上に、下部電極１１が形成される。その後、例えばＣＶＤ法またはＡＬＤ法により、下部電極１１上に、抵抗変化層１２が形成される。抵抗変化層１２は、例えばａ−Ｓｉまたはｐｏｌｙ−Ｓｉを含む。
次に、抵抗変化層１２上に、側壁転写加工用の芯材４０が形成される。より具体的には、芯材４０は、抵抗変化層１２上の全面に形成された後、図示せぬレジストをマスクとしてＲＩＥ等によってパターニングされる。芯材４０は、カラム方向に沿って延びるようにパターニングされる。また、芯材４０は、例えばＳｉＮまたはＳｉＯ２を含む。
次に、図２２（ａ）および（ｂ）に示すように、例えばＣＶＤ法またはＡＬＤ法により、全面に、側壁材４１が形成される。より具体的には、側壁材４１は、抵抗変化層１２の上面上、芯材４０の上面上および側面上に形成される。側壁材４１は、例えばａ−Ｓｉまたはｐｏｌｙ−Ｓｉを含む。また、側壁材４１の膜厚は、例えば芯材４０のロウ方向における寸法の１／２程度である。
次に、図２３（ａ）および（ｂ）に示すように、半導体基板１０の表面に対して垂直方向からの一様なイオン注入法により、側壁材４１の一部に不純物が導入される。より具体的には、芯材４０の側面上以外に形成された側壁材４１に不純物が導入される。これにより、抵抗変化層１２の上面上および芯材４０の上面上に形成された側壁材４１に不純物が拡散された不純物領域４２が形成され、芯材４０の側面上に形成された側壁材４１に不純物が拡散されない非不純物領域４３が形成される。非不純物領域４３は、芯材４０に沿って、すなわち、カラム方向に沿って形成される。
このとき、導入される不純物は、例えば酸素（Ｏ）である。また、この不純物酸素の濃度は、１．０×１０２１［ａｔｏｍｓ／ｃｍ３］以上であることが望ましい。これにより、後工程において、金属層４４の材料（例えば、Ａｇ）の不純物領域４２への含浸を防ぐことができる。
次に、図２４（ａ）および（ｂ）に示すように、例えば、スパッタ法等のＰＶＤ法により、側壁材４１上に、金属層４４が形成される。すなわち、金属層４４は、不純物領域４２および非不純物領域４３上に形成される。金属層４４は、揮発性の低い金属材料を含み、例えばＡｇまたはＣｕのうち少なくともいずれかを含む。また、金属層４４は、Ａｇ２ＳまたはＣｕ２Ｓを含んでもよい。以下において、金属層４４はＡｇを含むものとして説明する。
次に、図２５（ａ）および（ｂ）に示すように、金属層４４に対してアニールが行われる。このアニールは、例えば３５０℃以上５００℃以下、望ましくは４００℃程度の温度で１時間行われる。これにより、非不純物領域４３に金属層４４に含まれるＡｇが含浸し、芯材４０の側面上に形成された側壁材４１に上部電極１３が形成される。すなわち、ＡｇおよびＳｉを含む上部電極１３が抵抗変化層１２上にカラム方向に沿って形成される。このとき、Ａｇは、不純物領域４２には含浸しない。
次に、ＤＨＦ等のフッ酸を用いたウェットエッチングにより、上部電極１３および不純物領域４２上に残存する金属層４４が除去される。このとき、上部電極１３に含まれるＡｇは、ａ−Ｓｉ層（側壁材４１）内に含浸しているために除去されない。結果として、金属層４４のみを選択的に除去することができる。
次に、図２６（ａ）および（ｂ）に示すように、例えばＲＩＥまたはウェットエッチングにより、不純物領域４２および芯材４０が除去される。このように、側壁転写加工技術により、リソグラフィでは解像不可能な寸法を有する上部電極１３が形成される。
その後、側壁転写加工技術によって、上部電極１３上に、例えばＳｉＮを含むハードマスク（側壁材）４７が形成される。このハードマスク（側壁材）４７をマスクとして、例えばＲＩＥにより、抵抗変化層１２、下部電極１１、およびビット線ＢＬが加工される。これにより、抵抗変化層１２、下部電極１１、およびビット線ＢＬがカラム方向に沿って分断される。このとき、上部電極１３をＲＩＥにより加工する必要はない。
次に、図２７（ａ）および（ｂ）に示すように、カラム方向に沿って分断された上部電極１３、抵抗変化層１２、下部電極１１、およびビット線ＢＬ間に、例えばＳｉＯ２を含む絶縁膜１４が形成される。
次に、図２８（ａ）および（ｂ）に示すように、ＣＶＤ法またはＡＬＤ法により、上部電極１３、および絶縁膜１４上に、ワード線ＷＬが形成される。
次に、図２９（ａ）および（ｂ）に示すように、ワード線ＷＬ上に、側壁転写加工用の芯材４５が形成される。より具体的には、芯材４５は、ワード線ＷＬ上の全面に形成された後、図示せぬレジストをマスクとしてＲＩＥ等によってパターニングされる。芯材４５は、ロウ方向に沿って延びるようにパターニングされる。また、芯材４５は、例えばＳｉＯ２を含む。
次に、図２９（ａ）および（ｂ）に示すように、芯材４５の側面上に、側壁材４６が形成される。より具体的には、例えばＣＶＤ法またはＡＬＤ法により、全面に側壁材４６が形成される。その後、例えばＲＩＥにより、ワード線ＷＬの上面上および芯材４５の上面上の側壁材４６が除去され、芯材４５の側面のみに残存させる。側壁材４６の膜厚は、例えば芯材４５のカラム方向における寸法の１／２程度である。また、側壁材４６は、例えばＳｉＮを含む。
次に、図３０（ａ）および（ｂ）に示すように、芯材４５を除去した後、側壁材４６をマスクとして、例えばＲＩＥにより、ワード線ＷＬが加工される。これにより、ワード線ＷＬがロウ方向に沿って分断される。このとき、上部電極１３は、ＲＩＥにより加工されない。その後、側壁材４６が除去される。
次に、図２０（ａ）および（ｂ）に示すように、ロウ方向に沿って分断されたワード線ＷＬ間に、例えばＳｉＯ２を含む絶縁膜２８が形成される。
このようにして、第３の実施形態に係るメモリセルＭＣおよびクロスポイント型のメモリ構成が形成される。
なお、本例では、上部電極１３、抵抗変化層１２、および下部電極１１をビット線ＢＬとともにカラム方向に沿って延びるように形成したが、これに限らない。すなわち、ビット線ＢＬのみをカラム方向に沿って形成した後、上部電極１３、抵抗変化層１２、および下部電極１１をワード線ＷＬとともにロウ方向に沿って延びるように形成してもよい。より具体的には、芯材４０をロウ方向に沿って延びるように形成し、その側面上にＳｉおよびＡｇを含む上部電極１３を形成してもよい。
［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
さらに、第３の実施形態では、芯材４０の側面上にａ−Ｓｉを含む側壁材４１（非不純物領域４３）を形成する。その後、側壁材４１上にＡｇを含む金属層４４を形成した後、アニールすることにより、非不純物領域４３にＡｇを含浸させて芯材４０の側面上に上部電極１３を形成する。すなわち、側壁転写加工技術により、Ａｇ電極を形成する。これにより、リソグラフィでは解像不可能な微細パターンのＡｇ電極を形成することができる。
＜第４の実施形態＞
図３１乃至図４０を用いて、第４の実施形態に係る半導体装置について説明する。第４の実施形態は、第３の実施形態の変形例であり、ａ−Ｓｉを含む側壁材４１に選択的にＡｇを含浸させて上部電極１３を形成する例である。これにより、第４の実施形態に係る半導体装置は、第１の実施形態と同様の構造を有し、かつ、カラム方向およびロウ方向においてリソグラフィでは解像不可能な寸法を有する。以下に、第４の実施形態について、詳説する。なお、第４の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［製造方法］
以下に図３１乃至図４０を用いて、第４の実施形態に係る半導体装置の製造方法について説明する。
図３１乃至図４０は、第４の実施形態に係るメモリセルＭＣの製造工程を示す断面図である。より具体的には、図３１（ａ）乃至図４０（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図３１（ｂ）乃至図４０（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
まず、第３の実施形態と同様に図２１乃至図２３の工程が行われる。すなわち、半導体基板１０の表面に対して垂直方向からの一様なイオン注入法により、側壁材４１の一部に不純物が導入される。これにより、抵抗変化層１２の上面上および芯材４０の上面上に形成された側壁材４１に不純物が拡散された不純物領域４２が形成され、芯材４０の側面上に形成された側壁材４１に不純物が拡散されない非不純物領域４３が形成される。
次に、図３１（ａ）および（ｂ）に示すように、芯材４０の側面上に形成された側壁材４１上の一部（非不純物領域４３の一部）に、側壁転写加工技術によって側壁材５５が形成される。側壁材５５は、例えばＳｉＮまたはＳｉＯ２を含む。
その後、半導体基板１０の表面に対して斜め方向（半導体基板１０の表面に対して０°＜θ＜９０°）からの一様なイオン注入法により、非不純物領域４３の一部に不純物が導入される。より具体的には、非不純物領域４３の側壁材５５に覆われていない領域に、不純物が導入され、不純物領域４２ａが形成される。また、非不純物領域４３の側壁材５５に覆われた領域には、不純物が導入されず、非不純物領域４３ａが形成される。その後、側壁材５５が除去される。
なお、側壁材５５は、図２３に示す不純物領域４２の形成前に形成されてもよい。この際、イオン注入法による不純物領域４２および不純物領域４２ａの形成は、連続的に行われてもよい。
次に、図３２（ａ）および（ｂ）に示すように、例えば、スパッタ法等のＰＶＤ法により、側壁材４１上に、金属層４４が形成される。すなわち、金属層４４は、不純物領域４２，４２ａおよび非不純物領域４３ａ上に形成される。金属層４４は、揮発性の低い金属材料を含み、例えばＡｇまたはＣｕのうち少なくともいずれかを含む。また、金属層４４は、Ａｇ２ＳまたはＣｕ２Ｓを含んでもよい。以下において、金属層４４はＡｇを含むものとして説明する。
次に、図３３（ａ）および（ｂ）に示すように、金属層４４に対してアニールが行われる。このアニールは、例えば３５０℃以上５００℃以下、望ましくは４００℃程度の温度で１時間行われる。これにより、非不純物領域４３ａに金属層４４に含まれるＡｇが含浸し、芯材４０の側面上に形成された側壁材４１の一部に上部電極１３が形成される。すなわち、ＡｇおよびＳｉを含む上部電極１３がカラム方向およびロウ方向に沿って分断されて形成される。このとき、Ａｇは、不純物領域４２，４２ａには含浸しない。
次に、ＤＨＦ等のフッ酸を用いたウェットエッチングにより、上部電極１３および不純物領域４２，４２ａ上に残存する金属層４４が除去される。このとき、上部電極１３に含まれるＡｇは、ａ−Ｓｉ層（側壁材４１）内に含浸しているために除去されない。結果として、金属層４４のみを選択的に除去することができる。
次に、図３４（ａ）および（ｂ）に示すように、例えばＲＩＥまたはウェットエッチングにより、不純物領域４２，４２ａおよび芯材４０が除去される。このように、側壁転写加工技術により、リソグラフィでは解像不可能な寸法を有する上部電極１３が形成される。
次に、図３５（ａ）および（ｂ）に示すように、抵抗変化層１２上で、カラム方向およびロウ方向に沿って分断された上部電極１３間に、例えばＳｉＯ２を含む絶縁膜５０が形成される。
次に、絶縁膜５０上に、側壁転写加工用の芯材５１が形成され、カラム方向に沿って延びるようにパターニングされる。芯材５１は、例えばＳｉＯ２を含む。
次に、芯材５１の側面上に、側壁材５２が形成される。この側壁材５２は、カラム方向に沿って延びる。また、側壁材５２は、例えばＳｉＮを含む。側壁材５２は、ロウ方向において、上部電極１３と同程度の寸法を有し、上部電極１３と同位置になるように形成される。言い換えると、側壁材５２は、ロウ方向において、上部電極１３とオーバーラップする。
次に、図３６（ａ）および（ｂ）に示すように、芯材５１を除去した後、側壁材５２をマスクとして、例えばＲＩＥにより、絶縁膜５０、抵抗変化層１２、下部電極１１、およびビット線ＢＬが加工される。これにより、絶縁膜５０、抵抗変化層１２、下部電極１１、およびビット線ＢＬがカラム方向に沿って分断される。このとき、上部電極１３は、カラム方向に沿って予め分断されており、ロウ方向において側壁材５２とオーバーラップしているため、加工されない。言い換えると、上部電極１３をＲＩＥにより加工する必要はない。
次に、図３７（ａ）および（ｂ）に示すように、側壁材５２が除去される。その後、カラム方向に沿って分断された上部電極１３、絶縁膜５０、抵抗変化層１２、下部電極１１、およびビット線ＢＬ間に、例えばＳｉＯ２を含む絶縁膜１４が形成される。
次に、図３８（ａ）および（ｂ）に示すように、ＣＶＤ法またはＡＬＤ法により、上部電極１３、絶縁膜５０、および絶縁膜１４上に、ワード線ＷＬが形成される。
次に、図３９（ａ）および（ｂ）に示すように、ワード線ＷＬ上に、側壁転写加工用の芯材５３が形成され、ロウ方向に沿って延びるようにパターニングされる。芯材５３は、例えばＳｉＯ２を含む。
次に、芯材５３の側面上に、側壁材５４が形成される。この側壁材５４は、ロウ方向に沿って延びる。また、側壁材５４は、例えばＳｉＮを含む。側壁材５４は、カラム方向において、上部電極１３と同程度の寸法を有し、上部電極１３と同位置になるように形成される。言い換えると、側壁材５４は、カラム方向において、上部電極１３とオーバーラップする。
次に、図４０（ａ）および（ｂ）に示すように、芯材５１を除去した後、側壁材５４をマスクとして、例えばＲＩＥにより、ワード線ＷＬ、絶縁膜５０、抵抗変化層１２、および下部電極１１が加工される。これにより、ワード線ＷＬ、絶縁膜５０、抵抗変化層１２、および下部電極１１がロウ方向に沿って分断される。このとき、上部電極１３は、ロウ方向に沿って予め分断されており、カラム方向において側壁材５２とオーバーラップしているため、加工されない。言い換えると、上部電極１３をＲＩＥにより加工する必要はない。
次に、図２（ａ）および（ｂ）に示すように、側壁材５４が除去される。その後、ロウ方向に沿って分断されたワード線ＷＬ、上部電極１３、抵抗変化層１２、および下部電極１１間に、例えばＳｉＯ２を含む絶縁膜２８が形成される。
このようにして、第４の実施形態に係るメモリセルＭＣおよびクロスポイント型のメモリ構成が形成される。
［効果］
上記第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
＜第５の実施形態＞
図４１乃至図５０を用いて、第５の実施形態に係る半導体装置について説明する。第５の実施形態は、側壁転写加工技術により、ａ−Ｓｉ層６７の上部側の一部をリソグラフィでは解像不可能な微細パターンに形成した後、その一部にＡｇを含浸させて上部電極１３を形成し、ａ−Ｓｉ層６７の下部側に抵抗変化層１２を形成する例である。以下に、第５の実施形態について、詳説する。なお、第５の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［製造方法］
以下に図４１乃至図５０を用いて、第５の実施形態に係る半導体装置の製造方法について説明する。
図４１乃至図５０は、第５の実施形態に係るメモリセルＭＣの製造工程を示す断面図である。より具体的には、図４１（ａ）乃至図５０（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図４１（ｂ）乃至図５０（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
まず、図４１（ａ）および（ｂ）に示すように、例えば、ＣＶＤ法またはＡＬＤ法により、半導体基板１０上に絶縁膜を介して、ビット線ＢＬが形成される。このビット線ＢＬ上に、下部電極１１が形成される。その後、例えばＣＶＤ法またはＡＬＤ法により、下部電極１１上に、ａ−Ｓｉ層６７が形成される。
次に、ａ−Ｓｉ層６７上に、側壁転写加工用の芯材６０が形成され、カラム方向に沿って延びるようにパターニングされる。また、芯材６０は、例えばＳｉＯ２を含む。その後、芯材６０の側面上に、側壁材６１が形成される。側壁材６１は、カラム方向に沿って延びる。また、側壁材６１は、例えばＳｉＮを含む。
次に、図４２（ａ）および（ｂ）に示すように、芯材６０を除去した後、側壁材６１をマスクとして、例えばＲＩＥにより、ａ−Ｓｉ層６７、下部電極１１、およびビット線ＢＬが加工される。これにより、ａ−Ｓｉ層６７、下部電極１１、およびビット線ＢＬがカラム方向に沿って分断される。
次に、図４３（ａ）および（ｂ）に示すように、側壁材６１が除去される。その後、カラム方向に沿って分断されたａ−Ｓｉ層６７、下部電極１１、およびビット線ＢＬ間に、例えばＳｉＯ２を含む絶縁膜１４が形成される。
次に、図４４（ａ）および（ｂ）に示すように、ＣＶＤ法またはＡＬＤ法により、ａ−Ｓｉ層６７および絶縁膜１４上に、ワード線ＷＬが形成される。
次に、図４５（ａ）および（ｂ）に示すように、ワード線ＷＬ上に、側壁転写加工用の芯材６２が形成され、ロウ方向に沿って延びるようにパターニングされる。また、芯材６２は、例えばＳｉＯ２を含む。その後、芯材６２の側面上に、側壁材６３が形成される。側壁材６３は、ロウ方向に沿って延びる。また、側壁材６３は、例えばＳｉＮを含む。
次に、図４６（ａ）および（ｂ）に示すように、芯材６２を除去した後、側壁材６３をマスクとして、例えばＲＩＥにより、ワード線ＷＬ、およびａ−Ｓｉ層６７が加工される。このとき、ａ−Ｓｉ層６７の途中まで加工される。これにより、ワード線ＷＬがロウ方向に沿って分断される。一方、ａ−Ｓｉ層６７は、上部側の一部がロウ方向に沿って分断される。言い換えると、ａ−Ｓｉ層６７は、カラム方向に沿って分断された下部側の第１部分６７ａとカラム方向およびロウ方向に沿って分断された上部側の第２部分６７ｂとを有する。
次に、図４７（ａ）および（ｂ）に示すように、半導体基板１０の表面に対して垂直方向からの一様なイオン注入法により、第１部分６７ａの上部側の一部に不純物が導入される。これにより、第１部分６７ａの上部側に、不純物が拡散された不純物領域６４が形成される。より具体的には、不純物領域６４は、上面が露出している第１部分６７ａの上部側に形成される。一方、第１部分６７ａの上部側および第２部分６７ｂには、不純物が拡散されない非不純物領域６５が形成される。
次に、図４８（ａ）および（ｂ）に示すように、例えば、スパッタ法等のＰＶＤ法により、全面に、金属層６６が形成される。金属層６６は、揮発性の低い金属材料を含み、例えばＡｇまたはＣｕのうち少なくともいずれかを含む。また、金属層６６は、Ａｇ２ＳまたはＣｕ２Ｓを含んでもよい。以下において、金属層６６はＡｇを含むものとして説明する。
次に、図４９（ａ）および（ｂ）に示すように、金属層６６に対してアニールが行われる。このアニールは、例えば３５０℃以上５００℃以下、望ましくは４００℃程度の温度で１時間行われる。これにより、非不純物領域６５（第２部分６７ｂ）に金属層６６に含まれるＡｇが含浸し、第２部分６７ｂに上部電極１３が形成される。すなわち、ＡｇおよびＳｉを含む上部電極１３がカラム方向およびロウ方向に沿って形成される。このとき、Ａｇは、不純物領域６４には含浸しない。また、Ａｇが含浸しない第１部分６７ａの非不純物領域６５が抵抗変化層１２となる。なお、第１部分６７ａの非不純物領域６５の一部に、Ａｇが含浸してもよい。
次に、ＤＨＦ等のフッ酸を用いたウェットエッチングにより、残存する金属層６６が除去される。このとき、上部電極１３に含まれるＡｇは、ａ−Ｓｉ層６７の第２部分６７ｂ内に含浸しているために除去されない。結果として、金属層６６のみを選択的に除去することができる。
次に、図５０（ａ）および（ｂ）に示すように、側壁材６３をマスクとして、例えばＲＩＥにより、抵抗変化層１２（第１部分６７ａ）および下部電極１１が加工される。これにより、抵抗変化層１２および下部電極１１がロウ方向に沿って分断される。このとき、上部電極１３は、ロウ方向に沿って予め分断されており、カラム方向において側壁材６３とオーバーラップしているため、加工されない。言い換えると、上部電極１３をＲＩＥにより加工する必要はない。
次に、図２（ａ）および（ｂ）に示すように、側壁材６３が除去される。その後、ロウ方向に沿って分断されたワード線ＷＬ、上部電極１３、抵抗変化層１２、および下部電極１１間に、例えばＳｉＯ２を含む絶縁膜２８が形成される。
このようにして、第５の実施形態に係るメモリセルＭＣおよびクロスポイント型のメモリ構成が形成される。
［効果］
上記第５の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
＜第６の実施形態＞
図５１乃至図５７を用いて、第６の実施形態に係る半導体装置について説明する。第６の実施形態は、第５の実施形態の変形例であり、ワード線ＷＬを上部電極１３と一体化して形成する例である。以下に、第６の実施形態について、詳説する。なお、第６の実施形態において、上記各実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［製造方法］
以下に図５１乃至図５７を用いて、第６の実施形態に係る半導体装置の製造方法について説明する。
図５１乃至図５７は、第６の実施形態に係るメモリセルＭＣの製造工程を示す断面図である。より具体的には、図５１（ａ）乃至図５７（ａ）は図１に示すＡ−Ａ線に沿った断面図であり、図５１（ｂ）乃至図５７（ｂ）は図１に示すＢ−Ｂ線に沿った断面図である。
まず、第５の実施形態における図４１乃至図４３の工程が行われる。すなわち、カラム方向に沿って分断されたａ−Ｓｉ層６７、下部電極１１、およびビット線ＢＬ間に、例えばＳｉＯ２を含む絶縁膜１４が形成される。
次に、図５１（ａ）および（ｂ）に示すように、ＣＶＤ法またはＡＬＤ法により、ａ−Ｓｉ層６７および絶縁膜１４上に、ａ−Ｓｉ層７０が形成される。このａ−Ｓｉ層７０は、後にワード線ＷＬとなる層である。
次に、図５２（ａ）および（ｂ）に示すように、ａ−Ｓｉ層７０上に、側壁転写加工用の芯材６２が形成され、ロウ方向に沿って延びるようにパターニングされる。芯材６２は、例えばＳｉＯ２を含む。その後、芯材６２の側面上に、側壁材６３が形成される。側壁材６３は、ロウ方向に沿って延びる。側壁材６３は、例えばＳｉＮを含む。
次に、図５３（ａ）および（ｂ）に示すように、芯材６２を除去した後、側壁材６３をマスクとして、例えばＲＩＥにより、ａ−Ｓｉ層７０、およびａ−Ｓｉ層６７が加工される。このとき、ａ−Ｓｉ層６７の途中まで加工される。これにより、ａ−Ｓｉ層７０がロウ方向に沿って分断される。一方、ａ−Ｓｉ層６７は、上部側の一部がロウ方向に沿って分断される。言い換えると、ａ−Ｓｉ層６７は、カラム方向に沿って分断された下部側の第１部分６７ａとカラム方向およびロウ方向に沿って分断された上部側の第２部分６７ｂとを有する。
次に、図５４（ａ）および（ｂ）に示すように、半導体基板１０の表面に対して垂直方向からの一様なイオン注入法により、第１部分６７ａの上部側の一部に不純物が導入される。これにより、第１部分６７ａの上部側に、不純物が拡散された不純物領域６４が形成される。一方、第１部分６７ａの上部側および第２部分６７ｂには、不純物が拡散されない非不純物領域６５が形成される。
次に、図５５（ａ）および（ｂ）に示すように、例えば、スパッタ法等のＰＶＤ法により、全面に、金属層６６が形成される。金属層６６は、揮発性の低い金属材料を含み、例えばＡｇまたはＣｕのうち少なくともいずれかを含む。また、金属層６６は、Ａｇ２ＳまたはＣｕ２Ｓを含んでもよい。以下において、金属層６６はＡｇを含むものとして説明する。
次に、図５６（ａ）および（ｂ）に示すように、金属層６６に対してアニールが行われる。このアニールは、例えば３５０℃以上５００℃以下、望ましくは４００℃程度の温度で１時間行われる。これにより、非不純物領域６５（第２部分６７ｂ）に金属層６６に含まれるＡｇが含浸し、第２部分６７ｂに上部電極１３が形成される。すなわち、ＡｇおよびＳｉを含む上部電極１３がカラム方向およびロウ方向に沿って形成される。このとき、Ａｇは、不純物領域６４には含浸しない。また、Ａｇが含浸しない第１部分６７ａの非不純物領域６５が抵抗変化層１２となる。なお、第１部分６７ａの非不純物領域６５の一部に、Ａｇが含浸してもよい。
このとき、ａ−Ｓｉ層７０にも金属層６６に含まれるＡｇが含浸する。これにより、ＡｇおよびＳｉを含み、ロウ方向に沿って延びるワード線ＷＬが形成される。すなわち、ワード線ＷＬと上部電極１３とは、同濃度のＡｇおよびＳｉを含み、一体化して形成される。
次に、ＤＨＦ等のフッ酸を用いたウェットエッチングにより、残存する金属層６６が除去される。このとき、上部電極１３に含まれるＡｇは、ａ−Ｓｉ層６７の第２部分６７ｂ内に含浸しているために除去されない。結果として、金属層６６のみを選択的に除去することができる。
次に、図５７（ａ）および（ｂ）に示すように、側壁材６３をマスクとして、例えばＲＩＥにより、抵抗変化層１２（第１部分６７ａ）および下部電極１１が加工される。これにより、抵抗変化層１２および下部電極１１がロウ方向に沿って分断される。
その後、側壁材６３が除去され、ロウ方向に沿って分断されたワード線ＷＬ、上部電極１３、抵抗変化層１２、および下部電極１１間に、例えばＳｉＯ２を含む絶縁膜２８が形成される。
このようにして、第６の実施形態に係るメモリセルＭＣおよびクロスポイント型のメモリ構成が形成される。
［効果］
上記第６の実施形態によれば、第５の実施形態と同様の効果を得ることができる。
＜適用例＞
図５８乃至図６１を用いて、上述した加工が困難な金属材料の適用例について説明する。
上記第１および第６の実施形態では、加工が困難な金属材料をＲｅＲＡＭの電極として用いる例を説明した。以下では、加工が困難な金属材料を種々の回路における配線として用いる例について説明する。
図５８乃至図６１は、適用例に係る配線構造の製造方法を示す断面図である。
まず、図５８において、半導体基板１０上に、例えばＳｉＯ２を含む層間絶縁膜８０が形成される。この層間絶縁膜８０に、これを貫通するコンタクトホールが形成される。次に、コンタクトホールの内面上に図示せぬバリア層が形成された後、コンタクトホール内にＷを含むコンタクト８１が形成される。
次に、層間絶縁膜８０およびコンタクト８１上に、ａ−Ｓｉ層８２が形成される。その後、ａ−Ｓｉ層８２上に、レジスト８５が所望のパターンに形成される。この所望のパターンは、後に形成される配線パターンと同じ形状である。このため、配線パターンがコンタクト８１と接続されるように、レジスト８５はコンタクト８１の上方に形成される。
次に、半導体基板１０の表面に対して垂直方向からの一様なイオン注入法により、ａ−Ｓｉ層８２の一部に不純物が導入される。これにより、ａ−Ｓｉ層８２に、不純物が拡散された不純物領域８３と不純物が拡散されない非不純物領域８４とが形成される。より具体的には、不純物領域８３は、レジスト８５に覆われていない領域に形成され、非不純物領域８４は、レジスト８５の下部（レジスト８５に覆われている領域）に形成される。このとき、導入される不純物は、例えば酸素Ｏである。
次に、図５９に示すように、レジスト８５が除去された後、例えばスパッタ法等のＰＶＤ法により、ａ−Ｓｉ層８２上に金属層８８が形成される。すなわち、金属層８８は、不純物領域８３および非不純物領域８４上に形成される。金属層８８は、揮発性の低い金属材料を含み、例えばＡｇまたはＣｕのうち少なくともいずれかを含む。また、金属層８８は、Ａｇ２ＳまたはＣｕ２Ｓを含んでもよい。
次に、図６０に示すように、金属層８８に対してアニールが行われる。このアニールは、金属層８８がＡｇを含む場合、例えば３５０℃以上５００℃以下、望ましくは４００℃程度の温度で１時間行われる。これにより、非不純物領域８４に金属層８８に含まれる金属材料が含浸し、ａ−Ｓｉ層８２に配線８６が形成される。このため、配線８６は、金属層８８に含まれる金属材料およびＳｉを含む。このとき、ａ−Ｓｉ層８２の上面から下面まで金属材料が拡散（含浸）するように、アニールが適宜調整される。これにより、配線８６とコンタクト８１とを電気的に接続することができる。また、上述したように、この配線８６は、シリサイドではない。このとき、金属材料は、不純物領域８３には含浸しない。
次に、図６１に示すように、例えばＲＩＥにより、ａ−Ｓｉ層８２（不純物領域８３）が除去される。その後、配線８６の周囲を埋め込むように、層間絶縁膜８０上に、例えばＳｉＯ２を含む層間絶縁膜８７が形成される。
このようにして、適用例に係る配線構造が形成される。
なお、第２の実施形態と同様に、ａ−Ｓｉ層８２に金属材料が拡散しないように、不純物領域８３の代わりにａ−Ｓｉ層８２上にシリコン酸化膜を形成してもよい。また、第３の実施形態と同様に、側壁転写加工技術によりａ−Ｓｉ層を形成し、このａ−Ｓｉ層に金属材料を含浸させてもよい。
なお、加工が困難な金属材料を上記各実施形態ではＲｅＲＡＭの電極として、適用例では配線として用いたが、これに限らない。種々のメモリの電極または配線として用いてもよい。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１０…半導体基板、１５，６７，８２…ａ−Ｓｉ層、４１…側壁材、２１，４２，４２ａ，６４，８３…不純物領域、２２，４３，４３ａ，６５，８４…非不純物領域、２３，３２，４４，６６，８８…金属層。

Claims (5)

  1. 半導体基板上に、Ｓｉを含む第１層を形成する工程と、
    前記第１層に選択的に不純物を拡散することで、前記第１層に不純物領域および非不純物領域を形成する工程と、
    前記第１層上に、金属材料を含む第２層を形成する工程と、
    前記第２層に対してアニールを行うことで、前記金属材料を前記非不純物領域に拡散する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記金属材料は、ＡｇまたはＣｕのうち少なくともいずれかを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記不純物は、Ｏを含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記Ｏ濃度は、１．０×１０２１［ａｔｏｍｓ／ｃｍ３］以上であることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記不純物を拡散する工程は、イオン注入法により行われることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
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