JP5659480B2 - 記憶装置の製造方法 - Google Patents
記憶装置の製造方法 Download PDFInfo
- Publication number
- JP5659480B2 JP5659480B2 JP2009245597A JP2009245597A JP5659480B2 JP 5659480 B2 JP5659480 B2 JP 5659480B2 JP 2009245597 A JP2009245597 A JP 2009245597A JP 2009245597 A JP2009245597 A JP 2009245597A JP 5659480 B2 JP5659480 B2 JP 5659480B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- memory element
- electrode
- memory
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003860 storage Methods 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 230000015654 memory Effects 0.000 claims description 280
- 230000008859 change Effects 0.000 claims description 159
- 239000000463 material Substances 0.000 claims description 151
- 238000000034 method Methods 0.000 claims description 14
- 230000014759 maintenance of location Effects 0.000 description 42
- 239000007772 electrode material Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 18
- 230000007774 longterm Effects 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 6
- 229910052726 zirconium Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000000470 constituent Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910020203 CeO Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(II) oxide Inorganic materials [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- GNRSAWUEBMWBQH-UHFFFAOYSA-N nickel(II) oxide Inorganic materials [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- -1 Ta 2 O 5 Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 229910052798 chalcogen Inorganic materials 0.000 description 1
- 150000001787 chalcogens Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/041—Modification of switching materials after formation, e.g. doping
- H10N70/043—Modification of switching materials after formation, e.g. doping by implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、抵抗変化型のメモリ素子を用いた記憶装置の製造方法に係わる。
現在、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ＲＯＭ）、及びフラッシュメモリ等の不揮発性メモリを備えた半導体装置が様々な分野で一般に使用されるようになってきている。
不揮発性メモリにおいて、その書き換え回数やデータ保持耐性等の信頼性向上及び構造の微細化は、重要な課題となっている。
不揮発性メモリにおいて、その書き換え回数やデータ保持耐性等の信頼性向上及び構造の微細化は、重要な課題となっている。
近年、これらの既に市場に出ているフローティング型に代表されるフラッシュメモリ構造に対して、信頼性や微細化の観点で有利であることから、抵抗変化型の不揮発性メモリが注目されつつある。
この抵抗変化型の不揮発性メモリとしては、ＲｅＲＡＭ（Resistive Random Access Memory）やＰＣＲＡＭ（Phase Change Random Access Memory）等が提案されている(例えば、特許文献１や特許文献２を参照)。
この抵抗変化型の不揮発性メモリとしては、ＲｅＲＡＭ（Resistive Random Access Memory）やＰＣＲＡＭ（Phase Change Random Access Memory）等が提案されている(例えば、特許文献１や特許文献２を参照)。
抵抗変化型の不揮発性メモリは、簡便な構造と高速書き換え性能を有しており、多値技術と合わせて高性能化や高集積化に適すると言われている。
抵抗変化型のメモリ素子において、抵抗変化層の材料や構造、それに接続されるプラグ電極の材料や構造は、書き換え速度といった動作特性や、書き換え耐性やデータ保持といった信頼性特性に、大きく寄与することが一般的に知られている。
しかしながら、それらの特性は、トレードオフの関係にあることが多く、全ての特性を一度に満たすことは困難となっていた。
上述した問題の解決のために、本発明においては、抵抗変化型のメモリ素子を用いて、高速書き換え等の動作特性とデータ保持等の信頼性特性とを共に実現することができる、記憶装置の製造方法を提供するものである。
本発明の記憶装置の製造方法は、抵抗が変化する抵抗変化層と、この抵抗変化層に接続された電極とを含む、抵抗変化型のメモリ素子を有して構成された記憶装置を製造する方法である。そして、メモリ領域全体に、抵抗変化層となる第２の抵抗変化材料層を形成する工程と、メモリ領域の一部分を覆ってマスクを形成する工程と、マスクが形成されていないメモリ領域の部分の第２の抵抗変化材料層を除去する工程とを含む。さらに、メモリ領域全体に、第２の抵抗変化材料層とは材料が異なる、抵抗変化層となる第１の抵抗変化材料層を形成する工程とを含む。この工程によって、第１の抵抗変化材料層のみによる抵抗変化層を含む第１のメモリ素子と、第２の抵抗変化材料層と第１の抵抗変化材料層との積層による抵抗変化層を含む第２のメモリ素子とを、それぞれ形成する。
上述の本発明の記憶装置の製造方法によれば、マスクが形成されていないメモリ領域の部分の第２の抵抗変化材料層を除去して、メモリ領域全体に、第２の抵抗変化材料層とは材料が異なる、抵抗変化層となる第１の抵抗変化材料層を形成している。このため、第２の抵抗変化材料層が除去されたメモリ領域の一部分では、第１の抵抗変化材料層のみにより薄い抵抗変化層が形成される。また、第２の抵抗変化材料層を除去していない他の部分では、第２の抵抗変化材料層と第１の抵抗変化材料層との積層により厚い抵抗変化層が形成される。このようにして、第１の抵抗変化材料層のみによる薄い抵抗変化層を含む第１のメモリ素子と、第２の抵抗変化材料層と第１の抵抗変化材料層との積層による厚い抵抗変化層を含む第２のメモリ素子とを、それぞれ形成している。これにより、抵抗変化層が薄い第１のメモリ素子は、書き換えが速くなり、データ保持特性は低くなる。抵抗変化層が厚い第２のメモリ素子は、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を製造することが可能になる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を製造することが可能になる。
本発明の記憶装置の製造方法は、抵抗が変化する抵抗変化層と、この抵抗変化層に接続された電極とを含む、抵抗変化型のメモリ素子を有して構成された記憶装置を製造する方法である。そして、メモリ領域のうち、第１のメモリ素子を形成する領域において、絶縁層に第１の電極を形成するための第１の開口を形成する工程と、この第１の開口を埋めるように、第１の電極の材料を形成する工程とを含む。また、メモリ領域のうち、第２のメモリ素子を形成する領域において、絶縁層に第２の電極を形成するための第２の開口を形成する工程と、この第２の開口を埋めるように、第１の電極とは材料が異なる、第２の電極の材料を形成する工程とを含む。さらに、絶縁層上の第１の電極の材料及び第２の電極の材料を除去して、第１の電極と第２の電極とをそれぞれ形成する工程と、第１の電極と第２の電極とにそれぞれ接続して、抵抗変化層を形成する工程とを含む。この工程によって、第１の電極を含む第１のメモリ素子と、第２の電極を含む第２のメモリ素子とを、それぞれ形成する。
上述の本発明の記憶装置の製造方法によれば、メモリ領域のうち、第１のメモリ素子を形成する領域において、絶縁層に第１の電極を形成するための第１の開口を形成して、この第１の開口を埋めるように、第１の電極の材料を形成している。また、メモリ領域のうち、第２のメモリ素子を形成する領域において、絶縁層に第２の電極を形成するための第２の開口を形成して、この第２の開口を埋めるように、第１の電極とは材料が異なる、第２の電極の材料を形成している。さらに、絶縁層上の第１の電極の材料及び第２の電極の材料を除去して、第１の電極と第２の電極とをそれぞれ形成して、これら第１の電極と第２の電極とにそれぞれ接続して、抵抗変化層を形成している。このようにして、第１の電極を含む第１のメモリ素子と、第２の電極を含む第２のメモリ素子とを、それぞれ形成している。これにより、第１のメモリ素子と第２のメモリ素子とは、その電極の材料が異なるため、書き換えの速度及びデータ保持特性を異ならせることが可能になる。
従って、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を製造することが可能になる。
従って、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を製造することが可能になる。
上述したそれぞれの本発明の記憶装置の製造方法によれば、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を製造することが可能になる。
従って、本発明により、例えば、ＤＲＡＭとフラッシュメモリ等、構成が全く異なる複数種類のメモリを用いていたシステムを、同じ抵抗変化型のメモリ素子で実現することができる。
これにより、システムの低コスト化や低消費電力化を図ることが可能になる。
また、本発明によれば、膜厚や材料の組み合わせを選定することによって、書き換え性能やデータの保持特性に対して、メモリ設計の自由度が増大するので、様々なバリエーションに対応することが可能になる。
これにより、システムの低コスト化や低消費電力化を図ることが可能になる。
また、本発明によれば、膜厚や材料の組み合わせを選定することによって、書き換え性能やデータの保持特性に対して、メモリ設計の自由度が増大するので、様々なバリエーションに対応することが可能になる。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
６．第５の実施の形態
７．変形例
８．応用例
なお、説明は以下の順序で行う。
１．本発明の概要
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
６．第５の実施の形態
７．変形例
８．応用例
＜１．本発明の概要＞
本発明の具体的な実施の形態の説明に先立ち、本発明の概要を説明する。
本発明においては、抵抗変化型のメモリ素子において、メモリ素子の構成の一部を異ならせることにより、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを形成して、記憶装置を構成するものである。
即ち、メモリ素子の構成の一部が異なる、第１のメモリ素子と、第２のメモリ素子とを含んで、記憶装置を構成する。
異ならせる構成としては、抵抗が変化する抵抗変化層（即ち、抵抗変化により情報を記憶させる記憶層）の膜厚や材料、もしくは、この抵抗変化層（記憶層）に接続される電極の寸法や電極の材料が挙げられる。
本発明の具体的な実施の形態の説明に先立ち、本発明の概要を説明する。
本発明においては、抵抗変化型のメモリ素子において、メモリ素子の構成の一部を異ならせることにより、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを形成して、記憶装置を構成するものである。
即ち、メモリ素子の構成の一部が異なる、第１のメモリ素子と、第２のメモリ素子とを含んで、記憶装置を構成する。
異ならせる構成としては、抵抗が変化する抵抗変化層（即ち、抵抗変化により情報を記憶させる記憶層）の膜厚や材料、もしくは、この抵抗変化層（記憶層）に接続される電極の寸法や電極の材料が挙げられる。
なお、本願の出願人は、酸化物等の絶縁体により形成した抵抗変化層と、抵抗変化層に隣接して形成した、Ａｇ，Ｃｕ，Ｚｎ等のイオンとして移動が可能な元素を含有させた抵抗変化材料供給層（イオン源層とも称される）とを含むメモリ素子を提案している。このメモリ素子は、抵抗変化型のメモリ素子の一種であり、メモリ素子の構成の詳細は、例えば、特開２００７−１５７９４１号公報等に記載されている。
このタイプのメモリ素子では、抵抗変化材料供給層側が正電位となるように電圧を印加すると、抵抗変化材料供給層に含まれるＡｇ，Ｃｕ，Ｚｎ等がイオン化して抵抗変化層内に拡散する。そして、抵抗変化層内に留まる、或いは、抵抗変化層の側に接続された電極の部分で電子と結合して析出することにより、抵抗変化層の抵抗値が低くなる。
また、この状態で、抵抗変化材料供給層側が負電位となるように電圧を印加すると、Ａｇ，Ｃｕ，Ｚｎ等が再びイオン化して、抵抗変化材料供給層に戻ることにより、抵抗変化層の抵抗値が高くなる。抵抗変化材料供給層は導体、抵抗変化層は絶縁体である。
このようにして、抵抗変化層の抵抗値を変化させて、変化した抵抗値の状態で保持させることが可能であるので、メモリ素子の抵抗値により情報を記憶させることができる。
このタイプのメモリ素子では、抵抗変化材料供給層側が正電位となるように電圧を印加すると、抵抗変化材料供給層に含まれるＡｇ，Ｃｕ，Ｚｎ等がイオン化して抵抗変化層内に拡散する。そして、抵抗変化層内に留まる、或いは、抵抗変化層の側に接続された電極の部分で電子と結合して析出することにより、抵抗変化層の抵抗値が低くなる。
また、この状態で、抵抗変化材料供給層側が負電位となるように電圧を印加すると、Ａｇ，Ｃｕ，Ｚｎ等が再びイオン化して、抵抗変化材料供給層に戻ることにより、抵抗変化層の抵抗値が高くなる。抵抗変化材料供給層は導体、抵抗変化層は絶縁体である。
このようにして、抵抗変化層の抵抗値を変化させて、変化した抵抗値の状態で保持させることが可能であるので、メモリ素子の抵抗値により情報を記憶させることができる。
以下、本発明の概要の説明に添えて、このタイプのメモリ素子の具体例について、その特性の傾向や測定値を示す。
（１）抵抗変化層（記憶層）の膜厚を異ならせる場合
第１のメモリ素子及び第２のメモリ素子において、同じ材料を使用して抵抗変化層を構成するが、抵抗変化層の膜厚が厚いメモリ素子と、抵抗変化層の膜厚が薄いメモリ素子とをそれぞれ形成する。
抵抗変化層の膜厚が厚いメモリ素子は、データの保持特性に優れている。
抵抗変化層の膜厚が薄いメモリ素子は、書き換え動作を高速に行うことができる。
第１のメモリ素子及び第２のメモリ素子において、同じ材料を使用して抵抗変化層を構成するが、抵抗変化層の膜厚が厚いメモリ素子と、抵抗変化層の膜厚が薄いメモリ素子とをそれぞれ形成する。
抵抗変化層の膜厚が厚いメモリ素子は、データの保持特性に優れている。
抵抗変化層の膜厚が薄いメモリ素子は、書き換え動作を高速に行うことができる。
ここで、上述したタイプの抵抗変化型のメモリ素子において、抵抗変化層の膜厚を変えて、それぞれの膜厚における、メモリセルへの印加電圧とメモリセルの抵抗値との関係を、模式的に図１２に示す。
図１２は、抵抗変化層の膜厚を、ａ，ｂ，ｃ，ｄ（ａ＜ｂ＜ｃ＜ｄ）と変化させて、それぞれの膜厚において、メモリセルへの印加電圧を変化させたときのメモリセルの抵抗値を示している。なお、この抵抗変化型のメモリ素子では、低抵抗状態の抵抗値が、抵抗変化層の膜厚に関わらず、ほぼ同程度（抵抗値Ｒ）となっている。
最も薄い膜厚ａの場合には、高抵抗状態の抵抗値が１０２Ｒ程度と、最も低くなっている。印加電圧が２を超えると、抵抗値が急速に低下する。
少し膜厚が増えた膜厚ｂの場合には、高抵抗状態の抵抗値が１０５Ｒ〜１０６Ｒであり、印加電圧が３を超えると、抵抗値が急速に低下する。
同様に、膜厚が増えて、膜厚ｃ、膜厚ｄとなるに従い、高抵抗状態の抵抗値が高くなり、抵抗値が急速に低下する印加電圧の大きさも増えていく。
即ち、膜厚が薄い程、高抵抗状態の抵抗値が低くなり、抵抗値が急速に低下する印加電圧（書き込み閾値電圧に相当する）も低くなる。膜厚が厚い程、高抵抗状態の抵抗値が高くなり、抵抗値が急速に低下する電圧（書き込み閾値電圧に相当する）も高くなる。
膜厚の薄い素子は、書き込み閾値電圧が低くなるので、低い電圧で書き込みを行うことができる。これにより、書き換え動作を高速に行うことができる。
膜厚の厚い素子は、高抵抗状態の抵抗値が高く、低抵抗状態の抵抗値との間の抵抗値の差が大きい。これにより、書き込んだデータに相当する、書き込んだ後の抵抗値を、長期に安定して保持することができる。
図１２は、抵抗変化層の膜厚を、ａ，ｂ，ｃ，ｄ（ａ＜ｂ＜ｃ＜ｄ）と変化させて、それぞれの膜厚において、メモリセルへの印加電圧を変化させたときのメモリセルの抵抗値を示している。なお、この抵抗変化型のメモリ素子では、低抵抗状態の抵抗値が、抵抗変化層の膜厚に関わらず、ほぼ同程度（抵抗値Ｒ）となっている。
最も薄い膜厚ａの場合には、高抵抗状態の抵抗値が１０２Ｒ程度と、最も低くなっている。印加電圧が２を超えると、抵抗値が急速に低下する。
少し膜厚が増えた膜厚ｂの場合には、高抵抗状態の抵抗値が１０５Ｒ〜１０６Ｒであり、印加電圧が３を超えると、抵抗値が急速に低下する。
同様に、膜厚が増えて、膜厚ｃ、膜厚ｄとなるに従い、高抵抗状態の抵抗値が高くなり、抵抗値が急速に低下する印加電圧の大きさも増えていく。
即ち、膜厚が薄い程、高抵抗状態の抵抗値が低くなり、抵抗値が急速に低下する印加電圧（書き込み閾値電圧に相当する）も低くなる。膜厚が厚い程、高抵抗状態の抵抗値が高くなり、抵抗値が急速に低下する電圧（書き込み閾値電圧に相当する）も高くなる。
膜厚の薄い素子は、書き込み閾値電圧が低くなるので、低い電圧で書き込みを行うことができる。これにより、書き換え動作を高速に行うことができる。
膜厚の厚い素子は、高抵抗状態の抵抗値が高く、低抵抗状態の抵抗値との間の抵抗値の差が大きい。これにより、書き込んだデータに相当する、書き込んだ後の抵抗値を、長期に安定して保持することができる。
（２）抵抗変化層（記憶層）の材料を異ならせる場合
第１のメモリ素子及び第２のメモリ素子において、それぞれ異なる材料を使用して抵抗変化層を構成する。
これにより、例えば、抵抗率の比較的低い材料を抵抗変化層に使用した場合には、書き換え動作を早くすることができ、抵抗率の比較的高い材料を抵抗変化層に使用した場合には、データの保持特性が良好になる。
抵抗変化層の材料が異なる組み合わせとしては、抵抗変化層の構成元素が全く異なる組み合わせ、抵抗変化層の一部の構成元素が異なる組み合わせ、抵抗変化層の構成元素の含有比率が異なる組み合わせ、等が挙げられる。
なお、抵抗変化層の材料を異ならせるだけでなく、（１）の抵抗変化層の膜厚を異ならせることと組み合わせることも可能である。
第１のメモリ素子及び第２のメモリ素子において、それぞれ異なる材料を使用して抵抗変化層を構成する。
これにより、例えば、抵抗率の比較的低い材料を抵抗変化層に使用した場合には、書き換え動作を早くすることができ、抵抗率の比較的高い材料を抵抗変化層に使用した場合には、データの保持特性が良好になる。
抵抗変化層の材料が異なる組み合わせとしては、抵抗変化層の構成元素が全く異なる組み合わせ、抵抗変化層の一部の構成元素が異なる組み合わせ、抵抗変化層の構成元素の含有比率が異なる組み合わせ、等が挙げられる。
なお、抵抗変化層の材料を異ならせるだけでなく、（１）の抵抗変化層の膜厚を異ならせることと組み合わせることも可能である。
このような抵抗変化層の材料が異なるそれぞれのメモリ素子を形成するには、それぞれの材料の層を別々に形成するのが一般的である。
また、その他の形成方法も可能である。同一の材料の層に対して、一方のみに他の物質を導入したり、それぞれ別の他の物質を導入したりすることによって、抵抗変化層の材料が異なるメモリ素子を形成することも可能である。例えば、イオン注入や、他の物質との反応等が考えられる。
また、その他の形成方法も可能である。同一の材料の層に対して、一方のみに他の物質を導入したり、それぞれ別の他の物質を導入したりすることによって、抵抗変化層の材料が異なるメモリ素子を形成することも可能である。例えば、イオン注入や、他の物質との反応等が考えられる。
ここで、上述したタイプの抵抗変化型のメモリ素子において、様々な酸化物を抵抗変化層に使用して、それぞれの材料の抵抗変化層の膜厚を変えて、初期書き込み電圧（書き込み閾値電圧に対応する）を測定した結果を、図１３に示す。
図１３に示すように、Ａｌ２Ｏ３，ＮｉＯ，ＣｏＯ，ＣｅＯ２のそれぞれの材料により、膜厚と初期書き込み電圧との関係が異なっている。
例えば、膜厚２ｎｍで比較した場合、ＮｉＯが最も書き込み電圧が小さく、Ａｌ２Ｏ３が最も書き込み電圧が大きい。従って、抵抗変化層にＮｉＯを使用したメモリ素子は書き換え動作を高速に行うことができ、抵抗変化層にＡｌ２Ｏ３を使用したメモリ素子はデータ保持特性が良好になる。
図１３に示すように、Ａｌ２Ｏ３，ＮｉＯ，ＣｏＯ，ＣｅＯ２のそれぞれの材料により、膜厚と初期書き込み電圧との関係が異なっている。
例えば、膜厚２ｎｍで比較した場合、ＮｉＯが最も書き込み電圧が小さく、Ａｌ２Ｏ３が最も書き込み電圧が大きい。従って、抵抗変化層にＮｉＯを使用したメモリ素子は書き換え動作を高速に行うことができ、抵抗変化層にＡｌ２Ｏ３を使用したメモリ素子はデータ保持特性が良好になる。
次に、上述したタイプの抵抗変化型のメモリ素子において、抵抗変化層に元素をドーピングした場合の特性の変化を調べた。
Ｚｒをドーピングした場合のＺｒの濃度と、初期抵抗との関係を図１４Ａに示し、閾電圧（書き込みの閾値電圧）との関係を図１４Ｂに示す。
Ｓｉをドーピングした場合のＳｉの濃度と、初期抵抗との関係を図１５に示す。
酸素をドーピングした場合の酸素の濃度と、初期抵抗との関係を図１６Ａに示し、閾電圧（書き込みの閾値電圧）との関係を図１６Ｂに示す。
図１４〜図１６より、ドーピングした材料の濃度により、初期抵抗や閾電圧を変化させることがわかる。Ｚｒは、濃度が増えるに従い、初期抵抗が低下していき、閾電圧が下がる傾向がある。Ｓｉは、濃度が増えるに従い、初期抵抗が低下していく。酸素は、濃度が増えるに従い、初期抵抗が増える傾向があり、閾電圧が増大していく。
このような変化を利用して、ドーピングする材料やその濃度を選定することにより、書き換え動作を高速で行うことができるメモリ素子と、データ保持特性が良好なメモリ素子とを作り分けることができる。
図１４〜図１６に示した３つの元素のうち、Ｚｒ又はＳｉをドーピングすれば、書き換え動作を高速で行うことができるメモリ素子を形成することができ、酸素をドーピングすればデータ保持特性が良好なメモリ素子を形成することができると考えられる。
Ｚｒをドーピングした場合のＺｒの濃度と、初期抵抗との関係を図１４Ａに示し、閾電圧（書き込みの閾値電圧）との関係を図１４Ｂに示す。
Ｓｉをドーピングした場合のＳｉの濃度と、初期抵抗との関係を図１５に示す。
酸素をドーピングした場合の酸素の濃度と、初期抵抗との関係を図１６Ａに示し、閾電圧（書き込みの閾値電圧）との関係を図１６Ｂに示す。
図１４〜図１６より、ドーピングした材料の濃度により、初期抵抗や閾電圧を変化させることがわかる。Ｚｒは、濃度が増えるに従い、初期抵抗が低下していき、閾電圧が下がる傾向がある。Ｓｉは、濃度が増えるに従い、初期抵抗が低下していく。酸素は、濃度が増えるに従い、初期抵抗が増える傾向があり、閾電圧が増大していく。
このような変化を利用して、ドーピングする材料やその濃度を選定することにより、書き換え動作を高速で行うことができるメモリ素子と、データ保持特性が良好なメモリ素子とを作り分けることができる。
図１４〜図１６に示した３つの元素のうち、Ｚｒ又はＳｉをドーピングすれば、書き換え動作を高速で行うことができるメモリ素子を形成することができ、酸素をドーピングすればデータ保持特性が良好なメモリ素子を形成することができると考えられる。
（３）抵抗変化層（記憶層）に接続される電極の寸法を異ならせる場合
第１のメモリ素子及び第２のメモリ素子において、抵抗変化層は同じ構成とするが、抵抗変化層に接続される電極の寸法が異なる構成とする。
この場合は、特に、抵抗変化層の内部の電流パスの形成によって抵抗値が低下する構成の抵抗変化型メモリ素子に適している。
寸法を異ならせる電極は、抵抗変化層に直接接続されていることが望ましい。が、電極と抵抗変化層との間にごく薄い他の層を介していても、メモリ素子の特性を異ならせる効果を得られることもある。
電極の寸法を異ならせる場合には、特に、電極の抵抗変化層に接する面積が大きく異なるように寸法を変えると、それぞれの特性を発揮しやすくなる。例えば、電極の抵抗変化層に接する端面が矩形の場合には、縦及び横のうち一方を異ならせて他方を同じにしたり、横及び縦の両方を共に大きくしたりすればよい。電極の抵抗変化層に接する端面が円形や楕円形の場合も、同様に面積が大きく異なるように寸法を変えればよい。なお、電極の寸法を変えても、電極の抵抗変化層に接する面積が同程度の場合には、電極の抵抗変化層に接する端面の形状が極端に違わない限り、同等の特性が得られると考えられる。
電極の抵抗変化層に接する面積が大きいと、抵抗変化層にかかる電界が緩和されるため、データの保持特性が良好になる。
電極の抵抗変化層に接する面積が小さいと、小さい面積に電界が集中するので、書き換え動作を高速に行うことができる。
第１のメモリ素子及び第２のメモリ素子において、抵抗変化層は同じ構成とするが、抵抗変化層に接続される電極の寸法が異なる構成とする。
この場合は、特に、抵抗変化層の内部の電流パスの形成によって抵抗値が低下する構成の抵抗変化型メモリ素子に適している。
寸法を異ならせる電極は、抵抗変化層に直接接続されていることが望ましい。が、電極と抵抗変化層との間にごく薄い他の層を介していても、メモリ素子の特性を異ならせる効果を得られることもある。
電極の寸法を異ならせる場合には、特に、電極の抵抗変化層に接する面積が大きく異なるように寸法を変えると、それぞれの特性を発揮しやすくなる。例えば、電極の抵抗変化層に接する端面が矩形の場合には、縦及び横のうち一方を異ならせて他方を同じにしたり、横及び縦の両方を共に大きくしたりすればよい。電極の抵抗変化層に接する端面が円形や楕円形の場合も、同様に面積が大きく異なるように寸法を変えればよい。なお、電極の寸法を変えても、電極の抵抗変化層に接する面積が同程度の場合には、電極の抵抗変化層に接する端面の形状が極端に違わない限り、同等の特性が得られると考えられる。
電極の抵抗変化層に接する面積が大きいと、抵抗変化層にかかる電界が緩和されるため、データの保持特性が良好になる。
電極の抵抗変化層に接する面積が小さいと、小さい面積に電界が集中するので、書き換え動作を高速に行うことができる。
（４）抵抗変化層（記憶層）に接続される電極の材料を異ならせる場合
第１のメモリ素子及び第２のメモリ素子において、抵抗変化層は同じ構成とするが、抵抗変化層に接続される電極の材料が異なる構成とする。
この場合は、電極材料の違いにより特性を発揮させるため、（３）の電極の寸法を異ならせる場合よりも、広い範囲の抵抗変化型メモリ素子の構成に適用することができる。
また、この場合、材料を異ならせる電極は、抵抗変化層に直接接続されていても、電極と抵抗変化層との間に他の層を介していても、メモリ素子の特性を異ならせる効果を得ることが可能である。
第１のメモリ素子及び第２のメモリ素子において、抵抗変化層は同じ構成とするが、抵抗変化層に接続される電極の材料が異なる構成とする。
この場合は、電極材料の違いにより特性を発揮させるため、（３）の電極の寸法を異ならせる場合よりも、広い範囲の抵抗変化型メモリ素子の構成に適用することができる。
また、この場合、材料を異ならせる電極は、抵抗変化層に直接接続されていても、電極と抵抗変化層との間に他の層を介していても、メモリ素子の特性を異ならせる効果を得ることが可能である。
ここで、上述したタイプの抵抗変化型のメモリ素子において、電極材料を変えて、初期抵抗及び書き込みの閾値電圧の変化を調べた。電極材料を、ＷＺｒＮｂ，ＷＮ，ＴａＮの３種類で変えたときの、初期抵抗の変化を図１７Ａに示し、閾電圧（書き込みの閾値電圧）の変化を図１７Ｂに示す。
図１７Ａより、初期抵抗は、電極材料を変えてもほとんど変わらない。
図１７Ｂより、閾電圧（書き込みの閾値電圧）は、電極材料によって変化する。
従って、電極材料を変えることにより、初期抵抗を変化させることなく、書き込みの閾値電圧のみを変化させることが可能である。
図１７Ａより、初期抵抗は、電極材料を変えてもほとんど変わらない。
図１７Ｂより、閾電圧（書き込みの閾値電圧）は、電極材料によって変化する。
従って、電極材料を変えることにより、初期抵抗を変化させることなく、書き込みの閾値電圧のみを変化させることが可能である。
本発明は、上述したタイプの抵抗変化型のメモリ素子に限定されるものではなく、抵抗変化型のメモリ素子であれば、広い範囲の構成のメモリ素子に適用することが可能である。
例えば、従来から提案されている、前述したＲｅＲＡＭやＰＣＲＡＭにも適用することが可能である。
上述したタイプの抵抗変化型のメモリ素子では、抵抗変化層と抵抗変化材料供給層（イオン源層）との２層によって抵抗変化の動作が行われる。
前述したＲｅＲＡＭやＰＣＲＡＭ等では、通常、１層の抵抗変化層により抵抗変化の動作が行われる。
例えば、従来から提案されている、前述したＲｅＲＡＭやＰＣＲＡＭにも適用することが可能である。
上述したタイプの抵抗変化型のメモリ素子では、抵抗変化層と抵抗変化材料供給層（イオン源層）との２層によって抵抗変化の動作が行われる。
前述したＲｅＲＡＭやＰＣＲＡＭ等では、通常、１層の抵抗変化層により抵抗変化の動作が行われる。
＜２．第１の実施の形態＞
続いて、本発明の具体的な実施の形態を説明する。
本発明の第１の実施の形態の記憶装置の概略構成図（要部の断面図）を、図１に示す。
本実施の形態は、抵抗変化層と抵抗変化材料供給層（イオン源層）との２層によって抵抗変化の動作が行われる、上述したタイプの抵抗変化型のメモリ素子に、本発明を適用した場合である。
続いて、本発明の具体的な実施の形態を説明する。
本発明の第１の実施の形態の記憶装置の概略構成図（要部の断面図）を、図１に示す。
本実施の形態は、抵抗変化層と抵抗変化材料供給層（イオン源層）との２層によって抵抗変化の動作が行われる、上述したタイプの抵抗変化型のメモリ素子に、本発明を適用した場合である。
この記憶装置は、抵抗変化型のメモリ素子を使用して構成されており、図１では、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子は、それぞれ、抵抗変化材料供給層１と、抵抗変化層２，３と、プラグ電極（電極層）４と、下部電極５とを有して構成されている。２つのメモリ素子のプラグ電極（電極層）４及び下部電極５は、絶縁層６によって絶縁されている。
抵抗変化材料供給層１は、抵抗変化層２，３の上に形成され、抵抗変化層２，３に抵抗変化を生じさせるための、金属元素のイオンを供給する。イオン源層とも称される。
抵抗変化層２，３は、抵抗変化材料供給層１との間で金属元素のイオンが出入りすることにより、抵抗が変化する。
なお、抵抗変化材料供給層１と抵抗変化層２，３とは、それぞれ隣接するメモリ素子間で、図１に示すように連続的に形成しても良いし、別々に形成しても良い。
プラグ電極４は、抵抗変化層２，３の下に接続されている。
下部電極５は、プラグ電極４の下に接続され、プラグ電極４よりも幅が広く形成されている。
また、抵抗変化材料供給層１の上は、上部電極１０Ａ，１０Ｂが設けられている。
なお、上部電極１０Ａ，１０Ｂは、複数のメモリ素子に共通して形成させても良いし、別々に形成しても良い。
２つのメモリ素子は、それぞれ、抵抗変化材料供給層１と、抵抗変化層２，３と、プラグ電極（電極層）４と、下部電極５とを有して構成されている。２つのメモリ素子のプラグ電極（電極層）４及び下部電極５は、絶縁層６によって絶縁されている。
抵抗変化材料供給層１は、抵抗変化層２，３の上に形成され、抵抗変化層２，３に抵抗変化を生じさせるための、金属元素のイオンを供給する。イオン源層とも称される。
抵抗変化層２，３は、抵抗変化材料供給層１との間で金属元素のイオンが出入りすることにより、抵抗が変化する。
なお、抵抗変化材料供給層１と抵抗変化層２，３とは、それぞれ隣接するメモリ素子間で、図１に示すように連続的に形成しても良いし、別々に形成しても良い。
プラグ電極４は、抵抗変化層２，３の下に接続されている。
下部電極５は、プラグ電極４の下に接続され、プラグ電極４よりも幅が広く形成されている。
また、抵抗変化材料供給層１の上は、上部電極１０Ａ，１０Ｂが設けられている。
なお、上部電極１０Ａ，１０Ｂは、複数のメモリ素子に共通して形成させても良いし、別々に形成しても良い。
本実施の形態の記憶装置では、図１に示す２つのメモリ素子で、抵抗変化層２の膜厚が異なっている。即ち、前述した（１）の場合に該当する構成である。
図１の左のメモリ素子（第１のメモリ素子とする）では、膜厚が薄い第１の抵抗変化層３が形成されている。右のメモリ素子（第２のメモリ素子とする）では、膜厚が厚い第２の抵抗変化層２が形成されている。
これにより、左のメモリ素子（第１のメモリ素子）は、書き換え動作を高速に行うことが可能な構成となり、右のメモリ素子（第２のメモリ素子）は、データ保持特性が良好な構成となる。
図１の左のメモリ素子（第１のメモリ素子とする）では、膜厚が薄い第１の抵抗変化層３が形成されている。右のメモリ素子（第２のメモリ素子とする）では、膜厚が厚い第２の抵抗変化層２が形成されている。
これにより、左のメモリ素子（第１のメモリ素子）は、書き換え動作を高速に行うことが可能な構成となり、右のメモリ素子（第２のメモリ素子）は、データ保持特性が良好な構成となる。
下部電極５は、特に材料は限定されず、半導体装置等に使用されている一般的な電極材料を使用することができる。
プラグ電極４には、ＴｉＮ，Ｗ，ＷＺｒＮｂ，ＴａＮ等の材料を使用することができる。
抵抗変化層２，３には、タングステン酸化物、Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＳｉＯ２，ＮｉＯ，ＣｏＯ，ＣｅＯ２，ＨｆＯ２等の材料を使用することができる。
抵抗変化材料供給層１には、Ｚｒ，Ｃｕ，Ａｇ等のイオンとして移動する金属材料と、カルコゲン元素Ｓ，Ｓｅ，Ｔｅ等を使用することができ、これらの２種類の材料を含んで、抵抗変化材料供給層１を構成することができる。即ち、抵抗変化材料供給層１を、例えば、Ｓ，Ｓｅ，Ｔｅから選ばれる少なくとも１種の元素と、Ｚｒ，Ｃｕ，Ａｇから選ばれる少なくとも１種の元素とを含む構成とすることができる。
プラグ電極４には、ＴｉＮ，Ｗ，ＷＺｒＮｂ，ＴａＮ等の材料を使用することができる。
抵抗変化層２，３には、タングステン酸化物、Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＳｉＯ２，ＮｉＯ，ＣｏＯ，ＣｅＯ２，ＨｆＯ２等の材料を使用することができる。
抵抗変化材料供給層１には、Ｚｒ，Ｃｕ，Ａｇ等のイオンとして移動する金属材料と、カルコゲン元素Ｓ，Ｓｅ，Ｔｅ等を使用することができ、これらの２種類の材料を含んで、抵抗変化材料供給層１を構成することができる。即ち、抵抗変化材料供給層１を、例えば、Ｓ，Ｓｅ，Ｔｅから選ばれる少なくとも１種の元素と、Ｚｒ，Ｃｕ，Ａｇから選ばれる少なくとも１種の元素とを含む構成とすることができる。
なお、図１では、構成の異なる２種類のメモリ素子のそれぞれのメモリ素子を１つずつ示しているが、実際には、それぞれの構成のメモリ素子を多数形成してメモリ装置を構成する。この点は、以下に説明する各実施の形態においても同様である。
本実施の形態の記憶装置は、例えば、以下に説明するように製造することができる。
まず、図２Ａに示すように、絶縁層６、下部電極５、プラグ電極４を形成した状態から説明する。これらの各部品は、従来公知の方法で形成することができる。
次に、図２Ｂに示すように、プラグ電極４に接続して、メモリ領域全体に、抵抗変化層となる材料によって、抵抗変化材料層１１を形成する。
次に、フォトリソグラフィ技術により、図３Ｃに示すように、右のメモリ素子（第２のメモリ素子）の部分を覆うパターンに、レジスト１２を形成する。
次に、図３Ｄに示すように、レジスト１２をマスクとしてエッチングを行って、メモリ領域の一部分である、左のメモリ素子（第１のメモリ素子）の部分の抵抗変化材料層１１を除去する。
次に、図４Ｅに示すように、レジスト１２を除去する。これにより、右のメモリ素子の部分のみに抵抗変化材料層１１が残る。
続いて、抵抗変化材料層を全体に堆積させる。これにより、図４Ｆに示すように、図４Ｅで抵抗変化材料層１１が除去されていた左のメモリ素子（第１のメモリ素子）では、膜厚の薄い第１の抵抗変化層３が形成される。図４Ｅで抵抗変化材料層１１が残っていた右のメモリ素子（第２のメモリ素子）では、膜厚の厚い第２の抵抗変化層２が厚く形成される。
その後、膜厚の異なる抵抗変化層２及び抵抗変化層３を覆って、抵抗変化材料供給層１を形成する。このとき、抵抗変化層２，３の膜厚の違いによる段差を解消して、抵抗変化材料供給層１の上面が平坦面になるように形成することが望ましい。
さらに、抵抗変化材料供給層１に接続する、上部電極１０Ａ，１０Ｂを形成する。
このようにして、図１に示した２つのメモリ素子を形成して、メモリ装置を製造することができる。
まず、図２Ａに示すように、絶縁層６、下部電極５、プラグ電極４を形成した状態から説明する。これらの各部品は、従来公知の方法で形成することができる。
次に、図２Ｂに示すように、プラグ電極４に接続して、メモリ領域全体に、抵抗変化層となる材料によって、抵抗変化材料層１１を形成する。
次に、フォトリソグラフィ技術により、図３Ｃに示すように、右のメモリ素子（第２のメモリ素子）の部分を覆うパターンに、レジスト１２を形成する。
次に、図３Ｄに示すように、レジスト１２をマスクとしてエッチングを行って、メモリ領域の一部分である、左のメモリ素子（第１のメモリ素子）の部分の抵抗変化材料層１１を除去する。
次に、図４Ｅに示すように、レジスト１２を除去する。これにより、右のメモリ素子の部分のみに抵抗変化材料層１１が残る。
続いて、抵抗変化材料層を全体に堆積させる。これにより、図４Ｆに示すように、図４Ｅで抵抗変化材料層１１が除去されていた左のメモリ素子（第１のメモリ素子）では、膜厚の薄い第１の抵抗変化層３が形成される。図４Ｅで抵抗変化材料層１１が残っていた右のメモリ素子（第２のメモリ素子）では、膜厚の厚い第２の抵抗変化層２が厚く形成される。
その後、膜厚の異なる抵抗変化層２及び抵抗変化層３を覆って、抵抗変化材料供給層１を形成する。このとき、抵抗変化層２，３の膜厚の違いによる段差を解消して、抵抗変化材料供給層１の上面が平坦面になるように形成することが望ましい。
さらに、抵抗変化材料供給層１に接続する、上部電極１０Ａ，１０Ｂを形成する。
このようにして、図１に示した２つのメモリ素子を形成して、メモリ装置を製造することができる。
本実施の形態の記憶装置の構成によれば、２つのメモリ素子の抵抗変化層２，３の膜厚を異ならせたことにより、抵抗変化層３が薄い左の第１のメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、抵抗変化層２が厚い右の第２のメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
＜３．第２の実施の形態＞
本発明の第２の実施の形態の記憶装置の概略構成図（要部の断面図）を、図５に示す。
図５は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、第１の実施の形態と同様である。
本発明の第２の実施の形態の記憶装置の概略構成図（要部の断面図）を、図５に示す。
図５は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、第１の実施の形態と同様である。
本実施の形態の記憶装置では、図５に示す２つのメモリ素子で、抵抗変化層２，３の膜厚及び材料が異なっている。即ち、前述した（２）の場合に該当する構成に、（１）の場合の構成を組み合わせたものである。
図５の左のメモリ素子（第１のメモリ素子とする）では、第１の抵抗変化材料層１１のみにより、第１の抵抗変化層３が形成されている。右のメモリ素子（第２のメモリ素子とする）では、第２の抵抗変化材料層１３と第１の抵抗変化材料層１１との積層により、第２の抵抗変化層２が形成されている。
第２の抵抗変化材料層１３は、第１の抵抗変化材料層１１とほぼ同程度の膜厚であり、右のメモリ素子（第２のメモリ素子）の第２の抵抗変化層２は、左のメモリ素子（第１のメモリ素子）の第１の抵抗変化層３の約２倍の膜厚となっている。
図５の左のメモリ素子（第１のメモリ素子とする）では、第１の抵抗変化材料層１１のみにより、第１の抵抗変化層３が形成されている。右のメモリ素子（第２のメモリ素子とする）では、第２の抵抗変化材料層１３と第１の抵抗変化材料層１１との積層により、第２の抵抗変化層２が形成されている。
第２の抵抗変化材料層１３は、第１の抵抗変化材料層１１とほぼ同程度の膜厚であり、右のメモリ素子（第２のメモリ素子）の第２の抵抗変化層２は、左のメモリ素子（第１のメモリ素子）の第１の抵抗変化層３の約２倍の膜厚となっている。
抵抗変化材料層１１，１３には、タングステン酸化物、Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＳｉＯ２，ＮｉＯ，ＣｏＯ，ＣｅＯ２，ＨｆＯ２等から、異なる２つの材料を選定して、それぞれ割り当てればよい。
特に、例えば、Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＳｉＯ２，ＮｉＯ，ＣｏＯ，ＣｅＯ２，ＨｆＯ２のようなデータ保持特性向上を期待できる材料を組み合わせることにより、高性能化とデータ保持特性について、様々なレベルに作り分けることが可能となる。
他の層には、第１の実施の形態において挙げた材料と同様の材料を、使用することができる。
特に、例えば、Ｔａ２Ｏ５，Ａｌ２Ｏ３，ＳｉＯ２，ＮｉＯ，ＣｏＯ，ＣｅＯ２，ＨｆＯ２のようなデータ保持特性向上を期待できる材料を組み合わせることにより、高性能化とデータ保持特性について、様々なレベルに作り分けることが可能となる。
他の層には、第１の実施の形態において挙げた材料と同様の材料を、使用することができる。
本実施の形態の記憶装置を製造するには、図２Ａ〜図４Ｆにおいて説明した第１の実施の形態のメモリ装置の製造方法を応用すればよい。
具体的には、図２Ａに示した工程でメモリ領域全体に形成する膜を、第２の抵抗変化材料層１３に変えて、図３Ｄに示した工程でメモリ領域の一部分である左のメモリ素子（第１のメモリ素子）の部分の第２の抵抗変化材料層１３を除去する。そして、図４Ｆに示した工程で第２の抵抗変化材料層１３の上に第１の抵抗変化材料層１１を形成することにより、右のメモリ素子（第２のメモリ素子）では、２層の抵抗変化材料層１３，１１の積層による第２の抵抗変化層２を形成する。
具体的には、図２Ａに示した工程でメモリ領域全体に形成する膜を、第２の抵抗変化材料層１３に変えて、図３Ｄに示した工程でメモリ領域の一部分である左のメモリ素子（第１のメモリ素子）の部分の第２の抵抗変化材料層１３を除去する。そして、図４Ｆに示した工程で第２の抵抗変化材料層１３の上に第１の抵抗変化材料層１１を形成することにより、右のメモリ素子（第２のメモリ素子）では、２層の抵抗変化材料層１３，１１の積層による第２の抵抗変化層２を形成する。
本実施の形態の記憶装置の構成によれば、２つのメモリ素子の抵抗変化層２，３の膜厚及び材料を異ならせたことにより、抵抗変化層３が薄い左の第１のメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、抵抗変化層２が厚い右の第２のメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
＜４．第３の実施の形態＞
本発明の第３の実施の形態の記憶装置の概略構成図（要部の断面図）を、図６に示す。
図６は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、先の各実施の形態と同様である。
本発明の第３の実施の形態の記憶装置の概略構成図（要部の断面図）を、図６に示す。
図６は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、先の各実施の形態と同様である。
本実施の形態の記憶装置では、図６に示す２つのメモリ素子で、抵抗変化層２，３の膜厚は同じで材料が異なっている。即ち、前述した（２）の場合に該当する構成である。
図６の左のメモリ素子（第１のメモリ素子とする）では、第１の抵抗変化材料層１１により第１の抵抗変化層３が形成されている。右のメモリ素子（第２のメモリ素子とする）では、第３の抵抗変化材料層１４により第２の抵抗変化層２が形成されている。
第３の抵抗変化材料層１４は、第１の抵抗変化材料層１１と、材料が異なっている。具体的には、新たな構成元素が加わっていたり、構成元素の比率が変わっていたりする。
図６の左のメモリ素子（第１のメモリ素子とする）では、第１の抵抗変化材料層１１により第１の抵抗変化層３が形成されている。右のメモリ素子（第２のメモリ素子とする）では、第３の抵抗変化材料層１４により第２の抵抗変化層２が形成されている。
第３の抵抗変化材料層１４は、第１の抵抗変化材料層１１と、材料が異なっている。具体的には、新たな構成元素が加わっていたり、構成元素の比率が変わっていたりする。
本実施の形態の記憶装置を製造するには、第１の抵抗変化材料層１１を均一に形成した後に、第３の抵抗変化材料層１４となる部分のみに、イオン注入等によりドーピングを行って、構成元素とは別の元素を加えたり、構成元素の比率を変化させたりすれば良い。
特に、データ保持特性の向上に寄与するドーピング材料としては、例えば、ジルコニウム、シリコン、酸素、貴金属等が挙げられる。
これらの材料を導入することにより第３の抵抗変化材料層１４を形成した場合には、第３の抵抗変化材料層１４を含む右のメモリ素子（第２のメモリ素子）のデータ保持特性が向上する。
これらの材料を導入することにより第３の抵抗変化材料層１４を形成した場合には、第３の抵抗変化材料層１４を含む右のメモリ素子（第２のメモリ素子）のデータ保持特性が向上する。
本実施の形態の記憶装置の構成によれば、２つのメモリ素子の抵抗変化層２，３の材料を異ならせたことにより、左の第１のメモリ素子と右の第２のメモリ素子とで、書き換え特性やデータ保持特性を異ならせることができる。
抵抗変化層をある材料としたメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、抵抗変化層を他のある材料としたメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
抵抗変化層をある材料としたメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、抵抗変化層を他のある材料としたメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
また、本実施の形態の場合、左の第１のメモリ素子の第１の抵抗変化層３と、右の第２のメモリ素子の第２の抵抗変化層２とが同じ厚さであるため、抵抗変化層の上面を平坦化することができる。
なお、第３の実施の形態の変形例として、均一な抵抗変化材料層に、それぞれ違う材料をドーピングすることにより、材料の異なる抵抗変化層を形成しても構わない。
＜５．第４の実施の形態＞
本発明の第４の実施の形態の記憶装置の概略構成図（要部の断面図）を、図７に示す。
図７は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、先の各実施の形態と同様である。
本発明の第４の実施の形態の記憶装置の概略構成図（要部の断面図）を、図７に示す。
図７は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、先の各実施の形態と同様である。
本実施の形態の記憶装置では、図７に示す２つのメモリ素子で、同じ構成の抵抗変化層３に対して、寸法が異なる電極がそれぞれ接続されている。即ち、前述した（３）の場合に該当する構成である。
図７の左のメモリ素子（第１のメモリ素子とする）では、第１の電極として、細いプラグ電極４が抵抗変化層３に接続されている。右のメモリ素子（第２のメモリ素子とする）では、第２の電極として、太いプラグ電極７が抵抗変化層３に接続されている。
細いプラグ電極４と太いプラグ電極７とは、同じ電極材料によって形成されている。
細いプラグ電極４が接続された、左の第１のメモリ素子では、プラグ電極４の抵抗変化層３に接する（接触面の）面積が小さいので、小さい面積に電界が集中して、書き換えが速くなる。
太いプラグ電極７が接続された、右の第２のメモリ素子では、プラグ電極７の抵抗変化層３に接する（接触面の）面積が大きいので、電界が緩和されて、データ保持特性が高くなる。
図７の左のメモリ素子（第１のメモリ素子とする）では、第１の電極として、細いプラグ電極４が抵抗変化層３に接続されている。右のメモリ素子（第２のメモリ素子とする）では、第２の電極として、太いプラグ電極７が抵抗変化層３に接続されている。
細いプラグ電極４と太いプラグ電極７とは、同じ電極材料によって形成されている。
細いプラグ電極４が接続された、左の第１のメモリ素子では、プラグ電極４の抵抗変化層３に接する（接触面の）面積が小さいので、小さい面積に電界が集中して、書き換えが速くなる。
太いプラグ電極７が接続された、右の第２のメモリ素子では、プラグ電極７の抵抗変化層３に接する（接触面の）面積が大きいので、電界が緩和されて、データ保持特性が高くなる。
本実施の形態の記憶装置を製造する方法としては、開口径の異なるパターンをフォトリソグラフィにより同時に形成してもよいし、同じ開口径のパターンを開口後、太い径のプラグを形成したい領域のみをウエットエッチング等で開口径を広げてもよい。
本実施の形態によれば、２つのメモリ素子で幅が異なるプラグ電極４，７をそれぞれ接続したことにより、左の第１のメモリ素子と右の第２のメモリ素子とで、書き換え特性やデータ保持特性を異ならせることができる。
細いプラグ電極４を形成した左の第１のメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、太いプラグ電極７を形成した右の第２のメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
細いプラグ電極４を形成した左の第１のメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、太いプラグ電極７を形成した右の第２のメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
＜６．第５の実施の形態＞
本発明の第５の実施の形態の記憶装置の概略構成図（要部の断面図）を、図８に示す。
図８は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、先の各実施の形態と同様である。
本発明の第５の実施の形態の記憶装置の概略構成図（要部の断面図）を、図８に示す。
図８は、特性の異なる２つのメモリ素子が隣接する部分の断面図を示している。
２つのメモリ素子の基本的な構造は、先の各実施の形態と同様である。
本実施の形態の記憶装置では、図８に示す２つのメモリ素子で、同じ構成の抵抗変化層３に対して、材料が異なる電極がそれぞれ接続されている。即ち、前述した（４）の場合に該当する構成である。
図７の左のメモリ素子（第１のメモリ素子とする）では、第１の電極として、先の実施の形態と同じ材料のプラグ電極４が抵抗変化層３に接続されている。右のメモリ素子（第２のメモリ素子とする）では、第２の電極として、プラグ電極４とは電極材料が異なるプラグ電極８が抵抗変化層３に接続されている。
プラグ電極４とプラグ電極８とは、ほぼ同じ寸法で形成されている。
図７の左のメモリ素子（第１のメモリ素子とする）では、第１の電極として、先の実施の形態と同じ材料のプラグ電極４が抵抗変化層３に接続されている。右のメモリ素子（第２のメモリ素子とする）では、第２の電極として、プラグ電極４とは電極材料が異なるプラグ電極８が抵抗変化層３に接続されている。
プラグ電極４とプラグ電極８とは、ほぼ同じ寸法で形成されている。
例えば、プラグ電極用の電極材料としては、ＴｉＮ，Ｗ，ＷＺｒＮｂ，ＴａＮ等が挙げられる。
これらの材料と、高抵抗化によりデータ保持特性向上が期待できるＺｒ，Ｎｂ，Ｍｏ，Ｔａ等を使用した材料とを組み合わせることにより、特性の異なるメモリ素子の作り分けが可能となる。
プラグ電極４とプラグ電極８のうち、一方のプラグ電極にＴｉＮ，Ｗ，ＷＺｒＮｂ，ＴａＮから選ばれる材料を使用し、他方のプラグ電極にＺｒ，Ｎｂ，Ｍｏ，Ｔａから選ばれる材料を使用したとする。このとき、一方のプラグ電極が形成されたメモリ素子は比較的高速で書き換え動作を行うことができ、他方のプラグ電極が形成されたメモリ素子はデータ保持特性が良好になる。
これらの材料と、高抵抗化によりデータ保持特性向上が期待できるＺｒ，Ｎｂ，Ｍｏ，Ｔａ等を使用した材料とを組み合わせることにより、特性の異なるメモリ素子の作り分けが可能となる。
プラグ電極４とプラグ電極８のうち、一方のプラグ電極にＴｉＮ，Ｗ，ＷＺｒＮｂ，ＴａＮから選ばれる材料を使用し、他方のプラグ電極にＺｒ，Ｎｂ，Ｍｏ，Ｔａから選ばれる材料を使用したとする。このとき、一方のプラグ電極が形成されたメモリ素子は比較的高速で書き換え動作を行うことができ、他方のプラグ電極が形成されたメモリ素子はデータ保持特性が良好になる。
本実施の形態の記憶装置は、例えば、以下に説明するようにして製造することができる。
図９Ａに示すように、左のメモリ素子（第１のメモリ素子）を形成する領域において、下部電極５に接続して、絶縁層６の表面を覆うように、プラグ電極４を構成する電極材料層１５を形成する。この電極材料層１５は、右のメモリ素子（第２のメモリ素子）の下部電極５には接続されていない。このように左のメモリ素子の下部電極５のみに電極材料層１５を接続するためには、フォトリソグラフィとエッチングによって、プラグ電極４を埋め込んで形成する開口を、左のメモリ素子を形成する領域のみに形成すればよい。このように絶縁層に開口（第１の開口とする）を形成した後、この第１の開口を埋めるように、プラグ電極４の材料の電極材料層１５を形成する。
次に、図９Ｂに示すように、右のメモリ素子（第２のメモリ素子）を形成する領域において、フォトリソグラフィとエッチングにより、表面から下部電極５まで達する開口（第２の開口とする）を形成する。
次に、図１０Ｃに示すように、右のメモリ素子の下部電極５の上に形成した第２の開口を埋めて、表面を覆うように、電極材料層１５とは異なる材料の電極材料層１６を形成する。
次に、研磨等の方法により、図１０Ｄに示すように、絶縁層６の上の電極材料層１５及び電極材料層１６を除去する。これにより、電極材料層１５から成るプラグ電極４と、電極材料層１６から成るプラグ電極８とが残る。
その後は、抵抗変化層３と、抵抗変化材料供給層１と、抵抗変化材料供給層１の上の電極とを順次形成する。
このようにして、図８に示した記憶装置を製造することができる。
図９Ａに示すように、左のメモリ素子（第１のメモリ素子）を形成する領域において、下部電極５に接続して、絶縁層６の表面を覆うように、プラグ電極４を構成する電極材料層１５を形成する。この電極材料層１５は、右のメモリ素子（第２のメモリ素子）の下部電極５には接続されていない。このように左のメモリ素子の下部電極５のみに電極材料層１５を接続するためには、フォトリソグラフィとエッチングによって、プラグ電極４を埋め込んで形成する開口を、左のメモリ素子を形成する領域のみに形成すればよい。このように絶縁層に開口（第１の開口とする）を形成した後、この第１の開口を埋めるように、プラグ電極４の材料の電極材料層１５を形成する。
次に、図９Ｂに示すように、右のメモリ素子（第２のメモリ素子）を形成する領域において、フォトリソグラフィとエッチングにより、表面から下部電極５まで達する開口（第２の開口とする）を形成する。
次に、図１０Ｃに示すように、右のメモリ素子の下部電極５の上に形成した第２の開口を埋めて、表面を覆うように、電極材料層１５とは異なる材料の電極材料層１６を形成する。
次に、研磨等の方法により、図１０Ｄに示すように、絶縁層６の上の電極材料層１５及び電極材料層１６を除去する。これにより、電極材料層１５から成るプラグ電極４と、電極材料層１６から成るプラグ電極８とが残る。
その後は、抵抗変化層３と、抵抗変化材料供給層１と、抵抗変化材料供給層１の上の電極とを順次形成する。
このようにして、図８に示した記憶装置を製造することができる。
本実施の形態の記憶装置によれば、メモリ素子の抵抗変化層３に接続されたプラグ電極４，８の材料を異ならせたことにより、左の第１のメモリ素子と右の第２のメモリ素子とで、書き換え特性やデータ保持特性を異ならせることができる。
プラグ電極をある材料としたメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、プラグ電極を他のある材料としたメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
プラグ電極をある材料としたメモリ素子では、書き換えが速くなり、データ保持特性は低くなる。また、プラグ電極を他のある材料としたメモリ素子では、書き換えが遅くなり、データ保持特性は高くなる。
即ち、高速に書き換え動作が行われるメモリ素子と、データの保持特性に優れたメモリ素子とを有する記憶装置を構成することが可能になる。
＜７．変形例＞
上述の各実施の形態では、構成の一部が異なる２種類のメモリ素子を形成したが、本発明では、構成の一部が互いに異なる３種類以上のメモリ素子を形成して記憶装置を構成してもよい。
上述の各実施の形態では、構成の一部が異なる２種類のメモリ素子を形成したが、本発明では、構成の一部が互いに異なる３種類以上のメモリ素子を形成して記憶装置を構成してもよい。
上述の各実施の形態では、構成の一部が異なる２種類のメモリ素子において、抵抗変化材料供給層１が共通に形成されており、抵抗変化層２，３は全部又は一部が共通か、互いに隣接して形成された構成であった。
本発明では、抵抗変化層及び抵抗変化材料供給層を、メモリ素子毎に分離して形成することも可能である。
上述の各実施の形態のように、抵抗変化材料供給層１及び／又は抵抗変化層２，３を、構成の一部が異なる２種類のメモリ素子で共通して形成すると、メモリ素子毎に分離して形成した場合よりも、製造工程を少なくすることができる利点を有する。
本発明では、抵抗変化層及び抵抗変化材料供給層を、メモリ素子毎に分離して形成することも可能である。
上述の各実施の形態のように、抵抗変化材料供給層１及び／又は抵抗変化層２，３を、構成の一部が異なる２種類のメモリ素子で共通して形成すると、メモリ素子毎に分離して形成した場合よりも、製造工程を少なくすることができる利点を有する。
上述の各実施の形態では、メモリ素子毎に分離されたプラグ電極４，７，８の上に抵抗変化層２，３が形成され、その上に抵抗変化材料供給層１が形成されていた。
本発明は、これらの各層の上下を逆にして、抵抗変化材料供給層上に、抵抗変化層を形成し、その上にメモリ素子毎に分離された電極層を形成した構成も含むものである。
上述の各実施の形態のように、プラグ電極４，７，８上に抵抗変化層２，３を形成すると、抵抗変化層２，３に影響を与えないで、電極をメモリ素子毎にパターニングすることができるため、製造が容易であるという利点を有する。
本発明は、これらの各層の上下を逆にして、抵抗変化材料供給層上に、抵抗変化層を形成し、その上にメモリ素子毎に分離された電極層を形成した構成も含むものである。
上述の各実施の形態のように、プラグ電極４，７，８上に抵抗変化層２，３を形成すると、抵抗変化層２，３に影響を与えないで、電極をメモリ素子毎にパターニングすることができるため、製造が容易であるという利点を有する。
上述の各実施の形態では、抵抗変化層２，３の上に抵抗変化材料供給層１が形成され、これら２層によって抵抗の変化を生じる構成の抵抗変化型メモリ素子を使用していた。
本発明は、この構成の抵抗変化型メモリ素子に限らず、その他の構成の抵抗変化型メモリ素子にも適用することができる。１層の抵抗変化層のみで抵抗の変化を生じる構成の抵抗変化型メモリ素子（例えば、前述したＲｅＲＡＭ、ＰＣＲＡＭ等）にも本発明を適用することができる。
本発明は、この構成の抵抗変化型メモリ素子に限らず、その他の構成の抵抗変化型メモリ素子にも適用することができる。１層の抵抗変化層のみで抵抗の変化を生じる構成の抵抗変化型メモリ素子（例えば、前述したＲｅＲＡＭ、ＰＣＲＡＭ等）にも本発明を適用することができる。
＜８．応用例＞
本発明の記憶装置を応用した記憶装置のブロック図を、図１１に示す。
図１１の記憶装置１００は、高速ＲＡＭ用の不揮発性メモリアレイ１１１と、長期保存用の不揮発性メモリアレイ１１２とを備えている。それぞれの不揮発性メモリアレイ１１１，１１２には、Ｘデコーダ１０３とＹカラムデコーダ１０４とが設けられている。さらに、入力部１０１、制御ユニット回路及び電源供給回路１０２、リファレンス回路及びタイマー１０７、センスアンプ及びラッチ回路１０５、出力部１０６を備えている。
入力部１０１には、データ信号ＤＡＴＡの他、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥが入力される。
本発明の記憶装置を応用した記憶装置のブロック図を、図１１に示す。
図１１の記憶装置１００は、高速ＲＡＭ用の不揮発性メモリアレイ１１１と、長期保存用の不揮発性メモリアレイ１１２とを備えている。それぞれの不揮発性メモリアレイ１１１，１１２には、Ｘデコーダ１０３とＹカラムデコーダ１０４とが設けられている。さらに、入力部１０１、制御ユニット回路及び電源供給回路１０２、リファレンス回路及びタイマー１０７、センスアンプ及びラッチ回路１０５、出力部１０６を備えている。
入力部１０１には、データ信号ＤＡＴＡの他、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥが入力される。
そして、上述した各実施の形態で示したように、一部の構成が異なる２種類のメモリ素子を形成して、それぞれのメモリ素子により、高速ＲＡＭ用の不揮発性メモリアレイ１１１と、長期保存用の不揮発性メモリアレイ１１２とを構成する。
図１１では、回路のブロック図であるため、高速ＲＡＭ用の不揮発性メモリアレイ１１１と、長期保存用の不揮発性メモリアレイ１１２とが、離れて配置されている。
しかし、実際には、上述した各実施の形態で示したように、高速ＲＡＭ用の不揮発性メモリアレイ１１１と、長期保存用の不揮発性メモリアレイ１１２とを隣接して形成する。例えば、チップを２つの領域に分ける等により、２つの不揮発性メモリアレイ１１１，１１２を形成し、それぞれの不揮発性メモリアレイに配線を接続する。
図１１では、回路のブロック図であるため、高速ＲＡＭ用の不揮発性メモリアレイ１１１と、長期保存用の不揮発性メモリアレイ１１２とが、離れて配置されている。
しかし、実際には、上述した各実施の形態で示したように、高速ＲＡＭ用の不揮発性メモリアレイ１１１と、長期保存用の不揮発性メモリアレイ１１２とを隣接して形成する。例えば、チップを２つの領域に分ける等により、２つの不揮発性メモリアレイ１１１，１１２を形成し、それぞれの不揮発性メモリアレイに配線を接続する。
従来、このような記憶装置を構成するには、例えば、高速ＲＡＭ用のＤＲＡＭと、長期保存用のフラッシュメモリ等を用いるといったように、種類の異なる２つのメモリを用いる必要があった。
これに対して、本発明の記憶装置では、同じ抵抗変化型メモリ素子を使用して、２つの不揮発性メモリアレイ１１１，１１２を作り分けることができる。そのため、従来よりも低いコストで図１１に示す記憶装置を構成することができると共に、消費電力を低減することが可能になる。
また、本発明の記憶装置では、膜厚や材料の組み合わせを選定すれば、書き換え性能や長期保存性能に対するメモリ素子の設計の自由度が増すので、様々な構成に対応させることが可能である。
これに対して、本発明の記憶装置では、同じ抵抗変化型メモリ素子を使用して、２つの不揮発性メモリアレイ１１１，１１２を作り分けることができる。そのため、従来よりも低いコストで図１１に示す記憶装置を構成することができると共に、消費電力を低減することが可能になる。
また、本発明の記憶装置では、膜厚や材料の組み合わせを選定すれば、書き換え性能や長期保存性能に対するメモリ素子の設計の自由度が増すので、様々な構成に対応させることが可能である。
図１１に示す構成の記憶装置の用途としては、例えば、ＲＡＭ領域のデータを、長期保存用の不揮発性メモリアレイ１１２に退避させる用途が考えられる。
また、高速ＲＡＭ用の不揮発性メモリアレイ１１１を演算用の領域として、長期保存用の不揮発性メモリアレイ１１２をセキュリティやコード保存のための領域として、これらを使い分ける用途が考えられる。
また、高速ＲＡＭ用の不揮発性メモリアレイ１１１を演算用の領域として、長期保存用の不揮発性メモリアレイ１１２をセキュリティやコード保存のための領域として、これらを使い分ける用途が考えられる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 抵抗変化材料供給層、２ 第１の抵抗変化層、３ 第２の抵抗変化層（抵抗変化層）、４，７，８ プラグ電極、５ 下部電極、６ 絶縁層、１１ 第１の抵抗変化材料層、１３ 第２の抵抗変化材料層、１４ 第３の抵抗変化材料層、１５，１６ 電極材料層、１００ 記憶装置、１１１ 高速ＲＡＭ用の不揮発性メモリアレイ、１１２ 長期保存用の不揮発性メモリアレイ
Claims (2)
- 抵抗が変化する抵抗変化層と、前記抵抗変化層に接続された電極とを含む、抵抗変化型のメモリ素子を有して構成された記憶装置を製造する方法であって、
メモリ領域全体に、前記抵抗変化層となる第２の抵抗変化材料層を形成する工程と、
前記メモリ領域の一部分を覆ってマスクを形成する工程と、
前記マスクが形成されていない前記メモリ領域の部分の第２の抵抗変化材料層を除去する工程と、
前記メモリ領域全体に、前記第２の抵抗変化材料層とは材料が異なる、前記抵抗変化層となる第１の抵抗変化材料層を形成して、前記第１の抵抗変化材料層のみによる抵抗変化層を含む第１のメモリ素子と、前記第２の抵抗変化材料層と前記第１の抵抗変化材料層との積層による抵抗変化層を含む第２のメモリ素子とを、それぞれ形成する工程とを含む
記憶装置の製造方法。 - 抵抗が変化する抵抗変化層と、前記抵抗変化層に接続された電極とを含む、抵抗変化型のメモリ素子を有して構成された記憶装置を製造する方法であって、
メモリ領域のうち、第１のメモリ素子を形成する領域において、絶縁層に第１の電極を形成するための第１の開口を形成する工程と、
前記第１の開口を埋めるように、前記第１の電極の材料を形成する工程と、
メモリ領域のうち、第２のメモリ素子を形成する領域において、前記絶縁層に第２の電極を形成するための第２の開口を形成する工程と、
前記第２の開口を埋めるように、前記第１の電極とは材料が異なる、前記第２の電極の材料を形成する工程と、
前記絶縁層上の前記第１の電極の材料及び前記第２の電極の材料を除去して、前記第１の電極と前記第２の電極とをそれぞれ形成する工程と、
前記第１の電極と、前記第２の電極とにそれぞれ接続して、前記抵抗変化層を形成して、前記第１の電極を含む前記第１のメモリ素子と、前記第２の電極を含む前記第２のメモリ素子とを、それぞれ形成する工程とを含む
記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009245597A JP5659480B2 (ja) | 2009-10-26 | 2009-10-26 | 記憶装置の製造方法 |
| US12/906,214 US8476614B2 (en) | 2009-10-26 | 2010-10-18 | Memory device and fabrication process thereof |
| CN2010105114782A CN102054529A (zh) | 2009-10-26 | 2010-10-19 | 存储装置和用于制造存储装置的方法 |
| US13/908,680 US8835895B2 (en) | 2009-10-26 | 2013-06-03 | Memory device and fabrication process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009245597A JP5659480B2 (ja) | 2009-10-26 | 2009-10-26 | 記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011091325A JP2011091325A (ja) | 2011-05-06 |
| JP5659480B2 true JP5659480B2 (ja) | 2015-01-28 |
Family
ID=43897614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009245597A Expired - Fee Related JP5659480B2 (ja) | 2009-10-26 | 2009-10-26 | 記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8476614B2 (ja) |
| JP (1) | JP5659480B2 (ja) |
| CN (1) | CN102054529A (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI431762B (zh) | 2010-09-16 | 2014-03-21 | Univ Nat Sun Yat Sen | 電阻式記憶體元件及其製作方法 |
| FR2970589B1 (fr) | 2011-01-19 | 2013-02-15 | Centre Nat Rech Scient | Cellule mémoire volatile/non volatile |
| CN102306706A (zh) * | 2011-09-20 | 2012-01-04 | 北京大学 | 多阻态阻变存储器及利用其实现多阻态的方法 |
| WO2013054506A1 (ja) * | 2011-10-11 | 2013-04-18 | パナソニック株式会社 | 半導体記憶素子の製造方法 |
| US9318699B2 (en) | 2012-01-18 | 2016-04-19 | Micron Technology, Inc. | Resistive memory cell structures and methods |
| SG11201405685RA (en) * | 2012-03-14 | 2014-11-27 | Tokyo Inst Tech | Resistance change memory device |
| US9130167B2 (en) | 2012-03-29 | 2015-09-08 | Panasonic Intellectual Property Management Co., Ltd. | Method of manufacturing a nonvolatile memory device having a variable resistance element whose resistance value changes reversibly upon application of an electric pulse |
| US9496491B2 (en) * | 2012-05-21 | 2016-11-15 | Micron Technology, Inc. | Methods of forming a metal chalcogenide material and related methods of forming a memory cell |
| KR101911361B1 (ko) * | 2012-06-18 | 2019-01-04 | 삼성전자주식회사 | 멀티 레벨 셀을 갖는 비-휘발성 메모리소자 및 그 형성 방법 |
| JP5957375B2 (ja) * | 2012-11-30 | 2016-07-27 | 株式会社日立製作所 | 相変化メモリ |
| FR3004576B1 (fr) | 2013-04-15 | 2019-11-29 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Cellule memoire avec memorisation de donnees non volatile |
| FR3004577A1 (ja) | 2013-04-15 | 2014-10-17 | Commissariat Energie Atomique | |
| US9184377B2 (en) * | 2013-06-11 | 2015-11-10 | Micron Technology, Inc. | Resistance variable memory cell structures and methods |
| FR3008219B1 (fr) * | 2013-07-05 | 2016-12-09 | Commissariat Energie Atomique | Dispositif a memoire non volatile |
| CN103682096B (zh) * | 2013-12-31 | 2018-11-09 | 上海集成电路研发中心有限公司 | 一种可实现多值存储的阻变存储器 |
| US9691475B2 (en) * | 2015-03-19 | 2017-06-27 | Micron Technology, Inc. | Constructions comprising stacked memory arrays |
| TWI559305B (zh) * | 2015-08-07 | 2016-11-21 | Univ Chang Gung | Resistive memory with multiple resistive states |
| JP2018045742A (ja) * | 2016-09-13 | 2018-03-22 | ルネサスエレクトロニクス株式会社 | 記憶装置及び記憶装置の管理方法 |
| US10103325B2 (en) * | 2016-12-15 | 2018-10-16 | Winbond Electronics Corp. | Resistance change memory device and fabrication method thereof |
| US10839195B2 (en) * | 2017-08-08 | 2020-11-17 | Uchicago Argonne, Llc | Machine learning technique to identify grains in polycrystalline materials samples |
| KR102630031B1 (ko) * | 2018-10-05 | 2024-01-30 | 삼성전자주식회사 | 가변 저항 메모리 장치 |
| KR20200115949A (ko) | 2019-03-29 | 2020-10-08 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| FR3097369B1 (fr) * | 2019-06-12 | 2021-06-25 | Commissariat Energie Atomique | Procédé de fabrication d’une cellule mémoire résistive de type oxram |
| TWI709166B (zh) | 2019-10-05 | 2020-11-01 | 華邦電子股份有限公司 | 電阻式隨機存取記憶體陣列及其製造方法 |
| US11663494B2 (en) | 2019-12-05 | 2023-05-30 | Uchicago Argonne, Llc | Systems and methods for hierarchical multi-objective optimization |
| US11651839B2 (en) | 2020-03-02 | 2023-05-16 | Uchicago Argonne, Llc | Systems and methods for generating phase diagrams for metastable material states |
| US11710038B2 (en) | 2020-04-13 | 2023-07-25 | Uchicago Argonne, Llc | Systems and methods for active learning from sparse training data |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270555A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| CN1191635C (zh) * | 1999-02-17 | 2005-03-02 | 国际商业机器公司 | 用于存储信息的微电子器件及其方法 |
| JP2001015613A (ja) * | 1999-06-29 | 2001-01-19 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6339544B1 (en) * | 2000-09-29 | 2002-01-15 | Intel Corporation | Method to enhance performance of thermal resistor device |
| JP4830275B2 (ja) * | 2004-07-22 | 2011-12-07 | ソニー株式会社 | 記憶素子 |
| KR100655796B1 (ko) * | 2004-08-17 | 2006-12-11 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
| JP2006108645A (ja) * | 2004-10-08 | 2006-04-20 | Ind Technol Res Inst | マルチレベル相変化メモリ、及びその動作方法並びに製造方法 |
| TWI277207B (en) * | 2004-10-08 | 2007-03-21 | Ind Tech Res Inst | Multilevel phase-change memory, operating method and manufacture method thereof |
| JP2006120706A (ja) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 半導体装置およびその駆動方法 |
| JP4427431B2 (ja) * | 2004-11-05 | 2010-03-10 | シャープ株式会社 | 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法 |
| JP2007157941A (ja) * | 2005-12-02 | 2007-06-21 | Sony Corp | 記憶素子及び記憶装置 |
| KR100810615B1 (ko) * | 2006-09-20 | 2008-03-06 | 삼성전자주식회사 | 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법 |
| US8008643B2 (en) * | 2007-02-21 | 2011-08-30 | Macronix International Co., Ltd. | Phase change memory cell with heater and method for fabricating the same |
| US7569844B2 (en) * | 2007-04-17 | 2009-08-04 | Macronix International Co., Ltd. | Memory cell sidewall contacting side electrode |
| JP5050813B2 (ja) * | 2007-11-29 | 2012-10-17 | ソニー株式会社 | メモリセル |
| JP2011044443A (ja) * | 2007-12-17 | 2011-03-03 | Panasonic Corp | 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 |
| JP2009260052A (ja) * | 2008-04-17 | 2009-11-05 | Panasonic Corp | 不揮発性半導体記憶装置とその製造方法および半導体装置 |
| JP5419983B2 (ja) * | 2009-07-31 | 2014-02-19 | 株式会社東芝 | 不揮発性記憶装置 |
| WO2011030559A1 (ja) * | 2009-09-14 | 2011-03-17 | パナソニック株式会社 | 不揮発性記憶装置及びその製造方法 |
| JP2011066285A (ja) * | 2009-09-18 | 2011-03-31 | Toshiba Corp | 不揮発性記憶素子および不揮発性記憶装置 |
-
2009
- 2009-10-26 JP JP2009245597A patent/JP5659480B2/ja not_active Expired - Fee Related
-
2010
- 2010-10-18 US US12/906,214 patent/US8476614B2/en active Active
- 2010-10-19 CN CN2010105114782A patent/CN102054529A/zh active Pending
-
2013
- 2013-06-03 US US13/908,680 patent/US8835895B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20130299765A1 (en) | 2013-11-14 |
| JP2011091325A (ja) | 2011-05-06 |
| US20110095255A1 (en) | 2011-04-28 |
| US8835895B2 (en) | 2014-09-16 |
| CN102054529A (zh) | 2011-05-11 |
| US8476614B2 (en) | 2013-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5659480B2 (ja) | 記憶装置の製造方法 | |
| US9812505B2 (en) | Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof | |
| EP3178113B1 (en) | Fully isolated selector for memory device | |
| JP5079927B2 (ja) | 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置 | |
| JP5047518B2 (ja) | 抵抗メモリセル、及びこれを利用した抵抗メモリ配列 | |
| US8115586B2 (en) | Variable resistance element, and its manufacturing method | |
| JP6180700B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| TWI595484B (zh) | 非揮發性記憶體裝置 | |
| CN108155202B (zh) | 半导体结构及其制造方法 | |
| US10236061B2 (en) | Resistive random access memory having charge trapping layer, manufacturing method thereof, and operation thereof | |
| JP2007294925A (ja) | 不揮発性メモリ素子、その動作方法、及びその製造方法 | |
| JP5960347B2 (ja) | フィラメント形成が限局された抵抗型メモリ | |
| KR20150097546A (ko) | Mcom 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처 | |
| CN111584711B (zh) | 一种rram器件及形成rram器件的方法 | |
| US9595564B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US11005041B2 (en) | Method for manufacturing a resistive memory | |
| CN111584495B (zh) | 电阻式随机存取存储器及其制造方法 | |
| US9735201B2 (en) | Memory device | |
| CN113782669A (zh) | 存储器件及其制造方法 | |
| KR20100116826A (ko) | 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법 | |
| US20120261637A1 (en) | Oxide based memory with a controlled oxygen vacancy conduction path | |
| JP5840505B2 (ja) | 半導体装置の製造方法 | |
| US8890105B2 (en) | Nonvolatile memory | |
| TW201013919A (en) | High density resistance based semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121016 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140326 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140513 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140613 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141104 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141117 |
|
| LAPS | Cancellation because of no payment of annual fees |