JP2011044443A - 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 - Google Patents

不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 Download PDF

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Abstract

【課題】高速動作が可能で、しかも可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供する。
【解決手段】第1電極１０３と、第２電極１０５と、第1電極１０３と第２電極１０４との間に介在させ、両電極１０３，１０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０４とを備え、この抵抗変化層１０４は少なくともタンタルと異なる遷移金属酸化物を含むタンタル酸化物を含み、当該タンタルと異なる遷移金属酸化物を含むタンタル酸化物をＴａｘＭｙＯｚと表した場合に、０＜ｙ／ｘ＜１，かつ０＜ｚ／（ｘ＋ｙ）＜２．２を満足するように抵抗変化層１０４が構成されている。
【選択図】図１

Description

本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、可変抵抗層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、可変抵抗素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
可変抵抗層を記憶部の材料として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の２値を明確に区別し、且つ低抵抗と高抵抗との間を高速に安定して変化させ、これら２値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
そのような提案の一つとして、２つの電極と、それらの電極に挟まれた記録層とを備え、その記録層の抵抗値を可逆的に変化するように構成された抵抗変化素子によりメモリセルが構成された記憶素子が、特許文献１に開示されている。図２６は、そのような従来の記憶素子の構成を示す断面図である。
図２１に示すように、この記憶素子は、メモリセルを構成する複数の抵抗変化素子１０がアレイ状に配置されて構成されている。抵抗変化素子１０は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３とが挟まれて構成されている。これら高抵抗膜２およびイオン源層３により記憶層が構成され、この記憶層によって、各メモリセルの抵抗変化素子１０に情報を記録することができる。
なお、それぞれの抵抗変化素子１０は、半導体基板１１上に形成されたＭＯＳトランジスタ１８の上方に配設されている。このＭＯＳトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
ＭＯＳトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５、金属配線層１６、およびプラグ層１７を介して電気的に接続されている。また、ＭＯＳトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。
上記のように構成された抵抗変化素子１０の下部電極１と上部電極４との間に極性の異なる電位を印加することにより、記録層を構成するイオン源層３のイオン源を高抵抗層２へ移動させる。または、そのイオン源を、高抵抗層２から上部電極４へ移動させる。これにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
また、上部電極と下部電極とで挟まれた可変抵抗材料が、多結晶構造を有する第１の電気パルス変動抵抗層と、ナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子（相変化型メモリ）も知られている。この可変抵抗材料を構成する抵抗層は、印加する電気パルスの電圧およびパルス幅に対応して抵抗値を変化させることによって調整された上で抵抗変化素子として動作することになる（例えば、特許文献２を参照。）。
ところで、特許文献１および特許文献２において示された可変抵抗材料とは異なるものとして、２元系の遷移金属酸化物を用いた例が報告されている。例えば、特許文献３では、可変抵抗材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。これらの材料は、２元系であるため、組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。
また、特許文献４においては、各種金属元素により構成されたｐ型酸化物半導体材料が急激な金属−絶縁体転移を伴うことによって得られる様々な可変抵抗材料が記載され、特にＧａ、Ａｓ、ＶＯ２などが具体的な実施例として開示されている。さらに、特許文献５においては、抵抗状態が異なる絶縁体として酸化チタンおよび酸化タンタルとしてＴａ２Ｏ５を実施例とした可変抵抗材料が記載されている。
さらに、特許文献６においては、可変抵抗材料としてＺｎＳｅ−Ｇｅヘテロ構造、もしくはＴｉ、Ｎｂ、ｈｆ、Ｚｒ，Ｔａ、Ｎｉ、Ｖ，Ｚｎ，Ｓｎ，Ｉｎ，Ｔｈ，Ａｌの内から選択された少なくとも１種の元素を含んで構成される金属酸化物が記載されている。
特開２００６−４０９４６号公報 特開２００４−３４９６８９号公報 特開２００４−３６３６０４号公報 特開２００６−３２８９８号公報 特開平７−２６３６４７号公報 特開２００７−２７５３７号公報 I.G.Beak Et Al., Tech. Digest IEDM 204,587頁
しかしながら、上述したような従来の可変抵抗材料に用いられる遷移金属酸化物は、以下のような問題がある。
まず、ＮｉＯなどの遷移金属酸化物を用いた場合、可変抵抗材料を低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
また、ＴｉＯ２を遷移金属酸化物として用いた場合、ＴｉＮを４００℃酸素雰囲気で酸化処理して、ＴｉＯ２／ＴｉＮ膜構造にする必要があり、比較的高いプロセス温度を要するという問題がある。
Ｔａ２Ｏ５を遷移金属酸化物として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。さらに、酸素欠損によりリーク電流が増加する問題がある。
一方、Ｔａ２Ｏ５薄膜の作製方法として、Ｔａ金属ターゲットを用いた反応性スパッタリング方法が知られている。しかし、金属酸化物薄膜を反応性スパッタリング法により作製する場合、反応ガス中の酸素分圧比が高いとターゲット表面が酸化されて成膜速度が大きく低下することが報告されている（非特許文献１参照）。ターゲットの経時変化を抑制するためには、反応ガス中の酸素濃度が可能な限り低いことが望ましい。
本発明は、このような事情に鑑みてなされたものであり、その目的は、動作の高速化を図ることができ、可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその再現性の良い製造方法、並びにその不揮発性記憶素子を用いた備える不揮発性半導体装置を提供することにある。
上記課題を解決するために、本発明の不揮発性記憶素子は、
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む。
前記少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物層が、非化学量論組成よりも酸素が少ない組成であり、かつ絶縁体でないことが好ましい。
タンタルとは異なる遷移金属元素であるＭが、Ｎｂ，Ｚｒ，Ｈｆ，Ｔｉの少なくとも１種以上で構成されていることが好ましい。
また、本発明の不揮発性記憶素子の製造方法は、
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含み、
前記タンタルと異なる遷移金属元素を含有するタンタル酸化物をスパッタ法により形成する。
また、本発明の不揮発性半導体装置は、
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在させ、前記第１電極配線および前記第２電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む。
また、本発明の不揮発性半導体装置は、
半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む。
前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されていることが好ましい。
上述した不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備えるように構成することも可能である。
また、本発明の不揮発性半導体装置は、
半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む。
また、本発明の不揮発性半導体装置は、
半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む。なお、この不揮発性半導体装置と、上述した本発明の不揮発性半導体装置とを備えるように、不揮発性半導体装置を構成することも可能である。
本発明によれば、高速動作が可能で、しかも可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその再現性の良い製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
（第１の実施の形態）
図１は、本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。
図１に示すように、不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２に形成された第１電極層１０３と、第２電極層１０５と、第１電極層１０３および第２電極層１０５に挟まれた可変抵抗層１０４とを備えており、抵抗変化層１０４は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含んで構成されている。
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電圧を第１電極層１０３と第２電極層１０５との間に印加する。電圧印加の方向に従い、不揮発性記憶素子１００の可変抵抗層１０４の抵抗値が、増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、可変抵抗層１０４の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、可変抵抗層１０４の抵抗値は変化しない。
第１電極層１０３および第２電極層１０５の材料としては、例えば、Ｐｔ（白金）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。
可変抵抗層１０４は、少なくとも、タンタルと異なる遷移金属元素を含有するタンタル酸化物で構成されている。
なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。可変抵抗層１０４は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に可変抵抗層１０４を形成することができる。
次に、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。
まず、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、ＲＦマグネトロンスパッタ法により酸化物層１０２上に形成する。ここで、成膜の際の真空度は１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍ、成膜時間は２０分である。
次に、第１電極層１０３上に、可変抵抗層１０４としての少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物膜を形成する。この成膜には、Ｔａターゲットとタンタルと異なる遷移金属元素のターゲットを備えた多元スパッタ装置による反応性スパッタリング法を用いる。このときの成膜条件を表１に示す。なお、タンタルとは異なる遷移金属元素の含有比率は、スパッタリング時のパワー強度により制御可能である。ここで、前記抵抗変化層を構成する少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物層が、非化学量論組成で酸素欠損を有しており絶縁体でない。
Figure 2011044443
最後に、可変抵抗層１０４上に、第２電極層１０５としての厚さ１５０ｎｍのＰｔ薄膜をＲＦスパッタ法により形成する。この場合の成膜条件は、第１電極層１０３を形成する場合と同様である。
なお、可変抵抗層１０４の形成において、タンタル酸化物や遷移金属酸化物をターゲットとすることによって、Ｏ２などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。さらに、タンタルとは異なる遷移金属元素を含むタンタルターゲットを用いることにより、単元スパッタ装置を用いることも可能である。
次に、本実施の形態の不揮発性記憶素子１００のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
図２は、情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。
第１電極層１０３と第２電極層１０５との間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、可変抵抗層１０４の抵抗値が図２に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、可変抵抗層１０４の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、可変抵抗層１０４の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。
この図２に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、可変抵抗層１０４の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図３は、情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。
情報の読み出しを行う場合、可変抵抗層１０４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、可変抵抗層１０４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
図３に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値ｌａが検出された場合は情報「１」が、出力電流値ｌｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
以上のように、第１電極層１０３と第２電極層１０５とに挟まれた領域において、可変抵抗層１０４が記憶部として機能することにより、不揮発性記憶素子１００がメモリとして動作することになる。
次に、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物：ＴａｘＭｙＯｚで構成される可変抵抗層１０４の組成について説明する。
図４（ａ）に酸素流量比２％の反応ガスでのＴｉ，Ｈｆ，Ｚｒの組成比と抵抗率の関係を、図４（ｂ）に酸素流量比３％の反応ガスでのＮｂの組成比と抵抗率の関係を示す。図４（ａ）（ｂ）の抵抗変化層、即ち全酸化物層の厚さは３０ｎｍである。なお、ここで示す抵抗率は、４端子法によるシート抵抗値に基づいて算出する。
図４に示すように、遷移金属元素の含有比率値（ｙ／ｘ）によって、可変抵抗層１０４の抵抗率は連続的に変化している。従って、抵抗層１０４の遷移金属元素含有率により、可変抵抗層１０４の抵抗率を連続的に制御することが可能と考えられる。このことから、可変抵抗層１０４において良好な抵抗変化現象を得るためには、可変抵抗層１０４の遷移金属元素含有率が適切な範囲にあることが必要と考えられる。また、図４の結果より、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物層が、Ｔａ２Ｏ５よりも酸素欠損（酸素不足）を有しており絶縁体でないと考えられる。なお、本発明における絶縁体の定義は、一般的な絶縁体の定義に従う。即ち、抵抗率が１０８Ωｃｍ以上の材料を絶縁体として定義する。（出展『集積回路のための半導体工学』工業調査会（１９９２年）宇佐見晶、兼房慎二、前川隆雄、友景肇、井上森雄）。
次に、本実施の形態の不揮発性記憶素子１００の可変抵抗層１０４の製造工程におけるＯ２流量比と抵抗率との関係について説明する。
図５に、異なるＯ２流量比の反応性ガスで作製したＨｆを含むタンタル酸化物の抵抗率のＨｆ含有率依存性を示す。同図では、酸素流量比が２％と３％の場合を示している。同じＨｆ組成比でも、反応ガス中の酸素流量比が高いほど抵抗率が高くなることがわかる。さらに、図６には、異なる組成比で作製したＨｆを含むタンタル酸化物の抵抗率とＯ２流量比の関係を示している。なお、図５，６の全酸化物層の厚みは３０ｎｍである。
同じＯ２流量比でもＨｆ含有量が多いほど、抵抗率が高くなることがわかる。従って、遷移金属酸化物を添加することにより、所望の抵抗率を持つ可変抵抗層をより低いＯ２流量比の条件で作製することが可能となる。この結果、金属ターゲットの表面酸化の進行を遅らせることが可能となり、可変抵抗層の抵抗値のバラツキを低減できる点で本発明は有効である。
また、図６に示すように、Ｏ２流量比の値によって、可変抵抗層１０４の抵抗率は連続的に変化している。したがって、可変抵抗層１０４の酸素含有率により、可変抵抗層１０４の抵抗率を連続的に制御することができると考えられる。このことから、可変抵抗層１０４において良好な抵抗変化現象を得るためには、可変抵抗層１０４の酸素含有率が適切な範囲にあることが必要と考えられる。タンタル酸化物の場合、パルス印加による抵抗変化現象は、可変抵抗層の抵抗率が１〜６００mΩcm程度の範囲で確認されている。図６より、Ｈｆを含むタンタル酸化物の場合には、酸素流量比が２．８％以下で抵抗率が１〜９００mΩcmの範囲の値となる。この範囲では、タンタル酸化物が絶縁体ではなく、かつＴａ２Ｏ５よりも酸素が少ない組成である。
タンタル酸化物（ＴａＯw）においては、抵抗変化する酸素含有率は実験結果から０＜ｗ≦１．９、より好ましいのは０．５≦ｗ≦１．９の範囲であることを確認している。このタンタル酸化物にタンタル以外の遷移金属を更に添加した場合も、酸素含有量は同様の範囲にあると推定されるので、タンタルと異なる遷移金属元素を含有するタンタル酸化物をＴａｘＭｙＯｚと表した場合、０＜Ｚ／（Ｘ＋Ｙ）≦１．９、より好ましくは０．５≦Ｚ／（Ｘ＋Ｙ）≦１．９の範囲にあると考えられる。
図７（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図７（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。
図７（ａ）に示す変形例では、第１電極層１０３Ａ、可変抵抗層１０４Ａ、および第２電極層１０５Ａがこの順に積層されて構成されており、これらの第１電極層１０３Ａ、可変抵抗層１０４Ａ、および第２電極層１０５Ａの両端部は断面視で揃っていない。これに対し、図７（ｂ）に示す変形例では、同じく第１電極層１０３Ｂ、可変抵抗層１０４Ｂ、および第２電極層１０５Ｂが積層されて構成されているものの、これらの第１電極層１０３Ｂ、可変抵抗層１０４Ｂ、および第２電極層１０５Ｂの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
また、本実施の形態に係る不揮発性記憶素子１００、および上記の２つの変形例においては、いずれも可変抵抗層が上下に配された電極で挟まれるように構成されているが、可変抵抗層の両端面に電極を形成することによって、可変抵抗層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図７（ｃ）に示すように、可変抵抗層１０４Ｃの一方の端面に第１電極１０３Ｃを、他方の端面に第２電極１０５Ｃをそれぞれ形成し、その可変抵抗層１０４Ｃの主面に平行な方向に電流を流すように構成されていてもよい。
なお、本実施形態にかかる不揮発性記憶素子は、可変抵抗層１０４の側面には層間絶縁膜が形成されている。この層間絶縁膜の形成においては、ＣＶＤ法などによって弗素ドープの酸化膜を形成し、これを絶縁膜として用いてもよい。なお、本発明を実現する上では層間絶縁膜はを必須の構成ではなく、備えない構成であってもよい。
また、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ａｌ、Ｗ、Ｃｕなどを用いることができるが、この配線層を備えない構成であってもよい。
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
図８は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図９は、図８におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
図８に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
メモリアレイ２０２は、図８および図９に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１および第２の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸化物を含む可変抵抗層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、整流素子を備えている。
なお、図８におけるメモリセルＭ１１１，Ｍ１１２，…は、図９において符号２１０で示されている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
図１０は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図１０では、図９のＢ部における構成が示されている。
図１０に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図９におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図９におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、整流素子２１６と、内部電極２１５と、可変抵抗層２１４と、上部電極２１３とがこの順に積層されて構成されている。
ここで、内部電極２１５、可変抵抗層２１４、および上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、可変抵抗層１０４、および第２電極層１０５にそれぞれ相当する。したがって、可変抵抗層２１４は、第１および第２の実施の形態と同様にして形成される。
整流素子２１６は、ＴａＮである内部電極２１５を介して、可変抵抗層２１４と直列接続されている。この整流素子２１６は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図１０に示したものに限られるわけではなく、以下に示すような構成であってもよい。
図１１（ａ）から（ｇ）は、本発明の第３の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
図１１（ａ）には、図１０に示す構成と異なり、内部電極を備えず、可変抵抗層２１４が整流素子２１６の上に形成されている構成が示されている。
図１１（ｂ）は、図１０に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、可変抵抗層２１４が整流素子２１６の上に形成されている構成が示されている。また、図１１（ｃ）には、図１０に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
図１１（ｄ）には、図１０に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図１１（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。
また、図１１（ｆ）には、図１０に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図１１（ｇ）には、内部電極の代わりに第２の可変抵抗層２１９を備える構成が示されている。
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
図８および図９に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
図１２は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図１２に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
なお、図１２に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
なお、第１の実施の形態において説明したように、本発明における可変抵抗層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む可変抵抗層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図１３に示すタイミングチャートを参照しながら説明する。
図１３は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、可変抵抗層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図１３におけるＶＰは、可変抵抗素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
また、図１３において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の可変抵抗層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の可変抵抗層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の可変抵抗層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の可変抵抗層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
なお、本発明における少なくともタンタルと異なる遷移金属酸化物を含むタンタル酸化物からなる可変抵抗層を用いた場合、電極間に印加する電気的パルスの幅が２０ｎｓｅｃ程度の高速パルスであっても、抵抗変化現象を確認することができる。したがって、パルス幅ｔＰは５０ｎｓｅｃ程度に設定することができる。
このようにパルス幅が５０ｎｓｅｃ程度の高速パルスを用いることができるため、不揮発性半導体装置２００の制御回路などの周辺回路の動作時間などを考慮したとしても、１回の書き込みサイクル時間ｔＷは８０ｎｓｅｃ程度に設定することができる。その場合、例えばデータ入出力回路２０７の端子ＤＱを介して、不揮発性半導体装置２００の外部とのデータの入出力を１６ビットで行う場合、情報の書き込みに要するデータ転送速度は、１秒間当たり２５Ｍバイトとなり、非常に高速な書き込み動作を実現することができる。さらに、公知のページモードまたはバーストモードなどの手法を用い、不揮発性半導体装置内部での並列の書き込みビット数を増やすことによって、より一層高速な書き込み動作を実現することも可能である。
従来の不揮発性メモリにおいて、比較的高速なデータ転送が可能であるとして知られているNANDフラッシュメモリの場合、上記のページモードを用いたとしても、書き込みに要するデータ転送速度は１秒間当たり１０Ｍバイト程度である。このことからも、本実施の形態の不揮発性半導体装置の書き込み動作の高速性を確認することができる。
また、第１および第２の実施の形態において説明したように、本発明におけるタンタル酸化物を含む可変抵抗層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができる。すなわち、同一のデータを繰り返し書き込んだ後に、それと逆のデータを書き込む場合であっても、１回の高速パルスで書き換えを行うことができる。そのため、一般的に不揮発性記憶素子で必要とされる消去サイクルまたはリセットサイクルに代表されるような、書き込み前に一方のデータに揃えるステップが不要となる。この点も、本実施の形態における不揮発性半導体装置における書き込みの高速化に寄与する。また、そのようなステップが不要であるため、書き込み動作を単純なステップで行うことが可能となる。
さらに、書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。
図１４は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１５は、図１４におけるＣ部の構成（２ビット分の構成）を示す断面図である。
図１４に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
図１５に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１および第２の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸化物を含む可変抵抗層を有している。より具体的には、図１５における不揮発性記憶素子３１３が、図１４におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、タンタル酸化物を含む可変抵抗層３１５、および下部電極３１６から構成されている。
なお、図１５における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
図１４に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
なお、１トランジスタ／１不揮発性記憶部の構成である第４の実施の形態の場合、第３の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
また、第２の実施の形態の場合と同様に、本発明における可変抵抗層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
さらに、第２の実施の形態の場合と同様に、タンタルおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図１６に示すタイミングチャートを参照しながら説明する。
図１６は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、可変抵抗層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図１６において、ＶＰは、可変抵抗素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の可変抵抗層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の可変抵抗層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の可変抵抗層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の可変抵抗層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
第２の実施の形態の場合と同様、本実施の形態においても、高速パルスを用いて書き込み動作を行うことができる。
また、第２の実施の形態において説明したように、本発明におけるタンタル酸化物を含む可変抵抗層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができ、その結果、第３の実施の形態に係る不揮発性半導体装置においても、消去サイクルまたはリセットサイクルなどのステップが不要となる。したがって、書き込みの高速化を図ることができるとともに、書き込み動作を単純なステップで行うことが可能となる。
さらに、書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。
なお、第２の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１および第２の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
図１７は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
図１７に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
図１８は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図１９は、同じく救済アドレス格納レジスタの構成を示す断面図である。
図１８および図１９に示すように、救済アドレス格納レジスタ４０８は、第１および第２の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、可変抵抗層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１および第２の実施の形態に係る不揮発性記憶素子に相当する。
なお、図１９において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える可変抵抗層の抵抗状態を高抵抗化または低抵抗化することによって行われる。可変抵抗層の高抵抗化または低抵抗化は、第１および第２の実施の形態の場合と同様にして実現される。
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１および第２の実施の形態の場合と同様、可変抵抗層の抵抗状態に応じた出力電流値を検出することにより行われる。
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
図２０は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
そして、Ｓ１０３で形成された第１配線の上に、可変抵抗層を形成する（Ｓ１０４）。この可変抵抗層の形成は、第１の実施の形態において説明したとおりに行われる。
次に、可変抵抗層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および可変抵抗層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも可変抵抗層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
また、第２の実施の形態の場合と同様に、本発明における可変抵抗層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
本実施の形態のように、第１の実施の形態におけるタンタル酸化物を含む可変抵抗層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＭＯＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
なお、本実施の形態では、第１の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
この場合も、第４の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第５の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図 情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図 情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図 （ａ）および（ｂ）は、本発明の第１の実施の形態に係る不揮発性記憶素子が備える可変抵抗層の抵抗率とタンタルとは異なる遷移金属元素の組成比との関係を示す図 本発明の第１の実施の形態に係る不揮発性記憶素子が備える可変抵抗層の抵抗率とタンタルとは異なる遷移金属元素の組成比との関係を示す図 本発明の第１の実施の形態に係る不揮発性記憶素子が備える可変抵抗層の抵抗率とスパッタリング時における反応ガス中の酸素流量比との関係を示す図 （ａ）、（ｂ）、および（ｃ）は本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図 本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図 図８におけるＡ部の構成（４ビット分の構成）を示す斜視図 本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図 本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図 本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図 本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート 本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図 図１４におけるＣ部の構成（２ビット分の構成）を示す断面図 本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート 本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図 本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図 本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図 本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャート 従来の記憶素子の構成を示す断面図
符号の説明
１００ 不揮発性記憶素子
１０１ 基板
１０２ 酸化物層
１０３ 第１電極層
１０４ 可変抵抗層
１０５ 第２電極層
２００ 不揮発性半導体装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 不揮発性記憶素子
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 可変抵抗層
２１５ 内部電極
２１６ 整流素子
２１７ 下部電極
２１８ オーミック抵抗層
２１９ 第２の可変抵抗層
３００ 不揮発性半導体装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 不揮発性記憶素子
３１４ 上部電極
３１５ 可変抵抗層
３１６ 下部電極
４００ 不揮発性半導体装置
４０１ 半導体基板
４０２ ＣＰＵ
４０３ 入出力回路
４０４ 論理回路
４０５ アナログ回路
４０６ ＢＩＳＴ回路
４０７ ＳＲＡＭ
４０８ 救済アドレス格納レジスタ
４０９ 不揮発性記憶素子
４１０ 書き込み回路
４１１ 読み出し回路
４１２ ラッチ回路
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１，Ｍ１２，… メモリセル
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線

Claims (11)

  1. 第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む、不揮発性記憶素子。
  2. 前記少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物層が非化学量論組成Ｔａ２Ｏ５よりも酸素が少ない組成であり、かつ絶縁体でないことを特徴とする請求項１に記載の不揮発性記憶素子。
  3. タンタルとは異なる遷移金属元素であるＭが、Ｎｂ，Ｚｒ，Ｈｆ，Ｔｉの少なくとも１種以上で構成されている請求項１に記載の不揮発性記憶素子。
  4. 第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
    前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含み、
    前記タンタルと異なる遷移金属元素を含有するタンタル酸化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
  5. 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在させ、前記第１電極配線および前記第２電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む、不揮発性半導体装置。
  6. 半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む、不揮発性半導体装置。
  7. 前記不揮発性記憶素子のそれぞれは、
    前記第１電極と前記第２電極との間に整流素子を具備しており、
    当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項５または請求項６に記載の不揮発性半導体装置。
  8. 請求項４乃至請求項７の何れかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
  9. 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
    前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む、不揮発性半導体装置。
  10. 半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
    前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、少なくともタンタルと異なる遷移金属元素を含有するタンタル酸化物を含む、不揮発性半導体装置。
  11. 請求項１０に記載の不揮発性半導体装置と、
    請求項５、請求項６、および請求項７のいずれかに記載の不揮発性半導体装置とを備える、不揮発性半導体装置。
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