JP4253038B2 - 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 - Google Patents

Description

本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。

近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。

こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。そこで、最近、抵抗変化層を記憶部の材料として用いる新たな抵抗変化型の不揮発性記憶素子に注目が集まっている。

この抵抗変化型の不揮発性記憶素子は、基本的には図３２に示したように、抵抗変化層５０４を下部電極５０３と上部電極５０５でサンドイッチしたような非常に単純な構造で構成される。そして、この上下の電極間に所定の電気的パルスを与えるだけで、抵抗が高抵抗もしくは低抵抗状態に変化する。そして、これらの異なる抵抗状態と数値を対応させ情報の記録を行うのである。抵抗変化型の不揮発性記憶素子はこのような構造上及び動作上の単純さから、さらなる微細化や低コスト化が可能であると期待されている。さらに、高抵抗と低抵抗の状態変化が１００ｎｓ以下オーダーで起こる場合もある事から、高速動作という観点からも注目を集めており、種々の提案が成されている。

例えば、特許文献１に開示されているように、上部電極と下部電極に電圧を印加する事で抵抗変化層５０４内に金属イオンを出し入れして高抵抗と低抵抗状態を作り出し、情報を記録するタイプの抵抗変化型の不揮発性記憶素子がある。また、特許文献２に開示されているような、抵抗変化層の結晶状態を電気パルスで変化させて抵抗状態を変化させるようなタイプの抵抗変化型メモリも知られている（相変化型メモリ）。

さらに、上記に加えて、抵抗変化層５０４に金属酸化物を使った抵抗変化型の不揮発性記憶素子に関する提案も多くなされている。

このような金属酸化物を使った抵抗変化型の不揮発性記憶素子は、抵抗変化層に用いる材料で大きく２種類に分類される。一つは、特許文献３等に開示されているペロブスカイト材料（Ｐｒ_(1-x)ＣａＸＭｎＯ₃（ＰＣＭＯ）、ＬａＳｒＭｎＯ₃（ＬＳＭＯ）、ＧｄＢａＣｏ_xＯ_y（ＧＢＣＯ）を抵抗変化層として用いた抵抗変化型の不揮発性記憶素子である。

もう一つは、２元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても非常に組成及び構造が単純であるため、製造時の組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、最近、特に精力的に研究がなされている。例えば、特許文献４や非特許文献１では、可変抵抗材料としてＮｉＯ、Ｖ₂Ｏ₅、ＺｎＯ、Ｎｂ₂Ｏ₅、ＴｉＯ₂、ＷＯ₃、ＣｏＯが開示されている。また、特許文献５では、Ｎｉ、Ｔｉ、Ｈｆ、Ｎｂ、Ｚｎ、Ｗ、Ｃｏ等のサブオキサイド（化学量論的組成からずれた酸化物）を可変抵抗材料として使った抵抗変化型の不揮発性記憶素子が開示されている。さらに、特許文献６や非特許文献２には、ＴｉＮの表面を酸化してナノメートルオーダーのＴｉＯ₂結晶膜を形成したような構造を抵抗変化層に使う例も開示されている。

上記に加え、特許文献７では、酸化チタンおよび酸化タンタル（Ｔａ₂Ｏ₅）を可変抵抗材料に使った、一度だけの書き込みが可能な、いわゆるワンタイムプログラマブルメモリの提案もされている。
特開２００６−４０９４６号公報 特開２００４−３４９６８９号公報 米国特許第６４７３３３２号明細書 特開２００４−３６３６０４号公報 特開２００５−３１７９７６号公報 特開２００７−１８０２０２号公報 特開平７−２６３６４７号公報 I.G.Beak et al., Tech. Digest IEDM 2004,587頁 Japanese Journal of Applied Physics Vol45, NO11, 2006, pp.L3 10-L312

しかしながら、上述したような遷移金属酸化物を抵抗変化層に用いた不揮発性記憶素子には、以下のような問題がある。

まず、ＮｉＯなどの遷移金属酸化物を用いた従来の抵抗変化型の不揮発性記憶素子では、非特許文献１に開示されているように、可変抵抗材料を、高抵抗状態から低抵抗状態へ変化させるには１００ｎｓ程度の短い電気的パルスで実現できる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。さらに、可変抵抗材料を上下の電極で挟んだ構造を形成した直後は、抵抗状態の変化が起こらないという問題がある。すなわち、抵抗状態の変化を発現させるには、特殊な電気的刺激を上下電極間に加える、”慣らし”の工程（以下ではフォーミング工程と呼ぶ）が必要であるとされている。抵抗変化型メモリの量産時を考えると、このようなフォーミング工程の存在は決して望ましいとは言えない。なぜなら、フォーミング工程は、製造工程の１つととらえる事もでき、コストの増大や製造プロセスの複雑化につながるからである。

なお、本明細書では、定常的な抵抗状態の変化を得る事のできる電気的パルスの大きさ（電圧値）や幅（時間）とは異なる電気的パルスを加えて、製造直後の抵抗変化型の不揮発性記憶素子の状態を変化させる工程の事をフォーミング工程と定義する。例えば、２Ｖの大きさで１００ｎｓの幅を持つ電気的パルスで抵抗状態が変化する潜在的能力を有する不揮発性記憶素子を動作させるために、製造直後にこれとは異なる電気的パルス（例えば３Ｖで１μｓの電気的パルスを１０回加える等）を加える必要がある場合、フォーミング工程が必要であると表現する。

一方で、特許文献６や非特許文献２に開示されている、ＴｉＮの表面を酸化して微結晶性のＴｉＯ₂を形成したような構造（ＴｉＯ₂／ＴｉＮ構造）を有する抵抗変化型メモリでは、フォーミング工程が不要とされている。しかしながら、このメモリでは、ＴｉＯ₂がナノメートルオーダーの微小な結晶（以下、ナノ結晶）の集合体を成しており、この結晶のサイズによって抵抗変化の状態が変化するとされている。一般にナノ結晶のサイズや結晶構造は、製造方法（上記分では酸化によって形成）に非常に敏感で、製造時のばらつきが大きくなる可能性がある。すなわち、ナノ結晶を抵抗変化層に使うと、抵抗変化の状態にばらつきが生じやすく、望ましくない。

さらに、特許文献７に開示されているＴａ₂Ｏ₅からなる遷移金属酸化物を主成分として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。つまり、この場合では、遷移金属酸化物を絶縁破壊することによって抵抗の状態を変化させるため、一度低抵抗状態になると高抵抗状態に戻らないのである。

本発明は、このような事情に鑑みてなされたものであり、その目的は、フォーミング工程が不要で動作し、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性とを有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。

上記目的を達成するために、本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している。

前記抵抗変化層は、前記第１の領域としてのＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物層と、前記第２の領域としてのＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物層との少なくとも２層が積層された積層構造を有していてもよい。

前記第２の酸素不足型のタンタル酸化物層が前記第１電極もしくは前記第２電極に接していてもよい。

前記第２の酸素不足型のタンタル酸化物層が接している電極に前記第２の酸素不足型のタンタル酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲ_Hとし、前記第２の酸素不足型のタンタル酸化物層が接している電極に前記第２の酸素不足型のタンタル酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲ_Lとした時、Ｒ_H＞Ｒ_Lとなってもよい。

前記ＴａＯ_xは、０．８≦ｘ≦１．９を満足することが好ましい。

前記ＴａＯ_yは、２．１≦ｙ＜２．５を満足することが好ましい。

前記第２の酸素不足型のタンタル酸化物層の厚みは、前記第１の酸素不足型のタンタル酸化物層の厚みよりも小さいことが好ましい。

前記第２の酸素不足型のタンタル酸化物層の厚みが１ｎｍ以上８ｎｍ以下であることが好ましい。

また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している。

また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している。

前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に電流抑制素子を具備しており、当該電流抑制素子は、前記抵抗変化層と電気的に接続されていてもよい。

前記メモリアレイが複数積層されてなる多層化メモリアレイを備えてもよい。

また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している。

また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、 前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、 前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している。

また、上記不揮発性半導体装置が、他の特定の上記不揮発性半導体装置を更に備えてもよい。

また、本発明の不揮発性記憶素子の製造方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備える不揮発性記憶素子の製造方法であって、前記抵抗変化層を製造する工程は、（Ａ）前記抵抗変化層の厚み方向における一部を構成し、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域を形成する工程と、（Ｂ）前記抵抗変化層の厚み方向において前記第１の領域に隣り合い、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域を形成する工程と、を含む。

前記工程Ａは前記第１の酸素不足型のタンタル酸化物を含む第１層を形成する工程であり、前記工程Ｂは前記第１層の表面を酸化することによって前記第１の領域及び前記第２の領域を形成する工程であってもよい。ここで、本発明において「第１の領域に第２の領域が隣り合う」という態様には、第１の領域と第２の領域とが接触している態様と、第１の領域と第２の領域との間に他の領域が介在している態様との双方が含まれる。

前記工程Ａは前記第１の酸素不足型のタンタル酸化物を含む前記第１の領域としての第１層を形成する工程であり、前記工程Ｂは前記第１層の上に前記第２の酸素不足型のタンタル酸化物を含む前記第２の領域としての第２層を堆積する工程であってもよい。

前記第１層を、スパッタリング法または化学気相堆積法によって形成しもよい。

前記第２層を、スパッタリング法または化学気相堆積法によって形成してもよい。

前記第２層の厚みが１ｎｍ以上８ｎｍ以下であってもよい。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明によれば、フォーミング工程なしに、高速動作が可能で、しかも可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性とを有する不揮発性記憶素子及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる

以下、本発明の好ましい実施の形態を、図面を参照して詳しく説明する。なお、以下では、全ての図を通じて同一または相当部分には同一の符号を付しその説明を省略する場合がある。

（第１の実施の形態）
［不揮発性記憶素子の構成］
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。

図１に示すように、本実施の形態の不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２上に形成された第１電極層１０３と、第２電極層１０７と、第１電極層１０３および第２電極層１０７に挟まれた抵抗変化層１０６とを備えている。ここで、抵抗変化層１０６は、ＴａＯ_z（但し、０＜ｚ＜２.５）で表される組成を有する酸素不足型のタンタル酸化物で構成されている。そして、抵抗変化層１０６は、酸素含有率が低い第１のタンタル含有層（第１の領域：以下、「第１のタンタル酸化物層」という）１０４と、その第１のタンタル酸化物層１０４上に形成され、第１のタンタル酸化物層１０４より酸素含有率が高い第２のタンタル含有層（第２の領域：以下、「第２のタンタル酸化物層」という）１０５とで構成されている。

この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電圧を第１電極層１０３と第２電極層１０７との間に印加する。本明細書では、第１電極層１０３に対する第２電極層１０７の相対的電位（電圧）を第１電極層１０３と第２電極層１０７との間に印加される電圧と定義する。従って、第１電極層１０３より第２電極層１０７の電位が高くなる印加電圧が正の印加電圧であり、第１電極層１０３より第２電極層１０７の電位が低くなる印加電圧が負の印加電圧である。電圧印加の方向（極性）に従い、不揮発性記憶素子１００の抵抗変化層１０６の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層１０６の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層１０６の抵抗値は変化しない。

第１電極層１０３および第２電極層１０７の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）、およびＴａＮ（窒化タンタル）などがある。

なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０６は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０６を形成することができる。

［不揮発性記憶素子の製造方法］
次に、図２（ａ）〜図２（ｃ）を参照しながら、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。

まず、図２（ａ）に示したように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、第１のタンタル酸化物層（第１層）１０４を、Ｔａターゲットを用いた反応性スパッタリング法で形成する。

次に、図２（ｂ）のように、第１のタンタル酸化物層１０４の最表面を酸化してその表面を改質する。これにより、第１のタンタル酸化物層１０４の表面に、当該第１のタンタル酸化物層１０４よりも酸素含有率の高い第２のタンタル酸化物層（第２の領域）１０５が形成される。これら第１のタンタル酸化物層（正確には第１層の酸化されなかった領域（第１の領域）１０４と第２のタンタル酸化物層１０５とが積層された積層構造により抵抗変化層１０６が構成される。

その後、第２のタンタル酸化物層１０５上に、第２電極層１０７としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。最後に、フォトレジスト工程によって、フォトレジストによるパターン１０８を形成する。最後に図２（ｃ）に示すように、ドライエッチングによって、素子領域１０９を形成する。

上述した製造方法にしたがって、実施例１乃至３を作製した。以下、その詳細について説明する。

まず、上述したようにして、基板１０１、酸化物層１０２及び、Ｐｔからなる第１電極層１０３の積層構造を形成した。その後、第１電極層１０３上に、第１のタンタル酸化物層１０４を、Ｔａターゲットをアルゴンガスと酸素ガス中でスパッタリングするいわゆる反応性スパッタリングで形成した。このときの成膜条件は、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）が７×１０^-4Ｐａ程度であり、スパッタ時のパワーは２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力は３．３Ｐａ、酸素ガスの流量比は３．４％、基板の設定温度は３０℃、成膜時間は７分とした。これにより、酸素含有率が約５８ａｔ％、すなわち、ＴａＯ_1.4と表すことができる第１のタンタル酸化物層１０４が３０ｎｍ堆積された。

実施例１乃至３製造時には、第１のタンタル酸化物層１０４及び第２のタンタル酸化物層１０５の形成と、第２電極層１０７の形成とは、スパッタリング装置内で連続的に行った。すなわち、第１のタンタル酸化物層１０４を堆積した後、ガス圧力の条件およびパワー等のスパッタリングの条件はそのままにして、Ｔａターゲットとそれに対向して設置されている基板１０１との間にシャッターを挿入し、その状態を所定時間保持した。これにより、第１のタンタル酸化物層１０４の最表面が酸素プラズマによって酸化された。その結果、第１のタンタル酸化物層１０４の表面に、当該第１のタンタル酸化物層１０４よりも酸素含有率の高い第２のタンタル酸化物層１０５が形成された。

その後、上述したようにして、第２のタンタル酸化物層１０５上に、Ｐｔから成る第２電極層１０７を形成した。

その後、フォトレジスト工程によって、素子領域１０９を形成した。なお、実施例１乃至３において、素子領域１０９は、直径が３μｍの円形パターンとした。

本実施の形態においては、上記の酸素プラズマによる酸化処理時間（酸素プラズマ暴露時間）を変化させることにより、実施例１乃至３を作製している。作製した実施例と酸素プラズマ暴露時間との関係を表１にまとめる。なお、実施例１の酸素プラズマ暴露時間が０分となっているのは、第一のタンタル酸化物層１０４の堆積後、酸素プラズマに暴露せず、直ちに第２電極層１０７としてＰｔを堆積した事を意味している。なお、表１には酸素プラズマ暴露時間以外に、後述する素子の初期抵抗の測定結果を同時に示している。

以下では、このようにして作製された実施例１乃至３の特性等について説明する。

［抵抗変化層の初期抵抗］
まず、実施例１乃至３の抵抗変化層１０６の初期抵抗を測定し、その結果について検討する。ここでは、各実施例における第１電極層１０３と第２電極層１０７との間に、閾値電圧（例えば、１Ｖ程度）よりも低い５０ｍＶの微弱な電圧を印加し、流れる電流を測定して各実施例の抵抗変化層１０６の初期の抵抗値を求めた。その結果を表１に示す。

表１を参照すると、実施例１（酸素プラズマ暴露時間０分）では１１Ω、実施例２（同０.５分）では６５０Ω、実施例３では１８９０Ωとなっており、酸化プラズマ暴露時間が長くなるにしたがって抵抗変化層１０６の抵抗値が上昇しているのが分かる。

これに対し、本実施の形態と同様にして作製された第１のタンタル酸化物層（ＴａＯ_1.4）のシート抵抗率を別途測定した結果は、４〜５mΩｃｍであった。ここでシート抵抗率は、タンタル酸化物の内部の抵抗率、すなわち、本来のタンタル酸化物本来の固有の抵抗率を示していると考えられる。もし仮に、この本来の抵抗率を有するタンタル酸化物だけが、膜厚３０ｎｍで直径が３μｍの形状（実施例１乃至３の素子領域の大きさ）に切り取られたとすると、抵抗値は０.２Ω程度になる。これと比べると、表１で示した各実施例の抵抗変化層１０６の抵抗値は非常に高い。この相違の原因は、第１電極層１０３及び第２電極層１０７と抵抗変化層１０６との間の接触抵抗、並びに、酸素プラズマ処理によって形成された第２のタンタル酸化物層１０５にあると考えられる。おそらくは、酸素プラズマ暴露時間が０分の実施例１で観測された１１Ωは接触抵抗に相当し、実施例２及び３で観測された数百Ω以上の大きな抵抗値の大部分は酸素プラズマ処理によって形成された第２のタンタル酸化物層１０５に起因すると考えられる。

［抵抗変化型不揮発性記憶素子の動作例］
実施例１乃至３の具体的な動作を説明する前に、本実施の形態で作製した抵抗変化型の不揮発性記憶素子の動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。

図３は、情報を書き込む場合における抵抗変化型の不揮発性記憶素子の動作例を示す図である。

図１に示す不揮発性記憶素子の第１電極層１０３と第２電極層１０７との間に、例えば、パルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、抵抗変化層１０６の抵抗値が図３に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０６の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０６の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。

この図３に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、抵抗変化層１０６の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。

図４は、情報を読み出す場合における実施例１乃至３の動作例を示す図である。

情報の読み出しを行う場合、抵抗変化層１０６の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０６の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。

図４に示す例では、出力電流値Ｉａが低抵抗値Ｒａに、出力電流値Ｉｂが高抵抗値Ｒｂにそれぞれ対応しているので、出力電流値Ｉａが検出された場合は情報「１」が、出力電流値Ｉｂが検出された場合は情報「０」がそれぞれ読み出されることになる。

［実施例１乃至３の抵抗変化特性］
次に、本実施の形態において実際に作製した実施例１乃至３に対して電気的パルスを印加して、抵抗変化を起こさせたときの特性について説明する。

図５は、第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値と印加した電気的パルスとの関係を示す図であり、（ａ）乃至（ｃ）はそれぞれ実施例１乃至３における結果を示している。ここでは、第１電極層１０３と第２電極層１０７との間に、パルス幅が１００ｎｓｅｃで、負電圧−２．０Ｖ、正電圧３．０Ｖの２種類の電気的パルスを交互に繰り返し印加した場合の抵抗変化層１０６の抵抗値を測定した。既述のように、第１電極層１０３より第２電極層１０７の電位が高い印加電圧が正電圧であり、第１電極層１０３より第２電極層１０７の電位が低い印加電圧が負電圧である。

まず、酸素プラズマを０．５分照射して得られた実施例２の抵抗変化特性を示す図５（ｂ）を見ると、測定直後の初期状態の試料に負電圧−２．０Ｖの電気的パルスを加えると、抵抗値が６５０Ωから約５０Ωに低下しているのが分かる。その後、正電圧３．０Ｖの電気的パルスで抵抗値が５０００Ωに増加しており、その後、５０Ωと５０００Ωの間で、非常に安定した可逆的抵抗変化が起こっていることを確認することができる。つまり、フォーミング工程なしで、いきなりの安定した抵抗変化が観測されている。

また、図５（ｃ）から分かるように、酸素プラズマを１分間照射して得られた実施例３でも測定した範囲内で安定的に可逆的抵抗変化が起こっており、初期抵抗が１８９０Ωであった素子に、−２Ｖの電気的パルスを加えると抵抗値が約２００Ωに減少し、次に＋３Ｖの電気的パルスを加えると抵抗値が２０００Ωに増加している。この場合も、フォーミング工程が必要なく安定に抵抗変化が起こっている。

しかしながら、実施例１の抵抗変化特性を示す図５（ａ）を見ると、−２．０Ｖ及び３．０Ｖの２種類の電気的パルスを加えても、抵抗変化が起こっていない事が分かる。実施例１は、酸素プラズマ暴露時間が０分、すなわち、第１のタンタル酸化物層１０４を堆積直後に第２電極層１０７を堆積して作製しており、第２のタンタル酸化物層１０５が存在しないか、したとしても非常に薄い状態であると考えられる。これらの結果から、フォーミング工程なしに、抵抗変化を生じさせるには、第２のタンタル酸化物層１０５の存在が必要であると考えられる。

このように、第２のタンタル酸化物層１０５が存在している実施例２及び３においては、可逆的な抵抗変化を確認することができる。以下では、これらの実施例における抵抗変化層１０６をより詳しく調べた結果について述べる。

［抵抗変化層の解析］
本実施の形態における抵抗変化層１０６の構造を解析するため、単結晶シリコン基板上に厚さ２００ｎｍの酸化物層が形成された基板上に、実施例１乃至３と全く同じ条件で、タンタル酸化物を堆積して、酸素プラズマの照射処理まで行ったサンプルをそれぞれ用意した。これらのサンプルを、それぞれＡ，Ｂ、Ｃと表記する。それぞれのサンプルの酸素プラズマ暴露時間と、後述の分析結果をまとめた結果を表２に示す。なお、サンプルＡ乃至Ｃの上には、第２電極層１０７に相当するＰｔは堆積されていないため、抵抗変化層が露出された状態となっている。

図６は、サンプルＢのＸ線回折スペクトルを示すグラフである。この図６を参照すると、２θが３６ｄｅｇ．付近においてピークが観測されていることから、サンプルＢにおいてタンタル酸化物が形成されていることが分かる。また、このピークは３０〜４０ｄｅｇ．に及ぶような幅広いピークであることから、結晶の状態としては、アモルファスであると考えられる。なお、２θが５６ｄｅｇ．におけるピークは、シリコン基板に起因するものである。なお、サンプルＡ及びＣについてもサンプルＢの場合と同様のスペクトルが得られため、いずれのサンプルでも、アモルファスのタンタル酸化物を主成分とする抵抗変化層が形成されていることが分かった。但し、Ｘ線回折測定では、いずれも非常に類似したスペクトルが得られ、酸素プラズマ暴露時間の依存性は観測されなかった。

上述のように、本実施の形態のようなサンプルに対してはＸ線回折測定の測定感度はそれほど高くない。つまり、サンプルＡ乃至Ｃにおける抵抗変化層は、非常に薄く（膜厚３０ｎｍ）、上述のようにアモルファス構造をとっているため、通常のＸ線回折スペクトルではこれらのタンタル酸化物の詳しい解析は困難である。そこで、Ｘ線反射率法と呼ばれる方法（メーカ名：Ｒｉｇａｋｕ、ソフトウエア名：Ｘ線反射率データ処理ソフトウエア）でさらに詳しい解析を行った。これは、Ｘ線をサンプルの表面に対して浅い角度で入射させ、反射されたＸ線の強度を測定する方法である。そして、このスペクトルに対して適切な構造モデルを仮定してフィッティングを行い、サンプルＡ乃至Ｃにおける抵抗変化層の膜厚および屈折率を評価する。このとき、フィッティングのパラメータとしては、抵抗変化層の積層構造、各層の膜厚及びδ（＝１−屈折率）である。

図７には、まず、一例として、サンプルＢのＸ線反射率測定パターンを示している。なお、図７における横軸はＸ線の入射角度を、縦軸はＸ線の反射率をそれぞれ示している。また、図７（ａ）は、実際にサンプルＢのＸ線反射率を測定した際に得られたパターン（破線）と、基板上に単層のタンタル酸化物層が存在していることを仮定してフィッティングを行った結果（実線）とを示しており、図７（ｂ）は、同じく測定した際に得られた反射率パターン（破線）と、基板上に２層のタンタル酸化物層が存在していることを仮定してフィッティングした結果（実線）とを示している。

図７（ａ）を見ると、測定値とフィッティング結果とは概ね一致しているものの、細かな点で相違が見受けられる。他方、図７（ｂ）を見ると、実測の反射率パターンとフィッティングによって得られた反射率パターンとは、両者の識別が不可能な程、良好に一致している。以上の結果から、サンプルＢは、第１及び第２のタンタル酸化物層の２層の異なるタンタル酸化物層から構成されていると考えられる。

この２層の積層構造を仮定してフィッティングしたときのサンプルＢの解析結果では、表２に示すように、第１のタンタル酸化物層の膜厚は２８．６ｎｍで、δは２９．３×１０^-6であり、第２のタンタル酸化物層の膜厚は約１．４３ｎｍで、δは２２．３×１０^-6であるという値が得られた。一般に、金属タンタルのδは３９×１０^-6、Ｔａ₂Ｏ₅のδは２２×１０^-6とされている。これらの値と今回得られた値とを比較すると、第１のタンタル酸化物層は、ＴａＯ_1.43（ｘ＝１．４３）程度のＴａの化学量論的組成からは明らかにずれた、酸素が不足した酸化物であると考えられる。また、第２のタンタル酸化物層はδの値から組成比を求めると、ＴａＯ_2.45（ｙ＝２．４５）であり、Ｔａ₂Ｏ₅（ＴａＯ_2.5）に近い酸化物である。しかしながら、化学量論的組成からは若干ずれた、酸素不足型の酸化物であると考えられる。

表２を参照すると、サンプルＣの場合もほぼ同等の結果が得られている。すなわち、第１のタンタル酸化物層をＴａＯ_xと表現した時、２９ｎｍ程度の膜厚で、ｘはほぼ１．４程度であり、第２のタンタル酸化物層をＴａＯ_yと表現した時、膜厚は１．２ｎｍ程度であって、ｙは約２.１となっている。

また、表２からは、酸素プラズマ暴露時間が０分のサンプルＡでも、約１ｎｍ程度の第２のタンタル酸化物層が形成されている事が分かる。タンタル酸化物を堆積した、スパッタリング装置内は、背圧が７×１０^-4Ｐａの高真空の状態に保たれており、装置内でこの酸化層が形成されたとは考えにくい。従って、この層の大部分は、スパッタリング終了後にスパッタリング装置から取り出して、Ｘ線反射率測定までの間に形成されたのではないかと考えられる（実際にはスパッタ装置から取り出して数日後に測定を実施した）。つまり、スパッタリング装置から取り出さずに、第２電極を形成した場合は、第２のタンタル酸化物層は存在しないか、存在しても、１ｎｍ以下のわずかであろうと考えられる。

同様の推論から、サンプルＢ及びＣでもタンタル酸化物を堆積したスパッタリング装置から取り出した後（Ｘ線反射率測定を行うまでの間に）外気に晒され、若干の第２のタンタル酸化物層の膜厚が増加した可能性がある。しかしながら、一般に、酸化の進行は最初は早く徐々に遅くなる傾向がある事が知られている。従って、スパッタリング装置内で酸素プラズマに暴露して酸素の含有率の高い第２のタンタル酸化物を形成した場合は、スパッタリング装置外で増加した第２のタンタル酸化物層の割合は小さいと推察される。

この第２のタンタル酸化物層が存在している事は表１を参照して上述したように、実施例２及び３の抵抗変化層１０６の初期抵抗が、第１のタンタル酸化物層が単層で設けられた場合と比べて非常に高いことと整合する。すなわち、第２のタンタル酸化物層が存在していないと考えられる実施例１の抵抗値に比べて、実施例２及び３の抵抗値は２桁から３桁も高くなっている。これは、実施例２及び３において、酸素含有率が高く抵抗が非常に高い第２のタンタル酸化物層１０５が、第１のタンタル酸化物層１０４と第２電極層１０７との間に存在しているためであると考えられる。

一般に、化学量論的組成を有するＴａ₂Ｏ₅は絶縁体と考えられているが、上述したように、第２のタンタル酸化物層はＴａ₂Ｏ₅から酸素が欠損しており、絶縁体ではない。なお、本発明における絶縁体の定義は、一般的な定義に従う。すなわち、抵抗率が１０⁸Ωｃｍ以上の材料を絶縁体と定義し（出展：「集積回路のための半導体工学」 工業調査会（１９９２年） 宇佐美晶、兼房慎ニ、前川隆雄、友景肇、井上森男）、１０⁸Ωｃｍ未満の抵抗値を有する材料を導電体と定義する。もし、本実施の形態の第２のタンタル酸化物層が絶縁体であって抵抗率が１０⁸Ωｃｍである場合、直径３μｍ（本実施の形態での素子領域１０９の直径）の円形で１ｎｍの膜厚（第２のタンタル酸化物層のおよその膜厚）を有しているとすれば、抵抗値は１．４×１０⁸Ω程度となるはずである（「抵抗値＝抵抗率×膜厚／面積」で計算）。さらに、第２のタンタル酸化物層の膜厚が０．１ｎｍとしても、抵抗値は１．４×１０⁷Ωとなる。一方で、実施例２及び３では抵抗値は、表１を参照して、高々１０³〜１０⁴Ω程度であり、絶縁体を仮定した場合に比べて、少なくとも３〜４桁程度は低くなっている。この計算の結果からも本実施の形態で形成した第２のタンタル酸化物層は、絶縁体ではなく、導電性の酸化物層である事が分かる。

なお、本実施の形態では、第２のタンタル酸化物層の分析にＸ線反射率測定法を用いたが、オージェ電子分光分析法（ＡＥＳ）、蛍光Ｘ線分析法（ＸＰＳ）及び電子線マイクロアナリシス法（ＥＰＭＡ：検出の方式によってはＷＤＳ、ＥＤＳ、ＥＤＸとも呼ばれる）等の機器分析手法も利用可能である。

［実施例１乃至３の抵抗変化特性と第２のタンタル酸化層の膜厚との相関］
実施例２及び３とサンプルＢ及びＣとでは、全く同一の条件でスパッタリングし、酸素プラズマ照射処理を行っているので、実施例２及び３においても、サンプルＢ及びＣと同様に、第１のタンタル酸化物層１０４と第２電極層１０７との間には第２のタンタル酸化物層１０５が存在していると考えられる。したがって、実施例２では、サンプルＢと同様に膜厚が１．１ｎｍの第２のタンタル酸化物層１０５が形成されており、実施例３では、サンプルＣと同様に膜厚が１．２ｎｍの第２のタンタル酸化物層１０５が形成されているといえる。

上述したように、実施例２及び３では、フォーミング工程なしで安定した抵抗変化現象が認められる。しかしながら、酸素含有率が高い第２のタンタル酸化物層が存在しない実施例１では、少なくともフォーミング工程なしでは抵抗変化現象が観測されない。すなわち、フォーミング工程なしに抵抗変化を発現させるには、第２のタンタル酸化物の存在が不可欠であると考えられる。そして、この第２のタンタル酸化物は、本実施の形態の範囲では、ＴａＯ_yと表現した時に、ｙが２.１程度であれば良く、膜厚も１ｎｍ程度であれば良い。

［抵抗変化のメカニズム及び第２のタンタル酸化物層の役割］
第２のタンタル酸化物層の果している役割についてであるが、抵抗変化現象のメカニズム自体が明らかになっていない現状では、明確には分からない。但し、第２のタンタル酸化物層の存在が確認されたことで、以下のような推論が成立する。すなわち、本実施の形態の抵抗変化型の不揮発性素子の抵抗変化が、電極とタンタル酸化物層の界面の酸素原子の移動によって起こっていると考えれば、第２のタンタル酸化物層は界面近傍に電圧を有効に印加する役割を果している可能性が考えられる。つまり、抵抗変化現象は、第２電極層１０７とタンタル酸化物層１０６の界面付近に電界によって酸素原子が集まったり、拡散したりして発現していると考える。具体的には、第２電極層１０７に正の電圧を印加すれば負に帯電している酸素原子が第２電極層１０７側に集まり、高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子がタンタル酸化物層内に拡散して抵抗が下がる。ここでもし、界面（正確にはタンタル酸化物層１０６側の界面）に高抵抗層である第２のタンタル酸化物層１０５が存在すれば、この部分に大きな電圧がかかって、酸素が高抵抗層１０５に注入され、ますます酸素含有率が高くなって、絶縁物として知られている化学量論的組成を有するＴａ₂Ｏ₅に近づく。その結果、素子自体の抵抗が上昇し、高抵抗化状態となる。しかし、界面に高抵抗層である第２のタンタル酸化物層１０５が存在しなければ、電圧は、タンタル酸化物層１０６に均等にかかり、界面近傍に絶縁物に近い高抵抗層は形成されにくい。その結果、抵抗変化現象は起こりにくくなる。しかし、第２のタンタル酸化物層１０５が存在しない場合でも、定常的に動作させる電圧よりも高い電圧を加えたり（本実施の形態では−２Ｖや３Ｖよりも大きな電圧）、数多くの電気的パルスを加える、いわゆる、フォーミング工程によって、第２のタンタル酸化物層１０５に類似した層を一旦作ってやれば、その後は安定した抵抗変化が起こると考えられる。

また上記のようなメカニズムに依れば、第２のタンタル酸化物層１０５に接している電極に正の電圧を有する電気的パルスを印加した時に（例えば図１のような構成の場合、第２電極層１０７に第１電極層１０３よりも高い電位を有する電気的パルスを印加）、高抵抗化が起こりやすく、逆に負の電圧を印加した時に低抵抗化が起こりやすいと言える。但し、第２のタンタル酸化物層１０５に接していない電極側にフォーミング工程によって第２のタンタル酸化物層と類似の高酸素含有率を有する層を形成すれば、この逆の抵抗変化を示すような動作も可能であり、上記の印加する電圧の極性と抵抗値の関係は必ず満たさなければならないものではない。また、抵抗変化層１０６は、必ずしも、上記のように、酸素含有量の低い層１０４と酸素含有量の高い層１０５とで構成される必要はなく、少なくとも、両電極層１０３，１０７の間に位置する部分が、その厚み方向において、酸素含有量の低い領域と酸素含有量の高い領域とを含んでいればよい。従って、抵抗変化層１０６は、酸素不足型のタンタル酸素物の酸素含有量がその厚み方向にプロファイル（分布）を有するように形成されていてもよい。また、上記のようなメカニズムによれば、抵抗変化現象は、酸素不足型のタンタル酸化物（ＴａＯ_z（０＜ｚ＜２．５））では、その酸素含有量（ｚ）の全範囲に渡って発現すると考えられる。但し、後述するように、酸素含有量に依存して、発現する抵抗変化の程度に差異は生じる。

さらに、上記のようなメカニズムによれば、第２のタンタル酸化物層は第１のタンタル酸化物層と第２電極との間に設けられなければならないわけではなく、次の変形例のように設けられていてもよい。

図８は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、図８においては、基板および酸化物層を便宜上省略している。

図８（ａ）に示すように、第２のタンタル酸化物層１０５Ａは、第１電極層１０３Ａの上に堆積されていても良い。この場合、抵抗変化層１０６Ａは、第２のタンタル酸化物層１０５Ａと第１のタンタル酸化物層１０４Ａとがこの順に積層されて構成されることになる。

また、図８（ｂ）に示すように、第１電極層１０３Ｂ、第２のタンタル酸化物層１０５Ｂ、及び第１のタンタル酸化物層１０４Ｂをこの順に積層し、その上に第２タンタル酸化物層１０５Ｂと類似した組成の第３のタンタル酸化物層１１０Ｂを堆積し、さらにその上に第２電極層１０７Ｂを堆積したような構造にしても良い。この場合、抵抗変化層１０６Ｂは、第２のタンタル酸化物層１０５Ｂ、第１のタンタル酸化物層１０４Ｂ、及び第３のタンタル酸化物層１１０Ｂがこの順に積層されて構成されることになる。

なお、図８（ａ）及び図８（ｂ）の場合、第２のタンタル酸化物層１０５を酸化することで形成することは困難であり、スパッタリングまたは化学気相堆積法を使って堆積して形成する必要がある。例えばスパッタリング法の場合、まず、堆積時の酸素ガス流量比が高い条件でスパッタリングを行って高酸素含有率で高抵抗な第２のタンタル酸化物層１０５を形成する（上述の[不揮発性記憶素子の製造方法]で説明したスパッタリングの条件の場合、酸素ガス流量比を７〜８％程度にすることで形成可能である）。その後、酸素ガス流量比を低くして第１のタンタル酸化物層１０４を堆積することで、図８（ａ）及び図８（ｂ）の構造が形成できる。

さらに、図８（ｃ）に示すように第１のタンタル酸化物層１０４Ｃが単層ではなく、２層以上の組成の異なるタンタル酸化物層によって形成されていても良い。また、組成が連続的に変化しているようなタンタル酸化物層によって形成されていても良い。但しこの場合、第２のタンタル酸化物層１０５Ｃの酸素含有率が第１のタンタル酸化物層１０４Ｃを構成する各層の酸素含有率よりも高くなっている必要がある。図８（ｃ）は便宜上、第２のタンタル酸化物層１０５Ｃと第２電極を接しているように表現したが、図８（ａ）のように第１電極側に設けても良いし、図８（ｂ）のように第１及び第２電極の両方に設けても良い。

［第１のタンタル酸化物層の膜厚］
次に、第１のタンタル酸化物層１０４の膜厚が抵抗変化現象に与える影響を調べるため、上記の実施例１及び２とは異なる膜厚の第１のタンタル酸化物層を有する不揮発性記憶素子（実施例４）を作製し、この抵抗変化特性を調べた。実施例４は、実施例２と比べると、第１のタンタル酸化物層１０４の膜厚だけが異なっており、実施例２における第１のタンタル酸化物層１０４の膜厚が３０ｎｍであったのに対して、実施例４におけるその膜厚は９０ｎｍとした。実施例４を作製する際の酸素プラズマ暴露時間は、実施例２の場合と同様に０．５分とした。したがって、実施例４においても、第２のタンタル酸化物層１０５の膜厚は１から２ｎｍ程度であると考えられる。

この実施例４に、負電圧−２．０Ｖ及び正電圧３．０Ｖの１００ｎｓｅｃの電気的パルスを第２電極層１０７と第１電極層１０３との間に交互に繰り返し印加したときの抵抗変化特性を図９に示す。図９に示すように、実施例４においても、フォーミングの必要がなく、−２．０Ｖを印加する事で抵抗値が約５００Ωから２０Ωに変化し、それ以後、２０Ω程度と２００Ω程度との間で可逆的に抵抗変化が起こっている。

以上の結果から、本実施の形態に係る不揮発性記憶素子における抵抗変化現象に対して、第１のタンタル酸化物層の膜厚はそれほど大きな影響を与えていないといえる。

［印加する電気的パルスの幅と抵抗値との関係］
次に、本実施の形態の不揮発性記憶素子１００において電極間に印加する電気的パルスの幅と抵抗変化層１０６の抵抗変化特性との関係について説明する。

図１０は、実施例２において、電極間に印加される電気的パルスの幅を変化させたときの抵抗変化層１０６の抵抗変化特性を示している。電気的パルスの幅は、１００、５０、３０、２０ｎｓｅｃと変化させ、それぞれのパルス幅において約３０回抵抗変化をさせている。この図から分かるように、印加する電気的パルスの幅を狭くすると、抵抗変化の幅（高抵抗状態での抵抗値と低抵抗状態での抵抗値との差）は、徐々に小さくなるが、２０ｎｓｅｃのような超高速パルスの場合であっても、抵抗変化現象を確認することができる。

従って、本実施の形態に係る不揮発性記憶素子は、超高速パルスを用いた場合でも比較的安定に動作するものであると言える。

［不揮発性記憶素子のインプリント性］
次に、電極間に同極性の電気的パルスを連続して印加した場合における本実施の形態の不揮発性記憶素子１００の抵抗値のインプリント性について説明する。

図１１は、実施例２において、電極間に正または負の電気的パルスを連続して印加した場合における抵抗変化層１０６の抵抗変化特性を示す図である。なお、ここでは、実施例２の電極間に正または負の同一極性の電気的パルスを連続して２０回印加することにより高抵抗または低抵抗の状態を連続的に発生させ、その前後において、正負の電気的パルスを繰り返し印加して抵抗状態を変化させた場合について示している。

まず、不揮発性記憶素子１００の電極間に正負の電気的パルスを約４０回印加すると、図１１に示すように、高抵抗状態と低抵抗状態とが可逆的に変化していることが確認できる。次に、正の電気的パルスを連続して２０回印加することによって高抵抗状態を連続的に発生させた後、再度、正負の電気的パルスを約４０回交互に連続して印加した。この場合も、図１１に示すように、高抵抗状態または低抵抗状態を安定的に繰り返している。この結果から、正の電気的パルスを連続して印加したとしても、安定して抵抗変化を起こすことが可能であることを確認することができる。

さらに、負の電気的パルスを連続して２０回印加することによって低抵抗状態を連続的に発生させた後、再度、正負の電気的パルスを約４０回交互に連続して印加した。この場合であっても、図１１に示すように、安定して高抵抗状態または低抵抗状態を繰り返している。この結果から、負の電気的パルスを連続して印加したとしても、安定して抵抗変化を起こすことが可能であることを確認することができる。

以上より、本実施の形態の不揮発性記憶素子１００は、いわゆるインプリント耐性が高いことが分かる。したがって、本実施の形態の不揮発性記憶素子１００の場合、安定した動作が期待できる。

［不揮発性記憶素子のエンデュランス特性］
図１２は、実施例２に対して、正負のパルスを交互に連続して印加し、抵抗変化現象の耐久性を調べた結果を示している。図１２には、パルスの印加回数が１００００回までの測定結果が示されている。この図を見ると分かるように、パルスを１００００回印加しても、高抵抗状態の抵抗値及び低抵抗状態の抵抗値には変化は見られず、それぞれ、１０００Ωと６０Ωとでほぼ一定した値となっている。なお、図１２は、１００００回のパルスを加えた後に、抵抗変化現象が見られなくなったということを意味しているのではなく、この後も素子は安定して抵抗変化を示した。

従って、本実施の形態に係る不揮発性記憶素子１００は、耐久性にも優れていると結論付けることができる。

［不揮発性記憶素子のリテンション特性］
次に、本実施の形態に係る不揮発性記憶素子１００のリテンション特性について説明する。

実施例２において、２１０℃、１８０℃及び１２５℃の環境下で、抵抗変化層１０６の抵抗値の変化を測定した。低抵抗状態に設定した場合は初期の抵抗値と比較してそれほど変化は大きくなかったのに対し、高抵抗に設定した場合は変化が見られた。従って、本発明の第１の実施の形態に係る不揮発性記憶素子１００のリテンション特性は、高抵抗値側の変化で律速されていると考えられる。なお、初期状態における高抵抗値及び低抵抗値の１／２の抵抗値を基準とし、これに到達するまで時間を測定すると、２１０℃の場合では約０．１５時間、１８０℃の場合では７時間、１２５℃の場合では７００時間であった。

図１３は、温度及びリテンション時間のアレニウスプロットを示している。この図１３から、８５℃以下の環境下では１０年を超えるリテンション時間と推定される。このことから、本実施の形態の不揮発性記憶素子は、非常に高いリテンション特性を有していることが分かる。
（第２の実施の形態）
第１の実施の形態では、第１のタンタル酸化物層をスパッタリング装置内で堆積したあと、連続して酸素プラズマによる酸化処理を行い、第２のタンタル酸化物層を形成した。しかし、この方法では使用した装置の都合上、厚い第２のタンタル酸化物層を形成する事はできなかった。そこで、本実施の形態では、膜厚の厚い第２のタンタル酸化物層を形成した場合の不揮発性記憶素子の動作について述べる。

［不揮発性記憶素子の製造方法］
不揮発性記憶素子の製造方法は、基本的に第１の実施の形態と同一である。但し、酸化工程の都合上、タンタル酸化物の堆積条件や、形成した不揮発性記憶素子のサイズは第１の実施の形態とは異なっている。以下、図２を参照しながら不揮発性素子の製造工程について説明する。

まず、図２（ａ）に示したように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、第１のタンタル酸化物層１０４を、Ｔａターゲットを用いた反応性スパッタリング法で形成する。

ここで、第１のタンタル酸化物層１０４は、以下に述べる条件で堆積を行った。すなわち、スパッタリング装置内に基板を設置した後、スパッタリング装置内を８×１０^-6Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを１．６ｋＷ、アルゴンガスを３４ｓｃｃｍ、酸素ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、２０秒間スパッタリングを行う。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ_1.6）の第１のタンタル酸化物層が３０ｎｍ堆積できる。

次に、図２（ｂ）のように、その第１のタンタル酸化物層１０４の最表面を酸化してその表面を改質する。ここで、表３に示すように、酸化処理の方法を変化させる事により、実施例５乃至７を作製した。

すなわち、実施例５はスパッタリング終了後、装置から基板を取り出し、酸素プラズマ発生装置へと導入し、基板を２５０℃に昇温した状態で酸素プラズマに晒して酸化処理を行った。実施例６はランプアニール装置へと基板を導入し、基板を３００℃に昇温した状態で酸素ガスを流して酸化を行った。これらの酸化処理により、第１のタンタル酸化物層１０４よりも酸素含有率の高い第２のタンタル酸化物層１０５が形成される（第２のタンタル酸化物層の膜厚組成についての分析結果は後述する）。一方、実施例７は酸化処理を行っていない比較例である。

その後、第２のタンタル酸化物層１０５上に、第２電極層１０７としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。なお、第２のタンタル酸化物層１０５が大気中で酸化されるのをさけるため、第２電極層１０７は、第２のタンタル酸化物層１０５を堆積後速やかに行った。最後に、フォトレジスト工程によって、フォトレジストによるパターン１０８を形成し、ドライエッチングによって、素子領域１０９を形成する。ここで素子領域の１０９は、一辺が０．５μｍの四角の形状とした。
［実施例５乃至７の抵抗変化特性］
次に、本実施の形態において実際に作製した実施例５乃至７に対して電気的パルスを印加して、抵抗変化を起こさせた時の特性について説明する。

図１４は、第２の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値と印加した電気的パルスとの関係を示す図であり、（ａ）乃至（ｃ）はそれぞれ実施例５乃至７における測定結果を示している。

まず、酸素プラズマによって酸化処理を行って第２のタンタル酸化物層を形成した実施例５の結果について述べる。図１４（ａ）の結果を見れば分かるように、製造直後の不揮発性記憶素子に負電圧−１．２Ｖを加えると、初期が約４００Ωであった抵抗値が約２００Ωに低下し、正電圧１．５Ｖを加えると抵抗値は２０００Ω程度に増加している。すなわち、フォーミング工程なしに抵抗変化が起こっている。その後、負電圧−１．２Ｖと正電圧１．５Ｖの電気的パルスを交互に加える事で抵抗値は約２００Ωと約３０００Ωの間を往復し、良好に抵抗変化が起こっている。
これもフォーミング工程なしで、安定して抵抗変化が起こっている事が分かる。すなわち、初期約６００Ωであった抵抗が負電圧−１．２Ｖを加える事で、３００Ω程度に低下し、正電圧１．５Ｖを加える事で５０００Ω程度に増加している。そしてその後は、負電圧−１．２Ｖと正電圧１．５Ｖの電気的パルスを交互に加える事で抵抗値は約２００Ωと約５０００Ωの間を往復し、良好に抵抗変化が起こっている。

しかしながら、図１４（ｃ）に示した、第１のタンタル酸化物層を酸化していない実施例７は上記とはかなり異なる結果が得られている。すなわち、実施例７は、作製した直後の状態では、実施例５および６よりも高い電圧である、負電圧−１．５Ｖと正電圧２Ｖを印加しても全く抵抗変化を示さなかった。そこで、印加電圧を正電圧２．５Ｖから０．１Ｖ刻みで増加させてゆくと（図１４（ｃ）の横軸のパルス数で２６回目から３２回の範囲）、３．２Ｖの時に抵抗値が約４０Ωから約６００００Ωに急激に増加しているのが分かる。その後は、負電圧−１．５Ｖと正電圧２．０Ｖの電圧の電気的パルスを印加する事で抵抗変化が生じている。ここで、印加電圧を２．５Ｖから３．２Ｖへと増加させた工程が、従来技術で開示されているフォーミング工程に相当すると考えられる。すなわちこの工程で第１のタンタル酸化膜層１０４の表面付近に第２のタンタル酸化物層１０５に相当する高抵抗層が形成されているのではないかと考えられる。

以上の実施例から明らかなように、第２のタンタル酸化物層を形成しなければ、不揮発性記憶素子は、フォーミング工程無しに動作しない事は明らかである。逆にいえば、フォーミング工程無しに不揮発性記憶素子を動作させるには、第２のタンタル酸化物層の存在は不可欠であると考えられる。

［抵抗変化層の解析］
本実施の形態における抵抗変化層１０６の構造を解析するため、単結晶シリコン基板上に厚さ２００ｎｍの酸化物層が形成された基板上に、実施例５及び６と全く同じ条件で、タンタル酸化物を堆積して、酸化処理まで行ったサンプルを用意した。これらのサンプルを、それぞれＤ、Ｅと表記する。それぞれのサンプルのＸ線反射率測定の結果を表４に示す。なお、サンプルＤ及びＥは、サンプルＡ乃至Ｃと同様に、第２のタンタル酸化物層が露出された状態とした。

表４を参照すると、酸素プラズマで酸化を行ったサンプルＤは、第２のタンタル酸化物層ＴａＯ_yの膜厚が８．１ｎｍと当初の狙いどおり、サンプルＡ乃至Ｃに比べて厚くなっている。また、ｙは２．４７となっており、化学量論的組成を有するＴａ₂Ｏ₅よりも酸素が欠損した状態になっていることが分かる。また、ランプアニール装置で酸化処理を行ったサンプルＥでは、第２のタンタル酸化物層ＴａＯ_yの膜厚が７．３ｎｍで、ｙが２．３８となっている。

ここで、Ｘ線反射率測定の結果と不揮発性記憶素子にした時の初期抵抗の値に矛盾がある事に気付く。すなわち、Ｘ線反射率測定の結果では、酸素プラズマ酸化処理を行ったサンプルＤの膜厚及びｙの値が、ランプアニール酸化処理を行ったサンプルＥの膜厚及びｙの値よりも大きくなっているにも関わらず（表４参照）、初期抵抗は酸素プラズマ酸化処理を行った実施例５の方が、ランプアニール酸化処理を行った実施例６よりも小さくなっている（表３）。現段階で考えられるこの矛盾の原因の一つは、初期抵抗のばらつきにあると考えられる。つまり、ある程度偶発的に実施例５の初期抵抗が実施例６の初期抵抗よりも小さくなったと考えられる。もう一つの考えられる原因は第２のタンタル酸化物層の膜質である。本実施の形態では、第２のタンタル酸化物層の膜厚と組成は評価したが、欠陥の評価等は測定が非常に困難なため行えていない。一般にプラズマ中で酸化膜を形成した場合、ランプアニール等の通常の酸化工程に比べて欠陥は多く形成されると考えられる。そして、欠陥が多く形成されれば、その欠陥を介して、電荷が流れる可能性があり、その結果、実施例５の初期抵抗が実施例の６の初期抵抗よりも低くなったと考える事ができるのである。
［不揮発性記憶素子の断面観察］
上述のように、本実施の形態で形成した不揮発性記憶素子の第２のタンタル酸化物層の膜厚は上述のように７〜８ｎｍ程度の値である。この程度の膜厚があれば、透過型電子顕微鏡による不揮発性素子の断面観察によって、第２のタンタル酸化物層の存在が容易に観察できる。そこで、実施例５の酸素プラズマ酸化により第２のタンタル酸化物層を形成した不揮発性記憶素子の断面観察を実際に行った。その結果を図１５（ａ）に示す。図１５（ｂ）は、図１５（ａ）の写真のスケッチである。

これらの図を見ると明らかなように、Ｐｔから成る第１電極（第１電極層）、第１のタンタル酸化物層、第２のタンタル酸化物層、Ｐｔから成る第２電極（第２電極層）が明確に確認できる。さらに第１のタンタル酸化物層の膜厚は若干のばらつきはあるが約２８ｎｍ、第２のタンタル酸化物層の膜厚は約８ｎｍ程度となっている事も分かる。これらの値は、同一の酸化条件で作製したサンプルＤのＸ線反射率測定の結果とほぼ一致している（表４より、第１のタンタル酸化物層の膜厚２６．６ｎｍ、第２のタンタル酸化物層の膜厚８．１ｎｍ）。以上の事から、本実施の形態の方法で作製した不揮発性記憶素子には、実際に第２のタンタル酸化物層が存在している事が明らかとなった。また、Ｘ線反射率測定による分析結果の妥当性の証明ともなっている。また、サンプルＡ〜Ｅのデータを総合すると、第２のタンタル酸化物層の厚みは、実質的に１ｎｍ以上８ｎｍ以下（正確には１.１ｎｍ以上８．１ｎｍ以下）が好ましいことが実証された。
（第３の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子１００の場合、第１のタンタル酸化物層１０４の酸素含有率は５８ａｔ％（ＴａＯ_1.4）であった。また第２の実施の形態に係る不揮発性記憶素子１００の第１のタンタル酸化物層１０４の酸素含有率もこれに近く、６１ａｔ％（ＴａＯ_1.6）であった。これに対し、第３の実施の形態に係る不揮発性記憶素子は、もう少し大きく酸素含有率を変化させた第１のタンタル酸化物層を備えている。第３の実施の形態のその他の構成については、第１及び第２の実施の形態の場合と同様であるので、図示は省略する。以下、図１を参照しながら、第１のタンタル酸化物層の酸素含有率を変化させて作製した本実施の形態における各実施例の製造方法及びその抵抗変化特性等について説明する。

［スパッタリング時の酸素流量比と組成との関係］
まず、本実施の形態におけるタンタル酸化物の作製条件及び酸素含有率の解析結果について述べる。タンタルの酸化物は、第１の実施の形態で説明した方法と同様の方法で作製した。但し、タンタル酸化物の酸素含有率は、スパッタリング時の酸素流量比を調整することで制御する。具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０^-4Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。ここでは、酸素ガスの流量比を０．８％から６．７％まで変化させている。まずは、組成を調べる事が目的であるため、基板としては、Ｓｉ上にＳｉＯ₂を２００ｎｍ堆積したものを用い、タンタル酸化物層の膜厚は約１００ｎｍになるようにスパッタリング時間を調整した。また、第１の実施の形態で説明したような、酸素プラズマへの暴露は行っていない。このようにして作製したタンタル酸化物層の組成をラザフォード後方散乱法（ＲＢＳ法）、及びオージェ電子分光法（ＡＥＳ法）によって解析した結果を図１６に示す。この図から、酸素分圧比を０．８％から６．７％に変化させた場合、タンタル酸化物層中の酸素含有率は約４０ａｔ％（ＴａＯ_0.66）から約７０ａｔ％（ＴａＯ_2.3）へと変化していることが分かる。すなわち、タンタル酸化物層中の酸素含有率を酸素流量比によって制御可能であることが分かる。

なお、組成測定用に用意した試料は、基板上に堆積後、測定までの間に大気中の酸素によって酸化され、表面に高酸素含有率層が形成されていると考えられる。しかしながら、ＲＢＳ及びＡＥＳの測定を行う前に、表面をエッチングして測定を行ったので、この表面の高酸素含有率層が、酸素含有率の測定に与える影響は無視しうる。

なお、本実施の形態では、タンタル酸化物層の解析にラザフォード後方散乱法（ＲＢＳ）及びオージェ電子分光法（ＡＥＳ）を利用したが、蛍光Ｘ線分析法（ＸＰＳ）や電子線マイクロアナリシス法（ＥＰＭＡ）等の機器分析手法も利用可能である。

［第１のタンタル酸化物層の組成と抵抗変化特性］
次に、酸素含有率を変化させたタンタル酸化物層を、第１のタンタル酸化物層１０４として用いて抵抗変化層１０６を形成し、本実施の形態の不揮発性記憶素子１００を構成した場合の抵抗変化特性について説明する。不揮発性記憶素子１００の作製は、第１の実施の形態で説明した方法と同様の方法を用いた。すなわち、単結晶シリコン基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成し、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃としてスパッタリングを行い、第１のタンタル酸化物層１０４を形成する。本実施の形態で検討した範囲では、酸素ガスの流量比を、０．８％から６．７％まで変化させて各実施例を作製した。

第１のタンタル酸化物層１０４の膜厚は３０ｎｍになるようにスパッタリング時間を調節した。その後、第１のタンタル酸化物層１０４の最表面に対して酸素プラズマを３０秒間照射し、第２のタンタル酸化物層１０５を形成した。最後に、第２のタンタル酸化物層１０５上に、第２電極層１０７としての厚さ１５０ｎｍのＰｔ薄膜をスパッタ法により形成して、不揮発記憶素子１００を作製した。

以上のように作製した不揮発性記憶素子の抵抗変化現象を測定した。その結果、図１６のα点（酸素流量比約１．７％、酸素含有率約４５ａｔ％）からβ点（酸素流量比約５％、酸素含有率約６５ａｔ％）のタンタル酸化膜を使った不揮発性記憶素子では、高抵抗値が低抵抗値の５倍以上と良好であった。

図１７（ａ）と（ｂ）は、それぞれ、α点およびβ点の酸素含有率を有する試料についてのパルス印加回数に対する抵抗変化特性を測定した結果である。図１７（ｂ）および図１７（ｃ）によれば、α点およびβ点の酸素含有率においては、共に、高抵抗値が低抵抗値の５倍以上と良好であることが判る。従って、酸素含有率が４５〜６５ａｔ％の組成範囲、即ち抵抗変化層をＴａＯ_xと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９の範囲がより適切な抵抗変化層の範囲である（酸素含有率＝４５ａｔ％がｘ＝０．８に、酸素含有率＝６５ａｔ％がｘ＝１．９にそれぞれ対応）。なお、ＲＢＳ法による組成分析では、酸素含有量の分析値は±５ａｔ％程度の精度である。従って、前記ｘの組成範囲もこの精度に起因する測定誤差を含んでおり、実際には、酸素含有率が４０〜７０ａｔ％の組成範囲までこの適切な組成範囲である可能性がある。この組成範囲以外でも抵抗変化現象は確認され又は推認されるが、この組成範囲内に比べると抵抗率が小さくなり又は大きくなることから高抵抗値が低抵抗値の５倍未満になると考えられ、記憶素子として動作の安定性にやや欠けると考えられる。

なお、第１の実施の形態では、図１に示したとおり、抵抗変化層１０６が、下方に設けられた第１電極層１０３と、上方に設けられた第２電極層１０７とによって挟まれるように構成されており、しかも抵抗変化層１０６の両端部と第２電極層１０７の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。以下、その変形例について説明する。

図１８（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１８（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。また、いくつかのタンタル酸化物層からなる抵抗変化層は、一つの層として表現してある。実際にはこの抵抗変化層は、図１もしくは図８に示されたような層構造を取る。

図１８（ａ）に示す変形例では、第１電極層１０３Ｄ、抵抗変化層１０６Ｄ、および第２電極層１０７Ｄがこの順に積層されて構成されており、これらの第１電極層１０３Ｄ、抵抗変化層１０６Ｄ、および第２電極層１０７Ｄの両端部は断面視で揃っていない。これに対し、図１８（ｂ）に示す変形例では、同じく第１電極層１０３Ｅ、抵抗変化層１０６Ｅ、および第２電極層１０７Ｅが積層されて構成されているものの、これらの第１電極層１０３Ｅ、抵抗変化層１０６Ｅ、および第２電極層１０７Ｅの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。

また、本実施の形態に係る不揮発性記憶素子１００、および上記の２つの変形例においては、いずれも抵抗変化層が上下に配された電極で挟まれるように構成されているが、抵抗変化層の両端面に電極を形成することによって、抵抗変化層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１８（ｃ）に示すように、抵抗変化層１０４Ｆの一方の端面に第１電極層１０３Ｆを、他方の端面に第２電極層１０７Ｆをそれぞれ形成し、その抵抗変化層１０６Ｆの主面に平行な方向に電流を流すように構成されていてもよい。

ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は層間絶縁層を備えている。なお、化学気相堆積法などによって弗素ドープの酸化膜を形成し、これを層間絶縁層とするようにしてもよい。また、層間絶縁層を備えない構成であってもよい。

また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｗ、Ｎｉ、チッ化Ｔｉなどを用いることができる。なお、この配線層を備えない構成であってもよい。

また、上記の本実施の形態１乃至３における酸素ガスの分圧比をはじめとするスパッタリングの条件は、これらの値に限定されるものではなく、装置の構成や状態に依存して変化するものである。また、第１のタンタル酸化物層の堆積は、Ｔａをターゲットとして利用したが、タンタル酸化物をターゲットとすることによって、酸素などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。スパッタリング時のパワーやガス圧力、基板温度等も上記の条件に限定されるものではない。さらに、化学気相堆積法等の成膜技術を用いて第１のタンタル酸化物層を形成しても良い。

また、実施の形態１及び２では、酸素プラズマ処理及び酸化によって、第２のタンタル酸化物層を形成したが、これ以外の、オゾンによる酸化、空気中での自然酸化、及び、基板に吸着した水等の分子との反応を利用しての酸化等の方法を用いても良い。さらに、第２のタンタル酸化物層自体をスパッタリングや、化学気相堆積法等の成膜技術を使って形成しても良い。

（第４の実施の形態）
上述した第１乃至第３の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第４の実施の形態に係る半導体装置は、第１乃至３の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。

［第４の実施の形態に係る半導体装置の構成］
図１９は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図２０は、図１９におけるＡ部の構成（４ビット分の構成）を示す斜視図である。

図１９に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。

メモリアレイ２０２は、図１９および図２０に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。

また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。

ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、電流抑制素子を備えている。

なお、図１９におけるメモリセルＭ１１１，Ｍ１１２，…は、図２０において符号２１
０で示されている。

アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。

行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。

また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。

［第４の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成］
図２１は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図２１では、図２０のＢ部における構成が示されている。

図２１に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図２０におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図２０におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、電流抑制素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。

ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１及び図２０に示した実施の形態１乃至３に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０６、および第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層２１４は、第１乃至第３の実施の形態と同様にして形成される。

電流抑制素子２１６は、内部電極２１５を介して、抵抗変化層２１４と直列接続されている。この電流抑制素子２１６は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。

なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。

［第４の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成］
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図２１に示したものに限られるわけではなく、以下に示すような構成であってもよい。

図２２（ａ）から（ｇ）は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。

図２２（ａ）には、図２１に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が電流抑制素子２１６の上に形成されている構成が示されている。

図２２（ｂ）は、図２１に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が電流抑制素子２１６の上に形成されている構成が示されている。また、図２２（ｃ）には、図２１に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。

図２２（ｄ）には、図２１に示す構成と異なり、内部電極および電流抑制素子を備えていない構成が示されており、図２２（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。

また、図２２（ｆ）には、図２１に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図２２（ｇ）には、内部電極の代わりに第２の抵抗変化層２１９を備える構成が示されている。

なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。

また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような電流抑制素子を備えない構成とすることが考えられる。

以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。

［多層化構造の不揮発性半導体装置の構成例］
図１９および図２０に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。

図２３は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図２３に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。

なお、図２３に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。

このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。

なお、第１乃至第３の実施の形態において説明したように、本発明における抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。

［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第４の実施の形態に係る不揮発性半導体装置の動作例について、図２４に示すタイミングチャートを参照しながら説明する。

図２４は、本発明の第４の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。

図２４におけるＶＰは、可変抵抗素子と電流抑制素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。

また、図２４において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。

メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。

次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。

メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。

次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。

なお、第１の実施の形態において説明したように、本発明におけるタンタル酸化物を含む抵抗変化層を用いた場合、電極間に印加する電気的パルスの幅が２０ｎｓｅｃ程度の高速パルスであっても、抵抗変化現象を確認することができる。したがって、パルス幅ｔＰは５０ｎｓｅｃ程度に設定することができる。

このようにパルス幅が５０ｎｓｅｃ程度の高速パルスを用いることができるため、不揮発性半導体装置２００の制御回路などの周辺回路の動作時間などを考慮したとしても、１回の書き込みサイクル時間ｔＷは８０ｎｓｅｃ程度に設定することができる。その場合、例えばデータ入出力回路２０７の端子ＤＱを介して、不揮発性半導体装置２００の外部とのデータの入出力を１６ビットで行う場合、情報の書き込みに要するデータ転送速度は、１秒間当たり２５Ｍバイトとなり、非常に高速な書き込み動作を実現することができる。さらに、公知のページモードまたはバーストモードなどの手法を用い、不揮発性半導体装置内部での並列の書き込みビット数を増やすことによって、より一層高速な書き込み動作を実現することも可能である。

従来の不揮発性メモリにおいて、比較的高速なデータ転送が可能であるとして知られているNANDフラッシュメモリの場合、上記のページモードを用いたとしても、書き込みに要するデータ転送速度は１秒間当たり１０Ｍバイト程度である。このことからも、本実施の形態の不揮発性半導体装置の書き込み動作の高速性を確認することができる。

また、第１の実施の形態において説明したように、本発明におけるタンタル酸化物を含む抵抗変化層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができる。すなわち、同一のデータを繰り返し書き込んだ後に、それと逆のデータを書き込む場合であっても、１回の高速パルスで書き換えを行うことができる。そのため、一般的に不揮発性記憶素子で必要とされる消去サイクルまたはリセットサイクルに代表されるような、書き込み前に一方のデータに揃えるステップが不要となる。この点も、本実施の形態における不揮発性半導体装置における書き込みの高速化に寄与する。また、そのようなステップが不要であるため、書き込み動作を単純なステップで行うことが可能となる。

さらに、書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。

本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。

（第５の実施の形態）
上述した第１乃至第３の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第５の実施の形態に係る不揮発性半導体装置は、第１乃至３の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部とした、いわゆる１Ｔ１Ｒ型のものである。

［第５の実施の形態に係る不揮発性半導体装置の構成］
図２５は、本発明の第５の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図２６は、図２５におけるＣ部の構成（２ビット分の構成）を示す断面図である。

図２５に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。

メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。

また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。

図２６に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。

ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１乃至第３の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸化物を含む抵抗変化層を有している。より具体的には、図２６における不揮発性記憶素子３１３が、図２５におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、タンタル酸化物を整含む抵抗変化層３１５、および下部電極３１６から構成されている。

なお、図２６における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。

図２５に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。

また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。

さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。

また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。

アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。

行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。

また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。

なお、１トランジスタ／１不揮発性記憶部の構成である第５の実施の形態の場合、第４の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流抑制素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。

また、第４の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。

さらに、第４の実施の形態の場合と同様に、タンタルおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。

［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第５の実施の形態に係る不揮発性半導体装置の動作例について、図２７に示すタイミングチャートを参照しながら説明する。

図２７は、本発明の第５の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。

図２７において、ＶＰは、可変抵抗素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。

メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。

次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。

メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。

次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。

第４の実施の形態の場合と同様、本実施の形態においても、高速パルスを用いて書き込み動作を行うことができる。

また、第４の実施の形態において説明したように、本発明におけるタンタル酸化物を含む抵抗変化層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができ、その結果、第５の実施の形態に係る不揮発性半導体装置においても、消去サイクルまたはリセットサイクルなどのステップが不要となる。したがって、書き込みの高速化を図ることができるとともに、書き込み動作を単純なステップで行うことが可能となる。

さらに、書き込み用電圧は２〜３Ｖ程度の低電圧で足りるため、低消費電力化を実現することもできる。

なお、本実施の形態においては、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。

（第６の実施の形態）
第６の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１乃至第３の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。

［不揮発性半導体装置の構成］
図２８は、本発明の第６の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。

図２８に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。

図２９は、本発明の第６の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図３０は、同じく救済アドレス格納レジスタの構成を示す断面図である。

図２９および図３０に示すように、救済アドレス格納レジスタ４０８は、第１乃至第３の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。

不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１乃至第３の実施の形態に係る不揮発性記憶素子に相当する。

なお、図３０において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。

本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。

［不揮発性半導体装置の動作例］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。

以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。

なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。

メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。

このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１乃至第３の実施の形態の場合と同様にして実現される。

このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１乃至第３の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。

このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。

以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。

本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。

［不揮発性半導体装置の製造方法］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。

図３１は、本発明の第６の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。

まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。

そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１及び第２の実施の形態において説明したとおりに行われる。

次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。

以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。

また、第３の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。

なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。

本実施の形態のように、第１乃至第３の実施の形態におけるタンタル酸化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。

また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。

また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。

さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。

なお、本実施の形態では、第１及び第２の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第３および第４の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１乃至第３の実施の形態における不揮発性記憶素子を用いることが可能である。

また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。

（その他の実施の形態）
第６の実施の形態に係る不揮発性半導体装置が、第４の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第４の実施の形態に係るクロスポイント型の不揮発性半導体装置と第６の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。

この場合、第４の実施の形態に係るクロスポイント型の不揮発性半導体装置および第６の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。

また、第６の実施の形態に係る不揮発性半導体装置が、第５の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第５の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第６の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。

この場合も、第５の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第６の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。

また、本発明の不揮発性記憶素子の製造方法は、高速動作が可能で、しかも安定した書き換え特性を有しており、種々の電子機器に用いられる不揮発性記憶素子等の製造方法として有用である。

図１は本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示し た断面図である。 図２（ａ）〜（ｃ）は本発明の第１の実施の形態に係る不揮発性記憶素子の 製造工程を示した断面図である。 図３は情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の実施例１乃至３の動作例を示す図である。 図４は情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の実施例１乃至３の動作例を示す図である。 図５（ａ）〜（ｃ）は本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。 図６は本発明の第１の実施の形態に係るタンタル酸化物からなる抵抗変化層のＸＲＤ（Ｘ線回折）スペクトルを示す図である。 図７（ａ），（ｂ）は本発明の第１の実施の形態に係るタンタル酸化物からなる抵抗変化層のＸ線反射率のスペクトルを示す図である。 図８（ａ）〜（ｃ）は本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。 図９は本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。 図１０は本発明の第１の実施の形態に係る不揮発性記憶素子が動作する場合に、電極間に印加される電気的パルスの幅と抵抗変化層の抵抗値との関係を示す図である。 図１０は本発明の第１の実施の形態に係る不揮発性記憶素子において、電極間に同極性の電気的パルスを連続して印加した場合における抵抗変化層の抵抗変化特性を示す図である。 図１２は本発明の第１の実施の形態に係る不揮発性記憶素子において、電極間に正負の電気的パルスを交互に連続して１００００回印加した場合における抵抗変化層の抵抗変化特性を示す図である。 図１３は本発明の第１の実施の形態に係る不揮発性記憶素子についてのアレニウスプロットを示す図である。 図１４（ａ）〜（ｃ）は本発明の第２の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。 図１５（ａ），（ｂ）は本発明の第２の実施の形態に係る不揮発性記憶素 子の実施例５の断面の透過型電子顕微鏡写真及びそのスケッチである。 図１６は本発明の第３の実施の形態に係る不揮発性記憶素子が備えるタンタル酸化膜層からなる抵抗変化層におけるスパッタリング時の酸素流量比とタンタル酸化物層中の酸素含有率との関係を示す図である。 図１７（ａ），（ｂ）は本発明の第３の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。 図１８（ａ）〜（ｃ）は本発明の第１乃至３の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。 図１９は本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図２０は図１９におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図２１は本発明の第４の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。 図２２（ａ）〜（ｇ）は本発明の第４の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。 図２３は本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。 図２４は本発明の第４の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。 図２５は本発明の第５の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図２６は図２５におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図２７は本発明の第５の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。 図２８は本発明の第６の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。 図２９は本発明の第６の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。 図３０は本発明の第６の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図である。 図３１は本発明の第６の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。 図３２は従来の記憶素子の構成を示す断面図である。

符号の説明

１００ 不揮発性記憶素子
１０１ 基板
１０２ 酸化物層
１０３ 第１電極層
１０４ 第１のタンタル酸化物層
１０５ 第２のタンタル酸化物層
１０６ 抵抗変化層
１０７ 第２電極層
１０８ フォトレジスト
１０９ 素子領域
１１０ 第３のタンタル酸化物層
２００ 不揮発性半導体装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 不揮発性記憶素子
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 抵抗変化層
２１５ 内部電極
２１６ 電流抑制素子
２１７ 下部電極
２１８ オーミック抵抗層
２１９ 第２の抵抗変化層
３００ 不揮発性半導体装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 不揮発性記憶素子
３１４ 上部電極
３１５ 抵抗変化層
３１６ 下部電極
４００ 不揮発性半導体装置
４０１ 半導体基板
４０２ ＣＰＵ
４０３ 入出力回路
４０４ 論理回路
４０５ アナログ回路
４０６ ＢＩＳＴ回路
４０７ ＳＲＡＭ
４０８ 救済アドレス格納レジスタ
４０９ 不揮発性記憶素子
４１０ 書き込み回路
４１１ 読み出し回路
４１２ ラッチ回路
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１，Ｍ１２，… メモリセル
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線
５００ 不揮発性記憶素子
５０１ 基板
５０２ 酸化物層
５０３ 下部電極
５０４ 抵抗変化層
５０５ 上部電極

Claims (23)

1. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備え、
   前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している、不揮発性記憶素子。
2. 前記抵抗変化層は、前記第１の領域としてのＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物層と、前記第２の領域としてのＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物層との少なくとも２層が積層された積層構造を有している、請求項１に記載の不揮発性記憶素子。
3. 前記第２の酸素不足型のタンタル酸化物層が前記第１電極もしくは前記第２電極に接している、請求項２に記載の不揮発性記憶素子。
4. 前記第２の酸素不足型のタンタル酸化物層が接している電極に前記第２の酸素不足型のタンタル酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲ_Hとし、前記第２の酸素不足型のタンタル酸化物層が接している電極に前記第２の酸素不足型のタンタル酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲ_Lとした時、Ｒ_H＞Ｒ_Lとなる、請求項３に記載の不揮発性記憶素子。
5. 前記ＴａＯ_xは、０．８≦ｘ≦１．９を満足する、請求項１乃至４のいずれかに記載の不揮発性記憶素子。
6. 前記ＴａＯ_yは、２．１≦ｙ＜２．５を満足する、請求項１乃至４のいずれかに記載の不揮発性記憶素子。
7. 前記第２の酸素不足型のタンタル酸化物層の厚みは、前記第１の酸素不足型のタンタル酸化物層の厚みよりも小さい、請求項２または３に記載の不揮発性記憶素子。
8. 前記第２の酸素不足型のタンタル酸化物層の厚みが１ｎｍ以上８ｎｍ以下である、請求項１乃至４のいずれかに記載の不揮発性記憶素子。
9. 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
   前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
   前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している、不揮発性半導体装置。
10. 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
    前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している、不揮発性半導体装置。
11. 前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に電流抑制素子を具備しており、
    当該電流抑制素子は、前記抵抗変化層と電気的に接続されている、請求項９または１０に記載の不揮発性半導体装置。
12. 前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、請求項９または１０に記載の不揮発性半導体装置。
13. 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
    前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタを介して前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
    前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している、不揮発性半導体装置。
14. 半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
    前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記抵抗変化層は、その厚み方向において、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域と、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域と、を有している、不揮発性半導体装置。
15. 請求項９、１０または１３に記載の不揮発性半導体装置を更に備える、請求項１４に記載の不揮発性半導体装置。
16. 第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、を備える不揮発性記憶素子の製造方法であって、
    前記抵抗変化層を製造する工程は、（Ａ）前記抵抗変化層の厚み方向における一部を構成し、ＴａＯ_x（但し、０＜ｘ＜２.５）で表される組成を有する第１の酸素不足型のタンタル酸化物を含む第１の領域を形成する工程と、（Ｂ）前記抵抗変化層の厚み方向において前記第１の領域に隣り合い、ＴａＯ_y（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２の領域を形成する工程と、を含む、不揮発性記憶素子の製造方法。
17. 前記工程Ａは前記第１の酸素不足型のタンタル酸化物を含む第１層を形成する工程であり、前記工程Ｂは前記第１層の表面を酸化することによって前記第１の領域及び前記第２の領域を形成する工程である、請求項１６に記載の不揮発性記憶素子の製造方法。
18. 前記工程Ａは前記第１の酸素不足型のタンタル酸化物を含む前記第１の領域としての第１層を形成する工程であり、前記工程Ｂは前記第１層の上に前記第２の酸素不足型のタンタル酸化物を含む前記第２の領域としての第２層を堆積する工程である、請求項１６に記載の不揮発性記憶素子の製造方法。
19. 前記第１層を、スパッタリング法または化学気相堆積法によって形成する、請求項１７または１８に記載の不揮発性記憶素子の製造方法。
20. 前記第２層を、スパッタリング法または化学気相堆積法によって形成する、請求項１９に記載の不揮発性記憶素子の製造方法。
21. 前記ＴａＯｘは、０．８≦ｘ≦１．９を満足する、請求項１６に記載の不揮発性記憶素子の製造方法。
22. 前記ＴａＯｙは、２．１≦ｙ＜２．５を満足する、請求項１６に記載の不揮発性記憶素子の製造方法。
23. 前記第２層の厚みが１ｎｍ以上８ｎｍ以下である、請求項１８に記載の不揮発性記憶素子の製造方法。

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