CN102077296B - 电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置 - Google Patents

电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置 Download PDF

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Abstract

提供可以使电阻变化元件的动作窗口最大化的电阻变化元件最适合的成形方法。该成形方法用来使电阻变化元件(100)进行初始化，包含：判断步骤(S35)，判断电阻变化元件(100)的电阻值是否比高电阻状态时小；施加步骤(S36)，在判断为不小时(S35中的“否”)，施加不超过下述电压的电压脉冲(S36)，该电压是在成形电压中加上成形余量而得到的；判断步骤(S35)和施加步骤(S36)对于存储器阵列(202)中的全部存储器单元进行重复(S34～S37)。

Description

电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置
技术领域
本发明涉及一种使电阻值根据电信号可逆地变化的电阻变化型非易失性存储元件稳定地进行电阻变化所用的成形(初始化)方法及具有那种功能的电阻变化型非易失性存储装置。
背景技术
近年来，正在进行具有使用电阻变化型非易失性存储元件(下面也只称为“电阻变化元件”。)所构成的存储器单元的电阻变化型非易失性存储装置(下面也只称为“非易失性存储装置”。)的研究开发。所谓的电阻变化元件是指，具有电阻值根据电信号可逆地变化的性质，进而能够以非易失的方式存储与该电阻值对应的数据之元件。
作为使用了电阻变化元件的非易失性存储装置，将被称为所谓1T1R型的存储器单元按矩阵状进行阵列配置后的非易失性存储装置一般已为众所周知，该存储器单元在其配置为正交的位线和字线之间的交点旁边的位置上，串联连接了MOS晶体管和电阻变化元件。在1T1R型中，2个端子的电阻变化元件一端连接于位线或者源极线上，另一端连接于晶体管的漏极或者源极上。晶体管的栅极连接于字线上。源极线和位线或者字线平行进行配置。
另外，作为别的存储器单元结构，将被称为所谓1D1R型的交叉点存储器单元按矩阵状进行阵列配置后的非易失性存储装置一般也为众所周知，该交叉点存储器单元在其配置为正交的位线和字线之间的交点位置上，串联连接了二极管和电阻变化元件。
下面，说明典型的以往电阻变化元件(非专利文献1、专利文献1～3)。
首先，在非专利文献1中，公示出一种由使用过渡金属氧化物来作为电阻变化元件的1T1R型存储器单元所构成的非易失性存储器。过渡金属氧化物薄膜通常是绝缘体，并且表示出，为了使电阻值进行脉冲变化，实施成形处理，可以形成能转换高电阻状态和低电阻状态的导电路径。这里，所谓的“成形”指的是，对电阻变化元件的初始化，是从制造后具有非常高的电阻值的状态，使电阻变化元件变化为可以按照施加的脉冲电压可逆地转变高电阻状态和低电阻状态的状态所需的处理，换言之，是使电阻变化元件从尚未作为电阻变化元件来发挥作用的制造后的状态变化为能作为电阻变化元件来发挥作用的状态所需的处理，通常在制造后只实施一次。
图46是表示非专利文献1中示出的成形开始电压的过渡金属氧化物膜厚依赖性的特性图。作为过渡金属氧化物，表示出NiO、TiO2、HfO2、ZrO2的4种特性，成形开始电压依赖于过渡金属氧化物的种类，过渡金属氧化物膜厚越厚，则变得越高。因此，为了减低成形电压，优选的是选择NiO那样的过渡金属氧化物，使过渡金属氧化物膜厚薄膜化。这里，所谓的“成形电压”是指，为了使电阻变化元件成形而施加的电压，所谓的“成形开始电压”是指，使电阻变化元件成形所需要的最低电压(作为绝对值是最低的成形电压)。
另外，图47同样是表示非专利文献1中所公示的NiO的单极电阻变化特性的I-V特性图，若在低电阻状态下施加了约0.5V的复位电压则转变为高电阻状态，若在高电阻状态下施加了约1.15V的置位电压(点A)则转变为低电阻状态，低电阻状态转变后(点A以后)，实施电流限制以便不向电阻变化元件流动过量的电流。因此，在低电阻状态转变后，不对电阻变化元件施加过量的电压。另外，在图47中，实线是150℃、300小时烘烤前的电阻变化滞后现象，虚线表示150℃、300小时烘烤后的电阻变化滞后现象，并且表示出，在从高电阻状态转变为低电阻状态的点A以后限制了对电阻变化元件施加的电压时，尽管因电压可变而重复使电阻变化滞后现象循环，却没有明显变化，稳定地重现出高电阻状态及低电阻状态。
另外，在专利文献1中，表示出一种使用稀土类氧化物薄膜来作为电阻变化元件的离子传导型非易失性存储元件。
图48是专利文献1中示出的存储器单元的剖面模式图。
存储器单元在高电传导率的基板1(例如掺杂了P型高浓度杂质后的硅基板1)上形成下部电极2，在该下部电极2上形成含有作为离子源的金属元素的离子源层3，在其上形成具有比较高的电阻值的存储层4，并形成上部电极6使之通过该存储层4上的绝缘层5上所形成的开口与存储层4进行连接，来构成。
这里，作为使用于离子源层3的材料，公示出CuTe、GeSbTe、AgGeTe等，作为存储层4的材料，公示出氧化钆等的稀土类元素氧化物等。另外，下部电极2、上部电极6使用TiW、TaN等通常的半导体布线材料。再者，在存储层4的氧化钆中，金属粒子如Cu只添加到构成层却不充足的量，也就是存储层4维持绝缘性或者半绝缘性的程度。
有关图48所示的对存储器单元的写入方法，由于若施加了上部电极6的电位比下部电极2的电位低的负电压，则在存储层4内形成大量含有金属元素的导电路径，或者在存储层4内形成多个因金属元素而产生的损伤，因而存储层4的电阻值变低，相反，若施加了上部电极6的电位比下部电极2的电位高的正电压，则存储层4内所形成的因金属元素而产生的导电路径或者损伤消失，存储层4的电阻值变高。
图49是图48的存储器单元中从初始状态开始的I-V特性图，在最开始的循环中，通过比较高的负电压，从初始状态的高电阻状态转变为低电阻状态。将此时的电压设为初始化电压Vo。然后，若使正电位不断增大，则在消除电压Ve下，从低电阻状态转变为高电阻状态。再者，在第2次以后的循环中，通过与初始化电压Vo相比绝对值小的记录电压Vr，从高电阻状态转变为低电阻状态。
这样，在专利文献1中，由于在存储层4中添加金属粒子，因而在存储层4中形成因金属元素而产生的损伤，以低的电压轻易地使金属元素的离子开始移动。因此，公示出一种初始化(成形)电压减低技术，该技术为，在离子移动后空出的位置上，因为新的离子从与存储层4相接的离子源层3移动进来，所以这种动作连续产生，能够快速形成导电路径，以低的电压进行初始化(成形)动作，使之维持存储器单元的可靠性。
另外，在专利文献2中，公示出一种使用了电阻变化型存储元件的1T1R型存储器单元的多值写入方法。图50是从那种1T1R单元的MIS晶体管和电阻变化元件的静态特性说明低电阻化动作点解析所用的附图。如图50所示，电阻变化元件的I-V特性用直线表示，若比低电阻化阈值电压Vth高的电压施加给了电阻变化元件，则从高电阻状态转变为低电阻状态。另外，通过将MIS晶体管的栅极电压VGS变更为VG3、VG2、VG1(VG3＜VG2＜VG1)，MIS晶体管的I-V特性发生变化。MIS晶体管的栅极电压VGS越大，则电流流动得越好，导通电阻变低。而且，通过将MIS晶体管的栅极电压VGS变更为VG3、VG2、VG1，低电阻化动作点也分别成为和P3、P2、P1不同的点，取得与在动作点上流动的电流值对应的低电阻值。这样，表示出电阻变化元件的低电阻值等级具有通过控制MIS晶体管的栅极电压VGS并控制I-V特性，就可以自如设置的特性，能够应用于多值存储器。
另外，在专利文献3中，公示出一种电阻变化元件的多值写入方法，图51是作为那种电阻变化元件的金属绝缘膜(例如氧化镁膜)的电阻-电压特性图。表示通过正电压施加进行高电阻化，通过负电压施加进行低电阻化的电阻变化特性。在正电压施加侧，在施加电压上升到临界电压以上之后，因施加电压而回归的路径不同。具体而言，转换电压越高，电阻越是具有更高的电阻值，进行回归。这样，表示出电阻变化元件的高电阻值等级通过设定多个转换电压并控制R-V特性，就可以按预期的高电阻值进行设置。
先行技术文献
专利文献
专利文献1：日本特开2006-351780号公报(图1、图3)
专利文献2：日本特开2005-235360号公报(图4)
专利文献3：日本特开2008-124471号公报(图2A)
非专利文献
非专利文献1：I.G.Baek et al.，IEDM2004，p.587(Fig.5(b))
发明概要
发明要解决的技术课题
这里，总结背景技术中所公示的以往技术，就是在非专利文献1中表示出，过渡金属氧化物的几个因电脉冲的施加而显出非易失的电阻变化现象。另外，还公示出，为了使之产生其电阻变化现象，最开始需要进行与其后的电阻变化所需的控制电压相比绝对值高的电压施加，并且其对于初始绝缘状态的非常高电阻的状态，可以利用按能进行电阻变化的等级形成导电路径的模型进行说明。再者，还公示出，使用了这些过渡金属氧化物的电阻变化元件虽然在成形后若施加了超过预定阈值电压的电信号，则发生可逆的电阻变化，但是存在可以只通过单向的电压极性进行控制的单极型和可以通过不同的电压极性的电压施加进行控制的双极型的2种。
在专利文献1中表示出，即便是由和过渡金属氧化物不同的材料构成的离子导电型电阻变化元件，也可以进行同样的成形及利用电脉冲的电阻变化。
在专利文献2中表示出一种电阻变化元件的低电阻化控制方法。公示出，达到预定的电压时从高电阻变化为低电阻，依赖于那时流向电阻变化元件的电流量大小，决定低电阻状态的电阻值的情况，以及通过利用该现象来控制栅极电压，就可以应用到多值存储器中的情况。
在专利文献3中报告了高电阻值等级具有由高电阻化时施加给电阻变化元件的电压值唯一确定的现象。
这样，表示出过渡金属氧化物等几个材料可以采用由夹着电极的简单结构来构成电阻变化型非易失性存储元件，其通过初始就实施高电压的成形，随后只是给予短脉冲的电信号而可以可逆且稳定地控制低电阻状态和高电阻状态，且它们的状态为非易失性。而且，可以期待，通过使用这些电阻变化型非易失性存储元件来作为存储器单元，就能够与例如闪存储器等一般众所周知的非易失性存储器相比，构成高速且低成本的存储器。
本申请发明人等评价上述公示内容，作为电阻变化型非易失性存储装置之一，研究出一种使用作为过渡金属之一的钽(Ta)，由其缺氧型的氧化物(氧化钽)的电阻变化层和开关元件构成存储器单元的电阻变化型非易失性存储装置。
这里，所谓缺氧型的氧化物是指，从化学计量组成来看氧不足的氧化物。如果用作为过渡金属之一的钽的例子来说，就是作为具有化学计量组成的氧化物有Ta2O5。在该Ta2O5中，含有氧达到钽的2.5倍，若用含氧率来表示，则为71.4％。将与该含氧率71.4％相比含氧率低的状态的氧化物，也就是表现为Ta2Ox时满足0＜x＜2.5的具有非化学计量组成的钽氧化物(下面将钽氧化物简写为Ta氧化物)，称为缺氧型的Ta氧化物。特别是，如同作为相关专利的国际公开第2008/059701号(专利文献4)所公示的那样，在0.8≤x≤1.9的范围内获得良好的电阻变化动作，并且优选的是，该范围作为x的范围。
作为说明课题所需的准备，关于将缺氧型的Ta氧化物(TaO1.54)作为电阻变化层的电阻变化元件，说明想要通过实验获得的几个特性。
图52是表示使用了以往电阻变化元件的1T1R型存储器单元结构(1位部分的结构)的剖面图。如图52所示，1T1R型存储器单元500由晶体管317和电阻变化元件300构成。
在半导体基板301上，按顺序形成第1N型扩散层区域302a、第2N型扩散层区域302b、栅极绝缘膜303a、栅电极303b、第1通孔304、第1布线层305、电阻膜用第1通孔510、电阻变化元件300、电阻膜用第2通孔511、第2通孔306、第2布线层307、第3通孔308及第3布线层311。
这里，将和电阻膜用第2通孔511连接的第2布线层307、和电阻膜用第1通孔510连接的第1布线层305以及第3布线层分别定义为上部电极端子A、下部电极端子B以及下部电极侧端子C。
半导体基板301的电压是0V，从0V电源线(未图示)，通过一般众所周知的结构进行供应。
图52右上的附图是电阻变化元件300的放大图。电阻变化元件300在电阻膜用第1通孔510上将下部电极300a、作为缺氧型Ta氧化物(TaO1.54)的电阻变化层300b及上部电极300c形成为夹心状，并且连结到和第2布线层307连接的电阻膜用第2通孔511上。这里，电阻变化层300b为，面积：0.25μm2(＝0.5μm×0.5μm)、膜厚：50nm，晶体管317为，NMOS晶体管的栅极宽度W：0.44μm、栅极长度L：0.18μm、栅极绝缘膜303a的膜厚Tox：3.5nm。
下部电极300a由TaN构成，上部电极300c由将易于发生电阻变化的Pt作为主要成分的电极材料构成。
在该电阻变化元件300中具有电阻变化特性，该电阻变化特性为，若对上部电极300c以下部电极300a为基准施加了产生电阻变化的阈值电压以上的正电压，则在上部电极300c界面上发生氧化，从低电阻状态转变为高电阻状态，相反，若对上部电极300c以下部电极300a为基准施加了产生电阻变化的阈值电压以下的负电压，则在上部电极300c界面旁边的电阻变化层300b上发生还原反应，从高电阻状态转变为低电阻状态。这种将上部电极300c和下部电极300a形成为由不同的材料构成的异电极结构后的电阻变化元件300是以获得下述非易失性存储元件为目的由本申请发明人等发明出的，在作为相关专利申请的国际公开第2009/050833号(专利文献5)中进行了详细说明，上述非易失性存储元件可以按照电极材料唯一决定高电阻化或者低电阻化的电阻变化和施加的脉冲电压极性方向的关系，其结果为，具有可逆且稳定的重写特性，并且利用了电阻变化现象。
图53是表示在针对图52所示的1T1R型存储器单元500，初始就实施了利用高电压脉冲施加的成形之后，对特定的1位交替持续施加发生低电阻化的脉冲电压和发生高电阻化的脉冲电压时其每次的电阻值(电阻测量电压为0.4V)的图表。横轴表示所施加的电脉冲数，纵轴表示电阻值。还有，所谓的电阻测量电压指的是，为了测量电阻变化元件的电阻值而对电阻变化元件施加的电压，是易于发生电阻变化(高电阻状态和低电阻状态之间的转变)的阈值电压以下的电压。
更为详细而言，在图53中表示出，对图52所示的1T1R型存储器单元500的栅电极303b施加栅极电压Vg＝2.4V，最开始处于约8.8kΩ的低电阻状态LR，在上部电极端子A上因+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对下部电极侧端子C施加接地电位)，也就是+2.4V的正脉冲电压施加而变化为约222kΩ的高电阻状态HR，接下来，在下部电极侧端子C上因+2.4V的脉冲电压(脉冲宽度50ns)的施加(此时，对上部电极端子A施加接地电位)，也就是-2.4V的负脉冲电压施加而变化为约8.9kΩ的低电阻状态LR，之后反复对于下部电极侧端子C在上部电极端子A上进行由正脉冲电压施加导致的高电阻化，和对于下部电极侧端子C在上部电极端子A上进行由负脉冲电压施加导致的低电阻化。
这样，在作为过渡金属之一的钽的氧化物中，也表示双极型的电阻变化特性，进而确认了具有可以通过数十ns这样的短脉冲高速重写电阻值的特征。另外，虽然详细情况予以省略，但是还确认出，通过电阻变化而得到的低电阻值依赖于栅电极303b的电压，或晶体管317的沟道宽度(未图示)大小等在低电阻化时流动的电流量来决定这样的现象，具有和专利文献2中所公示的性质相同的特征。
可是，图54是在图53中再增加脉冲施加次数时(正脉冲和负脉冲各施加300次)HR和LR的电阻值的正态期望值描绘图。横轴表示HR和LR的电阻值(电阻测量电压为0.4V)，纵轴表示正态期望值，该正态期望值表示在正态分布下结合时其偏差的程度。
如图54所示，发现了虽然将同一1位在相同的条件下，使低电阻化和高电阻化交替连续，进行了电阻变化动作，可是高电阻状态和低电阻状态都不是设定成相同的电阻值，具有某种统计上的分布偏差进行设定这样的以往未知的现象。高电阻状态的偏差尤其大。该现象在使用电阻变化型存储元件来构成电阻变化型存储装置时，重要的是，在读出动作中如何使由高电阻状态HR的最小值和低电阻状态LR的最大值规定的窗口(窗口)C最大化，但是在集成多个电阻变化型存储元件来构成时，以往熟知的各个位的制造偏差因素增大。其结果为，因为该窗口C进一步缩小，所以发现了误读或读出速度的下降等对稳定动作成为较大课题。
发明内容
本发明是鉴于这种情况而做出的，其目的为，提供可以使电阻变化元件的动作窗口最大化的电阻变化元件最佳的成形方法及具有那种功能的电阻变化型非易失性存储装置。
解决课题的技术手段
为了达到上述目的，本发明所涉及的成形方法用来对电阻变化型非易失性存储元件，实施使之从制造后的第1状态变化为下述第2状态的作为初始化的成形，该第2状态能够根据施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态，该方法的特征为，上述电阻变化型非易失性存储元件在上述第1状态下，具有比上述高电阻状态时大的电阻值，上述方法包含：判断步骤，判断上述电阻变化型非易失性存储元件的电阻值是否比上述高电阻状态下的电阻值小；施加步骤，在上述判断步骤中判断出上述电阻变化型非易失性存储元件的电阻值不比上述高电阻状态下的电阻值小时，将在下述成形开始电压中加上预先规定的电压而得到的电压设为绝对值最大电压，把绝对值不超过上述绝对值最大电压的电压的电压脉冲施加给上述电阻变化型非易失性存储元件，上述成形开始电压是使上述电阻变化型非易失性存储元件从上述第1状态变化为上述第2状态所需要的电压，也就是绝对值最低的电压。
据此，由于在成形时施加的电压被限制在一定范围内(在成形开始电压中加上一定余量后的电压的范围内)，因而与超过其范围实施成形的情形相比，其后使电阻变化型非易失性存储元件高电阻化时的电阻值(高电阻值等级)较大，且成为难以依赖于施加电压的电阻值。因而，电阻变化型非易失性存储元件的动作窗口得以最大化。
这里，优选的是，其构成为，上述电阻变化型非易失性存储元件具有第1缺氧型过渡金属氧化物层和第2缺氧型过渡金属氧化物层，该第2缺氧型过渡金属氧化物层具有比上述过渡金属氧化物层高的含氧率；在上述施加步骤中，以上述第2缺氧型过渡金属氧化物层的电位为基准对上述第1缺氧型过渡金属氧化物层施加具有正电压的电压脉冲，上述预先规定的电压是依赖于上述第1及第2缺氧型过渡金属氧化物层确定的值。
例如，优选的是，上述第1缺氧型过渡金属氧化物层是具有以TaOx来表示的组成的层，上述第2缺氧型过渡金属氧化物层是具有以TaOy(但是x＜y)来表示的组成的层，上述预先规定的电压是0.7V。
另外，也可以构成为，上述判断步骤和上述施加步骤进行重复，在上述施加步骤中，施加与刚刚之前所施加的电压脉冲相比绝对值大的电压的电压脉冲。此时，优选的是，在上述施加步骤中，施加具有下述电压的电压脉冲，该电压是在刚刚之前所施加的电压脉冲的电压中加上不超过预先规定的电压而得到的电压。例如，通过作为分阶段增大的分级电压事先定为比上述余量小的电压(例如0.1V等)，来施加没有超过在成形开始电压中加上上述余量后的电压的最适合的成形电压。
另外，也可以构成为，上述电阻变化型非易失性存储元件配置于多个存储器单元的每个中，在上述施加步骤中，在对上述多个存储器单元中所配置的上述电阻变化型非易失性存储元件按顺序施加完同一电压的电压脉冲之后，施加与刚刚之前所施加的电压脉冲相比绝对值大的电压的电压脉冲。据此，对于多个存储器单元，以各个电阻变化型非易失性存储元件所依赖的最适合的电压实施成形。
另外，在上述施加步骤中，也可以使用可供应的电流的最大值受到限制的电压源，来施加上述电压脉冲。据此，通过事先设定电压源，以便在从电压源施加了可供应的最大电流时对电阻变化型非易失性存储元件施加最适合的成形电压，就可以不用分阶段达到多次进行电压施加，而通过1次电压施加来完成成形。
另外，为了达到上述目的，本发明所涉及的电阻变化型非易失性存储装置使用电阻变化型非易失性存储元件，其特征为，具备：存储器单元阵列，由串联连接了能够根据施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态的电阻变化型非易失性存储元件和开关元件后的多个存储器单元构成；选择部，从上述存储器单元阵列之中，至少选择1个存储器单元；成形用电压脉冲发生部，发生使由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件从第1状态变化为第2状态所需的成形用电压脉冲，该第1状态是制造后的具有比上述高电阻状态时大的电阻值的状态，该第2状态能够根据施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态；写入用电压脉冲发生部，发生使由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件从高电阻状态向低电阻状态，或者从低电阻状态向高电阻状态转变所用的写入用电压脉冲；读出部，具有成形判定部及通常判定部，该成形判定部判定由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件是否处于具有比上述高电阻状态时低的电阻值的状态，该通常判定部判定由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；上述成形用电压脉冲发生部也可以将在下述成形开始电压中加上预先规定的电压而得到的绝对值为最大的电压作为绝对值最大电压，把上述成形用电压脉冲施加给上述电阻变化型非易失性存储元件，该成形开始电压是使上述电阻变化型非易失性存储元件从上述第1状态变换为上述第2状态所需要的，并且是绝对值最低的电压。
据此，由于在成形时施加的电压被限制在一定范围内(在成形开始电压中加上一定余量后的电压的范围内)，因而与超过其范围进行了成形的情形相比，其后使电阻变化型非易失性存储元件高电阻化时的电阻值(高电阻值等级)较大，且成为难以依赖于施加电压的电阻值。因而，电阻变化型非易失性存储元件的动作窗口得以最大化。
这里，优选的是，上述电阻变化型非易失性存储元件具有第1缺氧型过渡金属氧化物层和第2缺氧型过渡金属氧化物层，该第2缺氧型过渡金属氧化物层具有比上述过渡金属氧化物层高的含氧率；上述成形用电压脉冲发生部以上述第2缺氧型过渡金属氧化物层的电位为基准对上述第1缺氧型过渡金属氧化物层施加具有正电压的电压脉冲，上述预先规定的电压设为依赖于上述第1及第2缺氧型过渡金属氧化物层确定的值。例如，优选的是，上述第1缺氧型过渡金属氧化物层是具有以TaOx来表示的组成的层，上述第2缺氧型过渡金属氧化物层是具有以TaOy(但是x＜y)来表示的组成的层，上述预先规定的电压是0.7V。
另外，也可以构成为，上述成形用电压脉冲发生部包含可变电压脉冲发生电路，从绝对值小的电压分阶段发生绝对值大的电压的电压脉冲。此时，优选的是，上述可变电压脉冲发生电路接下来发生具有下述电压的电压脉冲，该电压是在刚刚之前所发生的电压脉冲的电压中加上不超过上述预先规定的电压的电压而得到的。例如，通过作为分阶段增大的分级电压事先定为0.7V以下(0.1V等)，来施加没有超过在成形开始电压中加上上述余量后的电压的最适合的成形电压。
另外，上述成形用电压脉冲发生部也可以使用可供应的电流的最大值受到限制的电压源，来发生上述电压脉冲。据此，通过事先设定电压源，以便在从电压源施加了可供应的最大电流时对电阻变化型非易失性存储元件施加最适合的成形电压，所以可以不用分阶段达到多次进行电压施加，而通过1次电压施加来完成成形。
另外，也可以构成为，还具有多条位线和多条源极线，上述多个存储器单元的各自连接于上述多条位线的一条和上述多条源极线的一条之间，上述选择部具有：行选择部，选择上述多条源极线的至少一条；列选择部，选择上述位线的至少一条；上述读出电路通过上述列选择部，和上述电阻变化型非易失性存储元件进行连接，上述成形用电压脉冲发生部以由上述列选择部选择出的位线的电位为基准，对由上述行选择部选择出的源极线施加上述成形用电压脉冲，或者以由上述行选择部选择出的源极线的电位为基准，对由上述列选择部选择出的位线施加上述成形用电压脉冲。此时，优选的是，还具备自动成形控制电路，通过控制上述行选择部、上述列选择部及上述成形用电压脉冲发生部，来按顺序选择上述多个存储器单元，对选择出的存储器单元中包含的电阻变化型非易失性存储元件施加上述成形用电压脉冲。据此，对于多个存储器单元，以依赖于各个电阻变化型非易失性存储元件的最适合的电压实施成形。
另外，也可以构成为，上述成形用电压脉冲发生部具有端子，用来从外部输入绝对值不超过绝对值为最大的上述绝对值最大电压的电压脉冲；将经过上述端子所输入的电压脉冲作为上述成形用电压脉冲来发生。据此，可以将从IC测试器等的外部装置输入的成形用的电压脉冲施加给各存储器单元的电阻变化型非易失性存储元件。
另外，也可以构成为，上述读出部作为上述成形判定部及上述通常判定部，具有：成形用基准电阻，用来判定上述电阻变化型非易失性存储元件是否具有比上述高电阻状态时低的电阻值；读出用基准电阻，用来判定上述电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；选择电路，选择上述成形用基准电阻及上述读出用基准电阻的某一个；比较电路，比较对由上述选择电路选择出的上述成形用基准电阻或者上述读出用基准电阻施加一定的电压而流动的基准电流和将上述一定的电压施加给上述电阻变化型非易失性存储元件而流动的存储器单元电流。借此，成形是否完成的判定和电阻变化型非易失性存储元件状态(高电阻状态/低电阻状态)的判定利用基准电阻被正确地判定。
这里，优选的是，上述成形用基准电阻的电阻值比上述读出用基准电阻的电阻值大。其原因为，对于成形是否完成的判定而言，由于只要判定电阻变化型非易失性存储元件的电阻值是否比高电阻状态时的电阻值小就可以，因而只要以高电阻状态下的电阻值为基准进行判断就可以，而对于是高电阻状态还是低电阻状态的判定而言，则需要以处于动作窗口的范围内的电阻值为基准进行判断。
发明效果
根据本发明电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置，能够在对各存储器单元从电阻值高的初始状态进行成形时，抑制成形后向电阻变化元件流动过量的电流，其结果为，能够将可转变的高电阻值等级控制得高，可以扩大低电阻状态和高电阻状态的动作窗口，能够使高速读出及数据可靠性得到提高，并且能够大幅减低误读发生的可能性。
附图说明
图1是表示作为本发明基础数据的非易失性存储元件基本结构的模式图。
图2是表示作为本发明基础数据1的附加固定电阻后的电阻变化元件结构的附图。
图3A(a1)～(a3)是表示作为本发明基础数据的电阻值和施加脉冲电压之间关系的附图。
图3B(b1)～(b3)是表示作为本发明基础数据的电阻值和施加脉冲电压之间关系的附图。
图3C(c1)～(c3)是表示作为本发明基础数据的电阻值和施加脉冲电压之间关系的附图。
图3D(d1)～(d3)是表示本发明作为基础数据的电阻值和施加脉冲电压之间关系的附图。
图3E(e1)～(e3)是表示作为本发明基础数据的电阻值和施加脉冲电压之间关系的附图。
图4是本发明实施方式所涉及的脉冲RV特性的测量流程图。
图5是表示作为本发明基础数据的1T1R型存储器单元结构的附图。
图6(a)、(b)是表示本发明1T1R型存储器单元中的2种基本单元结构的剖面图。
图7(a)～(c)是表示作为本发明基础数据的1T1R型存储器单元中的电阻值和施加脉冲电压之间关系的附图。
图8(a)～(c)是表示作为本发明基础数据的1T1R型存储器单元中的电阻值和施加脉冲电压之间关系的附图。
图9是表示作为本发明基础数据的1T1R型存储器单元的电阻值和电脉冲施加次数之间关系的附图。
图10(a)～(c)是表示作为本发明基础数据的对1T1R型存储器单元实施了软成形时的电阻值和施加脉冲电压之间关系的附图。
图11是表示作为本发明基础数据的对1T1R型存储器单元实施了软成形时的电阻值和电脉冲施加次数之间关系的附图。
图12(a)(b)是表示本发明中的必要结构要件的包括电阻变化元件在内的存储器单元模式图。
图13是说明本发明中的软成形时各电阻状态关系所用的附图。
图14是本发明中成形电压Vb的累积概率分布图。
图15(a)～(i)是说明本发明中软成形的推断机理所用的附图。
图16是说明本发明中的写入方法所用的附图。
图17是本发明第1实施方式所涉及的电阻变化型非易失性存储装置的结构图。
图18是表示本发明实施方式所涉及的读出放大器结构一例的电路图。
图19是说明本发明实施方式所涉及的读出放大器判定电平所用的附图。
图20是表示本发明第1实施方式所涉及的写入电路结构一例的电路图。
图21是表示本发明第1实施方式所涉及的升压写入脉冲电压施加波形的定时图。
图22是表示本发明第1实施方式所涉及的各动作模式中各节点的设定电压列表的附图。
图23是本发明实施方式所涉及的电阻变化型非易失性存储装置的软成形流程图。
图24(a)～(c)是本发明第1实施方式所涉及的电阻变化型非易失性存储装置的动作定时说明图。
图25是本发明第1实施方式所涉及的电阻变化型非易失性存储装置的软成形动作定时说明图。
图26是本发明第2实施方式所涉及的电阻变化型非易失性存储装置的结构图。
图27是表示本发明第2实施方式所涉及的可变电压发生电路结构一例的电路图。
图28是表示本发明第2实施方式所涉及的升压写入脉冲电压施加波形的定时图。
图29是表示本发明第2实施方式所涉及的各动作模式中各节点的设定电压列表的附图。
图30(a)～(c)是本发明第2实施方式所涉及的电阻变化型非易失性存储装置的动作定时说明图。
图31是本发明第2实施方式所涉及的电阻变化型非易失性存储装置的软成形动作定时说明图。
图32是本发明第3实施方式所涉及的电阻变化型非易失性存储装置的结构图。
图33是表示本发明第3实施方式所涉及的写入电路结构一例的电路图。
图34是表示本发明第3实施方式所涉及的降压写入脉冲电压施加波形的定时图。
图35是表示本发明第3实施方式所涉及的各动作模式中各节点的设定电压列表的附图。
图36是本发明第3实施方式所涉及的电阻变化型非易失性存储装置的软成形流程图。
图37(a)～(c)是本发明第3实施方式所涉及的电阻变化型非易失性存储装置的动作定时说明图。
图38是本发明第3实施方式所涉及的电阻变化型非易失性存储装置的软成形动作定时说明图。
图39是本发明第4实施方式所涉及的电阻变化型非易失性存储装置的结构图。
图40是本发明第5实施方式所涉及的电阻变化型非易失性存储装置的结构图。
图41是表示本发明第5实施方式所涉及的成形电路结构一例的电路图。
图42(a)(b)是说明本发明第5实施方式所涉及的成形电路动作所用的电路图。
图43(a)(b)是进行本发明第5实施方式所涉及的成形时的动作点解析所用的I-V特性模式图。
图44(a)～(c)是本发明第5实施方式所涉及的电阻变化型非易失性存储装置的动作定时说明图。
图45是表示本发明第6实施方式所涉及的电阻变化型非易失性存储装置的结构图。
图46是表示以往的电阻变化型非易失性存储器中成形电压的过渡金属氧化物膜厚依赖性的特性图。
图47是以往的电阻变化型非易失性存储器中的I-V特性图。
图48是以往的电阻变化型非易失性存储元件中存储器单元的剖面模式图。
图49是以往的电阻变化型非易失性存储元件中从初始状态开始的I-V特性图。
图50是从以往的1T1R型单元中MIS晶体管和电阻变化元件的静态特性说明低电阻化动作点解析所用的附图。
图51是根据以往的电阻变化元件中设定多个转换电压时的电阻-电压特性图。
图52是以往1T1R型存储器单元的剖面图。
图53是表示以往1T1R型存储器单元的电阻值和电脉冲施加次数之间关系的附图。
图54是表示以往1T1R型存储器单元的电阻值和脉冲变化中的正态期望值之间关系的附图。
具体实施方式
下面，对于本发明的实施方式，一边参照附图，一边进行详细说明。
[第1实施方式]
本发明第1实施方式中的电阻变化型非易失性存储装置是一种将电阻变化元件和MOS晶体管串联连接而成的1T1R型非易失性存储装置，用来提供能够控制电阻变化元件的高电阻值等级(level)的成形方法，和能够对电阻变化元件进行最适合的高电阻化脉冲电压施加、因此高电阻状态和低电阻状态宽大的动作窗口。
[本发明的基础数据1串联连接了固定电阻元件的电阻变化膜的特性]
作为说明的准备，说明与在本发明的电阻变化型非易失性存储装置中使用的电阻变化元件有关的基础数据。
图1是表示本实验所使用的电阻变化元件基本结构的模式图。如图1所示，电阻变化元件100将下部电极100a、电阻变化层100b及上部电极100c形成为夹心状，从下部电极100a引出下部电极端子B，从上部电极100c引出上部电极端子A。这里，下部电极100a由TaN构成，上部电极100c由将易于发生电阻变化的Pt作为主要成分的电极材料构成。
另外，电阻变化层100b具有与下部电极100a相接的第1缺氧型钽氧化物层100b-1(TaOx：X＝1.54)以及与上部电极100c相接的第2缺氧型钽氧化物层100b-2(TaOy：Y＝2.47)。
第2缺氧型钽氧化物层100b-2(TaO2.47)在上部电极100c的制造工序前，在通过喷溅成膜后的第1缺氧型钽氧化物层100b-1(TaO1.54)的表面上施以等离子体氧化处理来制作，因此，和第1缺氧型钽氧化物层100b-1(TaO1.54)相比含氧率较高，也就是说，电阻值增高。因此，在该电阻变化元件100中，因为初始电阻非常高(＞10MΩ)，所以为了使之进行电阻变化动作，需要通过施加高的成形电压(低电阻化电压)，来形成导电路径。
成形后，在该电阻变化元件100中具有电阻变化特性，即若对上部电极100c以下部电极100a为基准施加了发生电阻变化的阈值电压以上的正电压，则在上部电极100c界面上发生氧化，从低电阻状态转变为高电阻状态，相反，若对上部电极100c以下部电极100a为基准施加了发生电阻变化的阈值电压以下的负电压，则在上部电极100c界面上发生还原，从高电阻状态转变为低电阻状态。这种设置了高电阻层(TaO2.47)的电阻变化元件100是以获得具有可逆且稳定的重写特性、利用了电阻变化现象的非易失性存储元件为目的，由本申请发明人等发明出的，并且在作为相关专利的国际公开第2010/021134号(专利文献6)中进行了详细说明。
这里，将在本实验中所使用的电阻变化元件100的尺寸、第1钽氧化物层(TaOx层)的膜厚及含氧率x和第2钽氧化物层(TaOy层)的膜厚及含氧率y汇总于表1中。
[表1]
Figure BPA00001281336800181
下面，说明与电阻变化元件100有关的实验。
图2是本实验评价电路的电路图，采取了在图1的电阻变化元件100上串联连接1kΩ固定电阻元件后的单元结构。在图2中，对于和图1相同的结构要件使用相同的符号，省略其说明。在图2所示的评价电路中，为了研究1T1R型存储器单元特性，采取在下述模拟结构的元件中作为固定电阻附加了1kΩ的基础数据取得用的单元结构，并且固定电阻未和电阻变化元件100连接的一个端子作为下部电极侧端子D被引出，上述模拟结构用固定电阻元件替代了存储器单元晶体管。
图3A(a1)～图3A(a3)、图3B(b1)～图3B(b3)、图3C(c1)～图3C(c3)、图3D(d1)～图3D(d3)及图3E(e1)～图3E(e3)是在图2所示的评价电路中以各种各样的条件施加了电压脉冲时从电阻变化元件的初始状态开始的脉冲施加R-V特性图。还有，这些附图是表示施加了预定的脉冲后的电阻值状态的特性图，以后也称为脉冲RV。横轴是图2的评价电路中施加于上部电极端子A和下部电极侧端子D间的脉冲电压V(脉冲宽度100ns)，下部电极侧端子D被固定成接地电位。这里，以下部电极侧端子D为基准，将对上部电极端子A施加正电压的方向表示为正脉冲电压施加，相反将对上部电极端子A施加负电压的方向表示为负脉冲电压施加。另外，纵轴表示各脉冲电压施加后上部电极端子A和下部电极侧端子D间的电阻值，电阻测量电压以+0.4V来实施。
图4是为了获得图3A(a1)～图3A(a3)、图3B(b1)～图3B(b3)、图3C(c1)～图3C(c3)、图3D(d1)～图3D(d3)及图3E(e1)～图3E(e3)所示的脉冲RV特性的测量流程图。还有，这里有关具体的数值说明，将采取图3A(a1)为例进行说明。
1)VP＝0V～-1.85V
如图4所示，最开始将脉冲电压VP设定为开始电压Vsn(在图3A(a1)中为约-0.07V)(S1：第1步骤)，判定脉冲电压VP是否比0V小，且为最小负电压Vnm(在图3A(a1)中为-1.85V)以上(S2：第2步骤)，在判定结果为肯定(“是”)时，使用所设定的脉冲电压VP，对图2所示的评价电路施加LR化负脉冲电压(约-0.07V，脉冲宽度100ns)(S3.第3步骤)。随后，对上部电极端子A和下部电极侧端子D间施加+0.4V，测量电阻值(S4：第4步骤)。接下来，将脉冲电压VP减量-Vstep1(在图3A(a1)中Vstep1＝约0.07V)，设定为约-0.14V(S5：第5步骤)。随后，在脉冲电压VP变得比最小负电压Vnm小之前，重复从第2步骤(S2)到第5步骤(S5)。在第2步骤(S2)中脉冲电压VP变得比最小负电压Vnm小时(VP＜Vnm)，转移到第6步骤(S6)。
2)VP＝-1.85V～0V
转移到第6步骤(S6)之后，将脉冲电压VP设定为刚刚之前所设定的脉冲电压VP(在图3A(a1)中为约-1.89V)+2Vstep1(在图3A(a1)中新设定的VP＝约-1.75V)。接下来，判定脉冲电压VP是否比0V小，且为最小负电压Vnm以上(S7：第7步骤)，在判定结果为肯定(“是”)时，使用所设定的脉冲电压VP，对图2所示的评价电路施加LR化负脉冲电压(约-1.75V，脉冲宽度100ns)(S8：第8步骤)。随后，对上部电极端子A和下部电极侧端子D间施加+0.4V，测量电阻值(S9：第9步骤)。接下来，将脉冲电压VP只增量+Vstep1，设定为约-1.68V(S10：第10步骤)。随后，在脉冲电压VP达到0V以上之前，重复从第7步骤(S7)到第10步骤(S10)。在第7步骤(S7)中脉冲电压VP达到0V以上时(VP≥0V)，转移到第11步骤(S11)。
3)VP＝0V～+6V
转移到第11步骤(S11)之后，将脉冲电压VP设定为开始电压Vsp(在图3A(a1)中为约0.1V)(S11：第11步骤)。接下来，判定脉冲电压VP是否比0V大，且为最大正电压Vpm(在图3A(a1)中为6V)以下(S12：第12步骤)，在判定结果为肯定(“是”)时，使用所设定的脉冲电压VP，对图2所示的评价电路施加HR化正脉冲电压(约0.1V，脉冲宽度100ns)(S13：第13步骤)。随后，对上部电极端子A和下部电极侧端子D间施加+0.4V，测量电阻值(S14：第14步骤)。接下来，将脉冲电压VP只增量+Vstep2(在图3A(a1)中Vstep2＝约0.2V)，设定为约0.3V(S15：第15步骤)。随后，在脉冲电压VP变得比最大正电压Vpm大之前，重复从第12步骤(S12)到第15步骤(S15)。在第12步骤(S12)中脉冲电压VP变得比最大正电压Vpm大时(VP＞Vpm)，转移到第16步骤(S16)。
4)VP＝+6V～0V
转移到第16步骤(S16)之后，将脉冲电压VP设定为刚刚之前所设定的脉冲电压VP(在图3A(a1)中为约6.1V)-2Vstep2(在图3A(a1)中新设定的VP＝约5.7V)。接下来，判定脉冲电压VP是否比0V大，且为最大正电压Vpm以下(S17：第17步骤)，在判定结果为肯定(“是”)时，使用所设定的脉冲电压VP，对图2所示的评价电路施加HR化正脉冲电压(约5.7V，脉冲宽度100ns)(S18：第18步骤)。随后，对上部电极端子A和下部电极侧端子D间施加+0.4V，测量电阻值(S19：第19步骤)。接下来，将脉冲电压VP只减量-Vstep2，设定为约5.5V(S20：第20步骤)。随后，在脉冲电压VP达到0V以下之前，重复从第17步骤(S17)到第20步骤(S20)。在第17步骤(S17)中脉冲电压VP达到0V以下时(VP≤0V)，结束脉冲RV测量(1个循环)。在以后，脉冲RV特性全部根据图4中所说明的测量流程进行了测量。
如图3A(a1)所示，若从初始状态(约25MΩ)，为了首先进行导电路径形成的成形(低电阻化)一边使负脉冲电压的绝对值升高一边不断进行了施加，则在施加约-1.5V(也就是成形开始电压)的负脉冲电压(点D)之时发生电阻变化成为约2.2kΩ的低电阻状态。此时，形成导电路径，进行成形。随后，使负脉冲电压升高到约-1.8V之后，由此使负脉冲电压的绝对值不断下降到约0V，接下来若一边使正脉冲电压升高一边不断进行了施加，则在施加约2.1V的正脉冲电压之时，开始从低电阻状态向高电阻状态(约20kΩ)转变(附图中的点EH)，并且在施加约2.4V的正脉冲电压的点E上高电阻值等级为最大(约113kΩ)(附图中的点E)，以后，若由此再使正脉冲电压不断升高到最大约5.9V(附图中的点EL)，则高电阻值等级开始减少到低电阻状态。接着，若使正脉冲电压从点EL(+5.9V)不断下降，则随着下降，电阻值R不断上升，而沿着和第1次升压时的脉冲RV曲线不同的路径。随后，若再使正脉冲电压下降到约0V不断进行了施加，则因约+2.7V的正电压脉冲施加而使电阻值上升开始饱和，保持为约15kΩ的高电阻状态。
虽然详细情况予以省略，但是例如确认了即使交替施加与点E和点EL的2点对应的作为同一极性脉冲电压的+2.4V和+5.9V，也交替转变为高电阻值和低电阻值。将这样只以同一极性的脉冲电压来重写高电阻值和低电阻值的脉冲电压区域称为单极区域。但是，如下所述，本发明所涉及的电阻变化型非易失性存储元件并不是在单极区域上作为存储元件进行动作，而是在双极区域上作为存储元件进行动作。也就是说，本发明所涉及的电阻变化型非易失性存储元件是一种按照施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态的存储元件。
再者如图3A(a2)所示，在第2次的脉冲RV特性测量循环中，若从高电阻状态(约16kΩ)，为了进行低电阻化一边使负脉冲电压的绝对值升高一边不断进行了施加，则在施加约-0.7V的负脉冲电压(点D2)之时发生电阻变化成为约3.4kΩ的低电阻状态。随后，使负脉冲电压的绝对值升高到约-1.8V，转变成低电阻状态(约1.5kΩ)之后，由此使负脉冲电压的绝对值不断下降到约0V，接下来若一边使正脉冲电压升高一边不断进行了施加，则在施加约2.1V的正脉冲电压之时，开始从低电阻状态向高电阻状态(约5.3kΩ)转变，并且在施加约2.4V的正脉冲电压的点E2上高电阻值等级为最大(约9kΩ)，以后，若由此再使正脉冲电压不断升高到最大约5.9V，则高电阻值等级开始减少到低电阻状态。接着，若使正脉冲电压从点EL2(+5.9V)不断下降，则随着下降，电阻值R不断上升，而沿着和第2次升压时的脉冲RV曲线大致相同的路径。随后，若再使正脉冲电压下降到约0V不断进行了施加，则因约+2.8V的正电压脉冲施加而使电阻值上升开始饱和，保持为约13kΩ的高电阻状态。
以后，如图3A(a3)所示，使同样的脉冲RV特性测量循环第3次，但是判明，若一旦越过点E的波峰，在单极区域上进行了脉冲电阻变化，则无论以后施加什么样的正脉冲电压，也不能再次转变为点E那样的非常高的高电阻值等级(约113kΩ)。
接下来，说明图3B(b1)～图3B(b3)所示的脉冲RV特性。图3B(b1)～图3B(b3)是试样条件和图3A(a1)～图3A(a3)相同(参见图2及表1)，并且使用别的电阻变化元件时的脉冲RV特性，图3B(b1)除了负脉冲电压绝对值的最大值不同(为约2.4V)之外，以和图3A(a1)相同的测量流程进行了评价。另外，图3B(b2)、图3B(b3)以和图3A(a1)相同的测量流程进行了评价。
如图3B(b1)所示，若在通过成形进行低电阻化后的状态下再施加绝对值大的负脉冲电压到-2.4V，则随后，负脉冲电压施加流程结束之后，在第1次正脉冲电压的升压施加时在点F上高电阻值等级为最大(约213kΩ)，但是电阻值为约20kΩ以上的电压区域宽度G与在图3A(a1)中看到的电阻值为约20kΩ以上的电压区域宽度H相比明显减少。
再者，如图3B(b2)所示，虽然第2次的脉冲RV特性测量循环表示几乎和图3A(a2)相同的脉冲RV特性，但是若从高电阻状态(约16kΩ)，为了进行低电阻化一边使负脉冲电压的绝对值升高一边不断进行了施加，则在施加约-0.6V的负脉冲电压(点D3)之时发生电阻变化成为约3.8kΩ的低电阻状态。随后，在使负脉冲电压的绝对值升高到约-1.8V，转变成低电阻状态(约1.5kΩ)之后，由此使负脉冲电压的绝对值不断下降到约0V，接下来若一边使正脉冲电压升高一边不断进行了施加，则在施加约2.3V的正脉冲电压之时，开始从低电阻状态向高电阻状态(约10kΩ)转变，并且在施加约2.5V的正脉冲电压的点E3上高电阻值等级为最大(约11kΩ)，以后，若由此再使正脉冲电压不断升高到最大约5.9V，则高电阻值等级开始减少到低电阻状态。接着，若使正脉冲电压从点EL3(+5.9V)不断下降，则随着下降，电阻值R不断上升，而沿着和第2次升压时的脉冲RV曲线大致相同的路径。随后，若再使正脉冲电压下降到约0V不断进行了施加，则因约+2.6V的正脉冲电压施加而使电阻值上升开始饱和，保持为约11kΩ的高电阻状态。以后，如图3B(b3)所示，虽然使同样的脉冲RV特性测量循环第3次，但是和图3A(a1)～图3A(a3)的结果相同，若一旦超过点F的波峰，在单极区域中进行了脉冲电阻变化，则无论以后施加什么样的正脉冲电压，也不能再次转变为点F那样的非常高的高电阻值等级(约213kΩ)。这里，图3A(a1)所示的点E(约113kΩ)和图3B(b1)所示的点F(约213kΩ)之差因每个元件的偏差而产生，不是有意差。
接下来，说明图3C(c1)～图3C(c3)所示的脉冲RV特性。图3C(c1)～图3C(c3)是试样条件和图3A(a1)～图3A(a3)相同(参见图2及表1)，使用别的电阻变化元件时的脉冲RV特性，图3C(c1)除了负脉冲电压绝对值的最大值不同(为约2.8V)之外，以和图3B(b1)相同的测量流程进行了评价。另外，图3C(c2)、图3C(c3)以和图3A(a1)相同的测量流程进行了评价。
如图3C(c1)所示，若在通过成形进行低电阻化后的状态下再将绝对值大的负脉冲电压不断施加到-2.8V，则随后，负脉冲电压施加流程结束之后，在第1次正脉冲电压的升压施加时在点I上高电阻值等级为极大(约7.8kΩ)，但是如图3C(c1)～图3C(c3)所示，无论到第1次～第3次施加什么样的正脉冲电压，也不能使高电阻值等级转变为20kΩ以上。
接下来，说明图3D(d1)～图3D(d3)所示的脉冲RV特性。图3D(d1)～图3D(d3)是试样条件和图3A(a1)～图3A(a3)相同(参见图2及表1)，使用别的电阻变化元件时的脉冲RV特性，除了负脉冲电压绝对值的最大值不同(为约3.8V)之外，图3D(d1)以和图3C(c1)相同的测量程序进行了评价。如图3D(d1)所示，若在通过成形进行低电阻化后的状态下再将绝对值大的负脉冲电压不断施加到-3.8V，则随后，负脉冲电压施加流程结束之后，在第1次正脉冲电压的升压施加时电阻值等级的极大点几乎观测不到，而如图3D(d1)～图3D(d3)所示，无论到第1次～第3次施加什么样的正脉冲电压，也不能使高电阻值等级转变为20kΩ以上。
这里，根据图3A(a1)、图3B(b1)、图3C(c1)、图3D(d1)的结果，将由成形开始电压Vb(负电压)和施加最大低电阻化脉冲电压VpLR(负电压)之差来表示的成形余量(Δ)以及可转变最大HR(高电阻值等级)之间的关系汇总于表2中。
[表2]
  图3A～图3D   (a1)   (b1)   (c1)   (d1)
  Vb   -1.5V   -1.7V   -2.0V   -1.8V
  VpLR   -1.8V   -2.4V   -2.8V   -3.8V
  Δ(＝Vb-VpLR)   0.3V   0.7V   0.8V   2.0V
  可转变最大HR   约113kΩ   约213kΩ   约13kΩ   约17kΩ
  判定   OK   OK   NG   NG
如表2所示，可以根据实验结果确认，如果成形余量Δ为0.7V以下(图3A(a1)、图3B(b1))，则能够在不使可转变最大HR下降的状况下进行成形。也就是说，判明作为使电阻变化元件从制造后的第1状态变化为能够根据施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态的第2状态的成形时施加的电压，优选的是，在以上部电极100c为基准将对下部电极100a施加的电压设为正的电压时(或者说，若用电压的绝对值来表现)，是使之从上述第1状态变化为上述第2状态所需要的最低的电压(成形开始电压Vb)以上，且是在其成形开始电压Vb中加上预先规定的电压(这里，成形余量：0.7V)而得到的电压以下(这里，电压的绝对值为2.4V以下)。也就是说，判明作为成形方法，优选的是，将在下述成形开始电压中加上预先规定的电压而得到的电压设为绝对值最大电压，把绝对值不超过绝对值最大电压的电压的电压脉冲施加给电阻变化元件，上述成形开始电压是使电阻变化元件从上述第1状态变化为上述第2状态所需要的，并且是绝对值最低的电压。
还有，在该实验中，虽然对在电阻变化元件上串联连接了固定电阻的串联电路施加了电压脉冲，但是由于固定电阻的电阻值(1KΩ)与电阻变化元件的初始电阻值(约20MΩ)相比小得可以忽略不计，因而可以认为给电阻变化元件施加了和对该电路所施加的电压大致相同的电压。
接下来，说明图3E(e1)～图3E(e3)所示的脉冲RV特性。图3E(e1)～图3E(e3)是试样条件和图3A(a1)～图3A(a3)相同(参见图2及表1)，使用别的电阻变化元件时的脉冲RV特性，和图3A(a1)～图3A(a3)的不同之处为，在将负脉冲电压施加到约-1.9V的成形后，进行控制以将正脉冲电压的最大值停留在约2.2V，不包括在单极区域内。如图3E(e1)～图3E(e3)所示，在维持与图3A(a1)～图3A(a3)相比，较高的高电阻值等级(48kΩ～74kΩ脉冲电压+2.2V)的同时，重现出在第1次到第3次中比较稳定的滞后回线。由此，例如如果作为通常的高电阻化脉冲电压使用+2.2V(点j)，作为低电阻化脉冲电压使用-1.8V(点K)，进行了脉冲电阻变化，则可以将高电阻状态(48kΩ～74kΩ)和低电阻状态(约1.5kΩ～1.8kΩ)的动作窗口确保得非常宽大。
上面，如同从图3A(a1)～图3D(d3)的脉冲RV特性判明的那样，成形时施加的负电压的绝对值变得越大，第1次正脉冲电压的升压施加时的极大电阻值电平越是成为下降趋势。该状况表示存在以往未知的现象，该现象为，若考虑电阻变化元件的成形开始电压偏差，以有充裕的绝对值大的负脉冲电压实施了成形，则根据元件的不同持续施加过量的负脉冲电压，其结果为使可转变的最大高电阻值等级下降约1位，使高电阻状态和低电阻状态的窗口明显减小。
另外，如同从图3A(a1)～图3A(a3)和图3E(e1)～图3E(e3)的脉冲RV特性判明的那样，虽然成形后在脉冲电阻变化动作中进行高电阻化时，若施加了比点EH(施加了开始高电阻化的最低电压后的点)大的正脉冲电压，则进行高电阻化，特别是越施加接近点E(处于高电阻状态的电阻变化元件的电阻值为最大的点)的电压，越获得更高的高电阻状态，但是判明存在另一个现象，即若即便一次进入单极区域进行了脉冲电阻变化，则无论以后施加什么样的正脉冲电压，也不能再次转变为点E或点F那样的非常高的高电阻值等级。
由上面判明，为了稳定地实现动作窗口宽大的脉冲电阻变化，优选的是遵守下面与施加模式有关的2个控制规则。
1)第1控制规则为，在成形中进行控制(将这种控制下的成形在下面称为“软成形”。)，以便不对电阻变化元件施加过量的负脉冲电压(成形余量Δ＞0.7V的电压脉冲)。借此，提高可转变的高电阻值等级(极大点E)，且在极大点附近可以进行控制，以便不再灵敏地依赖于施加脉冲电压。
2)第2控制规则为，在成形后的电阻变化动作中，特别是高电阻化脉冲电压控制为单极区域的电压(处于高电阻状态的电阻变化元件的电阻值为最大的施加电压)以下。借此，由于将电阻变化元件的高电阻状态下的电阻值维持得较高，因而可以在较大的动作窗口上使用电阻变化元件。
还有，上面2点的控制规则虽然优选的是实施双方，但是本发明不需要必须双方都实施。其原因，即便在只实施一个控制规则时，与双方都不实施的情形相比，仍能够形成较大的动作窗口。
[本发明的基础数据2 1T1R型存储器单元的特性]
在基础数据1中，虽然假定1T1R型存储器单元的MOS晶体管的导通电阻，使用在电阻变化元件100上连接了外部电阻(1kΩ)的评价电路，对电阻变化元件100的基本特性以2端子法进行了评价，但是下面说明与在本发明的电阻变化型非易失性存储装置中使用的1T1R型存储器单元有关的基础数据。
具体而言，由于在使用1T1R型存储器单元时，也和上面同样地确认了软成形的效果，因而在下面说明其实验结果。
图5是包括在本实验中所使用的图1的电阻变化元件100在内的1T1R型存储器单元模式图。在图5中，对于和图1相同的结构要件使用相同的符号，省略其说明。在图5中，作为选择晶体管的NMOS晶体管具备栅极端子，串联连接电阻变化元件100的下部电极端子B和NMOS晶体管的N+扩散区域，未和电阻变化元件100连接的另一个N+扩散区域作为下部电极侧端子C被引出，基板端子连接在接地电位上。这里，其特征为，将高电阻的第2缺氧型氧化物层100b-2，配置于和NMOS晶体管相反方的上部电极端子A侧。
再者，图6是包括图5的电阻变化元件100在内的1T1R型存储器单元剖面图。在图6中，对于和图5相同的结构要件使用相同的符号，省略其说明。
图6(a)是表示1T1R型单元2位部分的第1基本结构的剖面图。
晶体管317对应于图5中的NMOS晶体管。
在半导体基板301上，按顺序形成第1N型扩散层区域302a、第2N型扩散层区域302b、栅极绝缘膜303a、栅电极303b、第1通孔304、第1布线层305、第2通孔306、第2布线层307、第3通孔308、电阻变化元件100、第4通孔310及第3布线层311。
和第4通孔310连接的第3布线层311对应于位线BL，与晶体管317的第1N型扩散层区域302a所连接的第1布线层305及第2布线层307对应于与图纸垂直走向的源极线SL。
半导体基板301的电压是0V，从0V电源线(未图示)，通过一般众所周知的结构进行供应。
电阻变化元件100在第3通孔308上将下部电极100a、电阻变化层100b及上部电极100c形成为夹心状，并且连结到和第3布线层311连接的第4通孔310上。
这里，将图6(a)的那种电阻变化元件100的上部电极(对应于图5的100c，连接着含氧率较高、高电阻的第2缺氧型氧化物层(图5的100b-2)的一侧的电极)和位线连接的存储器单元结构称为I型单元。
另一方面，图6(b)是表示1T1R型单元2位部分的第2基本结构的剖面图。
在半导体基板301上，按顺序形成第1N型扩散层区域302a、第2N型扩散层区域302b、栅极绝缘膜303a、栅电极303b、第1通孔304、第1布线层305、电阻膜用第1通孔510、电阻变化元件100、电阻膜用第2通孔511、第2通孔306、第2布线层307、第3通孔308及第3布线层311。
和晶体管317的第1N型扩散层区域302a连接的第3布线层311对应于位线BL，与电阻膜用第2通孔511所连接的第2布线层307对应于与该图纸垂直走向的源极线SL。
半导体基板301的电压是0V，从0V电源线(未图示)，通过一般众所周知的结构进行供应。
电阻变化元件100在电阻膜用第1通孔510上将下部电极100a、电阻变化层100b及上部电极100c形成为夹心状，并且连结到和第2布线层307连接的电阻膜用第2通孔511上。
这里，将图6(b)的那种电阻变化元件100的上部电极(对应于图5的100c，连接着含氧率较高、高电阻的第2缺氧型氧化物层(图5的100b-2)的一侧的电极)和源极线连接的存储器单元结构称为II型单元。
还有，在图6(a)、图6(b)所示的结构中，虽然省略了图示，但是给栅电极303b施加栅极电压所用的字线WL与源极线SL平行进行配置。
这里，在能够构成本实验中所使用的I型及II型单元的1T1R型存储器单元中，电阻变化元件100如同表1所示，另外，NMOS晶体管的栅极宽度W为0.44μm，栅极长度L为0.18μm，栅极氧化膜厚Tox为3.5nm。
下面，对于使用1T1R型存储器单元的软成形实验，进行详细说明。
(1)实施软成形，将高电阻化电压施加到+3.3V的场合
首先，说明针对于成形实施软成形，且针对于高电阻化时施加属于单极区域的高的电压的情形(也就是只实施上述2个控制规则之中的第1控制规则的情形)。图7(a)～图7(c)是那种施加模式下图5及表1所示的1T1R型存储器单元中从初始状态开始的脉冲RV特性图，横轴是图5的存储器单元中施加于上部电极端子A和下部电极侧端子C间的脉冲电压V(脉冲宽度50ns)。这里，以下部电极侧端子C为基准，将对上部电极端子A施加比下部电极侧端子C高的电压的方向表示为正脉冲电压施加，相反，将对下部电极侧端子C施加比上部电极端子A高的电压的方向表示为负脉冲电压施加。另外，纵轴表示各脉冲电压施加(此时，栅极电压Vg＝3.3V)后上部电极端子A和下部电极侧端子C间的电阻值，电阻测量电压以+0.4V(此时，栅极电压Vg＝1.8V)来实施。
在图7中，从初始状态(约20MΩ)，为了最开始进行导电路径形成的成形(作为初始化的低电阻化)一边使负脉冲电压的绝对值升高一边不断进行施加，在施加-1.8V的负脉冲电压(点Z1)之时进行成形，成为约19kΩ的低电阻状态，成形后，不施加与之相比绝对值高的负脉冲电压而使之不断下降，进行软成形。这里，将从高电阻状态转变成不到40kΩ的电阻值的情形定义为成形完成，与其负脉冲电压相比绝对值大的负脉冲电压不施加。接下来，若一边使正脉冲电压升高一边不断进行了施加，则在施加约1.4V的正脉冲电压之时，从低电阻状态向约31kΩ的电阻值进行高电阻化，并且在施加2.5V正脉冲电压的点Z2上高电阻值等级为最大(约667kΩ)，以后，若由此再使正脉冲电压不断升高到最大3.3V(点Z3)，则高电阻值等级开始下降。接着，若使正脉冲电压从点Z3(+3.3V)不断下降，则在下降时，沿着和第1次升压时的脉冲RV曲线不同的路径。随后，若再使正脉冲电压下降到约0V不断进行了施加，则保持为约333kΩ的高电阻状态。
再者，如图7(b)所示，在第2次的脉冲RV特性测量循环中，若从高电阻状态(约333kΩ)，为了进行低电阻化一边使负脉冲电压的绝对值升高一边不断进行了施加，则在施加约-1.3V的负脉冲电压(点Z4)之时发生电阻变化成为约12.3kΩ的低电阻状态。随后，使负脉冲电压的绝对值不断下降到约0V，接下来若一边使正脉冲电压升高一边不断进行了施加，则在施加约1.2V的正脉冲电压之时，从低电阻状态进行高电阻化成为约24.7kΩ，并且在施加约2.2V正脉冲电压的点Z5上高电阻值等级为最大(约222kΩ)，以后，若由此再使正脉冲电压不断升高到最大约3.3V，则高电阻值等级基本上饱和。接着，虽然若使正脉冲电压从点Z6(+3.3V)不断下降，则沿着和第2次升压时的饱和高电阻值等级大致相同的路径，但是随后，若再使正脉冲电压下降到约0V不断进行了施加，则保持为约250kΩ的高电阻状态。
以后，如图7(c)所示，虽然使同样的脉冲RV特性测量的第3次进行了循环，但是若一旦超过点Z2的波峰，在点Z2和点Z3之间(单极区域)进行了脉冲电阻变化，则无论以后施加什么样的正脉冲电压，也不能再次转变为点Z2那样的非常高的高电阻值等级(约667kΩ)。
(2)将低电阻化(成形)电压施加到-3.3V，将高电阻化电压施加到+2.4V的情形
下面，说明针对于成形施加超过软成形的大的电压，且针对于高电阻化时施加电阻变化元件的电阻值达到最大的电压以下的电压(不包括在单极区域内的电压)的情形(也就是只实施上述2个控制规则之中的第2控制规则的情形)。图8(a)～图8(c)是那种施加模式下图5及表1所示的1T1R型存储器单元中从初始状态开始的脉冲RV特性图，横轴及纵轴因为和图7(a)～图7(c)相同，所以这里详细的说明予以省略。
图8(a)若从初始状态(约20MΩ)，为了最开始进行导电路径形成的成形(作为初始化的低电阻化)一边使负脉冲电压的绝对值升高一边不断进行了施加，则在施加-2.3V的负脉冲电压(点L)之时进行成形，成为约22.5kΩ的低电阻状态，随后，使负脉冲电压的绝对值升高到约-3.3V之后，由此使负脉冲电压的绝对值不断下降到约0V，接下来若一边使正脉冲电压升高一边不断进行了施加，则在施加约1.7V的正脉冲电压之时，从低电阻状态转变为高电阻状态(约41.7kΩ)，并且在施加约2.4V正脉冲电压的点M上高电阻值等级增大到约118kΩ。接着，使正脉冲电压从+2.4V不断下降，而最后保持为约133kΩ的高电阻状态。
再者，如图8(b)所示，在第2次的脉冲RV特性测量循环中，若从高电阻状态(约133kΩ)，为了进行低电阻化一边使负脉冲电压的绝对值升高一边不断进行了施加，则在施加约-1.2V的负脉冲电压(点L2)之时发生电阻变化成为约9.6kΩ的低电阻状态。随后，使负脉冲电压的绝对值上升到约-3.3V之后，由此使负脉冲电压的绝对值不断下降到约0V，接下来若一边使正脉冲电压升高一边不断进行了施加，则在施加约1.7V的正脉冲电压之时，从低电阻状态转变为高电阻状态(约60.6kΩ)，并且在施加约2.4V正脉冲电压的点M上高电阻值等级增大到约133kΩ。接着，虽然使正脉冲电压从+2.4V不断下降，但是若在高电阻值等级稍微下降的同时，再使正脉冲电压下降到约0V不断进行了施加，则最后保持为约80kΩ的高电阻状态。
以后，如图8(c)所示，虽然使同样的脉冲RV特性测量的第3次进行了循环，但是表示和图8(b)相同的脉冲RV特性。这样，假如使正脉冲电压停留在+2.4V之前的施加以便从第1次到第3次都不包括在单极区域内，则可转变的高电阻值等级的最大值(约200kΩ)有时变得比图7(a)的点Z2所示的高电阻值等级(约667kΩ)低。
图9是表示对于示出图8(a)～图8(c)脉冲RV特性的1T1R型存储器单元，交替持续施加发生低电阻化的脉冲电压和发生高电阻化的脉冲电压时其每次的电阻值(电阻测量电压为+0.4V)的图表，横轴及纵轴因为和图53相同，所以这里详细的说明予以省略。
这里，和图53所示的脉冲变化特性相同，对栅极端子施加栅极电压Vg＝2.4V，从约8.8kΩ的低电阻状态LR，在上部电极端子A上因+2.4V脉冲电压(脉冲宽度50ns)的施加(此时，对下部电极侧端子C施加接地电位)，也就是+2.4V的正脉冲电压施加而变化为约91kΩ～500kΩ(平均261kΩ)的高电阻状态HR，接下来，在下部电极侧端子C上因+2.4V脉冲电压(脉冲宽度50ns)的施加(此时，对上部电极端子A施加接地电位)，也就是-2.4V的负脉冲电压施加而变化为约8.8kΩ的低电阻状态LR，重复因正脉冲电压施加导致的高电阻化和因负脉冲电压施加导致的低电阻化。
下面，对于实施软成形时的脉冲RV特性及随后的脉冲变化特性，说明实验结果。
(3)实施软成形，将高电阻化电压施加到+2.4V的情形
下面，说明针对于成形实施软成形，且针对于高电阻化时施加电阻变化元件的电阻值达到最大的电压以下的电压(不包括在单极区域内的电压)的情形(也就是实施上述2个控制规则的情形)。图10(a)～图10(c)是那种施加模式下1T1R型存储器单元中从初始状态开始的脉冲RV特性图，横轴及纵轴因为和图8相同，所以这里详细的说明予以省略。
图10(a)是测量出实施软成形时的脉冲RV特性(第1次循环)的图表，和图8脉冲RV特性的不同之处为，从初始状态，为了实施成形一边使负脉冲电压的绝对值升高一边不断进行施加，在进行成形作为初始化的低电阻侧并且电阻值转变为不到40kΩ之后，随后不施加与-1.8V(点N)相比绝对值大的负脉冲电压，而从点N使负脉冲电压的绝对值不断下降。
另外，图10(b)及图10(c)是测量出实施软成形时的脉冲RV特性的图表，图10(b)表示出第2次的循环，图10(c)表示出第3次的循环。和图8脉冲RV特性的不同之处为，在各循环中，从高电阻状态，为了进行低电阻化一边使负脉冲电压的绝对值升高一边不断进行施加，在进行低电阻化并且电阻值转变为不到40kΩ之后，随后，不施加与转变成不到40kΩ的负脉冲电压(例如点P)相比绝对值大的负脉冲电压，而从点P使负脉冲电压的绝对值不断下降。
这里，将从制造后的电阻变化元件的初始状态进行成形，电阻值最开始转变成不到40kΩ时最低的(绝对值为最低)脉冲电压，定义为成形开始电压Vb。
在图10(a)中，从初始状态(约20kΩ)，为了最开始进行导电路径形成的成形(作为初始化的低电阻化)一边使负脉冲电压的绝对值升高一边不断进行施加，在施加约-1.8V的负脉冲电压(点N)之时进行成形，成为约18.3kΩ(＜40kΩ)的低电阻状态，随后，在不施加与之相比绝对值高的负脉冲电压的状况下使之不断下降。接下来，若一边使正脉冲电压升高一边不断进行了施加，则在施加约1.4V的正脉冲电压之时，从低电阻状态向约38kΩ的电阻值进行高电阻化，并且在施加约2.4V正脉冲电压的点O上高电阻值等级增大到约400kΩ。这里，和图8相同，正脉冲施加停留在+2.4V的施加之前，并进行控制以便不包括在单极区域内。接着，使正脉冲电压从+2.4V不断下降，而最后保持为约286kΩ的高电阻状态。在图10(b)所示的第2次循环、图10(c)所示的第3次循环中，和图10(a)的不同之处为，因为已经进行了成形，所以通过-1.3V～-1.2V左右的负脉冲电压施加，从高电阻状态转变成了低电阻状态。但是，因正脉冲施加而产生的可转变的最大高电阻值等级从第1次的循环到第3次的循环几乎没有变化。
这样，若用+2.4V正脉冲施加后的高电阻值等级(图10(a))进行了比较，判明实施过软成形时的高电阻值等级(约400kΩ)控制成与无软成形(图8(a))时的高电阻值等级(约118kΩ)相比高出约3.4倍的电阻值。因而，即便只实施上述的第1控制规则，与不实施的情形相比，仍能确保较大的动作窗口。
图11是表示对于图10(a)实施过软成形的1T1R型存储器单元，交替持续施加发生低电阻化的脉冲电压和发生高电阻化的脉冲电压时其每次的电阻值(电阻测量电压为0.4V)的图表，横轴及纵轴因为和图53相同，所以这里详细的说明予以省略。
图11和图9所示的脉冲变化特性相同，对栅极端子施加栅极电压Vg＝2.4V，从约11kΩ的低电阻状态LR，在上部电极端子A上因+2.4V脉冲电压(脉冲宽度50ns)的施加(此时，对下部电极侧端子C施加接地电位)，也就是+2.4V的正脉冲电压施加而变化为约286kΩ～2MΩ(平均993kΩ)的高电阻状态HR，接下来，在下部电极侧端子C上，因+2.4V脉冲电压(脉冲宽度50ns)的施加(此时，对上部电极端子A施加接地电位)，也就是-2.4V的负脉冲电压施加而变化为约11kΩ的低电阻状态LR，重复因正脉冲电压施加导致的高电阻化和因负脉冲电压施加导致的低电阻化。但是，在-2.4V的负脉冲施加中，因为对NMOS晶体管的栅极输入了Vg＝2.4V，所以从栅极电压Vg＝2.4V开始，对电阻变化元件100的两端施加了降低因反馈偏压效应而增大的NMOS晶体管的阈值电压量后的约-1.7V，但是绝对值(1.7V)为成形开始电压Vb(约-1.8V)的绝对值(1.8V)以上的脉冲电压未对电阻变化元件100施加。从而，在通常的脉冲变化动作中，未发生可转变的高电阻值等级的下降。
这里，若比较无软成形时的图9和实施过软成形时的图11的脉冲电阻变化特性，判明如同通过脉冲RV特性的结果所示的那样，实施过软成形的存储器单元的高电阻值等级(平均约993kΩ)控制成与无软成形时的高电阻值等级(平均约261kΩ)相比高出约3.8倍的高电阻值。还从该数据判明，即便只实施上述的第1控制规则，与不实施的情形相比，仍能确保较大的动作窗口。
另外，本申请发明人等还发现，在本实验的1T1R型存储器单元中，作为能够将高电阻值等级设定得高的高电阻化电压，作为图7(a)所示的点Z2旁边的+2.4V～+2.6V为最佳。从而，在图8、图10的脉冲VR的实验中，将高电阻化电压的最大值限制为+2.4V，并进行控制以便不包括在单极区域内，不使可转变的高电阻值等级下降。因而，即便只实施上述的第2控制规则，与不实施的情形相比，仍能确保较大的动作窗口。
还有，如图7(a)～图7(c)所示，1T1R型存储器单元中的低电阻值等级(约9kΩ～约20kΩ)变得比图3A(a1)～图3A(a3)所示的串联连接了电阻变化元件和固定电阻(1kΩ)的评价电路的低电阻值等级(约1.5kΩ～约2kΩ)高的原因为，NMOS晶体管的导通电阻比固定电阻(1kΩ)大，并且低电阻化时流动的电流变得小(参见专利文献2)。另一方面，进行过软成形时的最大高电阻值等级在任何情况下都比低电阻值等级增大约2位。
综上所述，在1T1R型存储器单元中，也和连接了电阻变化元件和固定电阻的情形相同，通过实施软成形(上述的第1法则)，与不实施的情形相比，可以将高电阻值等级维持得较高。另外，由于电阻变化元件使用不包括在单极区域内的高电阻化电压，进行脉冲电阻变化(上述的第2控制规则)，因而与不实施的情形相比，能够将高电阻值等级控制得较高。因而，明确的是，在实施任一个控制规则时，与不实施的情形相比，都可以扩大低电阻状态和高电阻状态的动作窗口。还有，不言而喻，优选的是2个控制规则既可以单独实施，也可以双方都实施。
[本发明的软成形(第1控制规则)]
在下面，总结此前的本申请发明的软成形。
1)存储器单元结构
图12(a)、图12(b)是说明本申请发明的软成形所用的包括电阻变化元件在内的存储器单元模式图。图12(a)中的电阻变化元件600将下部电极600a、电阻变化层600b及上部电极600c形成为夹心状，从下部电极600a引出下部电极端子E，从上部电极600c引出上部电极端子F。另外，电阻变化层600b具有与下部电极600a相接的第1缺氧型过渡金属氧化物层600b-1以及与上部电极600c相接的第2缺氧型过渡金属氧化物层600b-2。
再者，还连接电阻变化元件600的下部电极端子E和由NMOS晶体管、PMOS晶体管或者二极管等构成的开关元件401，未和电阻变化元件600连接的开关元件401的另一个端子作为下端电极侧端子G被引出。
另外，图12(b)是在图12(a)的结构中转换了电阻变化元件600和开关元件401的连接关系时存储器单元的模式图，具体而言，连接电阻变化元件600的上部电极端子F和开关元件401，未和电阻变化元件600连接的开关元件401的另一个端子作为上部电极侧端子T被引出。
这里，下部电极600a由氮化钽TaN、钨W、镍Ni、钽Ta、钛Ti、铝Al构成，上部电极c由易于发生电阻变化的白金Pt、铟Ir、钯Pd、银Ag、铜Au等构成。
另外，第2缺氧型过渡金属氧化物层600b-2和第1缺氧型过渡金属氧化物层600b-1相比含氧率高，也就是说，其形成为电阻值增高。因此，在该电阻变化元件600中，因为初始电阻增高，所以为了进行电阻变化动作，需要通过施加与通常重写电压相比高的成形电压(作为初始化的低电阻化所需的电压)，来还原第2缺氧型过渡金属氧化物层600b-2，形成导电路径。
这样，通过采用图12(a)、图12(b)所示的那种存储器单元结构，就能够实施成形。
2)各电阻状态的关系
下面，说明软成形所需要的各电阻状态的关系。
图13是说明软成形时电阻变化元件各电阻状态的关系所用的附图。如图13所示，电阻变化元件具有作为第1电阻状态的高电阻状态HR和作为第2电阻状态的低电阻状态LR，作为第3电阻状态的初始电阻状态(是未实施成形的电阻变化元件的电阻状态)与第1电阻状态相比电阻值高，第4电阻状态处于高电阻状态HR和低电阻状态LR之间。
如同本实验中所说明的那样，为了实施软成形，若对每个存储器单元，从第3电阻状态(初始电阻状态)，一边分别稍微增大还原方向的低电阻化电压，一边施加多次，从第3电阻状态转变成第4电阻状态，则停止低电阻化电压的施加，进行控制以便不向各电阻变化元件流动过量的电流。这样，就以对每个存储器单元不同的成形电压Vb，实施软成形。
3)成形电压Vb的分布
图14表示在具有图5及表1所示的由缺氧型钽氧化物构成的电阻变化元件100的存储器单元阵列(8k位)中，对每个存储器单元一边逐渐增大电压(电压的绝对值)一边实施软成形时成形电压Vb的累积概率分布图。横轴表示各存储器单元中软成形实施时的成形电压Vb，纵轴表示在其成形电压Vb下电阻变化元件的软成形已完成的概率(这里，是全部电阻变化元件之中，软成形完成后的电阻变化元件的比率，也就是累积概率)。如图14所示，成形电压Vb按1.1V～2.6V和每个存储器单元有较大不同。因而，需要一边单个检验电阻变化元件的电阻值，一边进行成形。
4)软成形推测机理
图15(a)～图15(i)是说明软成形的推测机理所用的附图。在图15中，对于和图1相同的结构要件使用相同的符号，省略其说明。
图15(a)～图15(e)是针对某个电阻变化元件A的说明图，另外，图15(f)～图15(i)是针对别的电阻变化元件B的说明图。图15(a)表示某个电阻变化元件100的初始状态(也就是，在制造后尚未进行软成形的状态)，如图15(b)所示，一边不断增大负电压脉冲的绝对值一边每次都进行脉冲施加，在低电阻化负脉冲电压VLR为-V1的负脉冲电压施加时，作为高电阻层的第2缺氧型钽氧化物层100b-2因向下部电极100a侧的氧离子O2-的移动而发生还原，形成导电路径。其结果为，进行低电阻化及软成形。这里，将利用该成形电压Vb(＝-V1)的软成形时所形成的导电路径的直径设为Φ1。接下来，如图15(c)所示，若从图15(b)所示的软成形后的状态，再进一步施加了绝对值大的负脉冲电压VLR(＝-V2)(-V2＜V1)，则再进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径变为Φ2(＞Φ1)，进一步进行低电阻化。再者，如图15(d)所示，若从图15(c)所示的状态，再进一步施加了绝对值大的负脉冲电压VLR(＝-V3)(-V3＜V-2)，则再进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径变为Φ3(＞Φ2)，进一步进行低电阻化。再者，如图15(e)所示，若从图15(d)所示的状态，再进一步施加了绝对值大的负脉冲电压VLR(＝-V4)(-V4＜-V3)，则再进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径变为Φ4(＞Φ3)，进一步进行低电阻化。这样，如图15(c)～图15(e)所示，若在软成形后(图15(b))，再施加了过量的负脉冲电压，则使作为高电阻层的第2缺氧型钽氧化物层100b-2过量发生还原，导电路径的直径变得较大。因此，推测出假使通过反极性的高电阻化脉冲施加使第2缺氧型钽氧化物层100b-2发生了氧化，则因为导电路径的直径比Φ1大，所以和进行过软成形的情形相比，不能用氧化物充分填补导电路径，使可转变的高电阻值等级下降。
另外，图15(f)表示别的电阻变化元件100(电阻变化元件B)的初始状态，如图15(g)所示，一边不断增大负电压脉冲的绝对值一边每次都进行脉冲施加，在低电阻化负脉冲电压VLR为-V2的负脉冲电压施加时，作为高电阻层的第2缺氧型钽氧化物层100b-2发生还原，形成导电路径。其结果为，进行低电阻化及软成形。这里，将利用该成形电压Vb(＝-V2)的软成形时所形成的导电路径的直径设为Φ1。接下来，如图15(h)所示，若从图15(g)所示的软成形后的状态，再进一步施加了绝对值大的负脉冲电压VLR(＝-V3)(-V3＜V2)，则再进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径变为Φ2(＞Φ1)，进一步进行低电阻化。再者，如图15(i)所示，若从图15(h)所示的状态，再进一步施加了绝对值大的负脉冲电压VLR(＝-V4)(-V4＜V3)，则再进行高电阻层(第2缺氧型钽氧化物层100b-2)的还原，导电路径的直径变为Φ3(＞Φ2)，进一步进行低电阻化。这样，如图15(h)～图15(i)所示，若在软成形后(图15(g))，再施加过量的负脉冲电压，则使作为高电阻层的第2缺氧型钽氧化物层100b-2过量发生还原，导电路径的直径变得较大。在该电阻变化元件B中，以和电阻变化元件A不同的成形电压Vb(＝-V2)进行了软成形，其原因为，因为局部的高电阻层(第2缺氧型钽氧化物层100b-2)的膜厚不同等，所以成形开始电压Vb偏差。实际上，如图14所示，成形开始电压Vb每个元件的偏差非常大。
还有，这里虽然作为电阻变化层采取缺氧型钽氧化物为例，说明了软成形的推测机理，但是在缺氧型过渡金属氧化物中也考虑同样的推测机理。
[本发明的写入方法(第2控制规则)]
下面，对于本发明所涉及的电阻变化元件的写入，一边参照图16一边进行说明。
本发明所涉及的电阻变化元件的写入方法是对电阻变化元件(也就是双极型的电阻变化元件)的写入方法，该电阻变化元件按照施加的电压脉冲的极性可逆地转变高电阻状态和低电阻状态；大致区分包含准备步骤S50和写入步骤S51(高电阻化步骤S51a、低电阻化步骤S51b)。
这里，作为前提，如右上的脉冲RV特性所示，电阻变化元件具有下述特性(单极特性)，该特性为，在施加了具有第1电压V1以上的绝对值的电压脉冲时从低电阻状态S52转变为高电阻状态S53，在施加了与第1电压V1相比绝对值大的第2电压V2的电压脉冲时成为具有最大电阻值Rmax的高电阻状态S53，在施加了与第2电压V2相比绝对值大的第3电压V3的电压脉冲时，成为具有与最大电阻值Rmax相比低的电阻值的高电阻状态。这里，第1电压V1、第2电压V2及第3电压V3全都是第1极性(例如正)的电压。
首先，在准备步骤S50中，通过对电阻变化元件，一边施加电压的绝对值逐渐增大的电压脉冲，一边测量电阻变化元件的电阻值，来事先决定第1电压V1及第2电压V2。
其后，使用电阻变化元件来作为存储器元件。写入步骤S51是使用电阻变化元件来作为存储器元件的动作模式中的存储步骤，包括：高电阻化步骤S51a，通过对电阻变化元件施加第1极性(例如正)的电压脉冲Vp，使电阻变化元件从低电阻状态S52转变为高电阻状态S53；低电阻化步骤S51b，通过对电阻变化元件施加第2极性(例如负)的电压脉冲Vn，使电阻变化元件从高电阻状态S53转变为低电阻状态S52。这里，在高电阻化步骤S51a中，其特征为，施加具有绝对值为第1电压V1以上且第2电压V2以下的电压Vp的电压脉冲，优选的是，除该条件之外，具有接近第2电压V2的电压Vp的电压脉冲。
还有，不言而喻，在预先判明电阻变化元件的特性(第1电压V1、第2电压V2)时，或者可以预测时，也可以省略上述准备步骤S50。
另外，作为在高电阻化步骤S51a中施加的电压脉冲的电压，最好绝对值不超过第2电压V2，但是现实情况下，只要是可以从高电阻状态下最大的电阻值Rmax维持一定范围内的高电阻值的电压，则绝对值也可以超过第2电压V2。其程度依赖于应当确保的动作窗口的宽度来决定。例如，如果是成为最大电阻值Rmax的90％电阻值的电压，则也可以以绝对值超过第2电压V2的电压进行高电阻化。
那种情况下，也可以通过对电阻变化元件，施加分阶段(例如是0.1V分级)增大的正的电压脉冲，每次都测量电阻值，而将电阻值为最大并且接下来电阻值下降的点的电压，决定为高电阻化用的电压(或者是第2电压V2)。因此，即便是最大也从第2电压V2加上上述分级电压(例如0.1V)后的电压以下的电压作为高电阻化用的电压，被决定。因此，可以决定最适合的高电阻化电压(准备步骤)，以决定出的高电阻化电压进行高电阻化(写入步骤)。还有，当确定所施加的电压脉冲的电压和那时电阻变化元件的电阻值之间的关系时，也可以考虑电阻值的偏差，使多个测量点(因多个电压施加而得到的电阻值)平滑化，针对平滑后的测量点决定电阻值的最大点。
另外，在准备步骤S50中使用的电阻变化元件虽然是和在下面的写入步骤S51中使用的电阻变化元件相同的种类，但是也可以是别的电阻变化元件，也就是在同一制造条件下制造出的别的电阻变化元件(只在准备步骤中使用的电阻变化元件)。在该准备步骤S50中，为了对电阻变化元件施加超过第2电压V2的第3电压V3，因为上述的单极特性，所以随后无论对该电阻变化元件施加什么样电压的电压脉冲，高电阻状态下的电阻值也恢复不到最大的电阻值Rmax。然而，通过使在准备步骤S50中使用的电阻变化元件和在写入步骤S51中使用的电阻变化元件成为不同的器件(但是，是在同一制造条件制造出的具有同一特性的电阻变化元件)，就可以以在准备步骤S50中得到的不超过第2电压V2的电压，进行高电阻化步骤S51a，其结果为，能够使电阻变化元件转变为最大电阻值Rmax(或者接近最大电阻值Rmax)的高电阻状态S53。
[第1实施方式中的电阻变化型非易失性存储装置]
下面，作为本发明的第1实施方式，对于使用了上面所说明的电阻变化元件的1T1R型非易失性存储装置，进行说明。
图17是表示本发明第1实施方式所涉及的非易失性存储装置结构的框图。
如图17所示，本实施方式所涉及的非易失性存储装置200在半导体基板上具备存储器主体201，存储器主体201具备：存储器阵列202，由图6(b)所示的II型单元构成；行驱动器207，包括行选择电路208、字线驱动器WLD及源极线驱动器SLD；列选择电路203；写入电路206，用来进行数据的写入；读出放大器204，检测流向选择位线的电流量，将高电阻状态判定为数据“0”，并且将低电阻状态判定为数据“1”；数据输入输出电路205，通过端子DQ进行输入输出数据的输入输出处理。
再者，作为写入用电源211，具备高电阻(HR)化用电源213及低电阻(LR)化用电源212。
再者，还具备：地址输入电路209，获取从外部输入的地址信号；以及控制电路210，根据从外部输入的控制信号，控制存储器主体201的动作。
存储器阵列202具备：多条字线WL0、WL1、WL2、…及多条位线BL0、BL1、BL2、…，形成于半导体基板之上，其排列为相互交叉；多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、…(下面，表述为“晶体管N11、N12、…”)，对应于这些字线WL0、WL1、WL2、…及位线BL0、BL1、BL2、…的交点来分别设置；多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(下面，表述为“电阻变化元件R11、R12、…”)，与晶体管N11、N12、…以1对1的形式进行串联连接；各自构成了存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…(下面，表述为“存储器单元M11、M12、…”)。
如图17所示，晶体管N11、N21、N31、…的栅极连接在字线WL0上，晶体管N12、N22、N32、…的栅极连接在字线WL1上，晶体管N13、N23、N33、…的栅极连接在字线WL2上，晶体管N14、N24、N34、…的栅极连接在字线WL3上。
另外，晶体管N11、N12、N13、N14、…的漏极连接在位线BL0上，晶体管N21、N22、N23、N24、…的漏极连接在位线BL1上，晶体管N31、N32、N33、N34、…的漏极连接在位线BL2上。
另外，电阻变化元件R11、R21、R31、…连接在源极线SL0上，电阻变化元件R12、R22、R32、…连接在源极线SL1上，电阻变化元件R13、R23、R33、…连接在源极线SL2上，电阻变化元件R14、R24、R34、…连接在源极线SL3上。
地址输入电路209从外部电路(未图示)获取地址信号，根据该地址信号将行地址信号输出至行选择电路208，并且将列地址信号输出至列选择电路203。这里，地址信号是表示多个存储器单元M11、M12、…之中要选择的特定存储器单元之地址的信号。
控制电路210在数据的写入周期中，按照输入到数据输入输出电路205中的输入数据Din，将指示施加写入用电压的写入信号输出至写入电路206。另一方面，在数据的读出周期中，控制电路210将指示读出动作的读出信号输出至读出放大器204。
行选择电路208获取从地址输入电路209所输出的行地址信号，按照该行地址信号，从行驱动器207，通过与多条字线WL0、WL1、WL2、…之中的某一条对应的字线驱动电路WLD，对其选择出的字线施加预定的电压。
另外同样，行选择电路208获取从地址输入电路209所输出的行地址信号，按照该行地址信号，从行驱动器207，通过与多条源极线SL0、SL1、SL2、…之中的某一条对应的源极线驱动电路SLD，对其选择出的源极线施加预定的电压。
另外，列选择电路203获取从地址输入电路209所输出的列地址信号，按照该列地址信号，选择多条位线BL0、BL1、BL2、…之中的某一条，对其选择出的位线施加写入用电压或读出用电压。
写入电路206由通常脉冲发生电路700和可变电压脉冲发生电路701构成，在获取到从控制电路210所输出的通常写入信号时，激活通常脉冲发生电路700，对由列选择电路203选择出的位线施加写入用电压(写入用电压脉冲)，另外，在获取到从控制电路210所输出的成形信号时，激活可变电压脉冲发生电路701，对由列选择电路203选择出的位线施加成形用电压(成形用电压脉冲)。
另外，读出放大器204是对由行选择电路208及列选择电路203选择出的存储器单元内电阻变化元件的电阻值进行判定的读出部一例，具备通常判定基准电路702和成形判定基准电路703，各基准电路702、703分别具有通常读出用判定电平和成形用判定电平的判定电平，分别根据从控制电路210输出的读出启用信号C1和成形启用信号C2进行控制，选择某一个判定电平，将选择单元的数据判定为“1”或者“0”。其结果判定出的输出数据DO经过数据输入输出电路205，输出至外部电路。这里，所谓的通常读出是指，判定完成成形后的电阻变化元件的电阻状态(高电阻状态/低电阻状态)。
写入用电源211由高电阻(HR)化用电源213及低电阻(LR)化用电源212构成，高电阻(HR)化用电源213的输出VH0供应给行驱动器207，另外，低电阻(LR)化用电源212的输出VL0输入到写入电路206中。
图18是表示图17中读出放大器204的详细结构一例的电路图。读出放大器204由磁镜比为1对1的电流镜电路218、尺寸相等的钳位晶体管219、220、基准电路221及变频器224构成。基准电路221由通常判定基准电路702和成形判定基准电路703构成。在通常判定基准电路702中，将串联连接了选择晶体管222和通常读出用的基准电阻Rref(20kΩ)的分支一端连接于接地电位上，将另一个端子和钳位晶体管219的源极端子进行连接，另外，对选择晶体管222的栅极端子输入读出启用信号C1，根据读出启用信号C1，选择晶体管222切换导通/非导通状态。同样，在成形判定基准电路703中，将串联连接了选择晶体管223和成形用的基准电阻Rb(90kΩ)的分支一端连接于接地电位上，将另一个端子和钳位晶体管219的源极端子进行连接，另外，对选择晶体管223的栅极端子输入成形启用信号C2，根据成形启用信号C2，选择晶体管223切换导通/非导通状态。
另外，钳位晶体管219、220对栅极端子输入钳位电压VCLP(0.9V)，钳位晶体管220的源极端子经过列选择电路203和位线，和存储器单元进行连接，钳位晶体管219、220的漏极端子分别和构成电流镜电路218的晶体管225、226的漏极端子进行连接。钳位晶体管220的漏极端子电位由变频器224进行反向放大，作为读出放大器输出SAO传达给数据输入输出电路205。
图19是说明读出放大器204的判定电平所用的附图。读出放大器204如图19所示，在高电阻状态HR(100kΩ)和低电阻状态LR(11kΩ)之间，具有通常读出用的基准电阻Rref(20kΩ)和比其大的成形用的基准电阻Rb(90kΩ)的2个判定电平。还有，成形用的基准电阻Rb为了判定电阻变化元件的成形是否完成，设定为比高电阻状态HR的电阻值小的电阻值，优选的是，设定为比处于高电阻状态HR的电阻变化元件能取得的电阻值的最小值小的值。另外，通常读出用的基准电阻Rref为了判定电阻变化元件是处于高电阻状态还是处于低电阻状态，设定为比高电阻状态HR的电阻值小，且比低电阻状态LR的电阻值大的电阻值，优选的是，设定为比处于高电阻状态HR的电阻变化元件能取得的电阻值的最小值小，且比处于低电阻状态LR的电阻变化元件能取得的电阻值的最大值大的电阻值。
图20是表示图17中写入电路206的详细结构一例的附图。写入电路206由写入驱动电路214、电压输出电路215和分压电路216构成。
分压电路216在低电阻(LR)化用电源212的输出VL0和接地电位之间串联连接24个固定电阻Rd10～Rd33，在各固定电阻Rd10～Rd33间的节点以及低电阻(LR)化用电源212的输出VL0端子和固定电阻Rd33间的节点上分别连接开关SW10～SW33，各开关SW10～SW33的未和固定电阻Rd10～Rd33连接的一侧端子全部连接于共用节点NO上，各开关SW10～SW33能够通过从控制电路210提供的分压转换信号TRM10、11、…33，分别独立地进行导通/截止控制。另外，共用节点NO和电压输出电路215的输入端子进行连接，输出共用节点NO电位的电压输出电路215的输出端子VC和写入驱动电路214进行连接。
写入驱动电路214输入电压输出电路215的输出端子VC的电压作为电源，对输入端子输入从控制电路210供应的脉冲施加控制信号，从写入驱动电路214的输出端子输出写入脉冲电压Vp，输入到图17的列选择电路203中。写入电压脉冲只按一定的时间(例如50ns)，变为电压输出电路215的输出端子VC的电压(在其他时间内为0V)。
从而，写入电路206在施加写入脉冲时，通过由控制电路210控制分压转换信号TRM10、11、…33，只将对应的开关SW10～SW33中的一个控制为导通状态，就能够多层次地控制分压电路216的输出电压，可以多层次地控制电压输出电路215的输出端子VC的电压，并能够按照脉冲施加控制信号多层次地输出作为写入驱动电路214输出的写入脉冲电压Vp。
[第1实施方式中电阻变化型非易失性存储装置的动作]
对于如上所构成的电阻变化型非易失性存储装置，首先说明主要的电路块的动作，随后，说明电阻变化型非易失性存储装置进行数据写入、成形时的写入周期及进行通常读出、检验读出时的读出周期中的动作。
首先，说明图18所示的读出放大器204的动作。读出放大器204其构成为，在电阻变化元件中形成导电路径的成形时，经过列选择电路203和位线，与对象存储器单元进行连接，不对存储器单元施加比从钳位电压VCLP(0.9V)下降了钳位晶体管219、220的阈值电压(0.5V)量后的0.4V大的电压。另一方面，在基准电路221中，利用成形启用信号C2，激活选择晶体管223，成为导通状态，选择成形用的基准电阻Rb(90kΩ)，另一个选择晶体管222根据读出启用信号C1被非激活，变为非导通状态，作为基准电流Iref，流动约4.4μA(＝(0.9V-0.5V)/90kΩ)。从而，基准电流Iref通过电流镜电路218被复制，作为负载电流IL，流动约4.4μA，该负载电流IL和存储器单元电流Ic的大小关系由钳位晶体管220进行比较。依赖于其比较结果，检测钳位晶体管220的漏极端子电压变得比变频器224的反向电压(输入阈值电压)高还是低，变频器224输出读出放大器输出SAO。这里，在将初始电阻值设为20MΩ时，存储器单元电流Ic流动0.02μA(＝0.4V/20MΩ)，此时，负载电流IL(约4.4μA)＞存储器单元电流Ic(0.02μA)，钳位晶体管220的漏极端子电压在预定时间后变得比变频器224的反向电压高，读出放大器输出SAO输出L电平。也就是说，在选择存储器单元比成形用的基准电阻Rb(90kΩ)高的电阻状态20MΩ时，读出放大器204判定为“1”，也就是不合格。另一方面，在选择存储器单元的电阻值变得比成形后50kΩ和成形用的基准电阻Rb(90kΩ)低时，存储器单元电流Ic流动8μA(＝0.4V/50kΩ)，此时，负载电流IL(约4.4μA)＜存储器单元电流Ic(8μA)，钳位晶体管220的漏极端子电压在预定时间后变得比变频器224的反向电压低，读出放大器输出SAO输出H电平。也就是说，在选择存储器单元比成形用的基准电阻Rb(90kΩ)低的电阻状态时，读出放大器204判定为“1”，也就是合格。表示对象存储器单元的成形已完成。
另外，在通常读出时，基准电路221利用读出启用信号C1，激活选择晶体管222，成为导通状态，选择通常读出用的基准电阻Rref，另一个选择晶体管223利用成形启用信号C2被非激活，变为非导通状态，基准电流Iref流动20μA(＝(0.9V-0.5V)/20kΩ)。从而，基准电流Iref通过电流镜电路218被复制，作为负载电流IL，流动20μA，比较该负载电流IL和存储器单元电流Ic的大小关系。依赖于其比较结果，检测钳位晶体管220的漏极端子电压变得比变频器224的反向电压(输入阈值电压)高还是低，变频器224输出读出放大器输出SAO。这里，在将高电阻状态设为100kΩ并将低电阻状态设为11kΩ的场合，在选择存储器单元为高电阻状态时，存储器单元电流Ic流动4μA(＝0.4V/100kΩ)，此时，负载电流IL(20μA)＞存储器单元电流Ic(4μA)，钳位晶体管220的漏极端子电压变得比变频器224的反向电压高，读出放大器输出SAO输出L电平。也就是说，在选择存储器单元比通常读出用的基准电阻Rref(20kΩ)高的高电阻状态(100kΩ)时，读出放大器204判定为“0”数据。另一方面，在选择存储器单元为低电阻状态时，存储器单元电流Ic流动约36.4μA(＝0.4V/11kΩ)，此时，负载电流IL(20μA)＜存储器单元电流Ic(约36.4μA)，钳位晶体管220的漏极端子电压变得比变频器224的反向电压低，读出放大器输出SAO输出H电平。也就是说，在选择存储器单元比通常读出用的基准电阻Rref(20kΩ)低的低电阻状态(11kΩ)时，读出放大器204判定为“1”数据。
下面，说明图20所示的写入电路206的动作。
这里，在将低电阻(LR)化用电源212的输出VL0的电位设为3.3V，将电阻Rd10设为100kΩ，将各电阻Rd11～Rd33设为10kΩ，并将脉冲施加控制信号的电压振幅设为3.3V时，因为写入电路206若根据分压转换信号TRM10只将开关SW10控制成导通状态，则从分压的关系式来看，共用节点NO的电位为1.0V(＝3.3V×100kΩ/300kΩ)，输出端子VC被控制为1.0V，所以写入驱动电路214能够按照脉冲施加控制信号，作为写入脉冲电压Vp输出1.0V。
图21是写入电路206可输出的升压写入脉冲电压Vp的定时图。在图21中表示，根据从控制电路210输出的分压转换信号TRM10、11、…、33，将开关SW10～SW33从开关10到开关SW33依次择一转换控制为导通状态，使输出端子VC的电压从1.0V到3.3V按0.1V级不断增加，可以与脉冲施加控制信号同步，一边使写入脉冲电压Vp从1.0V到3.3V按0.1V级升高一边进行脉冲施加。
接下来，在图22中表示成形、检验读出、低电阻(LR)化、高电阻(HR)化、读出的各动作模式下字线(WL)电压、源极线(SL)电压、位线(BL)电压及高电阻(HR)化用电源213的输出VH0电压、低电阻(LR)化用电源212的输出VL0电压的各种设定电压列表(II型单元)。在图22中，成形时的位线BL电压表示图21所示的升压写入脉冲电压Vp，另外，LR化及HR化时的位线BL电压表示2.4V振幅的写入脉冲电压Vp。这里，所谓的检验读出，意味着成形时的检验读出。
在高电阻(HR)化写入时，Vp(2.4V)是从写入电路206施加的写入脉冲电压，VL是供应给写入电路206的由LR化用电源212发生的电压，VH是由HR化用电源213发生的电压，设定为图10(a)中脉冲RV特性所示的点O的电压(+2.4V)，并且其设定为不包括在通过预评价(上述的准备步骤)求出的单极区域内。也就是说，其控制为遵守上述的第2控制规则。
还有，虽然以位线为基准，对源极线施加高电阻(HR)化用电源213的输出VH0电压，但是也可以考虑因从高电阻(HR)化用电源213到源极线的寄生电阻导致的电压下降量，较高地设定高电阻(HR)化用电源213的输出VH0的电压，以便在实效上成为源极线的最大电压不超过点O的电压(+2.4V)的范围。
在低电阻(LR)化写入时，VH和高电阻(HR)化写入时相同，设定为2.4V，另外，Vp(2.4V)是由写入电路206发生的写入脉冲电压，超过图10(a)、图10(b)所示的脉冲RV特性的点P，且不越过点N的写入脉冲电压有效地施加给存储器单元M11、M12、…。
另外，在成形时，Vp是从写入电路206施加的升压写入脉冲电压，VH是由HR化用电源213发生的电压，设定成3.3V，以便可以在成形时施加高电压的写入脉冲电压Vp。
在检验读出及读出时，Vread是由读出放大器204进行了钳位的读出用电压(0.4V)，在图10所示的脉冲RV特性中，成为负电压的方向，对应于其调整为不发生读出干扰(也就是说，电阻变化元件的电阻状态不发生变化)的电压值(-0.4V)。另外，VDD对应于供应给非易失性存储装置200的电源电压。
下面，对于电阻变化型非易失性存储装置中软成形动作的一例，一边参照图23所示的软成形流程图一边进行说明。如图23所示，首先，将LR化写入脉冲电压Vp设定为1.0V(S31：第1步骤)，接下来判定写入脉冲电压Vp是否为3.3V以下(S32：第2步骤)，在写入脉冲电压Vp比3.3V大时(第2步骤中的“否”)，作为成形不佳结束软成形动作，在写入脉冲电压Vp为3.3V以下时(第2步骤中的“是”)，对存储器单元的地址AD进行初始化(AD＝0)(S33：第3步骤)，接下来，判定选择存储器单元M11的地址AD是否为存储器阵列202的最终地址ADf以下(S34：第4步骤)，在选择存储器单元的地址AD为最终地址ADf以下时(第4步骤中的“是”)，针对选择存储器单元，检验读出选择存储器单元的电阻值Rc是否比基准电阻Rb小(Rc＜Rb)(S35：第5步骤)(判定步骤)，在选择存储器单元的电阻值Rc比成形用的基准电阻Rb小(Rc＜Rb)时(第5步骤中的“是”)，因为电阻值已经下降到不需要成形的程度，所以对选择存储器单元的地址AD进行增量(S37：第7步骤)，选择下一个地址AD的存储器单元。另外，在选择存储器单元的电阻值Rc为成形用的基准电阻Rb以上(Rc≥Rb)时(第5步骤中的“否”)，使用所设定的写入脉冲电压Vp，对选择存储器单元施加成形(“1”)写入的负电压脉冲(-1.0V、脉冲宽度50ns)(S36：第6步骤(施加步骤))。随后，对选择存储器单元的地址AD进行增量(S37：第7步骤)，选择下一个地址AD的存储器单元。以下，在选择存储器单元的地址AD变得比最终地址ADf大之前，重复第4步骤(S34)～第7步骤(S37)。在第4步骤(S34)中选择存储器单元的地址AD比最终地址ADf大时(AD＞ADf)(第4步骤中的“否”)，由存储器测试器等的外部装置判定存储器阵列202的全部存储器单元的各电阻值Rc是否已经变得比成形用的基准电阻Rb小(Rc＜Rb)(S38：第8步骤)，在全部存储器单元的各电阻值Rc未变得比基准电阻Rb小时(第8步骤中的“否”)，将写入脉冲电压Vp增量+0.1V，设定为+1.1V(S39：第9步骤)，接下来，判定写入脉冲电压Vp是否为3.3V以下(S32：第2步骤)。随后，在写入脉冲电压Vp变得比最大写入脉冲电压3.3V大之前，或者在第8步骤(S38)中全部存储器单元的软成形合格之前，重复第2步骤(S32)～第9步骤(S39)。
这样，该成形流程包括：判断步骤S35：判断电阻变化元件100的电阻值是否比高电阻状态时小；施加步骤S36，在判断出不小时(S35中的“否”)，施加不超过下述电压的电压脉冲，该电压是在成形电压中加上成形余量(0.7V)而得到的。而且，判断步骤S35和施加步骤S36针对存储器阵列202中的全部存储器单元进行重复(S34～S37)，在对于成形对象存储器单元结束了利用同一电压之电压脉冲的施加之后，只按不超过成形余量(0.7V)的分级(0.1V)对电压进行增量(S39)，再次针对全部存储器单元重复判断步骤S35和施加步骤S36(S34～S37)。由于通过采用如上的成形流程，一边以比软成形所需的成形余量(0.7V)小的电压(0.1V)进行增量，一边不断施加成形电压，因而可以以适于存储器单元M11、M12、…的每个的成形电压Vb，在不给电阻变化元件施加过量的电压及电流压力的状况下，实现软成形(也就是说，遵守上述的第1控制规则)。再者，根据图23所示的软成形流程，因为只对需要成形的存储器单元不断施加写入脉冲电压Vp，与此同时，将写入脉冲电压Vp的电压转换(增量)动作抑制为最小限度，所以可以对存储器阵列，高速实施软成形。
还有，在本例子中，虽然将成形所需的写入脉冲电压Vp按+0.1V分级进行了增量(第9步骤)，但是本发明不限于这种分级电压(0.1V)，只要是比成形余量(这里是0.7V)小的分级电压就可以。因此，将在成形所需要的最低电压中加上成形余量(这里是0.7V)而得到的电压设为最大电压(绝对值最大电压的一例)，施加成形用的写入电压脉冲，可靠地实施软成形。
对于如上所构成的电阻变化型非易失性存储装置的数据写入周期、读出周期及软成形中的动作例，一边参照图24(a)～图24(c)及图25所示的定时图、图17的本发明实施方式所涉及的电阻变化型非易失性存储装置的结构图及图10说明脉冲RV特性的附图，一边进行说明。
图24(a)～图24(c)是本发明实施方式所涉及的非易失性存储装置动作例的定时图。还有，这里定义为，将电阻变化层为高电阻状态的情形分配为数据“0”，将低电阻状态的情形分配为“1”，来表示其动作例。另外，说明只针对有关存储器单元M11进行数据的写入及读出的情形，进行表示。
在图24(a)所示的对存储器单元M11的数据“0”写入周期内，最开始将选择位线BL0、源极线SL0分别设定为电压VH(2.4V)及电压Vp(2.4V)。接下来，将选择的字线WL0设定为电压VH(2.4V)，但是此时图17的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图17的NMOS晶体管N11的漏极端子和源极端子都施加了电压2.4V，因而不管晶体管的导通·截止都不流动电流。
接下来，将选择位线BL0在预定期间设定为电压0V，在预定期间后，再次施加变为电压Vp(2.4V)的脉冲波形。在该阶段，对图17的存储器单元M11，施加图10(a)的脉冲RV特性中点O的正脉冲电压(+2.4V)从低电阻值向高电阻值进行写入。随后，将字线WL0设定为电压0V，数据“0”的写入完成。也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加负电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加正的电压脉冲，进行高电阻化。
在图24(b)所示的对存储器单元M11的数据“1”写入周期内，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VH(2.4V)，使图17的选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间设定为电压Vp(2.4V)，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，对图17的存储器单元M11，施加超过图10(a)、图10(b)所示的脉冲RV特性的点P，且不越过点N的负脉冲电压，从高电阻值向低电阻值进行写入。随后，将字线WL0设定为电压0V，数据“1”的写入完成。也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加正电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加负的电压脉冲，进行低电阻化。但是，并不限定为该方法。
在图24(c)所示的对存储器单元M11的数据读出周期内，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VDD(1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，在选择位线BL0上，在预定期间将读出电压Vread设定为0.4V，通过由读出放大器204，检测流向选择存储器单元M11的电流值，将所存储的数据判定为数据“0”或者数据“1”。随后，将字线WL0设定为电压0V，完成数据的读出动作。
下面，对于本发明实施方式所涉及的非易失性存储装置的软成形动作，进行说明。
图25是表示本发明实施方式所涉及的非易失性存储装置的软成形动作的定时图。在图25所示的软成形动作中，只访问地址AD为0的存储器单元M11的1位，不是阵列，而是对其位，实施图23所示的软成形流程(但是，因为1位访问，所以第4、第7步骤去除)。
在图25中，软成形开始时，成形对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态全都是0V，另外，分压转换信号TRM10、TRM11、…TRMmn(m：1～3的整数，n：0～9的整数)及端子DQ全都为L电平。另外，存储器单元M11是初始状态。
首先，在图23所示的第1步骤中，只将分压转换信号TRM10设定为H电平，并且其设定为，写入电路206作为写入脉冲电压Vp，可以施加Vp10(＝1.0V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
在第5步骤中，为了检验读出选择存储器单元的电阻值Rc是否比成形用的基准电阻Rb小(Rc＜Rb)，将选择的字线WL0设定为电压VDD(1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，在选择位线BL0上，在预定期间将读出电压Vread设定为0.4V，通过由读出放大器204，检测流向选择存储器单元M11的电流值，来判定选择存储器单元的电阻值Rc是否比成形用的基准电阻Rb小(Rc＜Rb)，这里，因为电阻值Rc为成形用的基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)。随后，将字线WL0及位线BL0设定为电压0V，完成检验读出动作。
接下来，实施图23所示的成形用LR化写入(第6步骤)。为了对选择存储器单元施加成形用的LR化写入的负电压脉冲(-1.0V、脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0及字线WL0设定为电压0V。随后，将选择的字线WL0设定为电压VH(3.3V)，使图17的选择存储器单元M11的NMOS晶体管N11导通。接下来，将选择位线BL0在预定期间设定为电压Vp(1.0V)，在预定期间后，再次施加变为电压0V的脉冲波形(负电压脉冲)。在该阶段，虽然对图17的存储器单元M11，施加比图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)大(也就是说，绝对值小)的负脉冲电压，但是选择存储器单元M11在初始状态的原状下，不进行成形。也就是说，成形以失败结束。随后，将字线WL0设定为电压0V，成形用的LR化写入完成。
接下来，在第8步骤中，确认出第5步骤的判定结果为成形不合格(否定)，转移到第9步骤，只将分压转换信号TRM11设定为H电平，并且其设定为，写入电路206作为写入脉冲电压Vp，可以施加Vp11(＝1.1V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
在第2次的第5步骤中，虽然进行和第1次的第5步骤相同的检验读出(Rc＜Rb？)动作，但是这里因为电阻值Rc在初始电阻状态的原状下，为成形用的基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
接下来，实施图23所示的第6步骤的成形用LR化写入(第2次)。为了对选择存储器单元施加成形用的LR化写入的负电压脉冲(-1.1V、脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0及字线WL0设定为电压0V。随后，将选择的字线WL0设定为电压VH(3.3V)，使图17的选择存储器单元M11的NMOS晶体管N11导通。接下来，将选择位线BL0在预定期间设定为电压Vp(1.1V)，在预定期间后，再次施加变为电压0V的脉冲波形(负电压脉冲)。在该阶段，虽然对图17的存储器单元M11，施加比图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)大(也就是说，绝对值小)的负脉冲电压，但是选择存储器单元M11在初始状态的原状下，不进行成形。也就是说，成形以失败结束。随后，将字线WL0设定为电压0V，第2次成形用的LR化写入完成。
其后，虽然从第3次到第8次重复图23所示的第2步骤到第9步骤(除第4、第7步骤外)的循环，也就是检验读出动作和成形LR化写入动作，但是存储器单元M11的电阻值Rc在初始状态的原状下，仍为基准电阻Rb以上。也就是说，成形以失败结束。
接下来，在第9步骤中，只将分压转换信号TRMmn(m＝1、n＝8)设定为H电平，并且其设定为，写入电路206作为写入脉冲电压Vp，可以施加Vpmn(m＝1、n＝8)(＝1.8V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
接下来，在第9次的第5步骤中，虽然进行检验读出(Rc＜Rb？)动作，但是这里因为电阻值Rc在初始电阻状态的原状下，为成用形基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
接下来，实施图23所示的第6步骤的成形用LR化写入(第9次)。为了对选择存储器单元施加成形用的LR化写入的负电压脉冲(-1.8V、脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0及字线WL0设定为电压0V。随后，将选择的字线WL0设定为电压VH(3.3V)，使图17的选择存储器单元M11的NMOS晶体管N11导通。接下来，将选择位线BL0在预定期间设定为电压Vp(1.8V)，在预定期间后，再次施加变为电压0V的脉冲波形(负电压脉冲)。在该阶段，因为对图17的存储器单元M11，施加与图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)相当的负脉冲电压，所以选择存储器单元M11从初始的高电阻状态，形成导电路径，转变为高电阻状态HR和低电阻状态LR之间的成形后电阻值，进行成形。因此，最开始成形就成功。随后，将字线WL0设定为电压0V，第9次成形用的LR化写入完成。
其后，在第8步骤中，确认出成形LR化写入前的第5步骤的判定结果为成形不合格(否定)，转移到第9步骤，只将分压转换信号TRMm(n+1)(m＝1、n＝8)设定为H电平，并且其设定为，写入电路206作为写入脉冲电压Vp，可以施加Vpm(n+1)(m＝1、n＝8)(＝1.9V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
在第10次的第5步骤中，虽然进行检验读出(Rc＜Rb？)动作，但是这里因为选择存储器单元M11的电阻值Rc已经变得比成形用的基准电阻Rb小，所以读出放大器输出SAO输出H电平，向端子DQ输出“1”数据，将成形合格(肯定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
其后，在第8步骤中，确认出刚刚之前第5步骤的判定结果为成形合格(肯定)，软成形完成。
这样，由于一边按0.1V分级不断增大电压的绝对值，一边施加负电压脉冲，施加的每次都判定成形的完成，在成形完成之后不施加多的负电压脉冲，因而在以预定的写入脉冲电压Vp进行了成形之后，不对存储器单元M11施加过量的脉冲电压。
在软成形后，如图22所示，高电阻(HR)化写入脉冲电压、低电阻(LR)化写入脉冲电压全都设定为2.4V，并且将脉冲宽度设定为50ns，使通常的“0”数据(HR化)及“1”数据(LR化)写入成为可能。
如上，通过根据图23所示的软成形流程，对各存储器单元实施软成形(也就是说，通过遵守上述的第1控制规则)，就能够将可转变的高电阻值等级控制得较高，且通过使用不包括在单极区域内的极大点附近的高电阻化电压，使之进行高电阻化(也就是说，通过遵守上述的第2控制规则)，就能够将高电阻值等级尽可能地设定得高(参见图10、图11)，可以扩大低电阻状态和高电阻状态的动作窗口，能够使高速读出及数据可靠性得到提高，并能够大幅减低误读发生的可能性。
还有，不言而喻，进行“1”数据(LR化)写入的低电阻化电压必须成形余量Δ变得比0.7V大，并且设定不使可转变的高电阻值电平下降的那种低电阻化电压。
另外，在高电阻值等级的极大点附近比较平缓时，即便使用稍微包括在单极区域内的高电阻化电压，进行“0”数据(HR化)写入，在实际使用上也没有问题。例如，即便作为高电阻化电压，越过高电阻值等级的极大点，只要是成为高电阻值等级极大点电阻值的90％以上电阻值的那种高电阻化电压，则在实际使用上没有问题。
还有，在本实施方式中，虽然在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压Vp(＝2.4V)及高电阻化脉冲电压VH(＝2.4V)全都设定成同一电压，但是不需要必须使之一致。
[第2实施方式中的电阻变化型非易失性存储装置]
下面，作为本发明的第2实施方式，对于使用了上面所说明的I型单元的1T1R型非易失性存储装置，进行说明。
图26是表示本发明第2实施方式所涉及的非易失性存储装置结构的框图。
在图26中，对于和图17相同的结构要件使用相同的符号，省略其说明。
非易失性存储装置227如图26所示，相对于第1实施方式所涉及的非易失性存储装置200，由图6(a)所示的I型单元所构成的存储器阵列229、写入电路230及行驱动器231不同。
存储器主体228具备：存储器阵列229；行驱动器231，包括行选择电路208、字线驱动器WLD、源极线驱动器SLD及可变电压发生电路704；列选择电路203；写入电路230，用来进行数据的写入；读出放大器204，检测流向选择位线的电流量，将高电阻状态判定为数据“0”，并且将低电阻状态判定为数据“1”；以及数据输入输出电路205，通过端子DQ进行输入输出数据的输入输出处理。
存储器阵列229具备：多条字线WL0、WL1、WL2、…及多条位线BL0、BL1、BL2、…，形成于半导体基板之上，其排列为相互交叉；多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、…(下面，表述为“晶体管N11、N12、…”)，对应于这些字线WL0、WL1、WL2、…及位线BL0、BL1、BL2、…的交点来分别设置；多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(下面，表述为“电阻变化元件R11、R12、…”)，与晶体管N11、N12、…以1对1的形式进行串联连接；各自构成了存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…(下面，表述为“存储器单元M11、M12、…”)。
如图26所示，晶体管N11、N21、N31、…的栅极连接在字线WL0上，晶体管N12、N22、N32、…的栅极连接在字线WL1上，晶体管N13、N23、N33、…的栅极连接在字线WL2上，晶体管N14、N24、N34、…的栅极连接在字线WL3上。
另外，晶体管N11、N21、N31、…及晶体管N12、N22、N32、…共同连接在源极线SL0上，晶体管N13、N23、N33、…及晶体管N14、N24、N34、…共同连接在源极线SL2上。
另外，电阻变化元件R11、R12、R13、R14、…连接在位线BL0上，电阻变化元件R21、R22、R23、R24、…连接在位线BL1上，电阻变化元件R31、R32、R33、R34、…连接在位线BL2上。这样，相对于第1实施方式中的存储器阵列202，采取了与各位线BL0、BL1、BL2、…对应的电阻变化元件R11、R12、R13、…不经过NMOS晶体管N11、N12、…而直接连接的结构(I型单元结构)。
控制电路210在数据的写入周期中，按照输入到数据输入输出电路205中的输入数据Din，将指示施加写入用电压的写入信号输出至写入电路230。另一方面，在数据的读出周期中，控制电路210将指示读出动作的读出信号输出至读出放大器204。
行选择电路208获取从地址输入电路209所输出的行地址信号，按照该行地址信号，从行驱动器231，通过与多条字线WL0、WL1、WL2、…之中的某一条对应的字线驱动电路WLD，对其选择出的字线施加预定的电压。
另外同样，行选择电路208获取从地址输入电路209所输出的行地址信号，按照该行地址信号，从行驱动器231，通过与多条源极线SL0、SL1、SL2、…之中的某一条对应的源极线驱动电路SLD，对其选择出的源极线施加由可变电压发生电路704所生成的预定电压(成形用电压脉冲)。
写入电路230在获取到从控制电路210所输出的写入信号时，对通过列选择电路203选择出的位线施加写入用电压(写入用电压脉冲Vp)。
写入用电源211由低电阻用的LR化电源212及高电阻用的HR化电源213构成，LR化用电源212的输出VL0输入到行驱动器231中，另外，HR化用电源213的输出VH0输入到写入电路230中。
图27是表示图26中的可变电压发生电路704结构一例的附图。在图27中，对于和图20相同的结构要件使用相同的符号，省略其说明。在可变电压发生电路704中，电压输出电路215的输出端子VC和源极线驱动电路SLD的电源端子进行连接。从而，源极线驱动电路SLD在写入脉冲施加时，通过由控制电路210控制分压转换信号TRM10、11、…、33，只将对应的开关SW10～33的一个控制为导通状态，就能够多层次地控制分压电路216的输出电压，可以多层次地控制电压输出电路215的输出端子VC的电压，并能够按照对源极线驱动电路SLD输入的源极线驱动控制信号，多层次地输出作为源极线驱动电路SLD输出的写入脉冲电压Vp。
[第2实施方式中电阻变化型非易失性存储装置的动作]
对于如上所构成的电阻变化型非易失性存储装置，首先说明主要的电路块的动作，随后，说明电阻变化型非易失性存储装置进行数据写入、成形时的写入周期及进行通常读出、检验读出时的读出周期中的动作。
首先，说明可变电压发生电路704的动作。
如图27所示，这里在将低电阻(LR)化用电源212的输出VL0的电位设为3.3V，将电阻Rd10设为100kΩ，将各电阻Rd11～Rd33设为10kΩ，并将源极线驱动控制信号的电压振幅设为3.3V时，因为可变电压发生电路704若根据分压转换信号TRM10只将开关SW10控制成导通状态，则从分压的关系式来看，共用节点NO的电位为1.0V(＝3.3V×100kΩ/300kΩ)，输出端子VC被控制为1.0V，所以源极线驱动电路SLD能够按照源极线驱动控制信号，作为写入脉冲电压Vp输出1.0V。
图28是源极线驱动电路SLD可输出的升压写入脉冲电压Vp的定时图。在图28中表示，根据从控制电路210输出的分压转换信号TRM10、11、…、33，将开关SW10～SW33从开关SW10到开关SW33依次择一转换控制为导通状态，使输出端子VC的电压从1.0V到3.3V按0.1V级不断增加，可以与源极线驱动控制信号同步，一边使写入脉冲电压Vp从1.0V到3.3V按0.1V步幅升高一边进行脉冲施加。
接下来，在图29中表示成形、检验读出、低电阻(LR)化、高电阻(HR)化、读出的各动作模式下字线(WL)电压、源极线(SL)电压、位线(BL)电压及高电阻(HR)化用电源213的输出VH0电压、低电阻(LR)化用电源212的输出VL0电压的各种设定电压列表(I型单元)。在图29中，成形时的源极线SL电压表示图28所示的升压写入脉冲电压Vp，另外，LR化时及HR化时的位线BL电压表示2.4V振幅的脉冲电压。另外，LR化时的源极线SL电压表示，因为在可变电压发生电路704中，根据分压转换信号TRM33只将开关SW33控制为导通状态，共用节点NO的电位为2.4V(＝VL)，输出端子VC被控制为2.4V，所以源极线驱动电路SLD能够作为写入脉冲电压Vp输出2.4V(＝VL)。
在低电阻(LR)化写入时，VL是由LR化用电源212发生的电压，Vp(2.4V)是从源极线驱动电路SLD施加的写入脉冲电压，超过图10(a)、图10(b)所示的脉冲RV特性的点P，且不越过点N的写入脉冲电压有效地施加给存储器单元M11、M12、…，VH是供应给写入电路230的由HR化用电源213发生的电压。
在高电阻(HR)化写入时，VL是由LR化用电源212发生的电压，VH是供应给写入电路230的由HR化用电源213发生的电压，设定为图10(a)中的脉冲RV特性所示的点O的电压(+2.4V)，并且其设定为不包括在通过预评价求出的单极区域内。也就是说，其控制为遵守上述的第2控制规则。
还有，虽然以位线为基准，对源极线施加高电阻(HR)化用电源213的输出VH0电压，但是也可以考虑因从高电阻(HR)化用电源213到源极线的寄生电阻导致的电压下降量，较高地设定高电阻(HR)化用电源213的输出VH0电压，以便实际上成为源极线的最大电压不超过点O的电压(+2.4V)的范围。
另外，在成形时，Vp是从源极线驱动电路SLD施加的升压写入脉冲电压，VL是由LR化用电源212发生的电压，设定成3.3V，以便可以在成形时施加高电压的写入脉冲电压Vp。
在检验读出及读出时，Vread是由读出放大器204进行了钳位的读出用电压(0.4V)，在图10所示的脉冲RV特性中，成为正电压的方向，对应于其调整为不发生读出干扰(也就是说，电阻变化元件的电阻状态不发生变化)的电压值(+0.4V)。另外，VDD对应于供应给非易失性存储装置227的电源电压。
关于非易失性存储装置227中软成形的流程图，因为和图23所示的流程图相同，所以这里其说明予以省略。
对于如上所构成的电阻变化型非易失性存储装置，一边参照图30(a)～图30(c)及图31所示的定时图、图26的本发明实施方式所涉及的电阻变化型非易失性存储装置的结构图及图10说明脉冲RV特性的附图，一边说明数据写入周期、读出周期及软成形中的动作例。
图30(a)～图30(c)是本发明实施方式所涉及的非易失性存储装置动作例的定时图。还有，这里定义为，将电阻变化层为高电阻状态的情形分配为数据“0”，将低电阻状态的情形分配为“1”，来表示其动作例。另外，说明只针对有关存储器单元M11进行数据的写入及读出的情形，进行表示。
在图30(a)所示的对存储器单元M11的数据“1”写入周期内，最开始将选择位线BL0、源极线SL0分别设定为电压VH(2.4V)及电压Vp(2.4V)。接下来，将选择的字线WL0设定为电压VL(2.4V)，但是此时图26的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图26的NMOS晶体管N11的漏极端子和源极端子都施加了电压2.4V，因而不管晶体管的导通·截止都不流动电流。
接下来，将选择位线BL0在预定期间设定为电压0V，在预定期间后，再次施加变为电压VH(2.4V)的脉冲波形。在该阶段，对图26的存储器单元M11，施加超过图10(a)、图10(b)所示的脉冲RV特性的点P，且不越过点N的负脉冲电压，从高电阻值向低电阻值进行写入。随后，将字线WL0设定为电压0V，数据“1”的写入完成。也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加负电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加负的电压脉冲，进行低电阻化。
在图30(b)所示的对存储器单元M11的数据“0”写入中，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VL(2.4V)，使图26的选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间设定为电压VH(2.4V)，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，对图26的存储器单元M11，施加图10(a)所示的脉冲RV特性的点O的正脉冲电压(+2.4V)，从低电阻值向高电阻值进行写入。随后，将字线WL0设定为电压0V，数据“0”的写入完成。也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加正电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加正的电压脉冲，进行高电阻化。
在图30(c)所示的对存储器单元M11的数据读出周期内，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VDD(1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，在选择位线BL0上，在预定期间将读出电压Vread设定为0.4V，通过由读出放大器204，检测流向选择存储器单元M11的电流值，将所存储的数据判定为数据“0”或者数据“1”。随后，将字线WL0设定为电压0V，完成数据的读出动作。
下面，对于本发明实施方式所涉及的非易失性存储装置的软成形动作，进行说明。
图31是表示本发明实施方式所涉及的非易失性存储装置的软成形动作的定时图。在图31所示的软成形动作中，只访问地址AD为0的存储器单元M11的1位，不是阵列，而是对其位，实施图23所示的软成形流程(但是，因为1位访问，所以第4、第7步骤去除)。
在图31中，软成形开始时，成形对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态全都是0V，另外，分压转换信号TRM10、TRM11、…TRMmn(m：1～3的整数，n：0～9的整数)及端子DQ全都为L电平。另外，存储器单元M11是初始状态。
首先，在图23所示的第1步骤中，只将分压转换信号TRM10设定为H电平，并且其设定为，源极线驱动电路SLD作为写入脉冲电压Vp，可以施加Vp10(＝1.0V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
在第5步骤中，为了检验读出选择存储器单元的电阻值Rc是否比成形用的基准电阻Rb小(Rc＜Rb)，将选择的字线WL0设定为电压VDD(1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，在选择位线BL0上，在预定期间将读出电压Vread设定为0.4V，通过由读出放大器204，检测流向选择存储器单元M11的电流值，来判定选择存储器单元的电阻值Rc是否比成形用的基准电阻Rb小(Rc＜Rb)，这里，因为电阻值Rc为成形用的基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)。随后，将字线WL0及位线0设定为电压0V，完成检验读出动作。
接下来，实施图23所示的成形用LR化写入(第6步骤)。为了对选择存储器单元施加成形用的LR化写入的负电压脉冲(-1.0V、脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0及字线WL0设定为电压0V。随后，将选择的字线WL0设定为电压VL(3.3V)，使图26的选择存储器单元M11的NMOS晶体管N11导通。接下来，将选择源极线SL0在预定期间设定为电压Vp(1.0V)，在预定期间后，按位线电压再次施加变为电压0V的脉冲波形(对源极线施加负电压脉冲)。在该阶段，虽然对图26的存储器单元M11，施加比图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)大(也就是说，绝对值小)的负脉冲电压，但是选择存储器单元M11在初始状态的原状下，不进行成形。也就是说，成形以失败结束。随后，将字线WL0设定为电压0V，成形用的LR化写入完成。
接下来，在第8步骤中，确认出第5步骤的判定结果为成形不合格(否定)，转移到第9步骤，只将分压转换信号TRM11设定为H电平，并且其设定为，源极线驱动电路SLD作为写入脉冲电压Vp，可以施加Vp11(＝1.1V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
在第2次的第5步骤中，虽然进行和第1次的第5步骤相同的检验读出(Rc＜Rb？)动作，但是这里因为电阻值Rc在初始电阻状态的原状下，为基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
接下来，实施图23所示的第6步骤的成形用LR化写入(第2次)。为了对选择存储器单元施加成形用的LR化写入的负电压脉冲(-1.1V、脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0及字线WL0设定为电压0V。随后，将选择的字线WL0设定为电压VL(3.3V)，使图26的选择存储器单元M11的NMOS晶体管N11导通。接下来，将选择源极线SL0在预定期间设定为电压Vp(1.1V)，在预定期间后，再次施加变为电压0V的脉冲波形(负电压脉冲)。在该阶段，虽然对图26的存储器单元M11，施加比图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)大(也就是说，绝对值小)的负脉冲电压，但是选择存储器单元M11在初始状态的原状下，不进行成形。也就是说，成形以失败结束。随后，将字线WL0设定为电压0V，第2次成形用的LR化写入完成。
其后，虽然从第3次到第8次重复图23所示的第2步骤到第9步骤(除第4、第7步骤外)的循环，也就是检验读出动作和成形LR化写入动作，但是存储器单元M11的电阻值Rc在初始状态的原状下，仍为成形用基准电阻Rb以上。也就是说，成形以失败结束。
接下来，在第9步骤中，只将分压转换信号TRMmn(m＝1、n＝8)设定为H电平，并且其设定为，源极线驱动电路SLD作为写入脉冲电压Vp，可以施加Vpmn(m＝1、n＝8)(＝1.8V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
接下来，在第9次的第5步骤中，虽然进行检验读出(Rc＜Rb？)动作，但是这里因为电阻值Rc在初始电阻状态的原状下，为成形用基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
接下来，实施图23所示的第6步骤的成形用LR化写入(第9次)。为了对选择存储器单元施加成形用的LR化写入的负电压脉冲(-1.8V、脉冲宽度50ns)，最开始将选择位线BL0、源极线SL0及字线WL0设定为电压0V。随后，将选择的字线WL0设定为电压VL(3.3V)，使图26的选择存储器单元M11的NMOS晶体管N11导通。接下来，将选择源极线SL0在预定期间设定为电压Vp(1.8V)，在预定期间后，再次施加变为电压0V的脉冲波形(负电压脉冲)。在该阶段，因为对图26的存储器单元M11，施加与图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)相当的负脉冲电压，所以选择存储器单元M11从初始的高电阻状态，形成导电路径，转变为高电阻状态HR和低电阻状态LR之间的成形后电阻值，进行成形。因此，最开始成形就成功。随后，将字线WL0设定为电压0V，第9次成形用的LR化写入完成。
其后，在第8步骤中，确认出成形LR化写入前的第5步骤的判定结果为成形不合格(否定)，转移到第9步骤，只将分压转换信号TRMm(n+1)(m＝1、n＝8)设定为H电平，并且其设定为，源极线驱动电路SLD作为写入脉冲电压Vp，可以施加Vpm(n+1)(m＝1、n＝8)(＝1.9V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为3.3V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
接下来，在第10次的第5步骤中，虽然进行检验读出(Rc＜Rb？)动作，但是这里因为选择存储器单元M11的电阻值Rc已经变得比成形用的基准电阻Rb小，所以读出放大器输出SAO输出H电平，向端子DQ输出“1”数据，将成形合格(肯定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
其后，在第8步骤中，确认出刚刚之前第5步骤的判定结果为成形合格(肯定)，软成形完成。
这样，由于一边按0.1V分级不断增大电压的绝对值，一边施加负电压脉冲，施加的每次都判定成形的完成，在成形完成之后不施加多的负电压脉冲，因而在以预定的写入脉冲电压Vp进行成形之后，不对存储器单元M11施加过量的脉冲电压。
在软成形后，如图29所示，高电阻化写入脉冲电压、低电阻化写入脉冲电压全都设定为2.4V，并且将脉冲宽度设定为50ns，使通常的“0”数据(HR化)及“1”数据(LR化)写入成为可能。
如上，由于在I型单元中，也从源极线侧施加升压成形脉冲，因而能够产生和第1实施方式(II型单元，从位线侧施加升压脉冲)相同的效果，并且通过对各存储器单元实施软成形(也就是说，通过遵守上述的第1控制规则)，就能够将可转变的高电阻值等级控制得较高，且通过使用不包括在单极区域内的极大点附近的高电阻化电压，使之进行高电阻化(也就是说，通过遵守上述的第2控制规则)，就能够将高电阻值电平尽可能地设定得高(参见图10、图11)，可以扩大低电阻状态和高电阻状态的动作窗口，能够使高速读出及数据可靠性得到提高，并能够大幅减低误读发生的可能性。
还有，不言而喻，进行“1”数据(LR化)写入的低电阻化电压必须成形余量Δ变得比0.7V大，并且设定不使可转变的高电阻值等级下降的那种低电阻化电压。
另外，在高电阻值等级的极大点附近比较平缓时，即便使用稍微包括在单极区域内的高电阻化电压，进行“0”数据(HR化)写入，在实际使用上也没有问题。例如，即便作为高电阻化电压，越过高电阻值等级的极大点，只要是成为高电阻值等级极大点电阻值的90％以上电阻值的那种高电阻化电压，则在实际使用上没有问题。
还有，在本实施方式中，虽然在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压Vp(＝2.4V)及高电阻化脉冲电压VH(＝2.4V)全都设定成同一电压，但是不需要必须使之一致。
[第3实施方式中的电阻变化型非易失性存储装置]
下面，作为本发明的第3实施方式，对于使用I型单元从位线侧施加升压脉冲来实施软成形时的1T1R型非易失性存储装置，进行说明。
图32是表示本发明第3实施方式所涉及的非易失性存储装置结构的框图。
在图32中，对于和图26相同的结构要件使用相同的符号，省略其说明。
非易失性存储装置270如图32所示，相对于第2实施方式所涉及的非易失性存储装置227，具备可变电压脉冲发生电路706的写入电路271及行驱动器273不同。
存储器主体272具备：存储器阵列229；行驱动器273，包括行选择电路208、字线驱动器WLD及源极线驱动器SLD；列选择电路203；写入电路271，用来进行数据的写入；读出放大器204，检测流向选择位线的电流量，将高电阻状态判定为数据“0”，并且将低电阻状态判定为数据“1”；数据输入输出电路205，通过端子DQ进行输入输出数据的输入输出处理。
控制电路210在数据的写入周期中，按照输入到数据输入输出电路205中的输入数据Din，将指示施加写入用电压的写入信号输出至写入电路271。另一方面，在数据的读出周期中，控制电路210将指示读出动作的读出信号输出至读出放大器204。
行选择电路208获取从地址输入电路209所输出的行地址信号，按照该行地址信号，从行驱动器273，通过与多条字线WL0、WL1、WL2、…之中的某一条对应的字线驱动电路WLD，对其选择出的字线施加预定的电压。
另外同样，行选择电路208获取从地址输入电路209所输出的行地址信号，按照该行地址信号，从行驱动器273，通过与多条源极线SL0、SL2、…之中的某一条对应的源极线驱动电路SLD，对其选择出的源极线施加预定的电压。
写入电路271在获取到从控制电路210所输出的写入信号时，对针对列选择电路203选择出的位线施加写入用电压。
写入用电源211由低电阻化用的LR化用电源212及高电阻化用的HR化电源213构成，LR化用电源212的输出VL0输入到行驱动器273中，另外，HR化用电源213的输出VH0输入到写入电路271中。
图33是表示图32中的写入电路271结构一例的附图。在图33中，对于和图20相同的结构要件使用相同的符号，省略其说明。
写入电路271如图33所示，相对于图20的分压电路216、写入驱动电路214，采用了用分压电路233、写入驱动电路234进行替换，不使用电压输出电路215，而直接连结分压电路233和写入驱动电路234的结构。
分压电路233在从HR化用电源213输出的电压VH和接地电位之间串联连接33个固定电阻Rd1～Rd33，在各固定电阻Rd1～Rd33间的节点及电源VH端子和固定电阻Rd33间的节点上分别连接开关SW1～SW33，各开关SW1～SW33的未和固定电阻Rd1～Rd33连接的一侧端子全部连接于共用节点VC上，各开关SW1～SW33能够根据从控制电路210输入的分压转换信号TRM，分别独立地进行导通/截止控制。另外，共用节点VC和写入驱动电路234进行连接。
写入驱动电路234包括：写入缓冲器235，输入了从HR化用电源213输出的电压VH作为电源；PMOS钳位晶体管PC；开关236，由控制电路210进行导通/截止控制；对写入缓冲器235的输入端子，从控制电路210输入脉冲施加控制信号，连接写入缓冲器235的输出端子和PMOS钳位晶体管PC的漏极端子及开关236的一端，连接PMOS钳位晶体管PC的栅极端子和共用节点VC，从与开关236的另一端所连接的源极端子输出写入电压Vp1。
从而，写入电路271在成形脉冲施加时，通过由控制电路210控制分压转换信号TRM，只将开关SW1～SW33的一个控制为导通状态，就能够多层次地控制分压电路233的输出电压，可以多层次地控制PMOS钳位晶体管PC的栅极电压，并且通过对从写入缓冲器235输出的振幅大的脉冲电压的L电平侧进行钳位，就能够从PMOS钳位晶体管PC的栅极电压变换为上升PMOS钳位晶体管PC的阈值电压Vt量后的写入电压，输出Vp1。此时，开关236由控制电路210控制为截止状态。
另外，写入电路271在通常的“1”数据(LR)或者“0”数据(HR)写入脉冲施加时，开关236由控制电路210控制为导通状态，使PMOS钳位晶体管PC的源极·漏极端子间发生短路，输出由写入缓冲器235而产生的电压振幅VH(L电平为接地电位)的写入脉冲电压Vp1。
[第3实施方式中电阻变化型非易失性存储装置的动作]
对于如上所构成的电阻变化型非易失性存储装置，首先说明主要的电路块的动作，随后，说明电阻变化型非易失性存储装置进行数据写入、成形时的写入周期及进行通常读出、检验读出时的读出周期中的动作。
首先，说明图33所示的写入电路271的动作。
在成形脉冲施加时，例如在将电源VH的电位设为3.3V，将各电阻Rd1～Rd33设为10kΩ，将写入缓冲器235的脉冲电压振幅设为3.3V，并将PMOS钳位晶体管PC的阈值电压Vt设为0.5V时，因为写入电路271若只将开关SW18(在图33中省略了图示)控制成导通状态，则从分压的关系式来看，共用节点VC的电位被控制为1.8V(＝3.3V×180kΩ/330kΩ)，所以能够将从写入缓冲器235施加的接地电位(0V)变换为2.3V(＝1.8V+0.5V)，作为写入电压Vp1(＝2.3V-3.3V＝-1.0V)进行输出。
图34是写入电路271可输出的降压写入脉冲电压Vp1的定时图。在图34中表示，在软成形时，根据从控制电路210输出的分压转换信号TRM18、17、…、1，将开关SW18～SW1从开关SW18到开关SW1依次择一转换控制为导通状态，使共用节点VC的电压从1.8V到0.1V按0.1V级不断减少，可以与根据脉冲施加控制信号所控制的写入缓冲器输出脉冲同步，一边使写入电压Vp1从2.3V到0.6V按0.1V步幅下降一边将从-0.1V到-2.7V(-0.1V步幅)的负脉冲电压施加给存储器单元。
接下来，在图35中表示成形、检验读出、低电阻(LR)化、高电阻(HR)化、读出的各动作模式下字线(WL)电压、源极线(SL)电压、位线(BL)电压及高电阻(HR)化用电源213的输出VH0电压、低电阻(LR)化用电源212的输出VL0电压的各种设定电压列表(I型单元)。在图35中，成形时的位线BL电压表示图34所示的降压写入脉冲电压Vp1施加，另外，LR化及HR化时的位线BL电压表示2.4V振幅的脉冲电压施加。
在低电阻(LR)化写入时，VL是由LR化用电源212发生的电压，Vp1(2.4V)是从写入电路271施加的写入脉冲电压，超过图10(a)、图10(b)所示的脉冲RV特性的点P，且不越过点N的写入脉冲电压有效地施加给存储器单元M11、M12、…，VH是供应给写入电路271的由HR化用电源213发生的电压。
在高电阻(HR)化写入时，VL是由LR化用电源212发生的电压，VH是供应给写入电路271的由HR化用电源213发生的电压，设定为图10(a)中脉冲RV特性所示的点O的电压(+2.4V)，并且其设定为不包括在通过预评价求出的单极区域内。也就是说，其控制为遵守上述的第2控制规则。
还有，虽然以位线为基准，对源极线施加高电阻(HR)化用电源213的输出VH0电压，但是也可以考虑因从高电阻(HR)化用电源213到源极线的寄生电阻导致的电压下降量，较高地设定高电阻(HR)化用电源213的输出VH0的电压，以便实际上成为源极线的最大电压不超过点O的电压(+2.4V)的范围。
另外，在成形时，Vp1是从写入电路271施加的降压写入脉冲电压，VL是由LR化用电源212发生的电压，设定成3.3V，以便可以在成形时施加高电压的写入脉冲电压Vp1。
在检验读出及读出时，Vread是由读出放大器204进行了钳位的读出用电压(0.4V)，在图10所示的脉冲RV特性中，成为正电压的方向，对应于其调整为不发生读出干扰(也就是说，电阻变化元件的电阻状态不发生变化)的电压值(+0.4V)。另外，VDD对应于供应给非易失性存储装置270的电源电压。
图36是非易失性存储装置270中的软成形流程图，因为除了假设在进行成形所需的低电阻化负脉冲施加时对存储器单元M11、M12、…施加的脉冲电压的绝对值为Vp，则在第2步骤的判定程序中，可施加的脉冲电压Vp的最大值从3.3V变成2.7V(S42)之外，和图23所示的流程图相同，所以这里其说明予以省略。
对于如上所构成的电阻变化型非易失性存储装置，一边参照图37(a)～图37(c)及图38所示的定时图、图32的本发明实施方式所涉及的电阻变化型非易失性存储装置的结构图及图10说明脉冲RV特性的附图，一边说明数据写入周期、读出周期及软成形中的动作例。
图37(a)～图37(c)是表示本发明实施方式所涉及的非易失性存储装置动作例的定时图。还有，这里定义为，将电阻变化层为高电阻状态的情形分配为数据“0”，将低电阻状态的情形分配为“1”，来表示其动作例。另外，说明只针对有关存储器单元M11进行数据的写入及读出的情形，进行表示。
在图37(a)所示的对存储器单元M11的数据“1”写入周期内，最开始将选择位线BL0、源极线SL0分别设定为电压Vp1(2.4V)及电压VL(2.4V)。接下来，将选择的字线WL0设定为电压VL(2.4V)，但是此时图32的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图32的NMOS晶体管N11的漏极端子和源极端子都施加了电压2.4V，因而不管晶体管的导通·截止都不流动电流。
接下来，将选择位线BL0在预定期间设定为电压0V，在预定期间后，再次施加变为电压Vp1(2.4V)的脉冲波形。在该阶段，对图32的存储器单元M11，施加超过图10(a)、图10(b)所示的脉冲RV特性的点P，且不越过点N的负脉冲电压，从高电阻值向低电阻值进行写入。随后，将字线WL0设定为电压0V，数据“1”的写入完成。也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加负电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加负的电压脉冲，进行低电阻化。
在图37(b)所示的对存储器单元M11的数据“0”写入中，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VL(2.4V)，使图32的选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间设定为电压VH(2.4V)，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，对图32的存储器单元M11，施加图10(a)所示的脉冲RV特性的点O的正脉冲电压(+2.4V)，从低电阻值向高电阻值进行写入。随后，将字线WL0设定为电压0V，数据“0”的写入完成。也就是说，通过事先在源极线及字线上选择行方向的存储器单元，随后，对特定的位线施加正电压方向的脉冲波形，而对在源极线、字线及位线上选择出的存储器单元的电阻变化元件施加正的电压脉冲，进行高电阻化。
在图37(c)所示的对存储器单元M11的数据读出周期内，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VDD(1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，在选择位线BL0上，在预定期间将读出电压Vread设定为0.4V，通过由读出放大器204，检测流向选择存储器单元M11的电流值，将所存储的数据判定为数据“0”或者数据“1”。随后，将字线WL0设定为电压0V，完成数据的读出动作。
下面，对于本发明实施方式所涉及的非易失性存储装置的软成形动作，进行说明。
图38是表示本发明实施方式所涉及的非易失性存储装置的软成形动作的定时图。
在图38所示的软成形动作中，只访问地址AD为0的存储器单元M11的1位，不是阵列，而是对其位，实施图36所示的软成形流程(但是，因为1位访问，所以第4、第7步骤去除)。
在图38中，软成形开始时，成形对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态全都是0V，另外，分压转换信号TRM1、TRM2、…TRM33及端子DQ全都为L电平。另外，存储器单元M11是初始状态。
首先，在图36所示的第1步骤中，只将分压转换信号TRM18设定为H电平，并且其设定为，写入电路271可以施加Vp10(＝3.3V-2.3V＝1.0V)的负电压脉冲作为写入脉冲电压Vp1。
接下来，在第2步骤中，判定出写入脉冲电压Vp为2.7V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
在第5步骤中，为了检验读出选择存储器单元的电阻值Rc是否比成形用的基准电阻Rb小(Rc＜Rb)，将选择的字线WL0设定为电压VDD(1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接下来，在选择位线BL0上，在预定期间将读出电压Vread设定为0.4V，通过由读出放大器204，检测流向选择存储器单元M11的电流值，来判定选择存储器单元M11的电阻值Rc是否比成形用的基准电阻Rb小(Rc＜Rb)，这里，因为电阻值Rc为成形用的基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)。随后，将字线WL0及位线BL0设定为电压0V，完成检验读出动作。
接下来，实施图36所示的成形用LR化写入(第6步骤)。为了对选择存储器单元施加成形用的LR化写入的负电压脉冲(-1.0V、脉冲宽度50ns)，将选择位线BL0、源极线SL0设定为电压Vp1(3.3V)及电压VL(3.3V)。接下来，将选择的字线WL0设定为电压VL(3.3V)，随后，将选择位线BL0在预定期间设定为电压2.3V(＝Vp1-Vp10)，在预定期间后，再次施加变为电压Vp1(3.3V)的脉冲波形(-1.0V的负电压脉冲)。在该阶段，虽然对图32的存储器单元M11，施加比图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)大(也就是说，绝对值小)的负脉冲电压，但是选择存储器单元M11在初始状态的原状下，不进行成形。也就是说，成形以失败结束。随后，将字线WL0设定为电压0V，成形用的LR化写入完成。
接下来，在第8步骤中，确认出第5步骤的判定结果为成形不合格(否定)，转移到第9步骤，只将分压转换信号TRM17设定为H电平，并且其设定为，写入电路271作为写入脉冲电压Vp1，可以施加Vp11(＝1.1V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为2.7V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
在第2次的第5步骤中，虽然进行和第1次的第5步骤相同的检验读出(Rc＜Rb？)动作，但是这里因为电阻值Rc在初始电阻状态的原状下，为基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
接下来，实施图36所示的第6步骤的成形用LR化写入(第2次)。为了对选择存储器单元施加成形用LR化写入的负电压脉冲(-1.1V、脉冲宽度50ns)，将选择位线BL0、源极线SL0设定为电压Vp1(3.3V)及电压VL(3.3V)。接下来，将选择的字线WL0设定为电压VL(3.3V)。随后，将选择位线SL0在预定期间设定为电压2.2V(＝Vp1-Vp11)，在预定期间后，再次施加变为电压Vp1(3.3V)的脉冲波形(-1.1V的负电压脉冲)。在该阶段，虽然对图32的存储器单元M11，施加比图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)大(也就是说，绝对值小)的负脉冲电压，但是选择存储器单元M11在初始状态的原状下，不进行成形。也就是说，成形以失败结束。随后，将字线WL0设定为电压0V，第2次成形用的LR化写入完成。
其后，虽然从第3次到第8次重复图36所示的第2步骤到第9步骤(除第4、第7步骤外)的循环，也就是检验读出动作和成形LR化写入动作，但是存储器单元M11的电阻值Rc在初始状态的原状下，仍是基准电阻Rb以上。也就是说，成形以失败结束。
接下来，在第9步骤中，只将分压转换信号TRM10设定为H电平，并且其设定为，写入电路271可以施加Vp18(＝1.8V)的电压脉冲作为写入脉冲电压Vp1。
接下来，在第2步骤中，判定出写入脉冲电压Vp为2.7V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
接下来，在第9次的第5步骤中，虽然进行检验读出(Rc＜Rb？)动作，但是这里因为电阻值Rc在初始电阻状态的原状下，为基准电阻Rb以上，所以读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将成形不合格(否定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
接下来，实施图36所示的第6步骤的成形用LR化写入(第9次)。为了对选择存储器单元施加成形用LR化写入的负电压脉冲(-1.8V、脉冲宽度50ns)，将选择位线BL0、源极线SL0设定为电压Vp1(3.3V)及电压VL(3.3V)。接下来，将选择的字线WL0设定为电压VL(3.3V)，随后，将选择位线BL0在预定期间设定为电压1.5V(＝Vp1-Vp18)，在预定期间后，再次施加变为电压Vp1(3.3V)的脉冲波形(-1.8V的负电压脉冲)。在该阶段，因为对图32的存储器单元M11，施加与图10(a)所示的脉冲RV特性的点N(成形开始电压Vb＝-1.8V)相当的负脉冲电压，所以选择存储器单元M11从初始的高电阻状态，形成导电路径，转变为高电阻状态HR和低电阻状态LR之间的成形后电阻值，进行成形。因此，最开始成形就成功。随后，将字线WL0设定为电压0V，第9次成形用的LR化写入完成。
其后，在第8步骤中，确认出成形LR化写入前的第5步骤的判定结果为成形不合格(否定)，转移到第9步骤，只将分压转换信号TRM9设定为H电平，并且其设定为，写入电路271作为写入脉冲电压Vp1，可以施加Vp19(＝1.9V)的电压脉冲。
接下来，在第2步骤中，判定出写入脉冲电压Vp为2.7V以下，在第3步骤中，对存储器单元的地址AD进行初始化(AD＝0)，转移到第5步骤。
接下来，在第10次的第5步骤中，虽然进行检验读出(Rc＜Rb？)动作，但是这里因为选择存储器单元M11的电阻值Rc已经变得比基准电阻Rb小，所以读出放大器输出SAO输出H电平，向端子DQ输出“1”数据，将成形合格(肯定)的情况传达给外部装置(例如存储器测试器)，完成检验读出动作。
其后，在第8步骤中，确认出刚刚之前第5步骤的判定结果为成形合格(肯定)，软成形完成。
这样，由于一边按0.1V分级不断增大电压的绝对值，一边施加负电压脉冲，施加的每次都判定成形的完成，在成形完成之后不施加多的负电压脉冲，因而在以预定的写入脉冲电压Vp1进行成形之后，不对存储器单元M11施加过量的脉冲电压。
在软成形后，如图35所示，高电阻化写入脉冲电压、低电阻化写入脉冲电压全都设定为2.4V，并且将脉冲宽度设定为50ns，使通常的“0”数据(HR化)及“1”数据(LR化)写入成为可能。
如上，在I型单元的别的软成形方法中，通过从位线侧施加降压成形脉冲，就能够产生和第2实施方式(I型单元，从源极线侧施加升压脉冲)相同的效果，并且通过对各存储器单元，实施软成形(也就是说，通过遵守上述的第1控制规则)，就能够将可转变的高电阻值等级控制得较高，且通过使用不包括在单极区域内的极大点附近的高电阻化电压，使之进行高电阻化(也就是说，通过遵守上述的第2控制规则)，就能够将高电阻值等级尽可能设定得高(参见图10、图11)，可以扩大低电阻状态和高电阻状态的动作窗口，能够使高速读出及数据可靠性得到提高，并能够大幅减低误读发生的可能性。
还有，不言而喻，进行“1”数据(LR化)写入的低电阻化电压必须成形余量Δ变得比0.7V大，并且设定不使可转变的高电阻值等级下降的那种低电阻化电压。
另外，在高电阻值等级的极大点附近比较平缓时，即便使用稍微包括在单极区域内的高电阻化电压，进行“0”数据(HR化)写入，在实际使用上也没有问题。例如，即便作为高电阻化电压，越过高电阻值等级的极大点，只要是成为高电阻值等级极大点电阻值的90％以上电阻值的那种高电阻化电压，则在实际使用上没有问题。
还有，在本实施方式中，虽然在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压Vp(＝2.4V)及高电阻化脉冲电压VH(＝2.4V)全都设定成同一电压，但是不需要必须使之一致。
[第4实施方式中的电阻变化型非易失性存储装置]
下面，作为本发明的第4实施方式，对于能够在晶片检查时从外部直接输入低电阻化成形脉冲的使用了II型单元的1T1R型非易失性存储装置，进行说明。
图39是表示本发明第4实施方式所涉及的非易失性存储装置结构的框图。
在图39中，对于和图17相同的结构要件使用相同的符号，省略其说明。
非易失性存储装置237如图39所示，相对于第1实施方式所涉及的非易失性存储装置200，不同之处为，设置外部施加端子连接用开关239，并且在软成形时使可变电压脉冲发生在外部进行。
外部施加端子连接用开关239能够通过根据来自控制电路210的控制信号控制为导通状态，而由附图以外的外部装置(例如存储器测试器)从外部施加端子，经过列选择电路203对选择存储器单元施加低电阻化成形脉冲。
另外，写入电路280在获取到从控制电路210所输出的写入信号时，对针对列选择电路203选择出的位线施加通常的写入用电压。
写入用电源211由低电阻化用的LR化用电源212和高电阻化用的HR化用电源213构成，HR化用电源213的输出VH0输入到行驱动器207中，另外，LR化用电源212的输出VL0输入到写入电路280中。
[第4实施方式中电阻变化型非易失性存储装置的动作]
有关非易失性存储装置237中的软成形流程图，因为和图23所示的流程图相同，所以这里其说明予以省略。但是，在第1实施方式中，在软成形实施时，由可变电压脉冲发生电路701使“1”写入负脉冲施加(第6步骤)在内部发生，而在本实施方式中，由外部装置(例如未图示的存储器测试器)从外部施加成形用的负脉冲。也就是说，非易失性存储装置237自身并不具有遵守上述第1控制规则的成形用电压脉冲的发生电路，而具备经过外部施加端子，获取那种成形用电压脉冲，施加给存储器单元的结构。
这样，在利用外部施加的软成形方法中，也能够产生和第1实施方式(升压脉冲内部发生)相同的效果，并且通过对各存储器单元实施软成形(也就是说，通过遵守上述的第1控制规则)，就能够将可转变的高电阻值等级控制得较高，且通过使用不包括在单极区域内的极大点附近的高电阻化电压，使之进行高电阻化(也就是说，通过遵守上述的第2控制规则)，就能够将高电阻值等级尽可能设定得高(参见图10、图11)，可以扩大低电阻状态和高电阻状态的动作窗口，能够使高速读出及数据可靠性得到提高，并能够大幅减少误读发生的可能性。再者，因为不需要在内部设置可变电压脉冲发生电路，所以可以减少芯片面积，使低成本化成为可能。
再者，在本实施方式中，虽然使用II型单元进行了说明，但是作为存储器单元的其他实施方式，在使用I型单元(从位线侧施加降压脉冲)时也可以产生同样的效果。
[第5实施方式中的电阻变化型非易失性存储装置]
下面，作为本发明的第5实施方式，将作为上面所说明的检验软成形法之外的软成形方法，说明使用了下述1个脉冲施加软成形电路的1T1R型非易失性存储装置，该1个脉冲施加软成形电路利用电流限制后的电压脉冲。
图40是表示本发明第5实施方式所涉及的非易失性存储装置结构的框图。
在图40中，对于和图26及图32相同的结构要件使用相同的符号，省略其说明。
非易失性存储装置241如图40所示，相对于第2实施方式所涉及的非易失性存储装置227，其结构具备读出放大器240及成形电路244。
低电阻(LR)化用电源212的输出VL0供应给行驱动器231，高电阻(HR)化用电源213的输出VH0供应给写入电路230和成形电路244。
HR化用电源213是能够进行电压供应的电源电路，该电压是在图10(a)的脉冲RV特性中用点O来表示的电压；LR化用电源212是能够在通常的LR写入时进行电压供应的电源电路，该电压是在图10(b)的脉冲RV特性中用点P来表示的电压的绝对值以上的电压。
读出放大器240是从图18所示的电路图，去除选择晶体管223和基准电阻Rb后的所谓读出判定电平为一个(基准电阻Rref)的通常的读出放大器，检测流向选择位线的电流量，将高电阻状态判定为数据“0”，并且将低电阻状态判定为数据“1”。
成形电路244如图41所示，PMOS晶体管249和NMOS晶体管250相反连接于从HR化用电源213供应的电压VH和接地电位间，形成驱动器，其输出VO经过列选择电路203连接于选择出的成形对象存储器单元连结的位线上，在输入VIN中输入从控制电路210供应的控制信号。
另外，控制电路210根据从外部输入的控制信号，控制存储器主体242的动作，在成形动作时，将指示施加成形(作为初始化的LR化)用电压的写入信号输出至行驱动器231及成形电路244，利用成形电路244的驱动器(在成形时可限制电流的NMOS晶体管250)，对各存储器单元M11、M21、…通过1次的脉冲施加来实施软成形。
下面，说明作为本实施例特征的成形电路244的负载特性。
图42(a)、图42(b)是说明通常的LR化写入和成形动作时存储器单元M11和位线侧驱动器的偏压条件及各种晶体管尺寸所用的附图。
图42(a)表示出，由于在LR化写入时，从源极线驱动器SLD供应的电压VL(＝2.4V)被输入到存储器单元M11的NMOS晶体管N11(晶体管宽度(也就是沟道宽度或者栅极宽度)Ws)的源极端子，对字线施加从字线驱动器WLD供应的电压VL(＝2.4V)，电阻变化元件R11的上部电极端子和经过列选择电路203连接的写入电路230的驱动器输出进行连接，对驱动器的NMOS晶体管251(晶体管宽度Wn)的栅极端子施加电源VDD(＝3.3V)，源极端子被固定为0V，从源极线向位线方向流动电流，因而电阻变化元件R11进行低电阻化的偏压条件。另外，驱动器的NMOS晶体管251的晶体管宽度Wn与NMOS晶体管N11的晶体管宽度Ws相比设定得非常大，并且导通电阻几乎看不到，以便可以对电阻变化元件R11高效地进行电压施加。
另外，图42(b)表示出，由于在成形时，从源极线驱动器SLD供应的电压VL(＝3.3V)被输入到存储器单元M11的NMOS晶体管N11(晶体管宽度Ws)的源极端子，对字线施加从字线驱动器WLD供应的电压VL(＝3.3V)，电阻变化元件R11的上部电极端子和经过列选择电路203连接的成形电路244的驱动器输出VO进行连接，对驱动器的NMOS晶体管250(晶体管宽度Wb)的栅极端子施加电源VDD(＝3.3V)源极端子被固定为0V，从源极线向位线方向流动电流，因而电阻变化元件R11进行成形的偏压条件。这里，NMOS晶体管250的晶体管宽度Wb与NMOS晶体管N11的晶体管宽度Ws相比设定得非常小，以便若发生因高电压施加而形成导电路径的成形，向电阻变化元件R11开始流动了电流，则由NMOS晶体管250进行电流限制，在通过成形而转变成低电阻状态之后，流动大电流，随后可转变的高电阻值等级不变低。也就是说，其设定为，NMOS晶体管250对漏极端子和栅极端子施加电源VDD(＝3.3V)，在源极端子被固定成0V时，流动的电流不超过ILR。
还有，在第42(a)、图42(b)中，假定为列选择开关及布线电阻等进行了设计以便阻抗变得非常小，并且未图示。
[第5实施方式中电阻变化型非易失性存储装置的动作]
图43(a)、图43(b)是利用图42(a)、图42(b)中晶体管和电阻变化元件的负载特性，进行电阻转变时的动作点解析所用的I-V特性的模式图，纵轴是电流I(任意单位)，横轴是施加电压V。
图43(a)是对应于图42(a)，说明从高电阻状态HR到低电阻状态LR的转变所用的I-V特性图，这里为了简单，针对电阻值成分大的电阻变化元件R11和NMOS晶体管N11的2个元件，描绘了负载特性。另外，在图43(a)中，用曲线(1)表示在饱和状态下进行动作的NMOS晶体管N11的负载特性，用直线(2)表示HR状态的电阻变化元件R11的负载特性，用直线(3)表示LR状态的电阻变化元件R11的负载特性，用直线(4)表示初始电阻状态的电阻变化元件R11的负载特性。这里，在电阻变化元件R11处于HR状态时，假设施加了图42(a)所示的LR化电压，则存储器单元M11端子间电压Vcell变为约1.7V，紧接施加之后的动作点成为点Q。随后，低电阻化开始，电阻变化元件R11的动作点从点Q转变为点R(将此时的LR化电流设为ILR)以便电阻变化元件R11的端子间电压成为低电阻化电压VR(约0.8V)，电阻变化元件R11的负载特性从(1)转变为(2)，低电阻化完成。
另外，假使在初始的高电阻状态下，施加图42(a)所示的通常LR化电压时，动作点成为点S，此时不能流动预定的成形阈值电流It(在图3A(a1))中从初始状态转变为点D所需要的电流)，而不能使之转变为低电阻状态。也就是说，在通常的LR化电压施加中表示，仍停留在动作点S上，不能进行成形。
图43(b)是对应于图42(b)，说明从初始的高电阻状态到低电阻状态的成形所用的I-V特性图，这里为了简单，针对电阻值成分大的电阻变化元件R11和NMOS晶体管250的2个元件，描绘了负载特性。另外，在图43(b)中，用曲线(5)表示在非饱和状态下进行动作的NMOS晶体管250的负载特性，用直线(6)表示初始状态的电阻变化元件R11的负载特性，用直线(7)表示使用通常的写入电路230进行成形，也就是沿着负载曲线(1)成形后的低电阻状态的电阻变化元件R11的负载特性，用直线(8)表示使用成形电路244进行软成形，也就是沿着负载曲线(5)成形后的低电阻状态的电阻变化元件R11的负载特性。这里，首先在使用通常的写入电路230进行了成形时，假设在图42(a)中，将字线电压和源极线电压都和图42(b)相同地设定为3.3V，施加了成形(作为初始化的LR化)电压，则存储器单元M11端子间电压Vcell变为约2.6V，紧接施加之后的动作点成为点T，动作点电流超过成形阈值电流It。随后，低电阻化开始，电阻变化元件R11的动作点从点T转变为点U以便电阻变化元件R11的端子间电压成为低电阻化电压VR(约0.8V)，电阻变化元件R11的负载特性从(6)转变为(7)，成形完成。但是，对于预定的LR化电流ILR，在动作点U上的成形时非常大的成形电流IN流向电阻变化元件R11，不进行软成形，而使可转变的高电阻值等级下降。
接下来，在使用成形电路244进行了成形时，假设施加了图42(b)所示的成形(作为初始化的LR化)电压，则电阻变化元件R11和NMOS晶体管250的端子间电压Va变为约2.6V，紧接施加之后的动作点成为点V，动作点电流超过成形阈值电流It。随后，低电阻化开始，电阻变化元件R11的动作点从点V转变为点W以便电阻变化元件R11的端子间电压成为低电阻化电压VR(约0.8V)，电阻变化元件R11的负载特性从(6)转变为(8)，成形完成。此时，因为对于预定的LR化电流ILR，动作点W上的成形电流变小，所以不对电阻变化元件R11施加过量的电流，而通过1次的负脉冲施加实施软成形。因此，能够将可转变的高电阻值等级控制得较高。
对于如上所构成的电阻变化型非易失性存储装置，一边参照图44(a)～图44(c)的定时图、图40的本发明第5实施方式所涉及的电阻变化型非易失性存储装置的结构图及图43说明电阻转变时用来进行动作点解析的I-V特性的附图，一边说明数据写入及进行软成形时的动作例。
图44(a)～图44(c)是表示本发明第5实施方式所涉及的非易失性存储装置动作例的定时图。还有，这里定义为，将电阻变化层为高电阻状态的情形分配为数据“0”，将低电阻状态的情形分配为“1”，来表示其动作例。另外，说明只针对有关存储器单元M11进行数据写入的情形，进行表示。
在图44(a)所示的“1”数据写入的场合，VL(2.4V)及VH(2.4V)具有能够进行从图43(a)所示的I-V特性的动作点Q到动作点R的低电阻化转变的电压、电流供应能力。
在图44(b)中，VL(2.4V)是由LR化用电源212发生的电压，VH(2.4V)是由HR化用电源213发生的电压，图10(a)所示的脉冲RV特性的点O上的正电压有效地施加给存储器单元M11、M12、…。
在图44(c)使用了成形电路244的成形动作时，VL(3.3V)是由LR化用电源212发生的电压，VH(3.3V)是由HR化用电源213发生的电压，具有能够进行从图43(b)所示的I-V特性的动作点V到动作点W的成形
(作为初始化的LR化)转变的电压、电流供应能力。
在图44(a)所示的对存储器单元M11的数据“1”写入周期内，最开始将选择位线BL0、源极线SL0分别设定为电压VH(2.4V)及电压VL(2.4V)。接下来，将选择的字线WL0设定为电压VL(2.4V)，而此时图40的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图40的NMOS晶体管N11的漏极端子和源极端子都施加了电压2.4V，因而不管晶体管的导通·截止都不流动电流。
接下来，将选择位线BL0在预定期间设定为电压0V，在预定期间后，再次施加变为电压VH的脉冲波形。在该阶段，在图40的存储器单元M11内，在图43(a)的I-V特性上从动作点Q向动作点R，也就是从高电阻值向低电阻值进行写入。随后，将字线WL0设定为电压0V，数据“1”的写入完成。
在图37(b)所示的对存储器单元M11的数据“0”写入周期内，最开始将选择位线BL0、源极线SL0设定为电压0V。接下来，将选择的字线WL0设定为电压VL(2.4V)，使图40的选择存储器单元M11的NMOS晶体管N11导通。
接下来，将选择位线BL0在预定期间设定为电压VH(2.4V)，在预定期间后，再次施加变为电压0V的脉冲波形。在该阶段，对图40的存储器单元M11，施加图10(a)所示的脉冲RV特性的点O的正脉冲电压(+2.4V)，从低电阻值向高电阻值进行写入。随后，将字线WL0设定为电压0V，数据“0”的写入完成。
在图44(c)所示的对存储器单元M11的成形周期内，最开始将选择位线BL0、源极线SL0分别设定为电压VH(3.3V)、电压VL(3.3V)。接下来，将选择的字线WL0设定为电压VL(3.3V)，而此时图40的选择存储器单元M11的NMOS晶体管N11还是截止状态。在该阶段，由于图40的NMOS晶体管N11的漏极端子和源极端子都施加了电压3.3V，因而不管晶体管的导通·截止都不流动电流。
接下来，将选择位线BL0在预定期间设定为0V，在预定期间后，再次将变为电压VH(3.3V)的脉冲波形施加1次。在该阶段，在图40的存储器单元M11内，一边在图43(b)的I-V特性上从动作点V向动作点W，也就是从初始的高电阻值向低电阻值进行电流限制，一边进行软成形。随后，将字线WL0设定为电压0V，软成形动作完成。
如上，由于通过设置成形电路244，来使用可供应的电流最大值受到限制的电压源，发生成形用的电压脉冲，因而可以使软成形通过1次的脉冲施加就得以完成，产生和第3实施方式(I型单元)相同的效果，并且能够使成形动作高速化，使检查时间的缩短，也就是低成本化成为可能。
还有，在本实施方式中，在通常的“0”、“1”数据的写入中，字线WL0电压(＝2.4V)、低电阻化脉冲电压V2(＝2.4V)及高电阻化脉冲电压V1(＝2.4V)全都设定成同一电压，但是不需要必须使之一致。
还有，在本实施方式中，虽然对于I型单元，从施加0V的位线侧，减小构成驱动器的NMOS晶体管的晶体管宽度，缩减电流供应能力，抑制了成形时的过量电流流向电阻变化元件，使高电阻值等级下降，但是也可以减小构成源极侧驱动器的PMOS晶体管的晶体管宽度，缩减电流供应能力使之不超过ILR，抑制成形时的过量电流流向电阻变化元件。
另外，在本实施方式中，虽然使用I型单元进行了说明，但是不言而喻，即便是II型单元，也同样可以适用能进行电流限制的成形电路。
另外，在本实施方式的成形电路中，虽然减小驱动器的NMOS晶体管宽度，进行了电流限制，但是也可以使用电流驱动能力较小的高耐压晶体管等，进行电流限制，或者也可以在成形用驱动器和存储器单元间插入电流限制用的固定电阻，进行电流限制。
另外，在本实施方式中，虽然为了进行电流限制，减小了成形电路中驱动器的NMOS晶体管宽度，但是也可以降低NMOS晶体管的栅极电压，进行电流限制。
还有，在本实施方式中，虽然存储器单元的选择晶体管由NMOS晶体管构成，但是既可以使用PMOS晶体管，也可以取代选择晶体管而由双向二极管等的整流元件构成。
[第6实施方式中的电阻变化型非易失性存储装置]
下面，作为本发明的第6实施方式，对于设置自动成形控制电路的1T1R型非易失性存储装置，进行说明。
图45是表示本发明第6实施方式所涉及的非易失性存储装置结构的框图。
在图45中，对于和图40相同的结构要件使用相同的符号，省略其说明。
非易失性存储装置290如图45所示，相对于第5实施方式所涉及的非易失性存储装置241，其结构具备自动成形控制电路247。
自动成形控制电路247根据从外部输入的控制信号，控制存储器主体242的动作。也就是说，自动成形控制电路247其控制为，通过控制行选择电路208、列选择电路203、写入用电源232及成形电路244等，来按顺序选择存储器单元，对选择出的存储器单元中包含的电阻变化元件施加成形用电压脉冲。
[第6实施方式中电阻变化型非易失性存储装置的动作]
该自动成形控制电路247在成形周期中，自动发生行地址信号及列地址信号，对行选择电路208及列选择电路203分别输出地址信号，一边转换存储器单元M11、M21、M31、…、M12、M22、M32、…和位线BL及字线WL，一边连续地选择全部存储器单元M11、M21、…，并且此时将指示施加成形(作为初始化的LR化)用电压的成形信号输出至成形电路244，分别由成形电路244通过1次的脉冲施加，对全部存储器单元M11、M21、…不断进行软成形。
在全部存储器单元M11、M21、…的软成形后，设定为VH＝VL＝2.4V、脉冲宽度50ns，使“0”数据及“1”数据写入成为可能。
如上，由于设置自动成形控制电路247，对存储器阵列，连续且自动地处理软成形动作，因而能够产生和第5实施方式相同的效果，并且比起从外部进行控制，能够进一步使软成形动作高速化，使检查时间的缩短，也就是低成本化成为可能。
还有，在本实施方式中，虽然在第5实施方式中设置了自动成形控制电路，但是在第1～3实施方式中设置自动成形控制电路，也能够进一步使软成形动作高速化。
另外，也可以对多位同时进行软成形。
上面，对于本发明所涉及的电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置，根据第1～6实施方式进行了说明，但是本发明并不限定为这些实施方式。在不脱离本发明宗旨的范围内，能够对各实施方式施以由从业者联想到的各种异例的方式，或者任意组合各实施方式中的结构要件来实现的方式都包含在本发明中。
例如，第4实施方式中的外部施加端子也可以具备于其他实施方式中的非易失性存储装置内。也就是说，本发明所涉及的非易失性存储装置也可以具备成形用的可变电压脉冲发生电路，并且还具备从外部获取成形用的可变电压脉冲来施加给电阻变化元件所用的外部施加端子。
产业上的可利用性
如同上面所说明的那样，在本发明中，由于在具有下述存储器单元的电阻变化型非易失性存储装置中，可以扩大高电阻状态和低电阻状态的动作窗口，因而对实现高可靠性且可高速读出的存储器是有用的，上述存储器单元由电阻值根据电信号可逆地发生变化的电阻变化元件和晶体管等的开关元件构成。
符号说明
1    基板
2    下部电极
3    离子源层
4    存储层
5    绝缘层
6    上部电极
100、300、600    电阻变化元件
100a、300a、600a    下部电极
100b、300b、600b    电阻变化层
100b-1    第1缺氧型钽氧化物层
100b-2    第2缺氧型钽氧化物层
100c、300c、600c、238、242    上部电极
200、227、237、241、270、290  非易失性存储装置
201、228、272    存储器主体
202、229    存储器阵列
203    列选择电路
204、240    读出放大器
205    数据输入输出电路
206、230、271、280    写入电路
207、231、273    行驱动器
208    行选择电路
209    地址输入电路
210    控制电路
211、232    写入用电源
212    低电阻(LR)化用电源
213    高电阻(HR)化用电源
214、234    写入驱动电路
215    电压输出电路
216、233    分压电路
235    写入缓冲器
218    电流镜电路
219、220    钳位晶体管
221    基准电路
222、223    选择晶体管
224    变频器
225、226    晶体管
236    开关
239    外部施加端子连接用开关
242    存储器主体
244    成形电路
247    自动成形控制电路
249    PMOS晶体管
250、251    NMOS晶体管
301    半导体基板
302a   第1N型扩散层区域
302b   第2N型扩散层区域
303a   栅极绝缘膜
303b   栅电极
304    第1通孔
305    第1布线层
306    第2通孔
307    第2布线层
308    第3通孔
310    第4通孔
311    第3布线层
317    晶体管
401    开关元件
500    1T1R型存储器单元
510    电阻膜用第1通孔
511    电阻膜用第2通孔
600b-1    第1缺氧型过渡金属氧化物层
600b-2    第2缺氧型过渡金属氧化物层
700、705    通常脉冲发生电路
701、706    可变电压脉冲发生电路
702    通常判定基准电路
703    成形判定基准电路
704    可变电压发生电路

Claims (17)

1.一种电阻变化型非易失性存储元件的成形方法，对电阻变化型非易失性存储元件，实施使其从制造后的第1状态变化为第2状态的作为初始化的成形，该第2状态能够根据施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态，其特征为，
上述电阻变化型非易失性存储元件在上述第1状态下，具有比上述高电阻状态时大的电阻值，
上述方法包含：
判断步骤，判断上述电阻变化型非易失性存储元件的电阻值是否比上述高电阻状态下的电阻值小；以及
施加步骤，在上述判断步骤中判断出上述电阻变化型非易失性存储元件的电阻值不比上述高电阻状态下的电阻值小的情况下，将在成形开始电压中加上预先规定的电压而得到的电压设为绝对值最大电压，将绝对值不超过上述绝对值最大电压的电压的电压脉冲施加给上述电阻变化型非易失性存储元件，上述成形开始电压是使上述电阻变化型非易失性存储元件从上述第1状态变化为上述第2状态所需要的、绝对值最低的电压。
2.如权利要求1所述的电阻变化型非易失性存储元件的成形方法，其特征为，
上述电阻变化型非易失性存储元件具有第1缺氧型过渡金属氧化物层和第2缺氧型过渡金属氧化物层，该第2缺氧型过渡金属氧化物层具有比上述第1缺氧型过渡金属氧化物层高的含氧率；
在上述施加步骤中，以上述第2缺氧型过渡金属氧化物层的电位为基准对上述第1缺氧型过渡金属氧化物层施加具有正电压的电压脉冲，
上述预先规定的电压是依赖于上述第1缺氧型过渡金属氧化物层及第2缺氧型过渡金属氧化物层而确定的值。
3.如权利要求2所述的电阻变化型非易失性存储元件的成形方法，其特征为，
上述第1缺氧型过渡金属氧化物层是具有以TaOx来表示的组成的层，
上述第2缺氧型过渡金属氧化物层是具有以TaOy来表示的组成的层，
其中，x＜y，
上述预先规定的电压是0.7V。
4.如权利要求1所述的电阻变化型非易失性存储元件的成形方法，其特征为，
反复进行上述判断步骤和上述施加步骤，
在上述施加步骤中，施加与刚刚之前所施加的电压脉冲相比绝对值大的电压的电压脉冲。
5.如权利要求4所述的电阻变化型非易失性存储元件的成形方法，其特征为，
在上述施加步骤中，施加具有在刚刚之前所施加的电压脉冲的电压中加上不超过所述预先规定的电压的电压而得到的电压的电压脉冲。
6.如权利要求4所述的电阻变化型非易失性存储元件的成形方法，其特征为，
上述电阻变化型非易失性存储元件被按多个存储器单元而配置，
在上述施加步骤中，在对上述多个存储器单元中所配置的上述电阻变化型非易失性存储元件，按顺序施加完同一电压的电压脉冲之后，施加与刚刚之前所施加的电压脉冲相比绝对值大的电压的电压脉冲。
7.如权利要求1所述的电阻变化型非易失性存储元件的成形方法，其特征为，
在上述施加步骤中，使用可供应的电流的最大值受到限制的电压源，来施加上述电压脉冲。
8.一种电阻变化型非易失性存储装置，使用了电阻变化型非易失性存储元件，该电阻变化型非易失性存储装置具备：
存储器单元阵列，由串联连接了电阻变化型非易失性存储元件和开关元件的多个存储器单元构成，该电阻变化型非易失性存储元件能够根据被施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态；
选择部，从上述存储器单元阵列之中，选择至少1个存储器单元；
成形用电压脉冲发生部，发生使由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件从制造后的第1状态变化为第2状态所用的成形用电压脉冲，该第1状态是具有比上述高电阻状态时大的电阻值的状态，该第2状态能够根据被施加的电压脉冲极性可逆地转变高电阻状态和低电阻状态；
写入用电压脉冲发生部，发生使由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件从高电阻状态向低电阻状态，或者从低电阻状态向高电阻状态转变所用的写入用电压脉冲；以及
读出部，具有成形判定部和通常判定部，该成形判定部判定由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件是否处于具有比上述高电阻状态时低的电阻值的状态，该通常判定部判定由上述选择部选择出的存储器单元中包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；
该电阻变化型非易失性存储装置的特征在于：
上述成形用电压脉冲发生部将在成形开始电压中加上预先规定的电压而得到的绝对值为最大的电压设为绝对值最大电压，将上述成形用电压脉冲施加给上述电阻变化型非易失性存储元件，该成形开始电压是使上述电阻变化型非易失性存储元件从上述第1状态变化为上述第2状态所需要的、绝对值最低的电压。
9.如权利要求8所述的电阻变化型非易失性存储装置，其特征为，
上述电阻变化型非易失性存储元件具有第1缺氧型过渡金属氧化物层和第2缺氧型过渡金属氧化物层，该第2缺氧型过渡金属氧化物层具有比上述第1缺氧型过渡金属氧化物层高的含氧率；
上述成形用电压脉冲发生部以上述第2缺氧型过渡金属氧化物层的电位为基准对上述第1缺氧型过渡金属氧化物层施加具有正电压的电压脉冲，
上述预先规定的电压是依赖于上述第1缺氧型过渡金属氧化物层及第2缺氧型过渡金属氧化物层而确定的值。
10.如权利要求9所述的电阻变化型非易失性存储装置，其特征为，
上述第1缺氧型过渡金属氧化物层是具有以TaOx来表示的组成的层，
上述第2缺氧型过渡金属氧化物层是具有以TaOy来表示的组成的层，
其中，x＜y，
上述预先规定的电压是0.7V。
11.如权利要求8所述的电阻变化型非易失性存储装置，其特征为，
上述成形用电压脉冲发生部包含可变电压脉冲发生电路，该可变电压脉冲发生电路接下来发生具有在刚刚之前所发生的电压脉冲的电压中加上不超过上述预先规定的电压的电压而得到的电压的电压脉冲。
12.如权利要求8所述的电阻变化型非易失性存储装置，其特征为，
上述成形用电压脉冲发生部使用可供应的电流的最大值受到限制的电压源，来发生上述电压脉冲。
13.如权利要求8所述的电阻变化型非易失性存储装置，其特征为，
还具有多条位线和多条源极线，
上述多个存储器单元分别连接于上述多条位线的一条和上述多条源极线的一条之间，
上述选择部具有：行选择部，选择上述多条源极线中的至少一条；以及列选择部，选择上述位线中的至少一条；
上述读出电路经由上述列选择部与上述电阻变化型非易失性存储元件连接，
上述成形用电压脉冲发生部以由上述列选择部选择出的位线的电位为基准，对由上述行选择部选择出的源极线施加上述成形用电压脉冲，或者以由上述行选择部选择出的源极线的电位为基准，对由上述列选择部选择出的位线施加上述成形用电压脉冲。
14.如权利要求13所述的电阻变化型非易失性存储装置，其特征为，
还具备自动成形控制电路，通过控制上述行选择部、上述列选择部及上述成形用电压脉冲发生部，按顺序选择上述多个存储器单元，使上述成形用电压脉冲对选择出的存储器单元中包含的电阻变化型非易失性存储元件施加。
15.如权利要求8所述的电阻变化型非易失性存储装置，其特征为，
上述成形用电压脉冲发生部具有端子，该端子用来从外部输入绝对值不超过绝对值为最大的上述绝对值最大电压的电压脉冲；上述成形用电压脉冲发生部将经过上述端子所输入的电压脉冲作为上述成形用电压脉冲来发生。
16.如权利要求8所述的电阻变化型非易失性存储装置，其特征为，
上述读出部作为上述成形判定部及上述通常判定部，具有：
成形用基准电阻，用来判定上述电阻变化型非易失性存储元件是否具有比上述高电阻状态时低的电阻值；
读出用基准电阻，用来判定上述电阻变化型非易失性存储元件是高电阻状态还是低电阻状态；
选择电路，选择上述成形用基准电阻及上述读出用基准电阻中的某一个；
比较电路，比较对由上述选择电路选择出的上述成形用基准电阻或者上述读出用基准电阻施加一定的电压而流动的基准电流和将上述一定的电压施加给上述电阻变化型非易失性存储元件而流动的存储器单元电流。
17.如权利要求16所述的电阻变化型非易失性存储装置，其特征为，
上述成形用基准电阻的电阻值比上述读出用基准电阻的电阻值大。
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