WO2013157261A1 - 不揮発性記憶素子の駆動方法および不揮発性記憶装置 - Google Patents

不揮発性記憶素子の駆動方法および不揮発性記憶装置 Download PDF

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nonvolatile memory
memory element
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幸治 片山
三谷　覚
村岡　俊作
魏　志強
高木　剛
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パナソニック株式会社
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Definitions

  • the present invention relates to a method for driving a nonvolatile memory element including a resistance change element, and in particular, a resistance change element whose resistance state reversibly changes according to an applied electric signal, and a resistance change element connected in series.
  • the present invention relates to a method for driving a nonvolatile memory element including a transistor and a nonvolatile memory device including the nonvolatile memory element.
  • Nonvolatile memory element whose resistance value reversibly changes with a given electric signal and keeps that state even when the power is turned off.
  • ReRAM variable resistance nonvolatile memory device
  • a resistance change element generally includes a resistance change layer sandwiched between a pair of electrodes, and is roughly classified into two types depending on a material (resistance change material) used for the resistance change layer.
  • a material resistance change material
  • One of them is a perovskite material (Pr (1-x) Ca x MnO 3 (PCMO), La (1-x) Sr x MnO 3 (LSMO), GdBaCo x O y ) disclosed in Patent Document 1 or the like.
  • GBCO or the like
  • the other is a resistance change element using a binary transition metal oxide disclosed in Patent Document 2 or the like as a resistance change material. Since the binary transition metal oxide has a very simple composition and structure as compared with the above-described perovskite material, composition control and film formation during manufacture are easy. In addition, there is an advantage that the compatibility with the semiconductor manufacturing process is relatively good, and many studies have been made in recent years.
  • nonvolatile memory element including the resistance change element it is desired to improve the stability (endurance characteristic) of characteristics with respect to a plurality of write processes.
  • desired endurance characteristics may not be obtained.
  • the present invention has been made to solve the above-described problems, and provides a driving method of a nonvolatile memory element capable of improving endurance characteristics and a nonvolatile memory device including the nonvolatile memory element. It is aimed.
  • a method for driving a nonvolatile memory element includes: a first electrode; and a first metal oxide disposed over the first electrode.
  • a method of driving a nonvolatile memory element comprising: a resistance change element having a second electrode disposed on the second oxide layer; and a current control element having a transistor connected in series to the resistance change element Then, by applying a first gate voltage to the gate of the transistor and applying a first write voltage having a first polarity to the nonvolatile memory element, the resistance change element is brought into a low resistance state.
  • a second gate voltage is applied to the gate of the first and a second write voltage having a second polarity different from the first polarity is applied to the nonvolatile memory element, thereby causing the resistance change element to be in a high resistance state. And when the resistance value of the nonvolatile memory element when the resistance change element is in the low resistance state is out of a predetermined range.
  • the step of changing the resistance value of the transistor at the time of executing the step of setting the variable resistance element to a low resistance state is included.
  • FIG. 1A is a circuit diagram illustrating a configuration of a nonvolatile memory element including a resistance change element and a current control element.
  • FIG. 1B is a circuit diagram showing a configuration of a nonvolatile memory element including a resistance change element and a current control element.
  • FIG. 2 is a block diagram showing a configuration of the variable resistance element.
  • FIG. 3A is an EBAC analysis image of a local region formed by an initial break operation on a resistance change element after manufacture.
  • FIG. 3B is an EBAC analysis image of a local region formed by an initial break operation on a resistance change element after manufacture.
  • FIG. 3C is an EBAC analysis image of a local region formed by an initial break operation on a resistance change element after manufacture.
  • FIG. 3A is an EBAC analysis image of a local region formed by an initial break operation on a resistance change element after manufacture.
  • FIG. 3B is an EBAC analysis image of a local region formed by an initial break operation on a resistance change element after manufacture.
  • FIG. 3D is an EBAC analysis image of a local region formed by an initial break operation on a resistance change element after manufacture.
  • FIG. 4 is a graph showing the relationship between the initial break voltage of the variable resistance element and the diameter of the local region.
  • FIG. 5 is a graph showing a state of resistance change when an initial break operation and a normal operation (resistance change operation) are performed on the nonvolatile memory element.
  • FIG. 6 is a graph showing endurance characteristics of the nonvolatile memory element.
  • FIG. 7 is a graph showing IV characteristics of the nonvolatile memory element.
  • FIG. 8 is a graph showing the IV characteristics of the variable resistance element constituting the nonvolatile memory element and the load curve at the end of the low resistance write.
  • FIG. 9 is a graph showing IV characteristics of the second local region constituting the variable resistance element, and load curves at the end of reading and reading at a low resistance.
  • FIG. 10A is a graph showing the relationship between the number of executions of the resistance change operation and the read current.
  • FIG. 10B is a graph showing the relationship between the number of executions of the resistance change operation and the write current.
  • FIG. 10C is a graph showing the relationship between the number of executions of the resistance change operation and the resistance value of the maternal resistance.
  • FIG. 11A is a graph showing the relationship between the number of executions of the resistance change operation and the read current.
  • FIG. 11B is a graph showing the relationship between the number of executions of the resistance change operation and the write current.
  • FIG. 11C is a graph showing the relationship between the number of executions of the resistance change operation and the resistance value of the maternal resistance.
  • FIG. 12A is a graph showing the relationship between the number of executions of the resistance change operation and the read current.
  • FIG. 12B is a graph showing the relationship between the number of executions of the resistance change operation and the write current.
  • FIG. 12C is a graph showing the relationship between the number of executions of the resistance change operation and the resistance value of the maternal resistance.
  • FIG. 13 is a graph showing operating points in the second local region of the variable resistance element according to the embodiment.
  • FIG. 14 is a flowchart illustrating a method for driving the nonvolatile memory element according to the embodiment.
  • FIG. 15 is a flowchart illustrating a method for driving the nonvolatile memory element according to the embodiment.
  • FIG. 16 is a flowchart illustrating a method for driving the nonvolatile memory element according to the embodiment.
  • FIG. 17 is a flowchart illustrating a method for driving the nonvolatile memory element according to the embodiment.
  • FIG. 18 is a flowchart illustrating a method for driving the nonvolatile memory element according to the embodiment.
  • FIG. 19 is a block diagram illustrating a configuration example of the nonvolatile memory device according to the embodiment.
  • FIG. 20 is a block diagram illustrating a configuration example of the nonvolatile memory device according to the embodiment.
  • a write voltage is applied to the nonvolatile memory element.
  • the write voltage is a low resistance write voltage in the low resistance write that changes the resistance change element to the low resistance state, or a high resistance write voltage in the high resistance write that changes the resistance change element to the high resistance state.
  • data of the non-volatile memory element is read, and processing for determining whether the resistance value is within a predetermined range is performed.
  • an additional write process is performed in which the write voltage is applied by gradually changing the number of times of application, the voltage value, the pulse width, and the like. The determination process and the additional writing process are repeated until the resistance value falls within a predetermined range.
  • the present inventors examined the relationship between the change in the structure of the nonvolatile memory element and the endurance characteristics due to multiple data rewrites.
  • the inventors of the present application measured the endurance characteristics of the variable resistance element having the structure under investigation by the present inventors. From the measurement results, it was found that the read current in the low resistance state decreases (deterioration behavior) as the number of repetitions of the writing process increases. This is due to the gradual change in the structure of the variable resistance element due to the execution of the write process, which is considered to be different from a sudden write error. For this reason, when trying to stabilize the data by additional writing, as the number of executions of the writing process increases, the number of executions of the additional writing process increases or the resistance value does not fall within a predetermined range in the additional writing process. Problems may occur.
  • One embodiment of a method for driving a nonvolatile memory element according to the present invention includes a first electrode, a first oxide layer formed of a first metal oxide disposed on the first electrode, the first A second oxide layer that is disposed in contact with the first oxide layer and is composed of a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide, and the second oxide layer
  • a non-volatile memory element driving method comprising: a resistance change element having a second electrode disposed thereon; and a current control element having a transistor connected in series to the resistance change element.
  • an appropriate driving voltage can be determined from the read resistance value even when the number of repetitions increases and the structure of the resistance change element changes.
  • an appropriate driving voltage can be determined from the read resistance value even when the number of repetitions increases and the structure of the resistance change element changes.
  • first polarity and the “second polarity” here are defined by the positive / negative of the potential of the second electrode when the potential of the first electrode is used as a reference.
  • the vertical direction is “up” when the direction of the second electrode is based on the first electrode, and does not necessarily match the vertical direction based on the stacking direction when the semiconductor substrate is used as a reference.
  • the step of changing may be executed in a step of setting a part or all of the low resistance change elements in a low resistance state, or may be executed at an arbitrary timing.
  • a read voltage is applied to the resistance change element, and a resistance value of the resistance change element is determined from a read current that is a current flowing through the resistance change element.
  • the step of changing the resistance value of the transistor may further include a step of determining whether or not the resistance value read in the reading step is out of the predetermined range.
  • the determining step it may be determined whether or not the amount of change in the resistance value of the variable resistance element is out of the predetermined range.
  • the step of reading and the step of determining may be executed after executing the step of setting the variable resistance element in a low resistance state a predetermined number of times.
  • the determining step includes the resistance value read in the reading step and the resistance value read in the other reading step executed before the execution of the step of reading out the resistance value.
  • a step of calculating a change amount of the resistance value of the variable resistance element by comparing may be further included.
  • the determining step further includes a step of calculating a change amount of the resistance value of the resistance change element by comparing the resistance value read in the reading step and a reference resistance value. May be.
  • the resistance value of the transistor may be changed to a value corresponding to the resistance value read in the reading step.
  • variable resistance element further includes a local region having an outer surface that is in contact with only the second electrode, the first oxide layer, and the second oxide layer, and the local region includes the first region.
  • a first local region composed of a third metal oxide having a greater degree of oxygen deficiency than the first metal oxide and a region including a surface in contact with the second electrode;
  • a second local region composed of a fourth metal oxide having a large oxygen deficiency and a smaller oxygen deficiency than that of the third metal oxide.
  • a step of applying a read voltage to the variable resistance element and reading a resistance value of the variable resistance element from a read current flowing in the variable resistance element; and changing the resistance value of the transistor includes the step of reading On the basis of the resistance value read in the step, the base resistance composed of the resistance of the first local region and the resistance of the first oxide layer is calculated, and based on the calculated base resistance, The resistance value of the transistor may be changed.
  • the method further includes a step of reading a current value of a low-resistance write current flowing in the variable resistance element, which is performed in conjunction with the step of setting the low resistance state, and the step of changing the resistance value of the transistor includes: A step of determining whether or not the current value read in the reading step is out of a predetermined range may be provided.
  • the determining step it may be determined whether or not the change amount of the current value read in the reading step is out of the predetermined range.
  • the step of reading the current value and the step of determining may be executed after executing the step of setting the variable resistance element in a low resistance state a predetermined number of times.
  • the determining step calculates the amount of change in the current value by comparing the current value read in the reading step with the current value read in the previous reading step. Further steps may be included.
  • the determination step may further include a step of calculating a change amount of the current value by comparing the current value read in the reading step with a reference current value.
  • the resistance value of the transistor may be changed to a value corresponding to the current value read in the reading step.
  • a current value flowing through the resistance change element in the low resistance state or a resistance value of the nonvolatile memory element when the resistance change element is in the low resistance state May be stored in advance, and the resistance value of the transistor may be changed using the correspondence relationship.
  • the resistance value of the transistor may be changed in a direction toward the predetermined range.
  • the step of changing the resistance value of the transistor may be executed after executing the step of setting the variable resistance element in a low resistance state a predetermined number of times.
  • the resistance value of the transistor may be changed by changing the first gate voltage.
  • the second metal constituting the second metal oxide and the first metal constituting the first metal oxide may be the same metal.
  • the first metal and the second metal may be Ta.
  • the current control element may be a diode, a fixed resistor, or both connected in series to the transistor.
  • One aspect of a nonvolatile memory device includes a first electrode, a first oxide layer including a first metal oxide disposed on the first electrode, and the first oxidation.
  • a second oxide layer that is disposed in contact with the physical layer and is composed of a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide, and is disposed on the second oxide layer;
  • a low-resistance write operation in which a first write voltage having a first polarity is applied to the transistor, a second gate voltage is applied to the gate of the transistor, and a second polarity different from the first polarity is applied to the nonvolatile memory element.
  • a control circuit that changes the resistance value of the transistor during the low-resistance write operation when the resistance value of the memory element is out of a predetermined range.
  • Oxygen deficiency refers to an oxide having a stoichiometric composition (the stoichiometric composition having the highest resistance value in the case where there are a plurality of stoichiometric compositions) in a metal oxide. Is the ratio of oxygen deficiency to the amount of oxygen constituting.
  • a metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • Oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • an “oxygen-deficient metal oxide” is an oxide that has a lower oxygen content (atomic ratio: ratio of the number of oxygen atoms to the total number of atoms) than an oxide having a stoichiometric composition.
  • an oxide having a stoichiometric composition is an insulator or has a very high resistance value.
  • the transition metal is Ta
  • the stoichiometric oxide composition is Ta 2 O 5 and the ratio of the number of Ta and O atoms (O / Ta) is 2.5. Therefore, in the oxygen-deficient Ta oxide, the atomic ratio of Ta and O is larger than 0 and smaller than 2.5.
  • the oxygen-deficient transition metal oxide may be an oxygen-deficient Ta oxide.
  • the resistance change layer has a first tantalum-containing layer having a composition represented by TaO x (where 0 ⁇ x ⁇ 2.5) and a composition represented by TaO y (where x ⁇ y).
  • TaO x 0.8 ⁇ x ⁇ 1.9
  • TaO y may satisfy 2.1 ⁇ y ⁇ 2.5. You may be satisfied.
  • the thickness of the second tantalum-containing layer may be 1 nm or more and 8 nm or less.
  • a metal oxide having a stoichiometric composition refers to a metal oxide having an oxygen deficiency of 0%.
  • tantalum oxide it refers to Ta 2 O 5 which is an insulator.
  • a metal oxide is an insulator when the degree of oxygen deficiency is 0%.
  • the metal oxide has conductivity by being an oxygen deficient type.
  • a metal oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a metal oxide having a stoichiometric composition, and a metal oxide with a high degree of oxygen deficiency has a resistance value because it is closer to the metal constituting the metal oxide. Low.
  • the stoichiometric oxide composition of the metal oxide is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the oxygen content is represented by the ratio of the number of oxygen atoms contained to the total number of atoms constituting the metal oxide.
  • the oxygen content of Ta 2 O 5 is the ratio of the number of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%.
  • the oxygen-deficient tantalum oxide has an oxygen content greater than 0 atm% and less than 71.4 atm%.
  • the metal which comprises a 1st metal oxide, and the metal which comprises a 2nd metal oxide are the same kind, the magnitude relationship of oxygen deficiency can be paraphrased with oxygen content rate. “High oxygen content” corresponds to “low oxygen deficiency” and “low oxygen content” corresponds to “high oxygen deficiency”.
  • the oxygen deficiency of the first metal oxide is greater than the oxygen deficiency of the second metal oxide, the oxygen content of the first metal oxide is smaller than the oxygen content of the second metal oxide.
  • Standard electrode potential is generally one index of the ease of oxidation. If this value is large, it means that it is difficult to oxidize, and if it is small, it means that it is easily oxidized.
  • the oxidation / reduction reaction easily occurs and the resistance change easily occurs.
  • the difference in standard electrode potential becomes smaller, oxidation / reduction reactions are less likely to occur and resistance changes are less likely to occur, so the ease of oxidation does not play a major role in the mechanism of the resistance change phenomenon. I guess that.
  • Insulator follows the general definition. That is, a material composed of a material having a resistivity of 10 8 ⁇ cm or more is shown. On the other hand, the “conductor” indicates a material composed of a material having a resistivity of less than 10 8 ⁇ cm.
  • FIG. 1A is a circuit diagram showing a configuration of the nonvolatile memory element 100
  • FIG. 2 is a block diagram showing a configuration of the resistance change element.
  • the non-volatile memory element 100 includes a series connection of a resistance change element 101 and a current control element 102 as shown in FIG. 1A.
  • the current control element 102 includes a transistor 102a as shown in FIG. 1A.
  • the current control element 102 can control the voltage applied to the resistance change element 101 and the flowing current by controlling the gate voltage of the transistor 102a.
  • the resistance change element 101 includes a first electrode 103, a second electrode 106, and a resistance change layer 104 sandwiched between the first electrode 103 and the second electrode 106. Yes.
  • the resistance change element 101 includes the first electrode 103, the resistance change layer 104 disposed on the first electrode 103, and the second electrode 106 disposed on the resistance change layer 104.
  • the first electrode 103 is made of a material having a standard electrode potential smaller than the standard electrode potential of the material of the second electrode 106 described later, for example, Ta (tantalum), TaN (tantalum nitride), Ti (titanium), TiN (nitridation). Titanium), TaN (tantalum nitride), TiAlN (titanium aluminum nitride), or the like may be used.
  • the second electrode 106 is made of a material having a standard electrode potential larger than the standard electrode potential of the metal constituting the second oxide layer 104b constituting the resistance change layer 104 described later, such as Pt (platinum), Ir (iridium). ), Pd (palladium), or the like.
  • Pt platinum
  • Ir iridium
  • Pd palladium
  • the resistance change layer 104 reversibly transitions between a high resistance state and a low resistance state based on voltage pulses having different polarities, which are applied between the first electrode 103 and the second electrode 106.
  • the expression “the resistance change element 101 is in a high resistance state” means that the resistance change layer 104 constituting the resistance change element 101 is in a high resistance state.
  • the variable resistance element 101 in the nonvolatile memory element 100 is in a high resistance state, it may be simply expressed as “the nonvolatile memory element 100 is in a high resistance state”. The same correspondence is used for the low resistance state.
  • the resistance change layer 104 of this embodiment includes a first oxide layer 104a formed of a first metal oxide and a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide. It has a stacked structure with the second oxide layer 104b formed.
  • the first oxide layer 104a is disposed between the first electrode 103 and the second oxide layer 104b, and the second oxide layer 104b is formed of the first oxide layer 104a and the second electrode. 106.
  • the thickness of the second oxide layer 104b may be smaller than the thickness of the first oxide layer 104a. In this case, a structure in which a later-described local region 105 is not in contact with the first electrode 103 can be easily formed. Further, as described above, the second metal oxide constituting the second oxide layer 104b has a lower oxygen deficiency than the first metal oxide constituting the first oxide layer 104a. The resistance value of the second oxide layer 104b is higher than the resistance value of the first oxide layer 104a. For this reason, the electric field applied to the resistance change layer 104 can be concentrated on the second oxide layer 104b.
  • the first metal constituting the first metal oxide and the second metal constituting the second metal oxide are the same type, and are tantalum (Ta) which is a transition metal.
  • Ta tantalum
  • a case will be described as an example.
  • the oxygen-deficient tantalum oxide contained in the first oxide layer 104a is represented as TaO x
  • the tantalum oxide contained in the second oxide layer 104b is represented as TaO y
  • 0 ⁇ x ⁇ 2.5, x ⁇ y may be satisfied.
  • 0.8 ⁇ x ⁇ 1.9 and 2.1 ⁇ y are satisfied. May be satisfied.
  • the composition of the metal oxide layers can be measured using Rutherford backscattering method.
  • the resistance change layer 104 of the present embodiment further has a local region 105 formed by the initial break operation.
  • the local region 105 can be formed by performing an initial break operation on the variable resistance layer 104 having a stacked structure of the first oxide layer 104a and the second oxide layer 104b.
  • the initial break operation is a resistance change layer in which a layer formed by stacking a plurality of variable resistance materials (metal oxide layers) having different degrees of oxygen deficiency transitions between a high resistance state and a low resistance state.
  • the resistance change layer 104 immediately after manufacture is in a state of higher resistance than the normal high resistance state, it has a predetermined amplitude (usually larger than the voltage pulse applied during normal operation).
  • the resistance state high resistance state or low resistance state
  • the resistance state is changed from a high resistance state (initial state) immediately after manufacturing to a resistance state with lower resistance and resistance change.
  • the local region 105 is formed.
  • the local region 105 is formed in a region in contact with the second electrode 106 and not in contact with the first electrode 103 in the first oxide layer 104a and the second oxide layer 104b. In other words, it is formed in a region that is in contact with the second electrode 106, penetrates the second oxide layer 104 b, partially enters the first oxide layer 104 a, and does not contact the first electrode 103.
  • the oxygen deficiency in the local region 105 is greater than the oxygen deficiency in the second oxide layer 104b.
  • the local region 105 means a region in which a current flows predominantly in the resistance change layer 104 when a voltage is applied between the first electrode 103 and the second electrode 106. That is, at least one conductive path (filament) is formed in the local region 105. It is considered that the resistance change phenomenon appears in the local region 105.
  • the local region 105 includes a first local region 105a formed on the first oxide layer 104a side, and between the first local region 105a and the second electrode 106, And a second local region 105 b formed in a region in contact with the second electrode 106.
  • the metal oxide constituting the first local region 105a and the metal oxide constituting the first oxide layer 104a are oxides of the same kind of metal, and constitute the second local region 105b.
  • the metal oxide that forms the second oxide layer 104b is an oxide of the same kind of metal.
  • the degree of oxygen deficiency in the first local region 105a is greater than the degree of oxygen deficiency in the first oxide layer 104a.
  • the oxygen deficiency of the second local region 105b is smaller than the oxygen deficiency of the first local region 105a and larger than the oxygen deficiency of the second oxide layer 104b.
  • the second local region 105b is a region where filaments are efficiently formed
  • the first local region 105a is a region that assists the change in resistance by assisting the exchange of oxygen in the second local region 105b. It is. Therefore, the resistance change in the resistance change layer 104 is manifested mainly in the second local region 105b.
  • a driving voltage is applied to the resistance change layer 104 in the low resistance state, a current flows predominantly through the second local region 105b including the filament and the first local region 105a having a relatively low resistance value.
  • variable resistance element 101 includes the first electrode 103, the second electrode 106, and the variable resistance layer 104 sandwiched between the first electrode 103 and the second electrode 106.
  • first electrode 103 may be disposed on the substrate side
  • second electrode 106 may be disposed on the substrate side.
  • 3A to 3D are EBAC analysis images of the local region 105 when the initial break voltage applied to the variable resistance element 101 is ⁇ 3.3V, ⁇ 4.0V, ⁇ 7.0V, and ⁇ 10.0V. .
  • the polarity of the voltage is defined by the potential of the second electrode 106 with respect to the potential of the first electrode 103. That is, when the potential of the first electrode 103 is used as a reference, the polarity at which the potential of the second electrode 106 is negative is negative (corresponding to the first polarity in this embodiment), and the first electrode The polarity at which the potential of the second electrode 106 becomes positive when the potential of 103 is used as a reference is defined as a positive polarity (corresponding to the second polarity in this embodiment).
  • the pulse width of the initial break voltage is 100 ns.
  • the measurement was performed by using an EBAC characteristic evaluation device Nano-Prober N-6000 manufactured by Hitachi High-Technologies, and the acceleration voltage of the electron beam was 8 kV.
  • a spot-like white region (low resistance) that appears white the portion surrounded by a circle in the EBAC analysis images of FIGS. 3A to 3D) can be confirmed.
  • FIG. 4 is a graph showing the result of image analysis of the EBAC analysis image and obtaining the diameter of the local region 105. It can be seen from the graph shown in FIG. 4 that the area of the local region 105 increases as the absolute value of the initial break voltage increases.
  • the normal write voltage (absolute value) is about 2.0 V from the graph of FIG. 4, when the first write voltage is applied to the nonvolatile memory element 100 during normal operation, that is, Even when a low resistance voltage is applied to the resistance change element 101, it is considered that the area of the local region 105 is similarly increased. That is, it is considered that when the low resistance voltage is repeatedly applied to the variable resistance element 101 and the voltage or current stress is accumulated by the normal operation, the local region 105 gradually expands according to the number of repetitions. It is done. When the number of repetitions exceeds a certain number, there is a concern that expansion of the local region 105 affects the resistance change characteristics.
  • variable resistance element 101 In describing the method for driving the nonvolatile memory element 100 in the present embodiment, first, an example of the characteristics of the variable resistance element 101 constituting the nonvolatile memory element 100 having the above-described configuration will be described.
  • a voltage satisfying a predetermined condition is applied between the first electrode 103 and the second electrode 106 via the current control element 102 by an external power source.
  • an external power supply applies a voltage to the nonvolatile memory element 100, whereby a voltage under a predetermined condition can be applied to the variable resistance element 101 constituting the nonvolatile memory element 100.
  • the resistance value of the resistance change layer 104 of the resistance change element 101 increases or decreases reversibly according to the voltage value and polarity of the voltage applied to the resistance change layer 104.
  • a low resistance voltage is applied to the resistance change element 101 by applying a first write voltage to the nonvolatile memory element 100.
  • the low resistance voltage is a negative polarity pulse voltage having an amplitude larger than a predetermined threshold voltage of the variable resistance element 101.
  • the resistance change layer 104 decreases in resistance due to a decrease in resistance value.
  • a high resistance voltage is applied to the resistance change element 101 by applying a second write voltage to the nonvolatile memory element 100.
  • the high resistance voltage is a positive polarity pulse voltage having an amplitude larger than a predetermined threshold voltage of the resistance change element 101.
  • a read voltage is applied to the resistance change element 101 by applying a read voltage to the nonvolatile memory element 100.
  • the read voltage applied to the resistance change element 101 is a pulse voltage whose amplitude is smaller than the threshold voltage of the resistance change element 101, and does not change the resistance value of the resistance change layer 104.
  • the size of the first electrode 103, the second electrode 106, and the resistance change layer 104 is set to 0.5 ⁇ m ⁇ 0.5 ⁇ m (area 0.25 ⁇ m 2 ).
  • the first electrode 103 is tantalum nitride
  • the second electrode 106 is iridium
  • the thickness of the variable resistance layer 104 is 38 nm
  • the thickness of the first oxide layer 104 a is 34 nm
  • the thickness of the second oxide layer 104 b is 4 nm.
  • an NMOS transistor having a gate width W: 0.44 ⁇ m, a gate length L: 0.18 ⁇ m, and a gate insulating film thickness Tox: 3.5 nm was used as the transistor 102 a constituting the current control element 102.
  • FIG. 5 shows the number of times the resistance value and voltage are applied when an initial break operation is performed on the nonvolatile memory element 100 immediately after manufacture and then normal operations (low-resistance writing and high-resistance writing) are repeatedly performed. An example of the relationship is shown.
  • point A indicates the resistance value in the initial state after manufacture.
  • Point B indicates the resistance value when the local region 105 is formed by the initial break operation.
  • the point C shows the resistance value when the resistance is lowered by writing with reduced resistance in normal operation.
  • Point D indicates the resistance value when the resistance is increased by writing with increased resistance in normal operation.
  • the initial break operation was performed by setting the gate voltage Vg of the transistor 102a to 3.3 V, the voltage value of the initial break voltage Vb applied to the nonvolatile memory element 100 to 3.3 V, and the pulse width to 100 ⁇ s.
  • the resistance value of the nonvolatile memory element 100 was greatly reduced from the A point to the B point. This is considered to correspond to the formation of the local region 105 in the resistance change element 101 in the nonvolatile memory element 100.
  • the gate voltage Vg of the transistor 102a is set to 2.4V
  • the first write voltage -VL is set to -2.0V
  • the pulse width is set to 200ns
  • the second write voltage VH is set to 2.0V
  • the pulse width is set to 200ns.
  • FIG. 6 is a graph showing an example of the relationship between the read current of the nonvolatile memory element 100 and the number of pulses for each of the low resistance state and the high resistance state.
  • the number of pulses is the total number of times of application of the initial break voltage, the first write voltage -VL, and the second write voltage VH.
  • the initial break voltage is the first time
  • the first write voltage ⁇ VL and the second write voltage VH are applied up to 10 3 times
  • the readout current for 100 times from each of 10 5 times and 10 6 times is shown.
  • the vertical axis represents the read current.
  • FIG. 7 is a graph showing an example of IV characteristics during normal operation of the nonvolatile memory element 100.
  • the first write voltage ⁇ VL is applied to the nonvolatile memory element 100 in the high resistance state by sequentially decreasing from ⁇ 0.1 V to ⁇ 2.0 V in units of about 0.07 V.
  • the current value flowing through the nonvolatile memory element 100 is sometimes plotted.
  • the graph shown in FIG. 7 shows that when the second write voltage VH is applied to the low-resistance nonvolatile memory element 100 by sequentially increasing from 0.1 V to 2.0 V in units of about 0.07 V.
  • the current value flowing through the nonvolatile memory element 100 is plotted. Note that the pulse width of the first write voltage ⁇ VL and the first write voltage VH was 200 ns, and the gate voltage Vg of the transistor 102a was 2.4V.
  • FIG. 8 is a graph showing an example of IV characteristics during normal operation of the variable resistance element 101 alone, and a graph showing the characteristics of the transistor 102a at the end of the low resistance writing.
  • the graph shown in FIG. 8 shows the resistance change by subtracting the voltage value of the voltage applied to the transistor 102a from the value of the applied voltage (first write voltage ⁇ VL and second write voltage VH) at each point of the graph shown in FIG.
  • the voltage value of the voltage applied to the element 101 alone was obtained, and the current value corresponding to the voltage value was plotted again.
  • the value of the applied voltage applied to the transistor 102a the value of the applied voltage (first write voltage and second write voltage) at each point in the graph shown in FIG. 7 and the current value of the current flowing through the nonvolatile memory element 100 are used. This was calculated by executing a SPICE simulation.
  • variable resistance element 101 IV characteristics of local region 105 and host resistance Rb
  • IV characteristic and host resistance Rb of the second local region 105b formed in the resistance change layer 104 constituting the resistance change element 101 will be described.
  • FIG. 9 is a graph in which the IV characteristics of the second local region 105b formed in the resistance change layer 104 are simplified.
  • the horizontal axis V represents the voltage applied to the second local region 105b
  • the vertical axis I represents the current flowing through the second local region 105b.
  • the load curve (Rb + Rtw) at the end of low resistance writing is indicated by a broken line
  • the load curve (Rb + Rtr) at the time of reading is indicated by a dotted line.
  • Rtw is a resistance value of the transistor 102a at the time of writing
  • Rtr is a resistance value of the transistor 102a at the time of reading.
  • the IV characteristic of the second local region 105b can be represented by the simplified graph shown in FIG. 9 with reference to the graph shown in FIG. Since the IV characteristic of the variable resistance element 101 in the low resistance state shown in FIG. 8 has nonlinearity, in the graph shown in FIG. 9, the IV characteristic of the second local region 105b is expressed as the region at the time of reading. The area is divided into two areas at the time of writing, and each is approximated by a broken line having a resistance value Rfr at the time of reading and a resistance value Rfw at the time of writing.
  • the load on the second local region 105 b is composed of a resistance component other than the transistor 102 a and the second local region 105 b of the variable resistance element 101.
  • the resistance component other than the second local region 105b of the variable resistance element 101 is mainly a resistance value obtained by combining the first local region 105a and the first oxide layer 104a, and this is referred to as a host resistance Rb. To do.
  • the resistance value Rfr of the second local region 105b at the time of reading is expressed by the following formula 1 using a constant ⁇ .
  • the value of ⁇ can be obtained by approximating the low resistance characteristic of the graph shown in FIG. 8 with three broken lines as shown in FIG.
  • the value of ⁇ obtained from the actually measured value for the variable resistance element 101 described above is about 1.7.
  • the applied voltage applied to the resistance change element 101 exceeds the threshold voltage. Then, oxygen moves from the second local region 105b toward the first local region 105a, and the oxygen defect density in the second local region 105b increases, so that the resistance decreases. When the applied voltage is further increased, the oxygen defect density in the second local region 105b is increased and the resistance is further decreased. Therefore, the absolute value of the voltage applied to the second local region 105b at the end of the low-resistance writing is smaller than the absolute value of the voltage applied to the second local region 105b when the applied voltage is the threshold voltage.
  • the absolute value of the voltage applied to the second local region 105b at the end of the low resistance write is defined as VR.
  • VR can be a voltage at the end of the low resistance writing of the resistance change element 101 in FIG.
  • the value of VR may be derived using a fitting method assuming a low resistance characteristic equation from the conduction mechanism (for example, hopping conduction, tunnel conduction, etc.) of the second local region 105b.
  • the resistance value RL of the entire nonvolatile memory element 100 at the time of reading is the base resistance Rb, the resistance value Rfr of the second local region 105b at the time of reading, and the transistor at the time of reading Using the resistance value Rtr of 102a, it is expressed by the following formula 2.
  • the resistance value Rfw of the second local region 105b at the time of high resistance writing is expressed by the following Expression 3 using the resistance value Rtw of the transistor 102a at the time of high resistance writing.
  • the matrix resistance Rb is assumed to be a linear resistance.
  • VL is the absolute value of the first write voltage
  • Vt is the absolute value of the apparent threshold voltage of the transistor 102a when the source follower is connected as shown in FIG. 8, and the first write voltage ⁇ It varies depending on VL and gate voltage Vg.
  • Equation 4 the matrix resistance Rb is expressed by the following Equation 4.
  • the coefficient ⁇ and the resistance value Rfr of the transistor 102a at the time of reading are expressed by the following expressions 5 and 6.
  • the value of the host resistance Rb is determined from the value of the resistance value RL of the entire nonvolatile memory element 100 at the time of reading. Can be sought.
  • the gate voltage Vg of the transistor 102a is 2.4V
  • the first write voltage ⁇ VL is ⁇ 2.0V
  • the pulse width is 200 ns
  • the second write voltage VH is + 2.0V.
  • FIG. 10A and FIG. 10B show the voltages including the initial break voltage in the case of performing the resistance change operation in which the first write voltage ⁇ VL and the second write voltage VH are alternately applied under the above driving conditions immediately after the initial break operation.
  • 6 is a graph showing values of a read current and a write current when the number of times of application (number of pulses) is 1 to 100 times.
  • the median value of the read current in the low resistance state is about 56 ⁇ A
  • the median value of the write current in the low resistance state is about ⁇ 194 ⁇ A
  • the mother resistance The median value of Rb is 552 ⁇ .
  • FIG. 11A and FIG. 11B are graphs showing the values of the read current and the write current when the number of applied voltages (number of pulses) including the initial break voltage is 10 5 to 10 5 +100 times.
  • FIG. 11C is a graph showing the result of calculating the value of the host resistance Rb in each of the low resistance states when the above driving conditions are used in Expression 4 and Expression 5 in FIGS. 11A and 11B.
  • the median value of the read current in the low resistance state is about 46 ⁇ A
  • the median value of the write current in the low resistance state is about ⁇ 164 ⁇ A
  • the median value of the host resistance Rb is about 1.4 k ⁇ .
  • the number of resistance changing operation is compared with the up to 100 times, since 10 5 times, the read current, the absolute value of the write current decreases, the value of maternal resistance Rb of about 900 ⁇ It can be seen that it has increased.
  • the size of the second local region 105b expands due to the accumulation of voltage or current stress accompanying the increase in the number of voltage applications in the resistance change operation, and as a result, the amount of oxygen in the first local region 105a increases. This is thought to be due to the increased resistance.
  • the base resistance Rb increases and the current value of the read current in the low resistance state tends to decrease.
  • the resistance value of the transistor 102a during the low resistance write is changed (the resistance value of the transistor). It is possible to obtain a stable endurance characteristic.
  • the resistance value of the transistor 102a is changed in a direction in which the amount of the low-resistance write current flowing through the resistance change element 101 moves toward a predetermined range.
  • the present invention is not limited to this, and the applied voltage applied to the entire nonvolatile memory element 100 The value of may be changed.
  • the value of the applied voltage applied to the entire nonvolatile memory element 100 may be changed without changing the gate voltage.
  • driving conditions 5 is a graph showing the values of the read current and the write current when the resistance change operation is executed 100 times with the change of.
  • the driving conditions up to 10 5 times are as follows: the gate voltage Vg of the transistor 102a is 2.4V, the first write voltage ⁇ VL is ⁇ 2.0V, the pulse width is 200 ns, the second write voltage VH is 2.0V, the pulse The width is 200 ns.
  • the driving condition after 10 5 times was to increase only the gate voltage Vg of the transistor 102a from 2.4V to 2.6V.
  • FIG. 12C is a graph showing the results of calculating the value of the base resistance Rb in each of the low resistance states when the driving conditions after changing to Equations 4 and 5 in FIGS. 12A and 12B are used.
  • the median value of the read current in the low resistance state is about 56 ⁇ A, which is low resistance.
  • the median value of the write current to the state is about ⁇ 206 ⁇ A, and the median value of the host resistance Rb is 1.0 k ⁇ .
  • the absolute values of the read current and the write current have returned to the almost initial state (the median value of the read current is about 56 ⁇ A and the absolute value of the write current is about ⁇ 194 ⁇ A).
  • the value of the base resistance Rb is reduced by about 400 ⁇ compared with the case where the gate voltage Vg is not increased (about 1.4 k ⁇ ).
  • FIG. 13 is a graph showing the result of considering the operating point of the second local region 105b in each of the resistance change characteristics shown in the graphs of FIGS. 10A to 12C.
  • the horizontal axis represents the voltage applied to the second local region 105b
  • the vertical axis represents the value of the current that flows during low resistance writing.
  • the gate voltage Vg shown in the graphs of FIGS. 10A to 10C is 2.4 V and the host resistance Rb is 552 ⁇
  • the operating point A of the second local region 105b at the time of low resistance writing FIGS.
  • the gate voltage Vg shown in 11C is 2.4V and the host resistance Rb is 1.4 k ⁇
  • the operating point B of the second local region 105b at the time of low resistance writing the gate voltage Vg shown in the graphs of FIGS. 12A to 12C Is 2.6 V and the host resistance Rb is 1.0 k ⁇
  • the operating point C of the second local region 105b at the time of low resistance writing is calculated using Equation 1 to Equation 6, respectively.
  • the resistance value Rfw1 of the second local region 105b at the time of low resistance writing connects the operating point A and the origin. The slope of the broken line.
  • a load curve 1 is a load curve when the gate voltage Vg shown in FIGS. 11A to 11C is 2.4 V and the base resistance Rb is 1.4 k ⁇
  • the resistance value Rfw2 of the second local region 105b at the time of low resistance writing connects the operating point B and the origin.
  • the slope of the broken line When the gate voltage Vg shown in the graphs of FIGS. 12A to 12C is 2.6 V and the host resistance Rb is 1.0 k ⁇ , the resistance value Rfw3 of the second local region 105b at the time of low resistance writing is expressed by the operating point B and the origin.
  • the slope of the broken line connecting In FIG. 13, a load curve 1 is a load curve when the gate voltage Vg shown in FIGS.
  • the load curve 2 is a load curve when the gate voltage Vg shown in FIGS. 11A to 11C is 2.4 V and the base resistance Rb is 1.4 k ⁇ .
  • the load curve 3 is a load curve when the gate voltage Vg shown in FIGS. 12A to 12C is 2.6 V and the base resistance Rb is 1.0 k ⁇ .
  • the nonvolatile memory element 100 when the resistance value of the nonvolatile memory element 100 increases due to repeated execution of the resistance change operation, the nonvolatile memory element 100 is decreased by increasing the gate voltage Vg and decreasing the resistance value of the nonvolatile memory element 100.
  • the resistance value of 100 can be kept constant. In other words, even if the host resistance Rb and the resistance value of the second local region increase due to an increase in the number of repetitions of the resistance change operation, the gate voltage Vg of the transistor 102a is increased and the resistance value of the transistor 102a is decreased.
  • the resistance value of the entire nonvolatile memory element 100 can be kept within a certain range.
  • the resistance value may decrease due to repeated execution of the resistance change operation. This is because, for example, oxygen ions in the second local region 105b are expelled to the first local region 105a, so that the area or oxygen defect density of the second local region 105b increases and the resistance of the second local region 105b increases. It is thought to occur when the value decreases.
  • the resistance value of the nonvolatile memory element 100 decreases, the resistance value of the transistor 102a is increased by decreasing the gate voltage Vg of the transistor 102a, so that the resistance value of the entire nonvolatile memory element 100 is within a certain range. Can be kept inside.
  • the low resistance current flowing through the second local region 105b can be kept within a certain range and the operating point can be maintained to maintain substantially the same low resistance state. Furthermore, it is possible to increase the decreased host resistance Rb and the resistance value of the second local region. For example, in the examples shown in FIGS. 11A to 11C and FIG. 13, when the resistance values of the base resistance Rb and the second local region 105b are too lower than a predetermined resistance value, the gate voltage Vg is changed from 2.6V to 2.V. If the voltage is decreased to 4V, the operating point can be brought close to the operating point A shown in FIG.
  • the gate voltage Vg is decreased, that is, if the resistance value of the transistor 102a is changed in a direction toward the predetermined range, the amount of the low-resistance write current flowing through the resistance change element 101 moves toward the predetermined range. It is possible to change the direction (the operating point is brought closer to the operating point A).
  • the current I flowing at the end of the low resistance write is expressed by the following formula 7.
  • Equation 8 The amount of change I of the current I when the host resistance Rb changes by ⁇ Rb from Equation 7 is expressed by Equation 8 below.
  • the change amount ⁇ Vg of the gate voltage Vg of the transistor 102a can be expressed by the following Expression 12.
  • the gate voltage Vg of the transistor 102a may be changed by about 0.1V.
  • the change amount ⁇ RL of the resistance value RL read in the low resistance state can be obtained, and the change amount ⁇ Vg of the gate voltage Vg of the transistor 102a is obtained.
  • the gate voltage Vg is the change amount ⁇ Rb (m) of the base resistance Rb (m is the number of repetitions of the resistance change operation, that is, the number of pulses), or the resistance of the nonvolatile memory element 100 It can be determined from the value RL (m).
  • the gate voltage Vg of the transistor 102a may be changed when the value becomes equal to or greater than a value (corresponding to an upper limit value and a lower limit value that define a predetermined range). For example, when ⁇ RL is 500 ⁇ , the gate voltage is changed by 0.05V.
  • the operating point of the second local region 105b can be maintained constant, and can be maintained in a substantially constant low resistance state. Further, as described with reference to FIG. 13, there is an effect of bringing the changed base resistance Rb (m) and the resistance value Rfw of the second local region 105b close to the resistance values in the initial state, thereby realizing good endurance characteristics. It becomes possible to do.
  • Nonvolatile storage device 320 A configuration of a nonvolatile memory device that includes the nonvolatile memory element 100 and executes the method for driving the nonvolatile memory element 100 will be described with reference to FIG.
  • FIG. 19 is a block diagram illustrating a configuration example of the non-volatile storage device 320.
  • the nonvolatile memory device 320 includes a memory main body 301 and a writing power source 330 that generates a plurality of power sources necessary for writing data in the memory cell on a semiconductor substrate (not shown).
  • An address input circuit 309 that receives an address signal input from the outside, a control circuit 310 that controls the operation of the memory main body 301 based on a control signal input from the outside, and a rewrite information storage circuit 340. ing.
  • the memory body 301 includes a memory cell array 302, a row selection circuit / driver 303, a column selection circuit 304, a write circuit 325, a sense amplifier 326, and a data input / output circuit 307.
  • the row selection circuit / driver 303, the column selection circuit 304, the write circuit 325, and the sense amplifier 326 are appropriately referred to as “peripheral circuits” (corresponding to a write voltage application circuit and a read voltage application circuit).
  • a plurality of bit lines BLj (j 0, 1, 2,..., Bit lines BL0, BL1, BL2 in FIG. 19) formed at the three-dimensional intersections of the word lines WLi and the bit lines BLj.
  • the provided memory cell Mij (corresponding to the nonvolatile memory element 100 in FIG. 1A, M11, M12, M13, M21, M22, M23, M31, M32, M33 in FIG. 19) and the word line WLi And a plurality of source lines SLi which are arranged in parallel.
  • the memory cell Mij corresponds to the nonvolatile memory element 100 shown in FIG. 1A, and the resistance change element Rij (corresponding to the resistance change element 101 in FIG. 1A, R11, R12, R13, R21, R22, R23, R31, FIG. 19). R32, R33) and a transistor Nij (corresponding to the transistor 102a constituting the current control element 102 in FIG. 1A, N11, N12, N13, N21, N22, N23, N31, N32, N33 in FIG. 19). Since the memory cell Mij includes one transistor Nij and one resistance change element Rij, it is referred to as a 1T1R type memory cell.
  • the word line WLi is connected to the gate terminal (gate)
  • one end of the resistance change element Rij is connected to the drain terminal (drain)
  • the source line SLi is connected to the source terminal (source).
  • the resistance change element Rij has one end connected to the drain of the transistor Nij and the other end connected to the bit line BLj.
  • the material, shape, characteristics, and the like of the resistance change element Rij are the same as those of the resistance change element 101 illustrated in FIG. 1A described above.
  • the material, shape, characteristics, and the like of the transistor Nij are the same as those of the transistor 102a illustrated in FIG. 1A described above.
  • the source line SLi (plate line) is arranged in parallel with the word line WLi, but may be arranged in parallel with the bit line BLj.
  • the source line SLi is configured to give a common potential to the connected transistor Nij, but forms a source line selection circuit / driver having the same configuration as the row selection circuit / driver 303, and the selected source line SLh
  • the non-selected source line SLi may be driven with a different voltage (including polarity).
  • the row selection circuit / driver 303 has a selection circuit that receives the row address signal output from the address input circuit 309 and selects any one of the plurality of word lines WLi according to the row address signal. A predetermined voltage is applied to the selected word line Wh selected by the circuit.
  • the column selection circuit 304 has a selection circuit that receives the column address signal output from the address input circuit 309 and selects any one of the plurality of bit lines BLj according to the column address signal.
  • a write voltage (first write voltage ⁇ VL or second write voltage VH) or read voltage is applied to the selected selected bit line BLk.
  • the write circuit 325 applies a voltage to the bit line BLj in accordance with the write command output from the control circuit 310.
  • the second write voltage VH is applied to the selected bit line BLk selected via the column selection circuit 304.
  • the sense amplifier 326 detects the resistance value of the selected selected memory cell Mhk, and determines whether the data is “1” or “0”.
  • the data input / output circuit 307 outputs the data obtained by the sense amplifier 326 to an external circuit (not shown) or the control circuit 310.
  • the writing power source 330 includes an LR power source and an HR power source.
  • the HR power supply generates a second write voltage VH (HR voltage).
  • the LR power supply generates a first write voltage ⁇ VL (LR voltage).
  • the address input circuit 309 receives an address signal from an external circuit (not shown) under the control of the control circuit 310, outputs a row address signal to the row selection circuit / driver 303 based on the address signal, and An address signal is output to the column selection circuit 304.
  • the address signal is a signal indicating the address of the selected memory cell Mij among the plurality of memory cells Mij.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • the control circuit 310 controls each circuit (the row selection circuit / driver 303, the column selection circuit 304, the write circuit 325, the sense amplifier 326, the data input / output circuit 307, etc.) constituting the nonvolatile memory device 320, and performs an initial break. Operation, normal operation (low-resistance writing and high-resistance writing), and read operation are executed.
  • the control circuit 310 determines whether to write with low resistance or write with high resistance according to the input data input to the data input / output circuit 307.
  • a write signal for instructing application of the first write voltage ⁇ VL is output to the write circuit 325 for low resistance writing, and a write signal for instructing application of the second write voltage VH is output for high resistance writing.
  • the control circuit 310 outputs a read signal that instructs the read operation to the sense amplifier 326 and the column selection circuit 304.
  • control circuit 310 of this embodiment controls the row selection circuit / driver 303, the column selection circuit 304, the write circuit 325, the sense amplifier 326, the data input / output circuit 307, and the like, thereby controlling the resistance value of the transistor 102a. I do.
  • the applied voltage applied to the gate of the transistor Nij that is, the applied voltage applied to the word line WLi is changed.
  • the rewrite information storage circuit 340 is a circuit that stores various parameters necessary for controlling the resistance value of the transistor 102a, and may be a nonvolatile storage circuit.
  • the rewrite information storage circuit 340 may be a rewritable nonvolatile storage circuit.
  • the gate voltage of the transistor Nij is changed using the base resistance Rb (0) serving as the reference.
  • a method for calculating the base resistance Rb (0) as a reference will be described based on the flowchart shown in FIG.
  • the calculation of the reference host resistance Rb (0) is executed first after the initial break operation for the nonvolatile memory element 100 is executed.
  • the method for driving the nonvolatile memory element 100 according to the present embodiment is executed in, for example, the nonvolatile memory device 320 shown in FIG. 19, and will be described below with reference to FIG. 19 as appropriate.
  • control circuit 310 controls the write circuit 325 and the like, and performs high resistance write or low resistance write to the resistance change element Rhk constituting the selected memory cell Mhk under a predetermined driving condition. Is executed (step S100).
  • the initial driving conditions for low resistance writing are, for example, the first writing voltage ⁇ VL is ⁇ 2.0 V, the pulse width is 100 ns, and the gate voltage Vg (VgL) of the transistor Nij is +2.4 V.
  • the driving conditions for high resistance writing are, for example, that the second write voltage VH is +2.0 V, the pulse width is 100 ns, and the gate voltage Vg (VgH) of the transistor Nij is +2.4 V.
  • the control circuit 310 determines whether or not the number of repetitions n, which is the number of times the voltage is applied to the resistance change element Rij, is N (0) or more (step S101).
  • the number of times the voltage is applied includes the initial break voltage, the first write voltage ⁇ VL, and the second write voltage VH.
  • the number of times of voltage application does not include the read voltage.
  • N (m) is appropriately set according to the characteristics of the variable resistance element Rij as shown in FIG. In the present embodiment, for the sake of explanation, N (m) is set to the same value regardless of m, but is not limited thereto.
  • control circuit 310 increments n by 1 and proceeds to step S100.
  • step S101 When the number of repetitions n is N (0) or more (Yes in step S101), the control circuit 310 performs a low resistance write operation (step S102) and a read operation (step S103).
  • the driving conditions for the low resistance writing operation and the reading operation here are the same as the driving conditions in the normal operation.
  • the control circuit 310 uses the resistance value RL (0) read in the read operation and obtains the initial value Rb (0) of the maternal resistance using the above-described equation 4 (step S104).
  • the value of N (0) may be set to a value that does not deteriorate the endurance characteristics of the resistance change element Rij (resistance change element 101). For example, when the resistance change element 101 has the endurance characteristic illustrated in FIG. 6, the value of N (0) is 1 or more and 1000 or less.
  • the initial value Rb (0) of the mother resistance it may be obtained by the next one read operation (step S103) after the N (0) operation, or the N (0) operation is performed. It is possible to use an average value of resistance values that are read a plurality of times each time.
  • the initial value Rb (0) of the base resistance may be calculated after the initial break operation is performed on the nonvolatile memory element 100.
  • the initial value Rb (0) may be obtained by measurement after product shipment or before the product shipment.
  • the initial value Rb (0) of the matrix resistance may be obtained in advance using elements sampled in the inspection process.
  • the reference base resistance Rb (0) may be stored in the rewrite information storage circuit 340, the memory cell array 302, or the fuse circuit.
  • FIG. 15 is a flowchart showing a method for changing the gate voltage of the transistor Nij after the calculation of the base resistance Rb (m).
  • the control circuit 310 controls the write circuit 325 and the like, and executes high resistance write or low resistance write to the variable resistance element Rhk constituting the selected memory cell Mhk under a predetermined driving condition (step S200).
  • the driving conditions here are the same as the driving conditions in step S100.
  • the control circuit 310 determines whether or not the number of repetitions n is N (m) or more (step S201).
  • the value of N (m) is set according to the endurance characteristic of the variable resistance element 101.
  • the value of N (m) may be set based on, for example, the number of repetitions when the tendency of deterioration starts to be observed. Specifically, in the case of FIG. 6, when the number of repetitions is 10 4 times, reduced reading current slightly, was Baratsukigami, since the tendency of the deterioration is beginning to see, N (m) is 10 4 times Set as follows.
  • N (m) is a certain size. Also good. For Figure 6, lowering of the read current when the number of repetitions than 10 2 times was not observed, but the variation is also less than 10%, a 10% variation of the read current when the number of repetitions is more than 10 3 times It will exceed. Thus, N (m) read repeat number variation starts to increase the current, set to, for example, more than 10 3 times. From the above, when the variable resistance element 101 has the endurance characteristic shown in FIG. 6, the value of N (m) is set to a value of 1000 or more and less than 10,000. Further, the value of N (m) may be the same for each m, or may be changed according to m.
  • step S201 If the number of repetitions n is less than N (m) (No branch in step S201), the control circuit 310 increments n by 1 and proceeds to step S200.
  • the control circuit 310 performs a low resistance write operation (step S202).
  • the driving conditions for the low resistance write operation are that the first write voltage ⁇ VL is ⁇ 2.0 V and the pulse width is 100 ns.
  • a gate voltage VgL (m ⁇ 1) is applied to the gate of the transistor Nij.
  • control circuit 310 performs a read operation (step S203) to obtain the resistance value RL (m) of the entire nonvolatile memory element 100.
  • the driving conditions for the read operation here are the same as those for the normal operation.
  • control circuit 310 calculates the absolute value of ⁇ RL (m) (part of step S204).
  • the change amount ⁇ RL (m) of the resistance value of the entire nonvolatile memory element 100 is obtained by the current resistance value RL (m) ⁇ the previous resistance value RL (m ⁇ 1). Note that ⁇ RL (m) may be RL (m) ⁇ RL (0).
  • control circuit 310 obtains ⁇ VgL (m) using the following equation 15 (part of step S204).
  • the gate voltage is changed to VgL (m) (step S205, optimization).
  • step S205 After executing the optimization in step S205, the control circuit 310 increments the value of m by 1 and proceeds to step S200 (step S206).
  • the value of the gate voltage of the transistor Nij is optimized every N (m) times, so that the resistance value of the resistance change element 101 after the low resistance write operation is maintained in a substantially constant low resistance state. can do.
  • m represents the number of optimizations of the resistance value of the transistor Nij.
  • the control circuit 310 obtains the change amount ⁇ VgL (m) of the gate voltage of the transistor Nij corresponding to the change amount ⁇ RL (m) of the resistance value of the entire nonvolatile memory element 100, The gate voltage is changed according to the change amount ⁇ VgL (m). Thereby, the resistance value of the entire nonvolatile memory element 100 can be changed in a direction approaching a certain range.
  • the gate voltage of the transistor Nij is calculated using the reference matrix resistance Rb (0).
  • the calculation method of the base resistance Rb (0) serving as a reference is the same as the calculation method of the operation example 1 illustrated in FIG.
  • FIG. 16 is a flowchart showing a method for changing the gate voltage of the transistor Nij after the calculation of the matrix resistance Rb (m).
  • the control circuit 310 executes high resistance write or low resistance write to the resistance change element Rhk constituting the selected memory cell Mhk under a predetermined driving condition (step S200).
  • the driving conditions here are the same as the driving conditions in step S100.
  • the control circuit 310 determines whether or not the number of repetitions n is N (m) or more (step S201).
  • the value of N (m) may be a value of 1 or more and less than 10000 (10 4 ).
  • the value of N (m) is set to 10 3 times or more.
  • the value since the optimization is not performed every time, the value may be 1 or more.
  • step S201 If the number of repetitions n is less than N (m) (No branch in step S201), the control circuit 310 increments n by 1 and proceeds to step S200.
  • the control circuit 310 performs a low resistance write operation (step S202).
  • the driving conditions for the low resistance write operation are that the first write voltage ⁇ VL is ⁇ 2.0 V and the pulse width is 100 ns.
  • a gate voltage VgL (m ⁇ 1) is applied to the gate of the transistor Nij.
  • control circuit 310 performs a read operation (step S203) to obtain RL (m).
  • the driving conditions for the read operation here are the same as those for the normal operation.
  • the control circuit 310 calculates the absolute value of ⁇ RL (m) (step S207).
  • the change amount ⁇ RL (m) of the resistance value of the entire nonvolatile memory element 100 is obtained by the current resistance value RL (m) ⁇ the previous resistance value RL (m ⁇ 1). Note that ⁇ RL (m) may be RL (m) ⁇ RL (0).
  • the control circuit 310 determines whether or not the absolute value of ⁇ RL (m) is greater than a specified value (corresponding to an upper limit value and a lower limit value that define a predetermined range) (step S208).
  • control circuit 310 determines that the absolute value of ⁇ RL (m) is larger than the predetermined value determined in advance (Yes in step S208), it calculates ⁇ VgL (m) based on the above-described equation 15, and VgL ( m) is obtained, and the gate voltage of the transistor Nij, which is the driving condition for the low resistance write operation, is changed to VgL (m) (step S205, optimization).
  • the specified value is set to 500 ⁇ , for example.
  • the gate voltage ⁇ VgL of the transistor Nij is 0.05V.
  • step S208 When it is determined in step S208 that the absolute value of ⁇ RL (m) is equal to or less than the specified value (No branch in step S208), or after the optimization in step S205 is executed, the control circuit 310 increments the value of m by 1. Then, the process proceeds to step S200 (step S206).
  • the control circuit 310 changes the gate voltage of the transistor Nij corresponding to the change amount ⁇ RL (m) of the resistance value of the entire nonvolatile memory element 100.
  • the amount ⁇ VgL (m) is obtained, and the gate voltage is changed according to the amount of change ⁇ VgL (m).
  • the resistance value of the entire nonvolatile memory element 100 can be changed in a direction approaching a certain range.
  • the change amount ⁇ RL (m) of the resistance value is compared with the specified value in step S208 (the upper limit value and the lower limit value of the change amount are the same value) has been described. It is not limited.
  • the upper limit value and lower limit value (negative value) of the change amount ⁇ RL (m) may be different, or only one of them may be defined.
  • the reference base resistance Rb (0) is calculated, and then the reference base resistance Rb (0) is used to determine the gate voltage of the transistor Nij. Make changes.
  • the calculation method of the base resistance Rb (0) serving as a reference is the same as the calculation method of the operation example 1 illustrated in FIG.
  • FIG. 17 is a flowchart showing a method for changing the gate voltage of the transistor Nij by measuring the current I (m) after the matrix resistance Rb (m) is calculated.
  • the control circuit 310 executes high resistance write or low resistance write to the resistance change element Rhk constituting the selected memory cell Mhk under a predetermined driving condition (step S200).
  • the driving conditions here are the same as the driving conditions in step S100.
  • the control circuit 310 determines whether or not the number of repetitions n is N (m) or more (step S201).
  • the value of N (m) is set to a value of 1000 (10 3 ) or more and less than 10000 (10 4 ). May be.
  • step S201 If the number of repetitions n is less than N (m) (No branch in step S201), the control circuit 310 increments n by 1 and proceeds to step S200.
  • the control circuit 310 performs the low resistance write operation (step S202) and performs resistance in the low resistance write operation.
  • the current I (m) flowing through the change element 101 is measured (step S303).
  • the driving conditions for the low resistance write operation are that the first write voltage ⁇ VL is ⁇ 2.0 V and the pulse width is 100 ns.
  • a gate voltage VgL (m ⁇ 1) is applied to the gate of the transistor Nij.
  • control circuit 310 obtains the change amount ⁇ VgL (m) of the gate voltage VgL of the transistor Nij based on the current I (m) measured in step S303 (step S304).
  • the amount of change in the gate voltage VgL of the transistor Nij is obtained from the amount of change ⁇ I (m) of the current I (m) that flows through the resistance change element 101 at the time of low resistance writing, from Equation 10 described above.
  • the change amount ⁇ I (m) of the current is obtained by I (m) ⁇ I (m ⁇ 1)
  • the change amount ⁇ VgL (m) of the gate voltage VgL is obtained by the following Expression 16.
  • the gate voltage VgL (m) of the transistor Nij may be changed about 0.05V.
  • the gate voltage VgL of the transistor Nij may be changed by about 0.1V.
  • the gate voltage is changed to VgL (m) (step S205, optimization).
  • step S205 After executing the optimization in step S205, the control circuit 310 increments the value of m by 1 and proceeds to step S200 (step S206).
  • the control circuit 310 changes the gate voltage change amount of the transistor Nij corresponding to the change amount ⁇ I (m) of the current I (m) flowing through the resistance change element 101 at the time of low resistance writing. ⁇ VgL (m) is obtained, and the gate voltage is changed according to the change amount ⁇ VgL (m). Thereby, the amount of current flowing through the resistance change element 101 can be changed in a direction approaching a certain range.
  • the reference base resistance Rb (0) is calculated, and then the reference base resistance Rb (0) is used.
  • the gate voltage of Nij is changed.
  • the calculation method of the base resistance Rb (0) serving as a reference is the same as the calculation method of the operation example 1 illustrated in FIG.
  • FIG. 18 is a flowchart showing a method for changing the gate voltage of the transistor Nij by measuring the current I (m) after the calculation of the base resistance Rb (m).
  • the control circuit 310 executes high resistance write or low resistance write to the resistance change element Rhk constituting the selected memory cell Mhk under a predetermined driving condition (step S200).
  • the driving conditions here are the same as the driving conditions in step S100.
  • the control circuit 310 determines whether or not the number of repetitions n is N (m) or more (step S201).
  • the value of N (m) may be a value of 1 or more and less than 10000 (10 4 ).
  • step S201 If the number of repetitions n is less than N (m) (No branch in step S201), the control circuit 310 increments n by 1 and proceeds to step S200.
  • the control circuit 310 performs the low resistance write operation (step S202) and performs resistance in the low resistance write operation.
  • the current I (m) flowing through the change element 101 is measured (step S303).
  • the driving conditions for the low resistance write operation are that the first write voltage ⁇ VL is ⁇ 2.0 V and the pulse width is 100 ns.
  • a gate voltage VgL (m ⁇ 1) is applied to the gate of the transistor Nij.
  • the control circuit 310 based on the current I (m) measured in step S303, changes ⁇ I (m) of the current I (m) flowing through the resistance change element 101 at the time of low resistance writing. Is obtained (step S307).
  • the change amount ⁇ I (m) of the current is obtained from the current current amount I (m) ⁇ the previous current amount I (m ⁇ 1). Note that ⁇ I (m) may be current current amount I (m) ⁇ reference current amount I (0).
  • control circuit 310 determines whether or not the absolute value of ⁇ I (m) is larger than a specified value (corresponding to an upper limit value and a lower limit value that define a predetermined range) (step S308).
  • control circuit 310 determines that the absolute value of ⁇ I (m) is larger than the predetermined value determined in advance (Yes in step S308), it calculates ⁇ VgL (m) based on the above-described equation 17, and VgL ( m) is obtained, and the gate voltage of the transistor Nij, which is the driving condition for the low resistance write operation, is changed to VgL (m) (step S205, optimization).
  • the gate voltage VgL (m) of the transistor Nij may be changed by about 0.05V.
  • step S308 When it is determined in step S308 that the absolute value of ⁇ I (m) is equal to or less than the specified value (No branch in step S308), or after execution of the optimization in step S205, the control circuit 310 increments the value of m by 1. Then, the process proceeds to step S200 (step S206).
  • the control circuit 310 corresponds to the change amount ⁇ I (m) of the current I (m) flowing through the resistance change element 101 at the time of low resistance writing.
  • a change amount ⁇ VgL (m) of the gate voltage of the transistor Nij is obtained, and the gate voltage is changed according to the change amount ⁇ VgL (m).
  • the amount of current flowing through the resistance change element 101 can be changed in a direction approaching a certain range.
  • the change amount ⁇ I (m) of the current amount is compared with the specified value in step S308 (the upper limit value and the lower limit value of the change amount are the same value) has been described. It is not limited.
  • the upper limit value and lower limit value (negative value) of the change amount ⁇ I (m) may be different, or only one of them may be defined.
  • the low resistance voltage applied to the second local region 105b As described above, by executing the operation example 1 to the operation example 4, it is possible to make the low resistance voltage applied to the second local region 105b constant, and the operation point of the second local region 105b shown in FIG. Can be maintained substantially constant. That is, the low resistance state of the nonvolatile memory element 100 can be maintained in a substantially constant state. Further, as described above, there is an effect of bringing the changed base resistance Rb (m) and the resistance value Rfw of the second local region close to the initial resistance value, and it is possible to realize a good endurance characteristic.
  • the change amount ⁇ VgL (m) of the gate voltage may be a predetermined value or a predetermined ratio (for example, 10%) with respect to the current gate voltage or the initial value of the gate voltage. Further, in the above operation examples 1 to 4, the gate voltage change amount ⁇ VgL (m) is obtained and then the changed gate voltage VgL (m) is obtained. However, the gate voltage VgL (m) is directly obtained. It may be configured.
  • the nonvolatile memory device 400 of this embodiment is different from that of the first embodiment in that the transistor 102a constituting the current control element 102 is provided outside the memory cell, not inside the memory cell. Different from the non-volatile storage device 320.
  • FIG. 20 is a block diagram illustrating a configuration example of the nonvolatile memory device 400.
  • the nonvolatile memory device 400 of this embodiment generates a memory main body 401 and a plurality of power supplies necessary for writing data in a memory cell on a semiconductor substrate (not shown).
  • a power supply for writing 430 an address input circuit 408 for receiving an address signal input from the outside, a control circuit 409 for controlling the operation of the memory body 401 based on a control signal input from the outside, and a rewrite information storage Circuit 410.
  • the configuration of the write power source 430 is the same as that of the write power source 330 in FIG. 19, and the configuration of the address input circuit 408 is the same as that of the address input circuit 309 in FIG.
  • the memory body 401 includes a memory cell array 402, a row selection circuit / driver 403, a column selection circuit / driver 404, a write circuit 405, a sense amplifier 406, and a data input / output circuit 407.
  • the row selection circuit / driver 403, the column selection circuit / driver 404, the write circuit 405, and the sense amplifier 406 are appropriately referred to as “peripheral circuits” (corresponding to a write voltage application circuit and a read voltage application circuit). Called.
  • the configuration of the row selection circuit / driver 403 is the same as that of the row selection circuit / driver 303 of FIG. 19
  • the configuration of the column selection circuit / driver 404 is the same as that of the column selection circuit 304 of FIG. 19
  • the configuration of the write circuit 405 is 19
  • the configuration of the sense amplifier 406 is the same as that of the sense amplifier 326 in FIG. 19
  • the data input / output circuit 407 is the same as the data input / output circuit 307 in FIG.
  • the memory cell M1ij includes a current control element including a resistance change element and a selection diode. Since the memory cell M1ij is composed of one diode and one resistance change element, it is called a 1D1R type memory cell.
  • the selection diode of the memory cell M1ij has one end connected to the bit line BLj and the other end connected to one end of the resistance change element.
  • the resistance change element of the memory cell M1ij has one end connected to the word line WLi and the other end connected to the other end of the resistance change element.
  • the material, shape, characteristics, and the like of the variable resistance element are the same as those of the variable resistance element 101 shown in FIG. 1A described above.
  • the diode of the memory cell M1ij in FIG. 20 is a bidirectional MSM diode. Bidirectional diodes are turned on when a voltage with an absolute value greater than or equal to a predetermined threshold is applied, whether positive or negative, and when an absolute voltage less than a predetermined threshold is applied. It has a non-linear voltage-current characteristic that is turned off.
  • An MSM (Metal-Semiconductor-Metal) diode is a kind of bidirectional diode and has a structure in which a semiconductor layer is provided between a pair of electrodes.
  • control circuit 409 includes each circuit (a row selection circuit / driver 403, a column selection circuit / driver 404, a write circuit 405, a sense amplifier 406, a data input / output circuit 407, etc.) included in the nonvolatile memory device 400. ) To perform an initial break operation, normal operation (low-resistance write and high-resistance write), and read operation.
  • control circuit 409 includes a separately stored upper limit value of the number of repetitions (corresponding to N (m) in the first embodiment) and the number of repetitions (corresponding to n in the first embodiment).
  • Data is stored in the rewrite information storage circuit 410, ⁇ VgL (m) is calculated by the method described in the first embodiment, and stored in the rewrite information storage circuit 410.
  • the control circuit 409 since the memory cell does not include a transistor, the control circuit 409 includes peripheral circuits (eg, a row selection circuit / driver 403 and a column selection circuit / driver 404) connected in series to the memory cell. Change the gate voltage of the transistor to be configured
  • FIG. 1B is a circuit diagram showing a configuration example of the nonvolatile memory element 100 in the present embodiment.
  • the nonvolatile memory element 100 is configured by connecting a resistance change element 101 and a current control element 102 in series.
  • the current control element 102 is configured by connecting a transistor 102a, a bidirectional diode 102b, and a fixed resistor 102c in series.
  • the transistor 102a is arranged in a peripheral circuit connected in series to the memory cell.
  • the bidirectional diode 102b corresponds to the diode of the memory cell M1ij in FIG.
  • the fixed resistor 102c is, for example, a resistor due to wiring to a peripheral circuit.
  • the control circuit 409 may change the driving condition (gate voltage value) of the transistor 102a so that the total value of the load resistance in the entire nonvolatile memory element 100 becomes constant.
  • the rewrite information storage circuit 410 of this embodiment is arranged outside the memory main body 401.
  • the operating point of the second local region 105b of the variable resistance element is kept constant, and the low resistance state of the memory cell M1ij (nonvolatile memory element 100) is almost maintained. It can be maintained in a constant state. Furthermore, there is an effect that the changed base resistance Rb (m) and the resistance Rfw of the second local region are close to the initial resistance values, and a nonvolatile memory device having good endurance characteristics can be realized.
  • first metal and the second metal in addition to tantalum (Ta), for example, transition metals such as titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), etc.
  • tantalum for example, transition metals such as titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), etc.
  • aluminum (Al) can be used.
  • the composition of the first metal oxide constituting the high oxygen deficiency layer is HfO x
  • the low oxygen deficiency layer is used. If the composition of the second metal oxide constituting 104b) is HfO y , 0.9 ⁇ x ⁇ 1.6 and 1.8 ⁇ y ⁇ 2.0 may be satisfied.
  • the composition of the first metal oxide constituting the high oxygen deficiency layer is ZrO x and the composition of the second metal oxide constituting the low oxygen deficiency layer is ZrO y. 0.9 ⁇ x ⁇ 1.4, 1.9 ⁇ y ⁇ 2.0 may be satisfied.
  • first metal and the second metal are the same has been described as an example.
  • first metal and the second metal may be different from each other. Good.
  • the standard electrode potential of the second metal may be smaller than the standard electrode potential of the first metal.
  • the resistance change phenomenon is caused by an oxidation-reduction reaction occurring in a minute filament (conductive path) formed in the local region 105 in the second metal oxide constituting the low-oxygen deficiency layer having a high resistance. This is because it is considered that the change occurs.
  • a stable resistance change operation can be obtained by using an oxygen-deficient tantalum oxide for the first metal oxide and a titanium oxide (TiO 2 ) for the second metal oxide.
  • the dielectric constant of the low oxygen deficiency layer may be larger than the dielectric constant of the high oxygen deficiency layer.
  • the band gap of the high oxygen deficiency layer may be smaller than the band gap of the low oxygen deficiency layer.
  • the dielectric constant of the low oxygen deficiency layer is greater than the dielectric constant of the high oxygen deficiency layer, or the band gap of the high oxygen deficiency layer is smaller than the band gap of the low oxygen deficiency layer, or both
  • the breakdown electric field strength of the low oxygen deficiency layer becomes the breakdown electric field strength of the high oxygen deficiency layer.
  • the initial break voltage can be reduced. This is because J. McPherson et al. , IEDM 2002, p. As shown in FIG. 1 of 633-636 (Non-Patent Document), the dielectric breakdown field strength increases as the dielectric constant increases between the dielectric breakdown field strength (Breakdown Strength) of the metal oxide layer and the dielectric constant. This is because there is a correlation that becomes smaller.
  • the high oxygen deficiency layer and the low oxygen deficiency layer include an oxide layer of tantalum, hafnium, zirconium, or the like, or an aluminum oxide layer as a main variable resistance layer that exhibits resistance change.
  • a trace amount of other elements may be included. It is also possible to intentionally include a small amount of other elements by fine adjustment of the resistance value, and such a case is also included in the scope of the present invention. For example, if nitrogen is added to the resistance change layer, the resistance value of the resistance change layer increases and the reactivity of resistance change can be improved.
  • an unintended trace element may be mixed into the resistive film due to residual gas or outgassing from the vacuum vessel wall. Naturally, it is also included in the scope of the present invention when mixed into the film.
  • step S202 of the operation example 1 to the operation example 4 is the low resistance writing in the normal operation
  • the low resistance writing may be executed (in the state where the address signal and the control signal shown in FIGS. 19 and 20 are not input).
  • the non-volatile memory element driving method of the present invention is useful as a non-volatile memory element driving method used for non-volatile memory devices used in various electronic devices such as personal computers and portable telephones.
  • Nonvolatile memory element 101 Resistance change element 102 Current control element 102a Transistor 102b Bidirectional diode 102c Fixed resistance 103 First electrode 104 Resistance change layer 104a First oxide layer 104b Second oxide layer 105 Local region 105a First One local region 105b Second local region 106 Second electrode 301, 401 Memory main body 302, 402 Memory cell array 303, 403 Row selection circuit / driver 304 Column selection circuit 307, 407 Data input / output circuit 309, 408 Address input Circuits 310 and 409 Control circuits 320 and 400 Non-volatile storage devices 325 and 405 Write circuits 326 and 406 Sense amplifiers 330 and 430 Write power supplies 340 and 410 Rewrite information storage circuit 404 Column selection circuit / driver Mij Mori cell M1ij Memory cell Mhk Selected memory cell Rij Resistance change element Rhk Resistance change element Nij Transistor

Abstract

印加される電気的信号に基づいて抵抗状態が低抵抗状態および高抵抗状態の間で可逆的に変化する抵抗変化素子と、抵抗変化素子に直列に接続されたトランジスタとを有する不揮発性記憶素子の駆動方法であって、トランジスタのゲートに第１のゲート電圧を印加し、第１の電極を基準に負の第１の書き込み電圧を印加することにより、抵抗変化素子を低抵抗状態にするステップ（Ｓ２００，Ｓ２０２）と、抵抗変化素子を低抵抗状態にするステップの実行において抵抗変化素子に流れる低抵抗化書き込み電流の電流値、または、抵抗変化素子が低抵抗状態である場合の不揮発性記憶素子の抵抗値が、所定の範囲から外れる場合に、低抵抗化書き込みにおけるトランジスタの抵抗値を変更するステップ（Ｓ２０５）とを含む。

Description

不揮発性記憶素子の駆動方法および不揮発性記憶装置
　本発明は、抵抗変化素子を備える不揮発性記憶素子の駆動方法に関し、特に、印加される電気的信号に応じて抵抗状態が可逆的に変化する抵抗変化素子と、抵抗変化素子に直列に接続されたトランジスタとを備える不揮発性記憶素子の駆動方法、および、不揮発性記憶素子を備えた不揮発性記憶装置に関する。
　近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータのデータ容量が増大し、これらのデータを保存するために、大容量で、かつ不揮発性のメモリデバイスに対する要求が高まってきている。こうした要求に応える１つの方策として、与えられた電気的信号によって可逆的に抵抗値が変化し、かつ電源をオフしてもその状態を保持しつづける抵抗変化素子（不揮発性記憶素子）を備えるメモリセルを用いた抵抗変化型不揮発性メモリデバイス（以下、ＲｅＲＡＭとよぶ）が注目されている。これは不揮発性記憶素子の構成が比較的簡単で高密度化が容易であることや、従来の半導体プロセスとの整合性をとりやすい等の特徴に起因している。
　抵抗変化素子は、一般的に、一対の電極に挟持された抵抗変化層を備えており、抵抗変化層に用いる材料（抵抗変化材料）によって大きく２種類に分類される。その一つは、特許文献１等に開示されているペロブスカイト材料（Ｐｒ（１－ｘ）ＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ（１－ｘ）ＳｒｘＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）等）を抵抗変化材料に用いた抵抗変化素子である。
　また、他の一つは、特許文献２等に開示されている２元系の遷移金属酸化物を抵抗変化材料に用いた抵抗変化素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較して組成および構造が非常に単純であるため、製造時における組成制御および成膜が容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、近年多くの研究がなされている。
米国特許第６２０４１３９号明細書 特開２００４－３６３６０４号公報
　抵抗変化素子を備える不揮発性記憶素子では、複数回の書き込み処理に対する特性の安定性（エンデュランス特性）の向上が望まれている。しかしながら、従来の抵抗変化素子を備える不揮発性記憶素子では、所望のエンデュランス特性が得られない場合がある。
　本発明は、上記課題を解決するためになされたものであり、エンデュランス特性を向上させることが可能な不揮発性記憶素子の駆動方法および不揮発性記憶素子を備えた不揮発性記憶装置を提供することを目的としている。
　上記目的を達成するために、本発明の一態様に係る不揮発性記憶素子の駆動方法は、第１の電極、前記第１の電極上に配置された第１の金属酸化物から構成される第１の酸化物層、前記第１の酸化物層に接して配置され、前記第１の金属酸化物より酸素不足度が小さい第２の金属酸化物から構成される第２の酸化物層、および、前記第２の酸化物層上に配置された第２の電極を有する抵抗変化素子と、前記抵抗変化素子に直列に接続されたトランジスタを有する電流制御素子とを備える不揮発性記憶素子の駆動方法であって、前記トランジスタのゲートに第１のゲート電圧を印加し、前記不揮発性記憶素子に第１の極性を有する第１の書き込み電圧を印加することにより、前記抵抗変化素子を低抵抗状態にするステップと、前記トランジスタのゲートに第２のゲート電圧を印加し、前記不揮発性記憶素子に前記第１の極性と異なる第２の極性を有する第２の書き込み電圧を印加することにより、前記抵抗変化素子を高抵抗状態にするステップと、前記低抵抗状態の前記抵抗変化素子に流れる電流値、または、前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値が、所定の範囲から外れる場合に、前記抵抗変化素子を低抵抗状態にするステップの実行時における前記トランジスタの抵抗値を変更するステップとを含む。
　上記不揮発性記憶素子の駆動方法によれば、エンデュランス特性を向上させることが可能になる。
図１Ａは、抵抗変化素子および電流制御素子を備えて構成される不揮発性記憶素子の構成を示す回路図である。 図１Ｂは、抵抗変化素子および電流制御素子を備えて構成される不揮発性記憶素子の構成を示す回路図である。 図２は、抵抗変化素子の構成を示すブロック図である。 図３Ａは、製造後の抵抗変化素子に対する初期ブレーク動作により形成される局所領域のＥＢＡＣ解析画像である。 図３Ｂは、製造後の抵抗変化素子に対する初期ブレーク動作により形成される局所領域のＥＢＡＣ解析画像である。 図３Ｃは、製造後の抵抗変化素子に対する初期ブレーク動作により形成される局所領域のＥＢＡＣ解析画像である。 図３Ｄは、製造後の抵抗変化素子に対する初期ブレーク動作により形成される局所領域のＥＢＡＣ解析画像である。 図４は、抵抗変化素子の初期ブレーク電圧と局所領域の直径との関係を示すグラフである。 図５は、不揮発性記憶素子に対し初期ブレーク動作および通常動作（抵抗変化動作）を実行した時の抵抗変化の様子を示すグラフである。 図６は、不揮発性記憶素子のエンデュランス特性を示すグラフである。 図７は、不揮発性記憶素子のＩ－Ｖ特性を示すグラフである。 図８は、不揮発性記憶素子を構成する抵抗変化素子単体でのＩ－Ｖ特性と低抵抗化書き込みの終了時の負荷曲線を示すグラフである。 図９は、抵抗変化素子を構成する第２の局所領域のＩ－Ｖ特性と低抵抗化書き込みの終了時と読み出し時の負荷曲線を示すグラフである。 図１０Ａは、抵抗変化動作の実行回数と読み出し電流の関係を示すグラフである。 図１０Ｂは、抵抗変化動作の実行回数と書き込み電流の関係を示すグラフである。 図１０Ｃは、抵抗変化動作の実行回数と母体抵抗の抵抗値の関係を示すグラフである。 図１１Ａは、抵抗変化動作の実行回数と読み出し電流の関係を示すグラフである。 図１１Ｂは、抵抗変化動作の実行回数と書き込み電流の関係を示すグラフである。 図１１Ｃは、抵抗変化動作の実行回数と母体抵抗の抵抗値の関係を示すグラフである。 図１２Ａは、抵抗変化動作の実行回数と読み出し電流の関係を示すグラフである。 図１２Ｂは、抵抗変化動作の実行回数と書き込み電流の関係を示すグラフである。 図１２Ｃは、抵抗変化動作の実行回数と母体抵抗の抵抗値の関係を示すグラフである。 図１３は、実施の形態に係る抵抗変化素子の第２の局所領域の動作点を示すグラフである。 図１４は、実施の形態に係る不揮発性記憶素子の駆動方法を示すフローチャートである。 図１５は、実施の形態に係る不揮発性記憶素子の駆動方法を示すフローチャートである。 図１６は、実施の形態に係る不揮発性記憶素子の駆動方法を示すフローチャートである。 図１７は、実施の形態に係る不揮発性記憶素子の駆動方法を示すフローチャートである。 図１８は、実施の形態に係る不揮発性記憶素子の駆動方法を示すフローチャートである。 図１９は、実施の形態に係る不揮発性記憶装置の構成例を示すブロック図である。 図２０は、実施の形態に係る不揮発性記憶装置の構成例を示すブロック図である。
　（本発明に至った経緯）
　抵抗変化素子を備える不揮発性記憶素子において、データの書き込みは、一般的に、次の手順で行なわれる。まず、不揮発性記憶素子に対して書き込み電圧を印加する。書き込み電圧は、抵抗変化素子を低抵抗状態に変化させる低抵抗化書き込みにおける低抵抗化書き込み電圧、または、抵抗変化素子を高抵抗状態に遷移させる高抵抗化書き込みにおける高抵抗化書き込み電圧である。その後、不揮発性記憶素子のデータを読み出し、抵抗値が所定の範囲内であるかを判定する処理を行う。その結果、抵抗値が所定の範囲内にないと判定された場合には、印加回数や、電圧値、パルス幅等を少しずつ変化させて書き込み電圧を印加する追加書き込み処理を行う。抵抗値が所定の範囲内に収まるまで判定処理と追加書き込み処理を繰り返し行う。
　上述したように、抵抗変化素子を備える不揮発性記憶素子では、エンデュランス特性の向上が望まれる。そこで、本発明者等は、複数回のデータ書き換えによる不揮発性記憶素子の構造の変化と、エンデュランス特性の関係について検討した。
　詳細は後述するが、本願発明者らは、本願発明者らが検討中の構造の抵抗変化素子について、エンデュランス特性を測定した。測定結果から、書き込み処理の繰り返し回数が増加するにつれ、低抵抗状態における読み出し電流が減少する（劣化挙動）ことがわかった。これは、書き込み処理の実行により抵抗変化素子の構造が徐々に変化することによるものであり、突発的な書き込みエラーとは異なると考えられる。このため、追加書き込みによりデータを安定化させようとすると、書き込み処理の実行回数が増加するにつれ、追加書き込み処理の実行回数が増加したり、追加書き込み処理では所定の範囲内に抵抗値が収まらなくなったりする等の問題が生じうる。
　以下に説明する、本発明に係る不揮発性記憶素子の駆動方法の種々の形態は、上記経緯と着想に基づいてなされたものである。
　（不揮発性記憶素子の駆動方法の態様）
　本発明に係る不揮発性記憶素子の駆動方法の一態様は、第１の電極、前記第１の電極上に配置された第１の金属酸化物から構成される第１の酸化物層、前記第１の酸化物層に接して配置され、前記第１の金属酸化物より酸素不足度が小さい第２の金属酸化物から構成される第２の酸化物層、および、前記第２の酸化物層上に配置された第２の電極を有する抵抗変化素子と、前記抵抗変化素子に直列に接続されたトランジスタを有する電流制御素子とを備える不揮発性記憶素子の駆動方法であって、前記トランジスタのゲートに第１のゲート電圧を印加し、前記不揮発性記憶素子に第１の極性を有する第１の書き込み電圧を印加することにより、前記抵抗変化素子を低抵抗状態にするステップと、前記トランジスタのゲートに第２のゲート電圧を印加し、前記不揮発性記憶素子に前記第１の極性と異なる第２の極性を有する第２の書き込み電圧を印加することにより、前記抵抗変化素子を高抵抗状態にするステップと、前記低抵抗状態の前記抵抗変化素子に流れる電流値、または、前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値が、所定の範囲から外れる場合に、前記抵抗変化素子を低抵抗状態にするステップの実行時における前記トランジスタの抵抗値を変更するステップとを含む。
　本発明に係る不揮発性記憶素子の駆動方法によれば、繰り返し回数が増加し抵抗変化素子の構造が変化しても、読み出した抵抗値から適切な駆動電圧を決定することができる。あるいは、読み出した抵抗値を適宜フィードバックすることにより、繰り返し回数が増加しても抵抗変化素子の構造をより安定的に一定の範囲に維持できる駆動条件を決定することができる。
　従って、当該駆動方法により、良好なエンデュランス特性を実現することが可能となる。
　なお、ここでの「第１の極性」および「第２の極性」は、第１の電極の電位を基準とした場合の第２の電極の電位の正負で規定される。また、上下方向は、第１の電極を基準とした場合の第２電極の方向を「上」としており、半導体基板を基準とした場合の積層方向に基づく上下方向とは必ずしも一致しない。さらに、変更するステップは、一部または全ての前記低抵抗変化素子を低抵抗状態にするステップにおいて実行しても良いし、任意のタイミングで実行して良い。
　また、例えば、前記抵抗変化素子を低抵抗状態にするステップの実行後に前記抵抗変化素子に読み出し電圧を印加して、前記抵抗変化素子に流れる電流である読み出し電流から、前記抵抗変化素子の抵抗値を読み出すステップをさらに含み、前記トランジスタの抵抗値を変更するステップは、前記読み出すステップにおいて読み出された抵抗値が前記所定の範囲から外れるか否かを判定するステップを有していても良い。
　また、例えば、前記判定するステップにおいて、前記抵抗変化素子の抵抗値の変化量が前記所定の範囲から外れるか否かを判定しても良い。
　また、例えば、前記抵抗変化素子を低抵抗状態にするステップを所定回数実行した後で、前記読み出すステップと前記判定するステップとを実行しても良い。
　また、例えば、前記判定するステップは、前記読み出すステップにおいて読み出された抵抗値と、当該抵抗値を読み出すステップの実行より前に実行された他の前記読み出すステップにおいて読み出された抵抗値とを比較することによって、前記抵抗変化素子の抵抗値の変化量を算出するステップをさらに含んでいても良い。
　また、例えば、前記判定するステップは、前記読み出すステップにおいて読み出された抵抗値と、基準抵抗値とを比較することによって、前記抵抗変化素子の抵抗値の変化量を算出するステップをさらに含んでいても良い。
　また、例えば、前記トランジスタの抵抗値を変更するステップでは、前記読み出すステップにおいて読み出された抵抗値に応じた値に、前記トランジスタの抵抗値を変更しても良い。
　また、例えば、前記抵抗変化素子が、前記第２の電極と前記第１の酸化物層と前記第２の酸化物層とのみ接する外面を有する局所領域をさらに備え、前記局所領域が、前記第１の金属酸化物よりも酸素不足度の大きい第３の金属酸化物で構成される第１の局所領域と、前記第２の電極に接する面を含む領域に、前記第２の金属酸化物より酸素不足度が大きく前記第３の金属酸化物より酸素不足度が小さい第４の金属酸化物で構成される第２の局所領域と、を有する場合に、前記低抵抗状態にするステップの後に前記抵抗変化素子に読み出し電圧を印加して、前記抵抗変化素子に流れる読み出し電流から、前記抵抗変化素子の抵抗値を読み出すステップをさらに含み、前記トランジスタの抵抗値を変更するステップは、前記読み出すステップにおいて読み出された抵抗値に基づいて、前記第１の局所領域の抵抗と前記第１の酸化物層の抵抗で構成される母体抵抗を算出し、算出した前記母体抵抗に基づいて、前記トランジスタの抵抗値を変更しても良い。
　また、例えば、前記低抵抗状態にするステップと併せて実行される、前記抵抗変化素子に流れる低抵抗化書き込み電流の電流値を読み出すステップをさらに備え、前記トランジスタの抵抗値を変更するステップは、前記読み出すステップにおいて読み出された電流値が所定の範囲から外れるか否かを判定するステップを備えていても良い。
　また、例えば、前記判定するステップにおいて、前記読み出すステップにおいて読み出された電流値の変化量が前記所定の範囲から外れるか否かを判定しても良い。
　また、例えば、前記抵抗変化素子を低抵抗状態にするステップを所定の回数実行した後で、前記電流値を読み出すステップと前記判定するステップとを実行しても良い。
　また、例えば、前記判定するステップは、前記読み出すステップにおいて読み出された電流値と、それ以前の前記読み出すステップにおいて読み出された電流値とを比較することによって、電流値の変化量を算出するステップをさらに含んでいても良い。
　また、例えば、前記判定するステップでは、前記読み出すステップにおいて読み出された電流値と、基準電流値とを比較することによって、電流値の変化量を算出するステップをさらに含んでいても良い。
　また、例えば、前記トランジスタの抵抗値を変更するステップでは、前記読み出すステップにおいて読み出された電流値に応じた値に、前記トランジスタの抵抗値を変更しても良い。
　また、例えば、前記トランジスタの抵抗値を変更するステップでは、前記低抵抗状態の前記抵抗変化素子に流れる電流値または前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値と前記トランジスタの抵抗値との対応関係を予め記憶しておき、前記対応関係を用いて前記トランジスタの抵抗値を変更しても良い。
　また、例えば、前記トランジスタの抵抗値を変更するステップでは、前記低抵抗状態の前記抵抗変化素子に流れる電流値または前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値が、前記所定の範囲に向かう方向に、前記トランジスタの抵抗値を変更しても良い。
　また、例えば、前記抵抗変化素子を低抵抗状態にするステップを所定の回数実行した後で、前記トランジスタの抵抗値を変更するステップを実行しても良い。
　また、例えば、前記トランジスタの抵抗値を変更するステップにおいて、前記第１のゲート電圧を変更することにより、前記トランジスタの抵抗値を変更しても良い。
　また、例えば、前記第２の金属酸化物を構成する第２の金属と前記第１の金属酸化物を構成する第１の金属は、同じ金属であっても良い。
　また、例えば、前記第１の金属および前記第２の金属は、Ｔａであっても良い。
　また、例えば、前記電流制御素子は、ダイオード、固定抵抗、または、その両方が、前記トランジスタに直列に接続されていても良い。
　本発明に係る不揮発性記憶装置の一態様は、第１の電極、前記第１の電極上に配置された第１の金属酸化物から構成される第１の酸化物層、前記第１の酸化物層に接して配置され、前記第１の金属酸化物より酸素不足度が小さい第２の金属酸化物から構成される第２の酸化物層、および、前記第２の酸化物層上に配置された第２の電極を有する抵抗変化素子と、前記抵抗変化素子に直列に接続されたトランジスタを有する電流制御素子と、前記トランジスタのゲートに第１のゲート電圧を印加し、前記不揮発性記憶素子に第１の極性を有する第１の書き込み電圧を印加する低抵抗化書き込み動作と、前記トランジスタのゲートに第２のゲート電圧を印加し、前記不揮発性記憶素子に第１の極性と異なる第２の極性を有する第２の書き込み電圧を印加する高抵抗化書き込み動作とを実行する書き込み電圧印加回路と、前記低抵抗状態の前記抵抗変化素子に流れる電流値、または、前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値が、所定の範囲から外れる場合に、前記低抵抗化書き込み動作時の前記トランジスタの抵抗値を変更する制御回路とを備える。
　（用語の説明等）
　「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　「酸素不足型の金属酸化物」とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のＴａ酸化物であってもよい。さらに、抵抗変化層は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有していてもよい。他の層、例えば第３タンタル含有層や他の遷移金属酸化物の層などを適宜配置してもよい。ここで、抵抗変化素子として安定した動作を実現するためには、ＴａＯｘは、０．８≦ｘ≦１．９を満足してもよく、ＴａＯｙは、２．１≦ｙ≦２．５を満足してもよい。第２タンタル含有層の厚みは、１ｎｍ以上８ｎｍ以下であってもよい。
　「化学量論的組成を有する金属酸化物」とは、酸素不足度が０％の金属酸化物を指す。例えば、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５を指す。尚、金属酸化物は、酸素不足度が０％では絶縁体であるが、酸素不足型とすることで導電性を有するようになる。酸素不足度の小さい金属酸化物は、化学量論的組成の金属酸化物により近いため抵抗値が高く、酸素不足度の大きい金属酸化物は、金属酸化物を構成する金属により近いため抵抗値が低い。より具体的には、金属がタンタル（Ｔａ）の場合、金属酸化物の化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物では、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。これに対して、酸素含有率とは、上述したように、当該金属酸化物を構成する総原子数に対する含有酸素原子数の比率で示される。Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０ａｔｍ％より大きく、７１．４ａｔｍ％より小さいことになる。なお、第１の金属酸化物を構成する金属と、第２の金属酸化物を構成する金属とが同種である場合、酸素不足度の大小関係を酸素含有率で言い換えることができる。「酸素含有率が高い」とは、「酸素不足度が小さい」ことに対応し、「酸素含有率が低い」とは「酸素不足度が大きい」ことに対応する。例えば、第１の金属酸化物の酸素不足度が第２の金属酸化物の酸素不足度より大きい場合、第１の金属酸化物の酸素含有率は第２の金属酸化物の酸素含有率より小さい。
　「標準電極電位（ｓｔａｎｄａｒｄ　ｅｌｅｃｔｒｏｄｅ　ｐｏｔｅｎｔｉａｌ）」は、一般的に、酸化しやすさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。尚、電極と酸素不足度の小さい低酸素不足度層（第２の酸化物層）との標準電極電位の差が大きいほど、酸化・還元反応が起こりやすくなり、抵抗変化が起こりやすくなる。また、標準電極電位の差が小さくなるにつれて、酸化・還元反応が起こりにくくなり、抵抗変化が起こりにくくなることから、酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。
　「絶縁体」は、一般的な定義に従う。すなわち、抵抗率が１０８Ωｃｍ以上の材料で構成されるものを示す。これに対し、「導電体」は、抵抗率が１０８Ωｃｍ未満の材料で構成されるものを示す。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状や寸法比などについては正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等の変更、または他の公知の工程を追加できる。
　（第１の実施の形態）
　まず、第１の実施の形態における抵抗変化素子を備える不揮発性記憶素子の駆動方法について、図１Ａ、図２～図１９を基に説明する。
　［１－１．不揮発性記憶素子１００の構成］
　まず、本実施の形態の不揮発性記憶素子の駆動方法によって駆動される不揮発性記憶素子１００の構成例について、図１Ａおよび図２を基に説明する。図１Ａは、不揮発性記憶素子１００の構成を示す回路図であり、図２は、抵抗変化素子の構成を示すブロック図である。
　不揮発性記憶素子１００は、図１Ａに示すように、抵抗変化素子１０１および電流制御素子１０２の直列接続から構成される。
　電流制御素子１０２は、本実施の形態では、図１Ａに示すように、トランジスタ１０２ａで構成されている。電流制御素子１０２は、トランジスタ１０２ａのゲート電圧を制御することにより、抵抗変化素子１０１にかかる電圧や流れる電流を制御することが可能である。
　抵抗変化素子１０１は、図２に示すように、第１の電極１０３と、第２の電極１０６と、第１の電極１０３および第２の電極１０６に挟持された抵抗変化層１０４とを備えている。言い換えると、抵抗変化素子１０１は、第１の電極１０３と、第１の電極１０３上に配置された抵抗変化層１０４と、抵抗変化層１０４上に配置された第２の電極１０６とを有する。
　第１の電極１０３は、後述する第２の電極１０６の材料の標準電極電位よりも標準電極電位が小さい材料、例えば、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）等を用いて構成してもよい。
　第２の電極１０６は、後述する抵抗変化層１０４を構成する第２の酸化物層１０４ｂを構成する金属の標準電極電位よりも標準電極電位が大きい材料、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）等を用いて構成してもよい。このように第１の電極１０３の材料および第２の電極１０６の材料を選択することにより、安定な抵抗変化特性が得られる。
　抵抗変化層１０４は、第１の電極１０３と第２の電極１０６との間に与えられる、異なる極性を有する電圧パルスに基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する。なお、本明細書中において、「抵抗変化素子１０１が高抵抗状態である」との表現は、抵抗変化素子１０１を構成する抵抗変化層１０４が高抵抗状態であることを意味する。また、不揮発性記憶素子１００中の抵抗変化素子１０１が高抵抗状態である場合に、単に、「不揮発性記憶素子１００が高抵抗状態である」と表現する場合がある。低抵抗状態についても、同様の対応関係を用いる。
　本実施の形態の抵抗変化層１０４は、第１の金属酸化物で構成される第１の酸化物層１０４ａと、第１の金属酸化物よりも酸素不足度の小さい第２の金属酸化物で構成される第２の酸化物層１０４ｂとの積層構造を有する。第１の酸化物層１０４ａは、第１の電極１０３と第２の酸化物層１０４ｂとの間に配置され、第２の酸化物層１０４ｂは、第１の酸化物層１０４ａと第２の電極１０６との間に配置されている。
　なお、第２の酸化物層１０４ｂの厚みは、第１の酸化物層１０４ａの厚みよりも薄くてもよい。この場合、後述の局所領域１０５が第１の電極１０３と接しない構造を容易に形成できる。また、上述したように、第１の酸化物層１０４ａを構成する第１の金属酸化物よりも第２の酸化物層１０４ｂを構成する第２の金属酸化物の酸素不足度が小さいため、第２の酸化物層１０４ｂの抵抗値は、第１の酸化物層１０４ａの抵抗値よりも高い。このため、抵抗変化層１０４に印加された電界を、第２の酸化物層１０４ｂに集中させることができる。
　さらに、本実施の形態では、第１の金属酸化物を構成する第１の金属と第２の金属酸化物を構成する第２の金属が、同種であり、遷移金属であるタンタル（Ｔａ）である場合を例に説明する。ここで、第１の酸化物層１０４ａに含まれる酸素不足型タンタル酸化物をＴａＯｘと表し、第２の酸化物層１０４ｂに含まれるタンタル酸化物をＴａＯｙと表した場合、０＜ｘ＜２．５、ｘ＜ｙを満たしてもよい。電子機器に通常用いられる電圧で抵抗変化動作（通常動作、低抵抗化書き込みおよび高抵抗化書き込み）を安定して実現するために、０．８≦ｘ≦１．９、２．１≦ｙを満たしてもよい。なお、金属酸化物層（第１の酸化物層１０４ａ、第２の酸化物層１０４ｂ）の組成についてはラザフォード後方散乱法を用いて測定できる。
　本実施の形態の抵抗変化層１０４は、さらに、初期ブレーク動作により形成される局所領域１０５を有している。言い換えると、局所領域１０５は、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとの積層構造を備える抵抗変化層１０４に対して初期ブレーク動作を行うことにより形成できる。なお、初期ブレーク動作とは、酸素不足度の異なる複数の抵抗変化材料（金属酸化物層）を積層して形成された層を、高抵抗状態と低抵抗状態との間で遷移する抵抗変化層として機能させるために、製造後、初期ブレーク電圧を印加する動作のことである。より詳細には、製造直後の抵抗変化層１０４は、通常の高抵抗状態よりも高抵抗な状態であるため、所定の振幅（通常は、通常動作時に印加される電圧パルスよりも大きい振幅）の初期ブレーク電圧を印加することにより、製造直後の高抵抗な状態（初期状態）から、より抵抗が低く、抵抗変化が可能な抵抗状態（高抵抗状態または低抵抗状態）にする。初期ブレーク動作を行うことにより、局所領域１０５が形成される。
　局所領域１０５は、第１の酸化物層１０４ａおよび第２の酸化物層１０４ｂ内に第２の電極１０６と接し、第１の電極１０３に接しない領域に形成されている。言い換えると、第２の電極１０６と接し、第２の酸化物層１０４ｂを貫通して第１の酸化物層１０４ａに一部侵入し、第１の電極１０３と接しない領域に形成されている。局所領域１０５の酸素不足度は、第２の酸化物層１０４ｂの酸素不足度よりも大きい。
　本明細書において、局所領域１０５は、第１の電極１０３と第２の電極１０６との間に電圧を印加した際に、抵抗変化層１０４のうち支配的に電流が流れる領域を意味する。つまり、局所領域１０５内には、少なくとも１つの導電パス（フィラメント）が形成される。抵抗変化現象は、局所領域１０５内で発現すると考えられる。
　また、局所領域１０５は、第１の酸化物層１０４ａ側に形成された第１の局所領域１０５ａと、第１の局所領域１０５ａと第２の電極１０６との間に第１の局所領域１０５ａおよび第２の電極１０６に接する領域に形成された第２の局所領域１０５ｂとから構成される。典型的には、第１の局所領域１０５ａを構成する金属酸化物と第１の酸化物層１０４ａを構成する金属酸化物とは同種の金属の酸化物であり、第２の局所領域１０５ｂを構成する金属酸化物と第２の酸化物層１０４ｂを構成する金属酸化物とは同種の金属の酸化物である。第１の局所領域１０５ａの酸素不足度は、第１の酸化物層１０４ａの酸素不足度よりも大きい。また、第２の局所領域１０５ｂの酸素不足度は、第１の局所領域１０５ａの酸素不足度よりも小さく、第２の酸化物層１０４ｂの酸素不足度よりも大きい。
　さらに、第２の局所領域１０５ｂは、効率的にフィラメントが形成される領域であり、第１の局所領域１０５ａは、第２の局所領域１０５ｂにおける酸素のやりとりをアシストして抵抗変化をアシストする領域である。従って、抵抗変化層１０４における抵抗変化は、主に第２の局所領域１０５ｂ内で発現する。低抵抗状態の抵抗変化層１０４に対して駆動電圧を印加した場合、フィラメントを備える第２の局所領域１０５ｂおよび抵抗値の比較的低い第１の局所領域１０５ａに支配的に電流が流れる。
　なお、本実施の形態では、抵抗変化素子１０１が、第１の電極１０３と、第２の電極１０６と、第１の電極１０３と第２の電極１０６とで挟持された抵抗変化層１０４とを備える場合を例に説明したが、第１の電極１０３と第２の電極１０６の間に、他の層が介在する構成であってもよい。また、図２において、第１の電極１０３が基板側に配置されていてもよいし、第２の電極１０６が基板側に配置されていてもよい。
　［１－１－２．局所領域１０５と電圧印加回数の関係］
　上述した抵抗変化素子１０１において、局所領域１０５は、ＥＢＡＣ（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ　Ａｂｓｏｒｂｅｄ　Ｃｕｒｒｅｎｔ）解析によって確認することができる。
　図３Ａ～図３Ｄは、抵抗変化素子１０１に印加する初期ブレーク電圧を－３．３Ｖ、－４．０Ｖ、－７．０Ｖ、－１０．０Ｖとしたときの局所領域１０５のＥＢＡＣ解析画像である。なお、以下の説明において、電圧の極性は、第１の電極１０３の電位を基準にしたときの第２の電極１０６の電位によって規定されるものとする。すなわち、第１の電極１０３の電位を基準としたときに第２の電極１０６の電位が負となる極性を負の極性（本実施の形態では、第１の極性に相当）、第１の電極１０３の電位を基準としたときに第２の電極１０６の電位が正となる極性を正の極性（本実施の形態では、第２の極性に相当）と規定する。
　図３Ａ～図３Ｄにおいて、初期ブレーク電圧のパルス幅は１００ｎｓである。なお、測定は日立ハイテクノロジーズ製ＥＢＡＣ特性評価装置ナノ・プローバＮ‐６０００を用い、電子ビームの加速電圧を８ｋＶとして解析を行った。図３Ａ～図３ＤのＥＢＡＣ解析画像には、スポット状の白く見える（抵抗の低い）局所領域１０５（図３Ａ～図３ＤのＥＢＡＣ解析画像の円で囲まれた部分）が確認できる。
　図４は、ＥＢＡＣ解析画像を画像解析し、局所領域１０５の直径を求めた結果を示すグラフである。図４に示すグラフより、初期ブレーク電圧の絶対値が大きいほど、局所領域１０５の面積が大きくなることがわかる。
　ところで、図４のグラフから、通常の書き込み電圧（絶対値）が２．０Ｖ程度であることを考慮すると、通常動作時において不揮発性記憶素子１００に第１の書き込み電圧を印加した場合、すなわち、抵抗変化素子１０１に低抵抗化電圧を印加した場合でも、同様に局所領域１０５の面積が大きくなると考えられる。すなわち、通常動作により、抵抗変化素子１０１に低抵抗化電圧が繰り返し印加され、電圧または電流ストレスが蓄積されていくと、局所領域１０５は、繰り返し回数に応じて徐々に拡大していくことが考えられる。そして、繰り返し回数が一定回数以上になると、局所領域１０５の拡大が、抵抗変化特性に影響を及ぼすことが懸念される。
　［１－１－３．抵抗変化素子１０１の特性］
　本実施の形態における不揮発性記憶素子１００の駆動方法を説明するにあたり、先ず、上述した構成の不揮発性記憶素子１００を構成する抵抗変化素子１０１の特性の一例について説明する。
　なお、上述した抵抗変化素子１０１を駆動する場合（通常動作の場合）、外部の電源によって電流制御素子１０２を介し所定の条件を満たす電圧を第１の電極１０３と第２の電極１０６との間に印加する。ずなわち、外部の電源が、不揮発性記憶素子１００に電圧を印加することにより、不揮発性記憶素子１００を構成する抵抗変化素子１０１に所定の条件の電圧を印加できる。そして、抵抗変化層１０４に印加される電圧の電圧値および極性に従い、抵抗変化素子１０１の抵抗変化層１０４の抵抗値が、可逆的に増加または減少する。
　例えば、抵抗変化素子１０１を低抵抗状態にする場合、不揮発性記憶素子１００に第１の書き込み電圧を印加することにより、抵抗変化素子１０１に低抵抗化電圧を印加する。低抵抗化電圧は、抵抗変化素子１０１の所定の閾値電圧よりも振幅が大きい負の極性のパルス電圧である。低抵抗化電圧が抵抗変化素子１０１に印加された場合、抵抗変化層１０４は抵抗値が減少して低抵抗化する。
　これに対し、抵抗変化素子１０１を高抵抗状態にする場合、不揮発性記憶素子１００に第２の書き込み電圧を印加することにより、抵抗変化素子１０１に高抵抗化電圧を印加する。高抵抗化電圧は、抵抗変化素子１０１の所定の閾値電圧よりも振幅が大きい正の極性のパルス電圧である。高抵抗化電圧が抵抗変化素子１０１に印加された場合、抵抗変化層１０４は抵抗値が増加して高抵抗化する。
　一方で、抵抗変化素子１０１の抵抗状態を読み出す場合、読み出し電圧を不揮発性記憶素子１００に印加することにより、抵抗変化素子１０１に読み出し用の電圧を印加する。抵抗変化素子１０１に印加される読み出し用の電圧は、抵抗変化素子１０１の閾値電圧よりも振幅が小さなパルス電圧であり、抵抗変化層１０４の抵抗値を変化させない。
　また、以降の実施の形態で示されるデータは、第１の電極１０３および第２の電極１０６並びに抵抗変化層１０４の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）に設定して抵抗変化素子１０１を形成した場合のデータである。また、第１の電極１０３は窒化タンタルを、第２の電極１０６はイリジウムを、第１の酸化物層１０４ａは酸素不足型のタンタル酸化物ＴａＯｘ（ｘ＝１．０９）を、第２の酸化物層１０４ｂはタンタル酸化物ＴａＯｙ（ｙ＝２．４７）を用いて形成した。さらに、抵抗変化層１０４の厚みを３８ｎｍとし、第１の酸化物層１０４ａの厚みを３４ｎｍとし、第２の酸化物層１０４ｂの厚みを４ｎｍとしている。さらに、電流制御素子１０２を構成するトランジスタ１０２ａには、ゲート幅Ｗ：０．４４μｍ、ゲート長Ｌ：０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘ：３．５ｎｍのＮＭＯＳトランジスタを用いた。
　［１－１－４．不揮発性記憶素子１００の特性：エンデュランス特性］
　不揮発性記憶素子１００のエンデュランス特性について、図５および図６を基に説明する。
　先ず、トランジスタ１０２ａの抵抗の変更を行わない場合における初期ブレーク動作および通常動作の駆動条件について、図５を基に説明する。
　図５は、製造直後の不揮発性記憶素子１００に対し、初期ブレーク動作を実行し、その後、通常動作（低抵抗化書き込みおよび高抵抗化書き込み）を繰り返し実行した場合における抵抗値と電圧の印加回数との関係の一例を示している。
　図５において、Ａ点は、製造後の初期状態における抵抗値を示している。Ｂ点は、初期ブレーク動作によって局所領域１０５を形成したときの抵抗値を示している。Ｃ点は、通常動作の低抵抗化書き込みにより低抵抗化させたときの抵抗値を示している。Ｄ点は、通常動作の高抵抗化書き込みにより高抵抗化させたときの抵抗値を示している。
　初期ブレーク動作は、トランジスタ１０２ａのゲート電圧Ｖｇを３．３Ｖ、不揮発性記憶素子１００に印加する初期ブレーク電圧Ｖｂの電圧値を３．３Ｖ、パルス幅を１００μｓに設定して行った。その結果、図５に示すように、不揮発性記憶素子１００の抵抗値は、Ａ点からＢ点に大きく減少した。これは、不揮発性記憶素子１００内の抵抗変化素子１０１に局所領域１０５が形成されたことに対応すると考えられる。
　通常動作は、トランジスタ１０２ａのゲート電圧Ｖｇを２．４Ｖ、第１の書き込み電圧－ＶＬを－２．０Ｖ、パルス幅を２００ｎｓ、第２の書き込み電圧ＶＨを２．０Ｖ、パルス幅を２００ｎｓに設定して行った。このような駆動条件で第１の書き込み電圧－ＶＬと第２の書き込み電圧ＶＨを繰り返し印加した結果、図５に示すように、低抵抗状態（Ｃ点）、高抵抗状態（Ｄ点）で安定に抵抗変化を繰り返すことが可能となった。
　図６は、低抵抗状態および高抵抗状態のそれぞれについて、不揮発性記憶素子１００の読み出し電流とパルス数との関係の一例を示すグラフである。パルス数は、初期ブレーク電圧、第１の書き込み電圧－ＶＬおよび第２の書き込み電圧ＶＨの印加回数の合計である。図６では、初期ブレーク電圧を１回目とし、第１の書き込み電圧－ＶＬおよび第２の書き込み電圧ＶＨの印加を、１０３回まで行った場合の読み出し電流と、１０３回、１０４回、１０５回、１０６回の各点から１００回分の読み出し電流を示している。低抵抗状態の劣化挙動をわかりやすくするため、縦軸を読み出し電流としている。
　図６を見ると、電圧の印加回数が１０３回くらいまでは、低抵抗状態の読み出し電流値は、ややばらつきはあるものの、安定しているが、１０４回程度の回数になると、ばらつきが大きくなり、かつ読み出し電流が減少する場合が出てくる。さらに１０５回、１０６回と回数が増加するにつれ、ばらつきが増加するとともに全体的に低抵抗状態の読み出し電流値が減少していく。つまり、不揮発性記憶素子１００は、通常動作の実行回数が１０４回より増加すると、低抵抗状態の読み出し電流と高抵抗状態の読み出し電流との差が小さくなり、読み出しマージンが小さくなってしまうという問題を有する。
　［１－１－５．不揮発性記憶素子１００の特性：Ｉ－Ｖ特性］
　図７は、不揮発性記憶素子１００の通常動作時のＩ－Ｖ特性の一例を示すグラフである。
　図７に示すグラフは、高抵抗状態の不揮発性記憶素子１００に対し、第１の書き込み電圧－ＶＬを、－０．１Ｖから約０．０７Ｖ単位で－２．０Ｖまで順次減少させて印加したときに不揮発性記憶素子１００に流れる電流値をプロットしている。さらに、図７に示すグラフは、低抵抗状態の不揮発性記憶素子１００に対し、第２の書き込み電圧ＶＨを、０．１Ｖから約０．０７Ｖ単位で２．０Ｖまで順次増加させて印加したときに不揮発性記憶素子１００に流れる電流値をプロットしている。なお、第１の書き込み電圧－ＶＬおよび第１の書き込み電圧ＶＨのパルス幅は２００ｎｓ、トランジスタ１０２ａのゲート電圧Ｖｇは２．４Ｖとした。
　図８は、抵抗変化素子１０１単体での通常動作時のＩ－Ｖ特性の一例を示すグラフ、および、低抵抗化書き込みの終了時のトランジスタ１０２ａの特性を示すグラフである。図８に示すグラフは、図７に示すグラフの各点における印加電圧（第１の書き込み電圧－ＶＬおよび第２の書き込み電圧ＶＨ）の値からトランジスタ１０２ａにかかる電圧の電圧値を差し引いて抵抗変化素子１０１単体にかかる電圧（低抵抗化電圧および高抵抗化電圧）の電圧値を求め、当該電圧値と対応する電流値をプロットし直して求めた。トランジスタ１０２ａにかかる電圧の電圧値は、図７に示すグラフの各点における印加電圧（第１の書き込み電圧および第２の書き込み電圧）の値と不揮発性記憶素子１００に流れる電流の電流値を用いてＳＰＩＣＥシミュレーションを実行することによって算出した。
　［１－１－６．抵抗変化素子１０１の特性：局所領域１０５のＩ－Ｖ特性および母体抵抗Ｒｂ］
　次に、抵抗変化素子１０１を構成する抵抗変化層１０４に形成された第２の局所領域１０５ｂのＩ－Ｖ特性と母体抵抗Ｒｂについて説明する。
　図９は、抵抗変化層１０４に形成された第２の局所領域１０５ｂのＩ－Ｖ特性を簡略化したグラフである。
　図９に示すグラフの横軸Ｖは、第２の局所領域１０５ｂにかかる電圧を、縦軸Ｉは、第２の局所領域１０５ｂを流れる電流を表す。なお、図９に示すグラフでは、低抵抗化書き込みの終了時の負荷曲線（Ｒｂ＋Ｒｔｗ）を破線で、読み出し時の負荷曲線（Ｒｂ＋Ｒｔｒ）を点線で示している。なお、図９において、Ｒｔｗは、書き込み時のトランジスタ１０２ａの抵抗値であり、Ｒｔｒは、読み出し時のトランジスタ１０２ａの抵抗値である。
　抵抗変化素子１０１の抵抗値は、主に第２の局所領域１０５ｂの抵抗値Ｒｆが支配的であると考えられる。従って、第２の局所領域１０５ｂのＩ－Ｖ特性は、図８に示すグラフを参考に、図９に示す簡略化したグラフで表すことができる。図８に示す低抵抗状態での抵抗変化素子１０１のＩ―Ｖ特性は非線形性を持つことから、図９に示すグラフでは、第２の局所領域１０５ｂのＩ―Ｖ特性を読み出し時の領域と書き込み時の領域の２領域に分け、それぞれ読み出し時の抵抗値Ｒｆｒと書き込み時の抵抗値Ｒｆｗを持つ折れ線で近似している。
　［１－１－７．母体抵抗Ｒｂの算出方法］
　ここで、第２の局所領域１０５ｂに対する負荷は、トランジスタ１０２ａと抵抗変化素子１０１の第２の局所領域１０５ｂ以外の抵抗成分から構成される。抵抗変化素子１０１の第２の局所領域１０５ｂ以外の抵抗成分は、主に第１の局所領域１０５ａと第１の酸化物層１０４ａを合わせた抵抗値であり、これを母体抵抗Ｒｂと呼ぶことにする。
　図９より、読み出し時の第２の局所領域１０５ｂの抵抗値Ｒｆｒは、定数αを用いて以下の式１で表される。
　Ｒｆｒ　＝　α×Ｒｆｗ　　・・・（式１）
　αの値は、母体抵抗Ｒｂの値が十分小さいと仮定すると、図８に示すグラフの低抵抗特性を、図９に示すような３つの折れ線で近似して求めることができる。上述した抵抗変化素子１０１について実測値から求めたαの値は約１．７である。
　図９に示す第２の局所領域１０５ｂのＩ－Ｖ特性において、抵抗変化素子１０１が高抵抗状態から低抵抗状態に遷移する際には、抵抗変化素子１０１に印加する印加電圧が閾値電圧を超えると、酸素が第２の局所領域１０５ｂから第１の局所領域１０５ａの方へ移動し、第２の局所領域１０５ｂの酸素欠陥密度が増加することにより抵抗が減少する。印加電圧をさらに増加させると、第２の局所領域１０５ｂの酸素欠陥密度が増加し、さらに抵抗が減少する。従って、低抵抗化書き込みの終了時に第２の局所領域１０５ｂにかかる電圧の絶対値は、印加電圧が閾値電圧のときに第２の局所領域１０５ｂにかかる電圧の絶対値よりも小さくなる。
　ここで、低抵抗化書き込みの終了時に第２の局所領域１０５ｂにかかる電圧の絶対値をＶＲと定義する。ＶＲは、母体抵抗Ｒｂの値が十分小さいと仮定すると、図８の抵抗変化素子１０１の低抵抗化書き込み終了時の電圧とすることができる。なお、ＶＲの値は、第２の局所領域１０５ｂの伝導機構（例えば、ホッピング伝導やトンネル伝導等）から低抵抗特性の式を仮定し、フィッティング法を用いて導出してもよい。
　読み出し時の不揮発性記憶素子１００全体の抵抗値ＲＬは、抵抗変化素子１０１が低抵抗状態の場合、母体抵抗Ｒｂ、読み出し時の第２の局所領域１０５ｂの抵抗値Ｒｆｒ、および、読み出し時のトランジスタ１０２ａの抵抗値Ｒｔｒを用いて以下の式２で表される。
　ＲＬ＝Ｒｆｒ＋Ｒｂ＋Ｒｔｒ　　・・・（式２）
　また、高抵抗化書き込み時の第２の局所領域１０５ｂの抵抗値Ｒｆｗは、高抵抗化書き込み時のトランジスタ１０２ａの抵抗値Ｒｔｗを用いて以下の式３で表される。
　Ｒｆｗ＝ＶＲ／（ＶＬ－Ｖｔ－ＶＲ）・（Ｒｂ＋Ｒｔｗ）　　・・・（式３）
　なお、母体抵抗Ｒｂは線形抵抗であると仮定している。ここで、ＶＬは第１の書き込み電圧の絶対値であり、Ｖｔは図８で示されるようなソースフォロワ接続時のトランジスタ１０２ａの見かけ上の閾値電圧の絶対値であり、第１の書き込み電圧－ＶＬやゲート電圧Ｖｇにより変化する。
　以上より、母体抵抗Ｒｂは、以下の式４で表される。
　Ｒｂ＝（ＲＬ－αβＲｔｗ－Ｒｔｒ）／（１＋αβ）　　・・・（式４）
　ただし、係数βおよび読み出し時のトランジスタ１０２ａの抵抗値Ｒｆｒは、以下の式５および式６で表される。
　β＝ＶＲ／（ＶＬ－Ｖｔ－ＶＲ）　　・・・（式５）
　Ｒｆｒ＝αβ（ＲＬ＋Ｒｔｗ－Ｒｔｒ）／（１＋αβ）　・・・（式６）
　なお、読み出し時のトランジスタ１０２ａの抵抗値Ｒｔｒと、書き込み時のトランジスタ１０２ａの抵抗値Ｒｔｗも定数であるので、読み出し時の不揮発性記憶素子１００全体の抵抗値ＲＬの値から母体抵抗Ｒｂの値を求めることができる。
　［１－１－８．繰り返し回数増加にともなう母体抵抗Ｒｂの増加］
　次に、初期ブレーク電圧の印加を１回目とし、その後、第１の書き込み電圧－ＶＬおよび第２の書き込み電圧ＶＨの印加を交互に印加し、読み出し電流が低下していないときの母体抵抗Ｒｂと、読み出し電流が低下しているときの母体抵抗Ｒｂについて説明する。
　ここでは、図６の場合と同様に、トランジスタ１０２ａのゲート電圧Ｖｇを２．４Ｖ、第１の書き込み電圧－ＶＬを－２．０Ｖ、パルス幅を２００ｎｓ、第２の書き込み電圧ＶＨを＋２．０Ｖ、パルス幅を２００ｎｓに設定して、抵抗変化動作（低抵抗化書き込みおよび高抵抗化書き込み）を行った結果を比較する。
　図１０Ａおよび図１０Ｂは、初期ブレーク動作直後に上記駆動条件で第１の書き込み電圧－ＶＬおよび第２の書き込み電圧ＶＨを交互に印加する抵抗変化動作を行う場合において、初期ブレーク電圧を含む電圧の印加回数（パルス数）が１～１００回の場合における読み出し電流および書き込み電流の値を示すグラフである。また、図１０Ｃは、図１０Ａおよび図１０Ｂにおいて、式４および式５に上記駆動条件、Ｖｇ＝２．４Ｖ、ＶＬ＝２．０Ｖ、ＶＲ＝０．６Ｖ、Ｖｔ＝０．４Ｖ、α＝１．７、Ｒｔｒ＝１．５ｋΩ、Ｒｔｗ＝４．５ｋΩを用いた場合の低抵抗状態それぞれにおける母体抵抗Ｒｂの値を算出した結果を示すグラフである。
　図１０Ａのグラフに示すように、初期の１００回の抵抗変化動作において、低抵抗状態での読み出し電流の中央値は約５６μＡ、低抵抗状態への書き込み電流の中央値は約－１９４μＡ、母体抵抗Ｒｂの中央値は５５２Ωである。
　図１１Ａおよび図１１Ｂは、初期ブレーク電圧を含む電圧の印加回数（パルス数）が１０５～１０５＋１００回の場合における読み出し電流および書き込み電流の値を示すグラフである。また、図１１Ｃは、図１１Ａおよび図１１Ｂにおいて、式４および式５に上記駆動条件を用いた場合の低抵抗状態それぞれにおける母体抵抗Ｒｂの値を算出した結果を示すグラフである。
　図１１Ａのグラフに示すように、１０５～１０５＋１００回目の抵抗変化動作において、低抵抗状態での読み出し電流の中央値は約４６μＡ、低抵抗状態への書き込み電流の中央値は約－１６４μＡ、母体抵抗Ｒｂの中央値は約１．４ｋΩである。
　図１０Ａおよび図１１Ａからわかるように、抵抗変化動作の回数が１００回までの場合に比べ、１０５回以降は、読み出し電流、書き込み電流の絶対値は減少し、母体抵抗Ｒｂの値は約９００Ω増加していることがわかる。
　これは、抵抗変化動作における電圧印加回数の増加にともなう電圧または電流ストレスの蓄積により、第２の局所領域１０５ｂの大きさが拡大し、結果的に第１の局所領域１０５ａの酸素量が増加して抵抗が高くなったためと考えられる。
　［１－２．トランジスタ１０２ａの抵抗値の変更方法］
　上述した抵抗変化素子１０１の特性に基づき、トランジスタ１０２ａの抵抗値の変更方法について、図１２Ａ～図１３の例を基に説明する。
　上述したように、抵抗変化素子１０１は、抵抗変化動作における電圧印加回数が増加するにつれ、母体抵抗Ｒｂが増加し、低抵抗状態における読み出し電流の電流値が減少していく傾向にある。
　従って、抵抗変化素子１０１（局所領域１０５）に流れる低抵抗化書き込み電流の電流量が、所定の範囲から外れる場合に、低抵抗化書き込み時のトランジスタ１０２ａの抵抗値を変更する（トランジスタの抵抗値を変更するステップに相当）ことにより、安定したエンデュランス特性を得ることが可能になる。本実施の形態では、抵抗変化素子１０１に流れる低抵抗化書き込み電流の電流量が、所定の範囲に向かう方向に、トランジスタ１０２ａの抵抗値を変更する。
　以下、トランジスタ１０２ａの抵抗値を変更する方法について、図７～図１３を用いて詳細に説明する。なお、本実施の形態では、トランジスタ１０２ａのゲート電圧を変更することにより、トランジスタ１０２ａの抵抗値を変更する場合について説明するが、これに限るものではなく、不揮発性記憶素子１００全体にかかる印加電圧の値を変更するなどしてもよい。例えば、ゲート電圧を変更せずに、不揮発性記憶素子１００全体にかかる印加電圧の値を変更してもよい。
　図１２Ａおよび図１２Ｂは、図１０Ａ～図１０Ｃに示す場合と同じ駆動条件で、１０５回まで抵抗変化動作を実行し、上記の母体抵抗Ｒｂが約１．４ｋΩに増加した状態において、駆動条件を変更して、１００回の抵抗変化動作を実行したときの読み出し電流および書き込み電流の値を示すグラフである。１０５回までの駆動条件は、トランジスタ１０２ａのゲート電圧Ｖｇが２．４Ｖ、第１の書き込み電圧－ＶＬが－２．０Ｖ、パルス幅が２００ｎｓ、第２の書き込み電圧ＶＨが２．０Ｖ、パルス幅が２００ｎｓである。１０５回以降の駆動条件は、トランジスタ１０２ａのゲート電圧Ｖｇだけを、２．４Ｖから２．６Ｖに増加させた。
　図１２Ｃは、図１２Ａおよび図１２Ｂにおいて、式４および式５に変更後の駆動条件を用いた場合の低抵抗状態それぞれにおける母体抵抗Ｒｂの値を算出した結果を示すグラフである。ここで、第１の書き込み電圧の絶対値ＶＬは２．０Ｖのままで、ゲート電圧Ｖｇだけを０．２Ｖ増加させたことにより、トランジスタ１０２ａの閾値電圧Ｖｔの値は約０．２Ｖ減少する。このため、母体抵抗Ｒｂの算出は、Ｖｇ＝２．６Ｖ、ＶＬ＝２．０Ｖ、ＶＲ＝０．６Ｖ、Ｖｔ＝０．２Ｖ、α＝１．７、Ｒｔｒ＝１．５ｋΩ、Ｒｔｗ＝４．５ｋΩを用いて行った。
　図１２Ａ～図１２Ｃのグラフからわかるように、１０５回動作後、トランジスタ１０２ａのゲート電圧Ｖｇを２．６Ｖに増加させた場合、低抵抗状態での読み出し電流の中央値は約５６μＡ、低抵抗状態への書き込み電流の中央値は約－２０６μＡ、母体抵抗Ｒｂの中央値は１．０ｋΩとなっている。読み出し電流、書き込み電流の絶対値は、ほぼ初期の状態（読み出し電流の中央値約５６μＡ、書き込み電流の絶対値約－１９４μＡ）に戻っている。また、母体抵抗Ｒｂの値は、ゲート電圧Ｖｇを増加させない場合（約１．４ｋΩ）と比べて、約４００Ω減少していることがわかる。
　図１３は、図１０Ａ～図１２Ｃのグラフで示した抵抗変化特性それぞれにおいて、第２の局所領域１０５ｂの動作点について考察した結果を示すグラフである。横軸は、第２の局所領域１０５ｂにかかる電圧、縦軸は低抵抗化書き込み時に流れる電流値を表す。図１３において、図１０Ａ～図１０Ｃのグラフに示すゲート電圧Ｖｇが２．４Ｖ、母体抵抗Ｒｂが５５２Ωの場合における低抵抗化書き込み時の第２の局所領域１０５ｂの動作点Ａ、図１１Ａ～図１１Ｃに示すゲート電圧Ｖｇが２．４Ｖ、母体抵抗Ｒｂが１．４ｋΩの場合における低抵抗化書き込み時の第２の局所領域１０５ｂの動作点Ｂ、図１２Ａ～図１２Ｃのグラフに示すゲート電圧Ｖｇが２．６Ｖ、母体抵抗Ｒｂが１．０ｋΩの場合における低抵抗化書き込み時の第２の局所領域１０５ｂの動作点Ｃを、式１から式６を用いてそれぞれ算出した。図１０Ａ～図１０Ｃのグラフに示すゲート電圧Ｖｇが２．４Ｖ、母体抵抗Ｒｂが５５２Ωの場合における低抵抗化書き込み時の第２の局所領域１０５ｂの抵抗値Ｒｆｗ１は、動作点Ａと原点を結ぶ破線の傾きである。図１１Ａ～図１１Ｃに示すゲート電圧Ｖｇが２．４Ｖ、母体抵抗Ｒｂが１．４ｋΩの場合における低抵抗化書き込み時の第２の局所領域１０５ｂの抵抗値Ｒｆｗ２は、動作点Ｂと原点を結ぶ破線の傾きである。図１２Ａ～図１２Ｃのグラフに示すゲート電圧Ｖｇが２．６Ｖ、母体抵抗Ｒｂが１．０ｋΩの場合における低抵抗化書き込み時の第２の局所領域１０５ｂの抵抗値Ｒｆｗ３は、動作点Ｂと原点を結ぶ破線の傾きである。また、図１３において、負荷曲線１は、図１０Ａ～図１０Ｃに示すゲート電圧Ｖｇが２．４Ｖ、母体抵抗Ｒｂが５５２Ωの時の負荷曲線である。負荷曲線２は、図１１Ａ～図１１Ｃに示すゲート電圧Ｖｇが２．４Ｖ、母体抵抗Ｒｂが１．４ｋΩの時の負荷曲線である。負荷曲線３は、図１２Ａ～図１２Ｃに示すゲート電圧Ｖｇが２．６Ｖ、母体抵抗Ｒｂが１．０ｋΩの時の負荷曲線である。
　図１３より、初期状態から駆動条件を変更せずに１０５回抵抗変化動作を実行すると、母体抵抗Ｒｂおよび第２の局所領域１０５ｂの抵抗値の増加によって、動作点がＡからＢに変化する。その後、トランジスタ１０２ａのゲート電圧Ｖｇを０．２Ｖ増加させて２．６Ｖとし、さらに１００回抵抗変化動作を実行すると、動作点は、動作点Ａに比較的遠い動作点Ｂから、動作点Ａに比較的近い動作点Ｃに移動したことがわかる。すなわち、ゲート電圧Ｖｇを増加させることによって、抵抗変化動作の実行回数の増加にともなって増加した母体抵抗Ｒｂと第２の局所領域１０５ｂの抵抗を共に減少させることが可能であることがわかる。
　ところで、図１１Ａ～図１１Ｃにおける説明では、抵抗変化動作の繰り返し実行により、抵抗値が増加する場合について説明した。これは、例えば、次のようなメカニズムであると推察される。まず、第２の局所領域１０５ｂの酸素イオンが第１の局所領域１０５ａに追い出されることにより、母体抵抗Ｒｂが増加すると考えられる。そして、その結果、母体抵抗Ｒｂの抵抗値の増加に伴って第２の局所領域１０５ｂに分配される電圧が減少することにより、第２の局所領域１０５ｂにおける酸素の移動が抑制され、第２の局所領域１０５ｂの抵抗値が増加すると考えられる。図１１Ａ～図１１Ｃおよび図１３に示す例では、ゲート電圧Ｖｇ＝２．４の駆動条件では、第１の局所領域１０５ａに酸素イオンが蓄積されて、母体抵抗Ｒｂおよび第２の局所領域１０５ｂの抵抗値は共に増加している。
　これに対して、上記の通りゲート電圧Ｖｇを増加させることによって、第１の局所領域１０５ａに溜まった酸素イオンを第１の酸化物層１０４ａ側に拡散させることにより、母体抵抗Ｒｂを減少させることができる。その結果、第２の局所領域１０５ｂに分配される電圧が増加し、第２の局所領域１０５ｂの抵抗を減少させることができる。
　すなわち、抵抗変化動作の繰り返し実行により、不揮発性記憶素子１００の抵抗値が増加した場合には、ゲート電圧Ｖｇを増加させて不揮発性記憶素子１００の抵抗値を減少させることにより、不揮発性記憶素子１００の抵抗値を一定に保つことが可能になる。言い換えると、抵抗変化動作の繰り返し回数の増加により母体抵抗Ｒｂおよび第２の局所領域の抵抗値が増加しても、トランジスタ１０２ａのゲート電圧Ｖｇを増加させてトランジスタ１０２ａの抵抗値を減少させることにより、不揮発性記憶素子１００全体の抵抗値を一定の範囲内に保つことができる。その結果、第２の局所領域１０５ｂに流れる低抵抗化書き込み電流を一定の範囲内にして動作点を維持することにより、ほぼ同じ低抵抗状態に維持することができる。さらに、増加した母体抵抗Ｒｂおよび第２の局所領域の抵抗値を減少させることが可能である。
　反対に、抵抗変化動作の繰り返し実行により、抵抗値が減少する場合が考えられる。これは、例えば、第２の局所領域１０５ｂの酸素イオンが第１の局所領域１０５ａに追い出されることにより第２の局所領域１０５ｂの面積又は酸素欠陥密度が増大し、第２の局所領域１０５ｂの抵抗値が減少することにより発生すると考えられる。不揮発性記憶素子１００の抵抗値が減少した場合には、トランジスタ１０２ａのゲート電圧Ｖｇを減少させることにより、トランジスタ１０２ａの抵抗値を増加させて、不揮発性記憶素子１００全体の抵抗値を一定の範囲内に保つことができる。その結果、第２の局所領域１０５ｂに流れる低抵抗化電流を一定の範囲内にして動作点を維持することにより、ほぼ同じ低抵抗状態に維持することができる。さらに、減少した母体抵抗Ｒｂおよび第２の局所領域の抵抗値を増加させることが可能である。例えば、図１１Ａ～図１１Ｃおよび図１３に示す例では、母体抵抗Ｒｂおよび第２の局所領域１０５ｂの抵抗値が所定の抵抗値より下がり過ぎた場合に、ゲート電圧Ｖｇを２．６Ｖから２．４Ｖに減少させれば、動作点を図１３に示す動作点Ａに近づけることができる。言い換えると、ゲート電圧Ｖｇを減少させる、すなわち、トランジスタ１０２ａの抵抗値を所定の範囲に向かう方向に変更させれば、抵抗変化素子１０１に流れる低抵抗化書き込み電流の電流量を所定の範囲に向かう方向に変化させる（動作点を動作点Ａに近づける）ことが可能になる。
　以下、母体抵抗Ｒｂの抵抗値の変化量ΔＲｂに対して、動作点を一定に保つ（所定の範囲に向かう方向に変化させる）ようなトランジスタ１０２ａのゲート電圧Ｖｇの変化量ΔＶｇの算出方法について説明する。なお、母体抵抗Ｒｂの変化量ΔＲｂとトランジスタ１０２ａのゲート電圧Ｖｇの変化量ΔＶｇは、１対１対応で決定される。
　低抵抗化書き込みの終了時に流れる電流Ｉは、以下の式７で表される。
　Ｉ＝（ＶＬ―Ｖｔ―ＶＲ）／（Ｒｔｗ＋Ｒｂ）　　・・・（式７）
　式７から母体抵抗ＲｂがΔＲｂだけ変化したときの電流Ｉの変化量ΔＩは、以下の式８で表される。
　ΔＩ＝―（ＶＬ―Ｖｔ―ＶＲ）／（Ｒｔｗ＋Ｒｂ）２　・ΔＲｂ　　・・・（式８）
　また、トランジスタ１０２ａの閾値電圧ＶｔがΔＶｔだけ微小に変化したときの電流Ｉの変化量ΔＩは、以下の式９で表される。
　ΔＩ＝―ΔＶｔ／（Ｒｔｗ＋Ｒｂ）　　・・・（式９）
　ここで、ＶＬ＜Ｖｇ―Ｖｔの場合には、ΔＶｔ＝－ΔＶｇの関係が成り立つことから、電流Ｉの変化量ΔＩは、以下の式１０で表すことができる。
　ΔＩ＝ΔＶｇ／（Ｒｔｗ＋Ｒｂ）　　・・・（式１０）
　従って、母体抵抗Ｒｂの変化量ΔＲｂを補うために必要なトランジスタ１０２ａのゲート電圧の変化量ΔＶｇは、以下の式１１で表すことができる。
　ΔＶｇ＝（ＶＬ―Ｖｔ―ＶＲ）／（Ｒｔｗ＋Ｒｂ）　・ΔＲｂ　　・・・（式１１）
　ここで、上述したように、図１０Ａ～図１０Ｃに示すグラフの駆動条件ＶＬ＝２．０Ｖ、ＶＲ＝０．６Ｖ、Ｖｔ＝０．４Ｖ、Ｒｔｗ＝４．５ｋΩ、Ｒｂ＝５５２Ωを式１１に代入すると、トランジスタ１０２ａのゲート電圧Ｖｇの変化量ΔＶｇは、以下の式１２で表すことができる。
　ΔＶｇ＝ΔＲｂ／５０５２　　・・・（式１２）
　従って、例えば、母体抵抗Ｒｂが約２５０Ω変化した場合には、トランジスタ１０２ａのゲート電圧Ｖｇを約０．０５Ｖ変化させればよい（ΔＶｇ＝２５０／５０５２≒０．０５）。あるいは、母体抵抗Ｒｂが約５００Ω変化した場合には、トランジスタ１０２ａのゲート電圧Ｖｇを約０．１Ｖ変化させればよい。
　さらに、式５より、母体抵抗Ｒｂの変化量ΔＲｂは、以下の式１３で表される。
　ΔＲｂ＝ΔＲＬ／（１＋αβ）　　・・・（式１３）
　式１３を用いると、トランジスタ１０２ａのゲート電圧Ｖｇの変化量ΔＶｇは、以下の式１４で表すことができる。
　ΔＶｇ＝ΔＲＬ／１０２０５　　・・・（式１４）
　従って、あらかじめ母体抵抗Ｒｂの初期値Ｒｂ（０）がわかっていれば、低抵抗状態において読み出した抵抗値ＲＬの変化量ΔＲＬを求めることができ、トランジスタ１０２ａのゲート電圧Ｖｇの変化量ΔＶｇを求めることができることがわかる。
　以上より、式１２あるいは式１４より、ゲート電圧Ｖｇは、母体抵抗Ｒｂの変化量ΔＲｂ（ｍ）（ｍは抵抗変化動作の繰り返し回数、すなわち、パルス数）、あるいは、不揮発性記憶素子１００の抵抗値ＲＬ（ｍ）から求めることができる。
　なお、ゲート電圧Ｖｇを変更するタイミングは、図６に示すように、抵抗変化動作の繰り返し回数が１０００回（Ｎ＝１０００）のときにおける低抵抗状態での読み出し電流がほとんど劣化していない場合には、例えば、抵抗変化動作を１０００回繰り返す毎（Ｎ×ｍ回毎、ここでｍは正の整数）としてもよい。さらに、Ｎ×ｍ回毎に毎回ゲート電圧Ｖｇを変更するのではなく、Ｎ×ｍ回毎に不揮発性記憶素子１００の抵抗値ＲＬ（ｍ）を測定し、ΔＲｂ（ｍ）の絶対値が規定値（所定の範囲を規定する上限値および下限値に対応）以上になったときに、トランジスタ１０２ａのゲート電圧Ｖｇを変更してもよい。例えば、ΔＲＬが５００Ωの場合に、ゲート電圧を０．０５Ｖ変更する。
　以上の方法を実行することにより、第２の局所領域１０５ｂの動作点を一定に維持し、ほぼ一定の低抵抗状態に維持することができる。さらに、図１３を用いて説明したように、変化した母体抵抗Ｒｂ（ｍ）および第２の局所領域１０５ｂの抵抗値Ｒｆｗをそれぞれ初期状態の抵抗値に近づける効果があり、良好なエンデュランス特性を実現することが可能となる。
　［１－３．不揮発性記憶装置３２０］
　不揮発性記憶素子１００を含み、不揮発性記憶素子１００の駆動方法を実行する不揮発性記憶装置の構成について、図１９を基に説明する。
　図１９は、不揮発性記憶装置３２０の構成例を示すブロック図である。図１９に示すように、不揮発性記憶装置３２０は、半導体基板（図示されず）上に、メモリ本体部３０１と、メモリセルにデータを書き込むために必要な複数の電源を生成する書き込み用電源３３０と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０と、書き換え情報記憶回路３４０とを備えている。
　メモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、書き込み回路３２５と、センスアンプ３２６と、データ入出力回路３０７とを有している。以下、行選択回路／ドライバ３０３、列選択回路３０４、書き込み回路３２５、センスアンプ３２６を、適宜「周辺回路」（書き込み電圧印加回路および読み出し電圧印加回路に相当）と称する。
　メモリセルアレイ３０２は、半導体基板（図示せず）上に形成され、半導体基板表面に略平行な第１平面内において第１方向に互いに平行に延びるように形成された複数のワード線ＷＬｉ（ｉ＝０、１、２、・・・、図１９のワード線ＷＬ０、ＷＬ１、ＷＬ２）、第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつワード線ＷＬｉと立体交差するように形成された複数のビット線ＢＬｊ（ｊ＝０、１、２、・・・、図１９のビット線ＢＬ０、ＢＬ１、ＢＬ２）と、ワード線ＷＬｉおよびビット線ＢＬｊの立体交差点のそれぞれに設けられたメモリセルＭｉｊ（図１Ａの不揮発性記憶素子１００に相当、図１９のＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３）と、ワード線ＷＬｉに平行して配列されている複数のソース線ＳＬｉとを備える。
　メモリセルＭｉｊは、図１Ａに示す不揮発性記憶素子１００に相当し、抵抗変化素子Ｒｉｊ（図１Ａの抵抗変化素子１０１に相当、図１９のＲ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３）とトランジスタＮｉｊ（図１Ａの電流制御素子１０２を構成するトランジスタ１０２ａに相当、図１９のＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３）とを備える。メモリセルＭｉｊは、１つのトランジスタＮｉｊと１つの抵抗変化素子Ｒｉｊから構成されていることから、１Ｔ１Ｒ型メモリセルと呼ぶ。
　トランジスタＮｉｊは、ゲート端子（ゲート）にワード線ＷＬｉが、ドレイン端子（ドレイン）に抵抗変化素子Ｒｉｊの一端が、ソース端子（ソース）にソース線ＳＬｉが、それぞれ接続されている。抵抗変化素子Ｒｉｊは、一端にトランジスタＮｉｊのドレインが、他端にビット線ＢＬｊが、それぞれ接続されている。なお、前述したドレインとソースの関係は、説明上便宜的に定義しただけで印加方向によって入れ代わることはいうまでもない。抵抗変化素子Ｒｉｊの材料や形状、特性などは、上述した図１Ａに示す抵抗変化素子１０１と同じである。同様に、トランジスタＮｉｊの材料や形状、特性などは、上述した図１Ａに示すトランジスタ１０２ａと同じである。
　なお、本実施の形態のメモリセルアレイ３０２は、ソース線ＳＬｉ（プレート線）はワード線ＷＬｉと平行に配置されているが、ビット線ＢＬｊと平行に配置してもよい。また、ソース線ＳＬｉは、接続されるトランジスタＮｉｊに共通の電位を与える構成としているが、行選択回路／ドライバ３０３と同じ構成のソース線選択回路／ドライバを構成し、選択されたソース線ＳＬｈと非選択のソース線ＳＬｉを異なる電圧（極性も含む）で駆動する構成としてもよい。
　行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬｉのうちの何れかを選択する選択回路を有し、選択回路によって選択された選択ワード線Ｗｈに対して、所定の電圧を印加する。
　列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬｊのうちの何れかを選択する選択回路を有し、選択回路によって選択された選択ビット線ＢＬｋに対して、書き込み電圧（第１の書き込み電圧－ＶＬまたは第２の書き込み電圧ＶＨ）または読み出し電圧を印加する。
　書き込み回路３２５は、制御回路３１０から出力された書き込み指令に従って、ビット線ＢＬｊに電圧を印加する。例えば、高抵抗化書き込みでは、列選択回路３０４を介して選択された選択ビット線ＢＬｋに対して第２の書き込み電圧ＶＨを印加する。
　センスアンプ３２６は、選択された選択メモリセルＭｈｋの抵抗値を検出し、データが「１」であるか「０」であるかを判定する。
　データ入出力回路３０７は、センスアンプ３２６によって得られたデータを、外部回路（図示せず）または制御回路３１０へ出力する。
　書き込み用電源３３０は、ＬＲ化用電源と、ＨＲ化用電源とで構成される。ＨＲ化用電源は、第２の書き込み電圧ＶＨ（ＨＲ化電圧）を発生させる。同様に、ＬＲ化用電源は、第１の書き込み電圧－ＶＬ（ＬＲ化電圧）を発生させる。
　アドレス入力回路３０９は、制御回路３１０による制御の下で、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭｉｊのうちの選択されたメモリセルＭｉｊのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行アドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列アドレスを示す信号である。
　制御回路３１０は、不揮発性記憶装置３２０を構成する各回路（行選択回路／ドライバ３０３、列選択回路３０４、書き込み回路３２５、センスアンプ３２６、データ入出力回路３０７など）を制御して、初期ブレーク動作、通常動作（低抵抗化書き込みおよび高抵抗化書き込み）、および、読み出し動作を実行させる。
　具体的には、制御回路３１０は、通常動作では、データ入出力回路３０７に入力された入力データに応じて、低抵抗化書き込みか高抵抗化書き込みかを判断する。低抵抗化書き込みでは第１の書き込み電圧－ＶＬの印加を指示する書き込み信号を、高抵抗化書き込みでは第２の書き込み電圧ＶＨの印加を指示する書き込み信号を、書き込み回路３２５へ出力する。また、制御回路３１０は、読み出し動作では、読み出し動作を指示する読み出し信号をセンスアンプ３２６と列選択回路３０４へ出力する。
　さらに、本実施の形態の制御回路３１０は、行選択回路／ドライバ３０３、列選択回路３０４、書き込み回路３２５、センスアンプ３２６、データ入出力回路３０７等を制御して、トランジスタ１０２ａの抵抗値の制御を行う。ここでは、トランジスタＮｉｊのゲートに印加する印加電圧、すなわち、ワード線ＷＬｉに印加する印加電圧の変更を行う。
　書き換え情報記憶回路３４０は、トランジスタ１０２ａの抵抗値の制御に必要な各種パラメータを記憶する回路であり、不揮発性記憶回路であっても良い。書き換え情報記憶回路３４０は、書き換え可能な不揮発性記憶回路であっても良い。
　［１－３－１．不揮発性記憶素子１００の駆動方法］
　次に、本実施の形態の不揮発性記憶素子１００の駆動方法について、図１４～図１８を基に詳細に説明する。
　［動作例１］
　動作例１では、不揮発性記憶素子１００全体の抵抗値の変化量ΔＲＬに基づいて、トランジスタＮｉｊ（トランジスタ１０２ａ）の抵抗値（ゲート電圧）を変更する（最適化する）場合について、図１４および図１５を基に説明する。
　本実施の形態では、先ず、基準となる母体抵抗Ｒｂ（０）を算出した後に、当該基準となる母体抵抗Ｒｂ（０）を用いて、トランジスタＮｉｊのゲート電圧の変更を行う。
　基準となる母体抵抗Ｒｂ（０）の算出方法について、図１４に示すフローチャートを基に説明する。基準となる母体抵抗Ｒｂ（０）の算出は、不揮発性記憶素子１００に対する初期ブレーク動作の実行後、最初に実行される。なお、本実施の形態の不揮発性記憶素子１００の駆動方法は、例えば、図１９に示す不揮発性記憶装置３２０において実行されるため、以下、適宜図１９を参照して説明する。
　基準となる母体抵抗Ｒｂ（０）の算出を開始すると、制御回路３１０は、変数ｍおよびｎの値を、ｍ＝０、ｎ＝１に設定する。
　制御回路３１０は、図１４に示すように、書き込み回路３２５などを制御して、あらかじめ決定された駆動条件で、選択メモリセルＭｈｋを構成する抵抗変化素子Ｒｈｋに対する高抵抗化書き込みまたは低抵抗化書き込みを実行する（ステップＳ１００）。
　低抵抗化書き込みの初期の駆動条件は、例えば、第１の書き込み電圧－ＶＬが－２．０Ｖ、パルス幅が１００ｎｓ、トランジスタＮｉｊのゲート電圧Ｖｇ（ＶｇＬ）が＋２．４Ｖである。また、高抵抗化書き込みの駆動条件は、例えば、第２の書き込み電圧ＶＨが＋２．０Ｖ、パルス幅が１００ｎｓ、トランジスタＮｉｊのゲート電圧Ｖｇ（ＶｇＨ）が＋２．４Ｖである。
　通常動作（ステップＳ１００）の実行後、制御回路３１０は、抵抗変化素子Ｒｉｊに対する電圧の印加回数である繰り返し回数ｎがＮ（０）回以上か否かを判定する（ステップＳ１０１）。ここで、電圧の印加回数には、初期ブレーク電圧、第１の書き込み電圧－ＶＬおよび第２の書き込み電圧ＶＨが含まれる。電圧の印加回数には、読み出し電圧は含まれない。また、Ｎ（ｍ）は、図６に示すような抵抗変化素子Ｒｉｊの特性に応じて適切に設定する。本実施の形態では、説明のため、ｍによらず、Ｎ（ｍ）は全て同じ値とするが、これに限るものではない。
　繰り返し回数ｎがＮ（０）回より少ない場合（ステップＳ１０１でＮｏ分岐）、制御回路３１０は、ｎを１インクリメントし、ステップＳ１００に移行する。
　繰り返し回数ｎがＮ（０）回以上の場合（ステップＳ１０１でＹｅｓ分岐）、制御回路３１０は、低抵抗化書き込み動作（ステップＳ１０２）、および、読み出し動作（ステップＳ１０３）を行う。ここでの低抵抗化書き込み動作および読み出し動作の駆動条件は、通常動作時における駆動条件と同じである。
　次に、制御回路３１０は、読み出し動作で読み出した抵抗値ＲＬ（０）を用い、上述した式４を用いて母体抵抗の初期値Ｒｂ（０）を求める（ステップＳ１０４）。ここで、Ｎ（０）の値は、抵抗変化素子Ｒｉｊ（抵抗変化素子１０１）のエンデュランス特性が劣化しない程度の値に設定してもよい。例えば、抵抗変化素子１０１が図６に示すエンデュランス特性を備える場合、Ｎ（０）の値は１以上１０００以下である。さらに、母体抵抗の初期値Ｒｂ（０）を求める際には、Ｎ（０）回動作後の次の１回の読み出し動作（ステップＳ１０３）により求めてもよいし、Ｎ（０）回動作を複数回実施し、その都度読み出した抵抗値の平均値を用いてもよい。
　なお、母体抵抗の初期値Ｒｂ（０）の算出は、不揮発性記憶素子１００に対する初期ブレーク動作の実行後に行なわれればよく、例えば、製品出荷後の測定により求めてもよいし、製品出荷前の検査工程においてサンプリングした素子を用いて母体抵抗の初期値Ｒｂ（０）をあらかじめ求めてもよい。製品出荷前の検査工程で母体抵抗Ｒｂ（０）を求める場合は、書き換え情報記憶回路３４０、メモリセルアレイ３０２、またはヒューズ回路などに当該基準となる母体抵抗Ｒｂ（０）を記憶してもよい。
　次に、制御回路３１０は、当該基準となる母体抵抗Ｒｂ（０）を用いて、トランジスタＮｉｊのゲート電圧の変更を行う。図１５は、母体抵抗Ｒｂ（ｍ）の算出後におけるトランジスタＮｉｊのゲート電圧の変更方法を示すフローチャートである。
　制御回路３１０は、基準となる母体抵抗Ｒｂ（０）の算出後、図１５に示すように、まず、変数ｍおよびｎの値を、ｎ＝１、ｍ＝１に初期化する。
　制御回路３１０は、書き込み回路３２５などを制御して、あらかじめ決定された駆動条件で、選択メモリセルＭｈｋを構成する抵抗変化素子Ｒｈｋに対する高抵抗化書き込みまたは低抵抗化書き込みを実行する（ステップＳ２００）。ここでの駆動条件は、ステップＳ１００の駆動条件と同じである。
　通常動作（ステップＳ２００）の実行後、制御回路３１０は、繰り返し回数ｎがＮ（ｍ）回以上か否かを判定する（ステップＳ２０１）。ここで、Ｎ（ｍ）の値は、抵抗変化素子１０１のエンデュランス特性に応じて設定される。Ｎ（ｍ）の値は、例えば、劣化の傾向がみられ始めるときの繰り返し回数に基づいて設定されてもよい。具体的には、図６の場合、繰り返し回数が１０４回のときは、読み出し電流がやや低下し、ばらつきがみられ、劣化の傾向が見え始めているため、Ｎ（ｍ）は、１０４回以下に設定する。また、Ｎ（ｍ）があまり小さいと、劣化の兆候がなくてもゲート電圧が頻繁に変更され、制御回路３１０などの処理量が増加するため、Ｎ（ｍ）はある程度の大きさであってもよい。図６の場合、繰り返し回数が１０２回以下のときは読み出し電流の低下はみられず、ばらつきも１０％未満であるが、繰り返し回数が１０３回以上になると読み出し電流のばらつきは１０％を超えてしまう。したがって、Ｎ（ｍ）を読み出し電流の変化が大きくなり始める繰り返し回数、例えば１０３回以上に設定する。以上より、抵抗変化素子１０１が図６に示すエンデュランス特性を有する場合、Ｎ（ｍ）の値を、１０００以上１００００未満の値に設定する。また、Ｎ（ｍ）の値は、各ｍについて同じ値を用いてもよいし、ｍに応じて変更してもよい。
　繰り返し回数ｎがＮ（ｍ）回より少ない場合（ステップＳ２０１でＮｏ分岐）、制御回路３１０は、ｎを１インクリメントし、ステップＳ２００に移行する。
　繰り返し回数ｎがＮ（ｍ）回以上の場合（ステップＳ２０１でＹｅｓ分岐）、制御回路３１０は、低抵抗化書き込み動作（ステップＳ２０２）を行う。ここで、低抵抗化書き込み動作の駆動条件は、第１の書き込み電圧－ＶＬが－２．０Ｖ、パルス幅が１００ｎｓである。また、トランジスタＮｉｊのゲートには、ゲート電圧ＶｇＬ（ｍ－１）を印加する。
　さらに、制御回路３１０は、読み出し動作（ステップＳ２０３）を行い、不揮発性記憶素子１００全体の抵抗値ＲＬ（ｍ）を求める。ここでの読み出し動作の駆動条件は、通常動作と同じである。
　次に、制御回路３１０は、ΔＲＬ（ｍ）の絶対値を算出する（ステップＳ２０４の一部）。不揮発性記憶素子１００全体の抵抗値の変化量ΔＲＬ（ｍ）は、現在の抵抗値ＲＬ（ｍ）－前回の抵抗値ＲＬ（ｍ－１）で求められる。なお、ΔＲＬ（ｍ）は、ＲＬ（ｍ）－ＲＬ（０）としてもよい。
　さらに、制御回路３１０は、以下の式１５を用い、ΔＶｇＬ（ｍ）を求める（ステップＳ２０４の一部）。
　ΔＶｇＬ（ｍ）＝（ＶＬ―Ｖｔ―ＶＲ）／（Ｒｔｗ＋Ｒｂ（０））
　　　　　　　　×ΔＲＬ（ｍ）／（１＋αβ）　　・・・（式１５）
　制御回路３１０は、ΔＶｇＬ（ｍ）の算出後、ＶｇＬ（ｍ）＝ＶｇＬ（ｍ－１）＋ΔＶｇＬ（ｍ）として、ＶｇＬ（ｍ）を求め、低抵抗化書き込み動作の駆動条件であるトランジスタＮｉｊのゲート電圧をＶｇＬ（ｍ）に変更する（ステップＳ２０５、最適化）。
　制御回路３１０は、ステップＳ２０５の最適化の実行後、ｍの値を１インクリメントし、ステップＳ２００に移行する（ステップＳ２０６）。
　動作例１では、Ｎ（ｍ）回毎に、トランジスタＮｉｊのゲート電圧の値を最適化するので、低抵抗化書き込み動作後の抵抗変化素子１０１の抵抗値を、ほぼ一定の低抵抗状態に維持することができる。なお、ｍはトランジスタＮｉｊの抵抗値の最適化の回数を表すことになる。
　以上説明したように、動作例１では、制御回路３１０は、不揮発性記憶素子１００全体の抵抗値の変化量ΔＲＬ（ｍ）に対応するトランジスタＮｉｊのゲート電圧の変化量ΔＶｇＬ（ｍ）を求め、当該変化量ΔＶｇＬ（ｍ）に応じてゲート電圧を変更している。これにより、不揮発性記憶素子１００全体の抵抗値を一定の範囲に近づく方向に変更することができる。
　［動作例２］
　動作例２では、動作例１のようにＮ（ｍ）回毎に毎回最適化を行うのではなく、Ｎ（ｍ）回毎に最適化を行うか否かを判定し、最適化を行うと判定した場合のみ最適化を行う場合について、図１６を基に説明する。
　なお、動作例２においても、動作例１と同様に、先ず、基準となる母体抵抗Ｒｂ（０）を算出した後に、当該基準となる母体抵抗Ｒｂ（０）を用いて、トランジスタＮｉｊのゲート電圧の変更を行う。基準となる母体抵抗Ｒｂ（０）の算出方法は、図１４に示す動作例１の算出方法と同じである。
　図１６は、母体抵抗Ｒｂ（ｍ）の算出後におけるトランジスタＮｉｊのゲート電圧の変更方法を示すフローチャートである。
　制御回路３１０は、あらかじめ決定された駆動条件で、選択メモリセルＭｈｋを構成する抵抗変化素子Ｒｈｋに対する高抵抗化書き込みまたは低抵抗化書き込みを実行する（ステップＳ２００）。ここでの駆動条件は、ステップＳ１００の駆動条件と同じである。
　通常動作（ステップＳ２００）の実行後、制御回路３１０は、繰り返し回数ｎがＮ（ｍ）回以上か否かを判定する（ステップＳ２０１）。ここで、動作例２では、Ｎ（ｍ）の値は１以上１００００（１０４）未満の値にしてもよい。なお、動作例１では、Ｎ（ｍ）の値を１０３回以上としたが、動作例２では、最適化を毎回行うのではないことから、１以上の値であればよい。
　繰り返し回数ｎがＮ（ｍ）回より少ない場合（ステップＳ２０１でＮｏ分岐）、制御回路３１０は、ｎを１インクリメントし、ステップＳ２００に移行する。
　繰り返し回数ｎがＮ（ｍ）回以上の場合（ステップＳ２０１でＹｅｓ分岐）、制御回路３１０は、低抵抗化書き込み動作（ステップＳ２０２）を行う。ここで、低抵抗化書き込み動作の駆動条件は、第１の書き込み電圧－ＶＬが－２．０Ｖ、パルス幅が１００ｎｓである。また、トランジスタＮｉｊのゲートには、ゲート電圧ＶｇＬ（ｍ－１）を印加する。
　さらに、制御回路３１０は、読み出し動作（ステップＳ２０３）を行い、ＲＬ（ｍ）を求める。ここでの読み出し動作の駆動条件は、通常動作と同じである。
　次に、動作例２では、制御回路３１０は、ΔＲＬ（ｍ）の絶対値を算出する（ステップＳ２０７）。不揮発性記憶素子１００全体の抵抗値の変化量ΔＲＬ（ｍ）は、現在の抵抗値ＲＬ（ｍ）－前回の抵抗値ＲＬ（ｍ－１）で求められる。なお、ΔＲＬ（ｍ）は、ＲＬ（ｍ）－ＲＬ（０）としてもよい。
　制御回路３１０は、ΔＲＬ（ｍ）の絶対値が規定値（所定の範囲を規定する上限値および下限値に対応）より大きいか否かを判定する（ステップＳ２０８）。
　制御回路３１０は、ΔＲＬ（ｍ）の絶対値があらかじめ決めた規定値より大きいと判定した場合は（ステップＳ２０８でＹｅｓ分岐）、上述した式１５に基づいてΔＶｇＬ（ｍ）を算出し、ＶｇＬ（ｍ）を求め、低抵抗化書き込み動作の駆動条件であるトランジスタＮｉｊのゲート電圧をＶｇＬ（ｍ）に変更する（ステップＳ２０５、最適化）。規定値は、例えば、５００Ωに設定する。なお、トランジスタＮｉｊの抵抗値の変更方法で説明したように（式１２参照）、ΔＲＬ（ｍ）が５００Ωの場合、トランジスタＮｉｊのゲート電圧ΔＶｇＬは０．０５Ｖになる。
　制御回路３１０は、ステップＳ２０８でΔＲＬ（ｍ）の絶対値が規定値以下であると判定した場合（ステップＳ２０８でＮｏ分岐）、または、ステップＳ２０５の最適化の実行後、ｍの値を１インクリメントし、ステップＳ２００に移行する（ステップＳ２０６）。
　以上説明したように、動作例２においても、動作例１と同様に、制御回路３１０は、不揮発性記憶素子１００全体の抵抗値の変化量ΔＲＬ（ｍ）に対応するトランジスタＮｉｊのゲート電圧の変化量ΔＶｇＬ（ｍ）を求め、当該変化量ΔＶｇＬ（ｍ）に応じてゲート電圧を変更している。これにより、不揮発性記憶素子１００全体の抵抗値を一定の範囲に近づく方向に変更することができる。
　なお、本動作例では、ステップＳ２０８において、抵抗値の変化量ΔＲＬ（ｍ）を規定値と比較する（変化量の上限値と下限値とが同じ値である）場合について説明したが、これに限るものではない。変化量ΔＲＬ（ｍ）の上限値と下限値（負の値）とが異なっていても良いし、一方のみを規定していても良い。
　［動作例３］
　動作例３では、低抵抗化書き込み動作において抵抗変化素子Ｒｉｊに流れる電流Ｉ（ｍ）に基づいて、トランジスタＮｉｊの抵抗値を変更する（最適化する）場合について、図１７を基に説明する。電流Ｉ（ｍ）の測定による最適化は、上述した式７～式１０を用いることにより実現できる。
　なお、動作例３においても、動作例１と同様に、先ず、基準となる母体抵抗Ｒｂ（０）を算出した後に、当該基準となる母体抵抗Ｒｂ（０）を用いて、トランジスタＮｉｊのゲート電圧の変更を行う。基準となる母体抵抗Ｒｂ（０）の算出方法は、図１４に示す動作例１の算出方法と同じである。
　図１７は、母体抵抗Ｒｂ（ｍ）の算出後において、電流Ｉ（ｍ）の測定によるトランジスタＮｉｊのゲート電圧の変更方法を示すフローチャートである。
　制御回路３１０は、あらかじめ決定された駆動条件で、選択メモリセルＭｈｋを構成する抵抗変化素子Ｒｈｋに対する高抵抗化書き込みまたは低抵抗化書き込みを実行する（ステップＳ２００）。ここでの駆動条件は、ステップＳ１００の駆動条件と同じである。
　通常動作（ステップＳ２００）の実行後、制御回路３１０は、繰り返し回数ｎがＮ（ｍ）回以上か否かを判定する（ステップＳ２０１）。ここで、動作例３では、動作例１と同様に、Ｎ（ｍ）回毎に最適化を行うので、Ｎ（ｍ）の値は１０００（１０３）以上１００００（１０４）未満の値にしてもよい。
　繰り返し回数ｎがＮ（ｍ）回より少ない場合（ステップＳ２０１でＮｏ分岐）、制御回路３１０は、ｎを１インクリメントし、ステップＳ２００に移行する。
　繰り返し回数ｎがＮ（ｍ）回以上の場合（ステップＳ２０１でＹｅｓ分岐）、動作例３では、制御回路３１０は、低抵抗化書き込み動作（ステップＳ２０２）を行うと共に、低抵抗化書き込み動作で抵抗変化素子１０１に流れる電流Ｉ（ｍ）を測定する（ステップＳ３０３）。ここで、低抵抗化書き込み動作の駆動条件は、第１の書き込み電圧－ＶＬが－２．０Ｖ、パルス幅が１００ｎｓである。また、トランジスタＮｉｊのゲートには、ゲート電圧ＶｇＬ（ｍ－１）を印加する。
　さらに、動作例３では、制御回路３１０は、ステップＳ３０３で測定した電流Ｉ（ｍ）に基づいて、トランジスタＮｉｊのゲート電圧ＶｇＬの変化量ΔＶｇＬ（ｍ）を求める（ステップＳ３０４）。
　具体的には、上述した式１０より、低抵抗化書き込み時に抵抗変化素子１０１に流れる電流Ｉ（ｍ）の変化量ΔＩ（ｍ）から、トランジスタＮｉｊのゲート電圧ＶｇＬの変化量を求める。電流の変化量ΔＩ（ｍ）は、Ｉ（ｍ）－Ｉ（ｍ－１）で求められ、ゲート電圧ＶｇＬの変化量ΔＶｇＬ（ｍ）は、以下の式１６で求められる。
　ΔＶｇＬ（ｍ）＝－ΔＩ（ｍ）・（Ｒｔｗ＋Ｒｂ（０））　　・・・（式１６）
　ここで、抵抗変化素子１０１が図１０Ａ～図１０Ｃに示す特性を有する場合、Ｒｔｗ＝４．５ｋΩ、母体抵抗の中央値Ｒｂ（０）＝５５２Ωとなる。これらの値を式１６に代入すると、以下の式１７が得られる。
　ΔＶｇＬ（ｍ）＝－５０５２・ΔＩ（ｍ）　　・・・（式１７）
　従って、例えば、低抵抗化書き込み時の電流Ｉが約１０μＡ変化した場合（ΔＩ（ｍ）＝１０μＡ）、トランジスタＮｉｊのゲート電圧ＶｇＬ（ｍ）を約０．０５Ｖ変化させればよい。また、例えば、低抵抗化書き込み時の電流Ｉが約２０μＡ変化した場合には、トランジスタＮｉｊのゲート電圧ＶｇＬを約０．１Ｖ変化させればよい。
　制御回路３１０は、ΔＶｇＬ（ｍ）の算出後、ＶｇＬ（ｍ）＝ＶｇＬ（ｍ－１）＋ΔＶｇＬ（ｍ）として、ＶｇＬ（ｍ）を求め、低抵抗化書き込み動作の駆動条件であるトランジスタＮｉｊのゲート電圧をＶｇＬ（ｍ）に変更する（ステップＳ２０５、最適化）。
　制御回路３１０は、ステップＳ２０５の最適化の実行後、ｍの値を１インクリメントし、ステップＳ２００に移行する（ステップＳ２０６）。
　以上説明したように、動作例３では、制御回路３１０は、低抵抗化書き込み時に抵抗変化素子１０１に流れる電流Ｉ（ｍ）の変化量ΔＩ（ｍ）に対応するトランジスタＮｉｊのゲート電圧の変化量ΔＶｇＬ（ｍ）を求め、当該変化量ΔＶｇＬ（ｍ）に応じてゲート電圧を変更している。これにより、抵抗変化素子１０１に流れる電流量を一定の範囲に近づく方向に変更することができる。
　［動作例４］
　動作例４では、動作例３のようにΔＩ（ｍ）を測定して最適化を行うが、Ｎ（ｍ）回毎に毎回最適化を行うのではなく、Ｎ（ｍ）回毎に最適化を行うか否かを判定し、最適化を行うと判定した場合のみ最適化を行う場合について、図１８を基に説明する。
　なお、動作例４においても、動作例１～動作例３と同様に、先ず、基準となる母体抵抗Ｒｂ（０）を算出した後に、当該基準となる母体抵抗Ｒｂ（０）を用いて、トランジスタＮｉｊのゲート電圧の変更を行う。基準となる母体抵抗Ｒｂ（０）の算出方法は、図１４に示す動作例１の算出方法と同じである。
　図１８は、母体抵抗Ｒｂ（ｍ）の算出後において、電流Ｉ（ｍ）の測定によるトランジスタＮｉｊのゲート電圧の変更方法を示すフローチャートである。
　制御回路３１０は、あらかじめ決定された駆動条件で、選択メモリセルＭｈｋを構成する抵抗変化素子Ｒｈｋに対する高抵抗化書き込みまたは低抵抗化書き込みを実行する（ステップＳ２００）。ここでの駆動条件は、ステップＳ１００の駆動条件と同じである。
　通常動作（ステップＳ２００）の実行後、制御回路３１０は、繰り返し回数ｎがＮ（ｍ）回以上か否かを判定する（ステップＳ２０１）。ここで、動作例４では、動作例２と同様に、Ｎ（ｍ）の値は１以上１００００（１０４）未満の値にしてもよい。
　繰り返し回数ｎがＮ（ｍ）回より少ない場合（ステップＳ２０１でＮｏ分岐）、制御回路３１０は、ｎを１インクリメントし、ステップＳ２００に移行する。
　繰り返し回数ｎがＮ（ｍ）回以上の場合（ステップＳ２０１でＹｅｓ分岐）、動作例４では、制御回路３１０は、低抵抗化書き込み動作（ステップＳ２０２）を行うと共に、低抵抗化書き込み動作で抵抗変化素子１０１に流れる電流Ｉ（ｍ）を測定する（ステップＳ３０３）。ここで、低抵抗化書き込み動作の駆動条件は、第１の書き込み電圧－ＶＬが－２．０Ｖ、パルス幅が１００ｎｓである。また、トランジスタＮｉｊのゲートには、ゲート電圧ＶｇＬ（ｍ－１）を印加する。
　次に、動作例４では、制御回路３１０は、ステップＳ３０３で測定した電流Ｉ（ｍ）に基づいて、低抵抗化書き込み時に抵抗変化素子１０１に流れる電流Ｉ（ｍ）の変化量ΔＩ（ｍ）を求める（ステップＳ３０７）。電流の変化量ΔＩ（ｍ）は、現在の電流量Ｉ（ｍ）－前回の電流量Ｉ（ｍ－１）で求められる。なお、ΔＩ（ｍ）は、現在の電流量Ｉ（ｍ）－基準電流量Ｉ（０）としてもよい。
　さらに、制御回路３１０は、ΔＩ（ｍ）の絶対値が規定値（所定の範囲を規定する上限値および下限値に対応）より大きいか否かを判定する（ステップＳ３０８）。
　制御回路３１０は、ΔＩ（ｍ）の絶対値があらかじめ決めた規定値より大きいと判定した場合は（ステップＳ３０８でＹｅｓ分岐）、上述した式１７に基づいてΔＶｇＬ（ｍ）を算出し、ＶｇＬ（ｍ）を求め、低抵抗化書き込み動作の駆動条件であるトランジスタＮｉｊのゲート電圧をＶｇＬ（ｍ）に変更する（ステップＳ２０５、最適化）。例えば低抵抗化書き込み時の電流Ｉが約１０μＡ変化した場合（ΔＩ（ｍ）＝１０μＡ）には、トランジスタＮｉｊのゲート電圧ＶｇＬ（ｍ）を約０．０５Ｖ変化させればよい。
　制御回路３１０は、ステップＳ３０８でΔＩ（ｍ）の絶対値が規定値以下であると判定した場合（ステップＳ３０８でＮｏ分岐）、または、ステップＳ２０５の最適化の実行後、ｍの値を１インクリメントし、ステップＳ２００に移行する（ステップＳ２０６）。
　以上説明したように、動作例４においても、動作例３と同様に、制御回路３１０は、低抵抗化書き込み時に抵抗変化素子１０１に流れる電流Ｉ（ｍ）の変化量ΔＩ（ｍ）に対応するトランジスタＮｉｊのゲート電圧の変化量ΔＶｇＬ（ｍ）を求め、当該変化量ΔＶｇＬ（ｍ）に応じてゲート電圧を変更している。これにより、抵抗変化素子１０１に流れる電流量を一定の範囲に近づく方向に変更することができる。
　なお、本動作例では、ステップＳ３０８において、電流量の変化量ΔＩ（ｍ）を規定値と比較する（変化量の上限値と下限値とが同じ値である）場合について説明したが、これに限るものではない。変化量ΔＩ（ｍ）の上限値と下限値（負の値）とが異なっていても良いし、一方のみを規定していても良い。
　以上、動作例１～動作例４の実行により、第２の局所領域１０５ｂにかかる低抵抗化電圧を一定の値とすることが可能になり、図１３に示す第２の局所領域１０５ｂの動作点をほぼ一定に維持することが可能になる。つまり、不揮発性記憶素子１００の低抵抗状態をほぼ一定の状態に維持することができる。さらに、上述したように、変化した母体抵抗Ｒｂ（ｍ）および第２の局所領域の抵抗値Ｒｆｗをそれぞれ初期の抵抗値に近づける効果があり、良好なエンデュランス特性を実現することが可能となる。
　なお、上記動作例１～動作例４では、トランジスタＮｉｊの抵抗値を変更する方法として、不揮発性記憶装置内に予め記憶された抵抗値または電流量の変化量とゲート電圧の変化量との対応関係に基づいて、抵抗値または電流量の変化量に対応するゲート電圧の変化量を求める場合について説明したが、これに限るものではない。
　対応関係は、式（式１５、式１６）に限られるものではなく、他の式、あるいは、表等であっても良い。さらに、ゲート電圧の変化量ΔＶｇＬ（ｍ）は、予め定められた値、あるいは、現在のゲート電圧あるいはゲート電圧の初期値に対する所定の割合（例えば、１０％）等であってもよい。さらに、上記動作例１～動作例４では、ゲート電圧の変化量ΔＶｇＬ（ｍ）を求めた後に変更後のゲート電圧ＶｇＬ（ｍ）を求めたが、直接ゲート電圧ＶｇＬ（ｍ）を求めるように構成しても良い。
　（第２の実施の形態）
　次に、第２の実施の形態に係る不揮発性記憶装置について説明する。
　本実施の形態の不揮発性記憶装置４００は、電流制御素子１０２を構成するトランジスタ１０２ａが、メモリセルの内部ではなく、メモリセルの外部に設けられている点で、上記第１の実施の形態の不揮発性記憶装置３２０とは異なる。
　図２０は、不揮発性記憶装置４００の構成例を示すブロック図である。図２０に示すように、本実施の形態の不揮発性記憶装置４００は、半導体基板（図示されず）上に、メモリ本体部４０１と、メモリセルにデータを書き込むために必要な複数の電源を生成する書き込み用電源４３０と、外部から入力されるアドレス信号を受け取るアドレス入力回路４０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部４０１の動作を制御する制御回路４０９と、書き換え情報記憶回路４１０とを備えている。なお、書き込み用電源４３０の構成は図１９の書き込み用電源３３０と同じであり、アドレス入力回路４０８の構成は図１９のアドレス入力回路３０９と同じである。
　メモリ本体部４０１は、メモリセルアレイ４０２と、行選択回路／ドライバ４０３と、列選択回路／ドライバ４０４と、書き込み回路４０５と、センスアンプ４０６と、データ入出力回路４０７を有している。また、本実施の形態では、行選択回路／ドライバ４０３、列選択回路／ドライバ４０４、書き込み回路４０５、センスアンプ４０６を、適宜「周辺回路」（書き込み電圧印加回路および読み出し電圧印加回路に相当）と称する。行選択回路／ドライバ４０３の構成は図１９の行選択回路／ドライバ３０３と同じであり、列選択回路／ドライバ４０４の構成は図１９の列選択回路３０４と同じであり、書き込み回路４０５の構成は図１９の書き込み回路３２５と同じであり、センスアンプ４０６の構成は図１９のセンスアンプ３２６と同じであり、データ入出力回路４０７は図１９のデータ入出力回路３０７と同じである。
　メモリセルアレイ４０２は、半導体基板（図示せず）上に形成され、半導体基板表面に略平行な第１平面内において第１方向に互いに平行に延びるように形成された複数のワード線ＷＬｉ（ｉ＝０、１、２、・・・、図２０のワード線ＷＬ０、ＷＬ１、ＷＬ２）、第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつワード線ＷＬｉと立体交差するように形成された複数のビット線ＢＬｊ（ｊ＝０、１、２、・・・、図２０のビット線ＢＬ０、ＢＬ１、ＢＬ２）と、ワード線ＷＬｉおよびビット線ＢＬｊの立体交差点のそれぞれに設けられたメモリセルＭ１ｉｊとを備える。
　メモリセルＭ１ｉｊは、抵抗変化素子と選択ダイオードで構成される電流制御素子を備える。メモリセルＭ１ｉｊは、１つのダイオードと１つの抵抗変化素子から構成されていることから、１Ｄ１Ｒ型メモリセルと呼ぶ。
　メモリセルＭ１ｉｊの選択ダイオードは、一端がビット線ＢＬｊに、他端が抵抗変化素子の一端にそれぞれ接続されている。メモリセルＭ１ｉｊの抵抗変化素子は、一端がワード線ＷＬｉに、他端が抵抗変化素子の他端にそれぞれ接続されている。抵抗変化素子の材料や形状、特性などは、上述した図１Ａに示す抵抗変化素子１０１と同じである。
　図２０のメモリセルＭ１ｉｊのダイオードは、双方向型のＭＳＭダイオードである。双方向型のダイオードとは、正バイアス時も負バイアス時も、所定の閾値以上の絶対値の電圧が印加された場合、オン状態となり、所定の閾値未満の絶対値の電圧が印加された場合、オフ状態となる非線形の電圧電流特性を有する。ＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）ダイオードは、双方向型のダイオードの一種であり、一対の電極の間に半導体層を備えた構成を有する。
　制御回路４０９は、本実施の形態では、不揮発性記憶装置４００を構成する各回路（行選択回路／ドライバ４０３、列選択回路／ドライバ４０４、書き込み回路４０５、センスアンプ４０６、データ入出力回路４０７など）を制御して、初期ブレーク動作、通常動作（低抵抗化書き込みおよび高抵抗化書き込み）、および、読み出し動作を実行させる。
　また、制御回路４０９は、別途格納された繰り返し回数の上限値（第１の実施の形態のＮ（ｍ）に相当）、および、繰り返し回数（第１の実施の形態のｎに相当）などのデータを書き換え情報記憶回路４１０に格納し、第１の実施の形態に記載の方法でΔＶｇＬ（ｍ）を算出し、書き換え情報記憶回路４１０に格納する。
　本実施の形態では、メモリセルはトランジスタを具備していないため、制御回路４０９は、メモリセルに直列に接続される周辺回路（例えば、行選択回路／ドライバ４０３や列選択回路／ドライバ４０４）を構成するトランジスタのゲート電圧を変更する。
　ここで、図１Ｂは、本実施の形態における不揮発性記憶素子１００の構成例を示す回路図である。図１Ｂに示すように、不揮発性記憶素子１００は、抵抗変化素子１０１と電流制御素子１０２を直列に接続して構成されている。また、電流制御素子１０２は、図１Ｂに示すように、トランジスタ１０２ａと双方向ダイオード１０２ｂと固定抵抗１０２ｃとを直列に接続して構成されている。トランジスタ１０２ａは、ここでは、上述したように、メモリセルに直列に接続される周辺回路に配置されている。また、双方向ダイオード１０２ｂは、図２０のメモリセルＭ１ｉｊのダイオードに相当する。固定抵抗１０２ｃは、例えば、周辺回路までの配線などによる抵抗である。
　制御回路４０９は、不揮発性記憶素子１００全体での負荷抵抗の合計値が一定になるように、トランジスタ１０２ａの駆動条件（ゲート電圧の値）を変更すればよい。
　本実施の形態の書き換え情報記憶回路４１０は、メモリ本体部４０１の外に配置されている。
　以上、本実施の形態の不揮発性記憶装置４００においても、抵抗変化素子の第２の局所領域１０５ｂの動作点を一定に維持し、メモリセルＭ１ｉｊ（不揮発性記憶素子１００）の低抵抗状態をほぼ一定の状態に維持することができる。さらに、変化した母体抵抗Ｒｂ（ｍ）および第２の局所領域の抵抗Ｒｆｗをそれぞれ初期の抵抗値に近づける効果があり、良好なエンデュランス特性を有する不揮発性記憶装置を実現することが可能となる。
　（実施の形態の変形例）
　（１）上記実施の形態では、第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とが、タンタル（Ｔａ）である場合を例に説明したが、これに限るものではない。
　第１の金属および第２の金属としては、タンタル（Ｔａ）以外にも、例えば、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等の遷移金属やアルミニウム（Ａｌ）を用いることができる。
　ハフニウム酸化物を用いる場合は、高酸素不足度層（第１の酸化物層１０４ａ）を構成する第１の金属酸化物の組成をＨｆＯｘとし、低酸素不足度層（第２の酸化物層１０４ｂ）を構成する第２の金属酸化物の組成をＨｆＯｙとすると、０．９≦ｘ≦１．６、１．８＜ｙ＜２．０を充足してもよい。
　ジルコニウム酸化物を用いる場合は、高酸素不足度層を構成する第１の金属酸化物の組成をＺｒＯｘとし、低酸素不足度層を構成する第２の金属酸化物の組成をＺｒＯｙとすると、０．９≦ｘ≦１．４、１．９＜ｙ＜２．０を充足してもよい。
　（２）さらに、上記実施の形態では、第１の金属と第２の金属が同じである場合を例に説明したが、第１の金属と第２の金属とは、異なる金属を用いてもよい。
　この場合には、第２の金属の標準電極電位は、第１の金属の標準電極電位より小さくてもよい。抵抗変化現象は、抵抗が高い低酸素不足度層を構成する第２の金属酸化物中の局所領域１０５に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こって、その抵抗値が変化し、発生すると考えられるからである。
　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このような構造とすることで、抵抗変化素子１０１に電圧を印加した場合には、酸素不足度が低く、より高い抵抗値を示す低酸素不足度層にほとんどの電圧が印加されることになる。また、第２の電極１０６と低酸素不足度層の界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、第２の電極１０６と低酸素不足度層との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。
　また、低酸素不足度層の誘電率は、高酸素不足度層の誘電率より大きくてもよい。例えば、チタン酸化物ＴｉＯ２（比誘電率＝９５）はタンタル酸化物Ｔａ２Ｏ５（比誘電率＝２６）より比誘電率が大きい材料である。さらに、高酸素不足度層のバンドギャップは、低酸素不足度層のバンドギャップより小さくてもよい。チタン酸化物ＴｉＯ２（バンドギャップ＝３．１ｅＶ）はタンタル酸化物Ｔａ２Ｏ５（バンドギャップ＝４．４ｅＶ）よりバンドギャップが小さい材料である。一般的に、比誘電率が大きい材料の方が、比誘電率が小さい材料よりブレークダウンしやすく、また、バンドギャップが小さい材料の方が、バンドギャップが大きい材料よりブレークダウンしやすいため、初期ブレーク電圧を低くすることができる。従って、低酸素不足度層の誘電率が高酸素不足度層の誘電率より大きいか、あるいは、高酸素不足度層のバンドギャップが低酸素不足度層のバンドギャップより小さい、あるいは、上記両方の条件を満足するように、第１の金属酸化物および第２の金属酸化物の材料を選択することにより、低酸素不足度層の絶縁破壊電界強度が高酸素不足度層の絶縁破壊電界強度に比べて小さくなり、初期ブレーク電圧が低減できる。これは、Ｊ．ＭｃＰｈｅｒｓｏｎ　ｅｔ　ａｌ．，ＩＥＤＭ　２００２，ｐ．６３３－６３６（非特許文献）の図１に示されているように、金属酸化物層の絶縁破壊電界強度（Ｂｒｅａｋｄｏｗｎ　Ｓｔｒｅｎｇｔｈ）と誘電率との間には、誘電率が大きいほど絶縁破壊電界強度が小さくなるという相関関係が見られるためである。
　（３）さらに、高酸素不足度層および低酸素不足度層には、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層、あるいは、アルミニウムの酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
　また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
　（４）上記実施の形態において、動作例１～動作例４のステップＳ２０２の低抵抗化書き込みは、通常動作における低抵抗化書き込みである場合を例に説明したが、最適化のために特別に（図１９および図２０に示すアドレス信号およびコントロール信号が入力されていない状態で）低抵抗化書き込みを実行するように構成してもよい。
　以上、本発明の不揮発性記憶素子の駆動方法、および、不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　本発明の不揮発性記憶素子の駆動方法は、パーソナルコンピュータおよび携帯型電話機等の種々の電子機器に用いられる不揮発性記憶装置に用いられる不揮発性記憶素子の駆動方法等として有用である。
１００　　不揮発性記憶素子
１０１　　抵抗変化素子
１０２　　電流制御素子
１０２ａ　トランジスタ
１０２ｂ　双方向ダイオード
１０２ｃ　固定抵抗
１０３　　第１の電極
１０４　　抵抗変化層
１０４ａ　第１の酸化物層
１０４ｂ　第２の酸化物層
１０５　　局所領域
１０５ａ　第１の局所領域
１０５ｂ　第２の局所領域
１０６　　第２の電極
３０１、４０１　　メモリ本体部
３０２、４０２　　メモリセルアレイ
３０３、４０３　　行選択回路／ドライバ
３０４　　列選択回路
３０７、４０７　　データ入出力回路
３０９、４０８　　アドレス入力回路
３１０、４０９　　制御回路
３２０、４００　　不揮発性記憶装置
３２５、４０５　　書き込み回路
３２６、４０６　　センスアンプ
３３０、４３０　　書き込み用電源
３４０、４１０　　書き換え情報記憶回路
４０４　　列選択回路／ドライバ
Ｍｉｊ　　メモリセル
Ｍ１ｉｊ　メモリセル
Ｍｈｋ　　選択メモリセル
Ｒｉｊ　　抵抗変化素子
Ｒｈｋ　　抵抗変化素子
Ｎｉｊ　　トランジスタ

Claims (22)

  1. 　第１の電極、前記第１の電極上に配置された第１の金属酸化物から構成される第１の酸化物層、前記第１の酸化物層に接して配置され、前記第１の金属酸化物より酸素不足度が小さい第２の金属酸化物から構成される第２の酸化物層、および、前記第２の酸化物層上に配置された第２の電極を有する抵抗変化素子と、前記抵抗変化素子に直列に接続されたトランジスタを有する電流制御素子とを備える不揮発性記憶素子の駆動方法であって、
    　前記トランジスタのゲートに第１のゲート電圧を印加し、前記不揮発性記憶素子に第１の極性を有する第１の書き込み電圧を印加することにより、前記抵抗変化素子を低抵抗状態にするステップと、
    　前記トランジスタのゲートに第２のゲート電圧を印加し、前記不揮発性記憶素子に前記第１の極性と異なる第２の極性を有する第２の書き込み電圧を印加することにより、前記抵抗変化素子を高抵抗状態にするステップと、
    　前記低抵抗状態の前記抵抗変化素子に流れる電流値、または、前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値が、所定の範囲から外れる場合に、前記抵抗変化素子を低抵抗状態にするステップの実行時における前記トランジスタの抵抗値を変更するステップとを含む
    　不揮発性記憶素子の駆動方法。
  2. 　前記抵抗変化素子を低抵抗状態にするステップの実行後に前記抵抗変化素子に読み出し電圧を印加して、前記抵抗変化素子に流れる電流である読み出し電流から、前記抵抗変化素子の抵抗値を読み出すステップをさらに含み、
    　前記トランジスタの抵抗値を変更するステップは、前記読み出すステップにおいて読み出された抵抗値が前記所定の範囲から外れるか否かを判定するステップを有する
    　請求項１に記載の不揮発性記憶素子の駆動方法。
  3. 　前記判定するステップにおいて、前記抵抗変化素子の抵抗値の変化量が前記所定の範囲から外れるか否かを判定する
    　請求項２に記載の不揮発性記憶素子の駆動方法。
  4. 　前記抵抗変化素子を低抵抗状態にするステップを所定回数実行した後で、前記読み出すステップと前記判定するステップとを実行する
    　請求項２に記載の不揮発性記憶素子の駆動方法。
  5. 　前記判定するステップは、
    　前記読み出すステップにおいて読み出された抵抗値と、当該抵抗値を読み出すステップの実行より前に実行された他の前記読み出すステップにおいて読み出された抵抗値とを比較することによって、前記抵抗変化素子の抵抗値の変化量を算出するステップをさらに含む
    　請求項４に記載の不揮発性記憶素子の駆動方法。
  6. 　前記判定するステップは、
    　前記読み出すステップにおいて読み出された抵抗値と、基準抵抗値とを比較することによって、前記抵抗変化素子の抵抗値の変化量を算出するステップをさらに含む
    　請求項３または４に記載の不揮発性記憶素子の駆動方法。
  7. 　前記トランジスタの抵抗値を変更するステップでは、前記読み出すステップにおいて読み出された抵抗値に応じた値に、前記トランジスタの抵抗値を変更する
    　請求項２～６のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  8. 　前記抵抗変化素子が、前記第２の電極と前記第１の酸化物層と前記第２の酸化物層とのみ接する外面を有する局所領域をさらに備え、
    　前記局所領域が、前記第１の金属酸化物よりも酸素不足度の大きい第３の金属酸化物で構成される第１の局所領域と、前記第２の電極に接する面を含む領域に、前記第２の金属酸化物より酸素不足度が大きく前記第３の金属酸化物より酸素不足度が小さい第４の金属酸化物で構成される第２の局所領域と、を有する場合に、
    　前記低抵抗状態にするステップの後に前記抵抗変化素子に読み出し電圧を印加して、前記抵抗変化素子に流れる読み出し電流から、前記抵抗変化素子の抵抗値を読み出すステップをさらに含み、
    　前記トランジスタの抵抗値を変更するステップは、
    　前記読み出すステップにおいて読み出された抵抗値に基づいて、前記第１の局所領域の抵抗と前記第１の酸化物層の抵抗で構成される母体抵抗を算出し、算出した前記母体抵抗に基づいて、前記トランジスタの抵抗値を変更する
    　請求項１に記載の不揮発性記憶素子の駆動方法。
  9. 　前記低抵抗状態にするステップと併せて実行される、前記抵抗変化素子に流れる低抵抗化書き込み電流の電流値を読み出すステップをさらに備え、
    　前記トランジスタの抵抗値を変更するステップは、前記読み出すステップにおいて読み出された電流値が所定の範囲から外れるか否かを判定するステップを備える
    　請求項１に記載の不揮発性記憶素子の駆動方法。
  10. 　前記判定するステップにおいて、前記読み出すステップにおいて読み出された電流値の変化量が前記所定の範囲から外れるか否かを判定する
    　請求項９に記載の不揮発性記憶素子の駆動方法。
  11. 　前記抵抗変化素子を低抵抗状態にするステップを所定の回数実行した後で、前記電流値を読み出すステップと前記判定するステップとを実行する
    　請求項９に記載の不揮発性記憶素子の駆動方法。
  12. 　前記判定するステップは、
    　前記読み出すステップにおいて読み出された電流値と、それ以前の前記読み出すステップにおいて読み出された電流値とを比較することによって、電流値の変化量を算出するステップをさらに含む
    　請求項１１に記載の不揮発性記憶素子の駆動方法。
  13. 　前記判定するステップでは、前記読み出すステップにおいて読み出された電流値と、基準電流値とを比較することによって、電流値の変化量を算出するステップをさらに含む
    　請求項１０または１１に記載の不揮発性記憶素子の駆動方法。
  14. 　前記トランジスタの抵抗値を変更するステップでは、前記読み出すステップにおいて読み出された電流値に応じた値に、前記トランジスタの抵抗値を変更する
    　請求項９～１３のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  15. 　前記トランジスタの抵抗値を変更するステップでは、前記低抵抗状態の前記抵抗変化素子に流れる電流値または前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値と前記トランジスタの抵抗値との対応関係を予め記憶しておき、前記対応関係を用いて前記トランジスタの抵抗値を変更する
    　請求項１～１４のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  16. 　前記トランジスタの抵抗値を変更するステップでは、前記低抵抗状態の前記抵抗変化素子に流れる電流値または前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値が、前記所定の範囲に向かう方向に、前記トランジスタの抵抗値を変更する
    　請求項１～１５のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  17. 　前記抵抗変化素子を低抵抗状態にするステップを所定の回数実行した後で、前記トランジスタの抵抗値を変更するステップを実行する、
    　請求項１～１６のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  18. 　前記トランジスタの抵抗値を変更するステップにおいて、前記第１のゲート電圧を変更することにより、前記トランジスタの抵抗値を変更する
    　請求項１～１７のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  19. 　前記第２の金属酸化物を構成する第２の金属と前記第１の金属酸化物を構成する第１の金属は、同じ金属である
    　請求項１～１８のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  20. 　前記第１の金属および前記第２の金属は、Ｔａである
    　請求項１９に記載の不揮発性記憶素子の駆動方法。
  21. 　前記電流制御素子は、ダイオード、固定抵抗、または、その両方が、前記トランジスタに直列に接続されている
    　請求項１～２０のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  22. 　第１の電極、前記第１の電極上に配置された第１の金属酸化物から構成される第１の酸化物層、前記第１の酸化物層に接して配置され、前記第１の金属酸化物より酸素不足度が小さい第２の金属酸化物から構成される第２の酸化物層、および、前記第２の酸化物層上に配置された第２の電極を有する抵抗変化素子と、
    　前記抵抗変化素子に直列に接続されたトランジスタを有する電流制御素子と、
    　前記トランジスタのゲートに第１のゲート電圧を印加し、前記不揮発性記憶素子に第１の極性を有する第１の書き込み電圧を印加する低抵抗化書き込み動作と、前記トランジスタのゲートに第２のゲート電圧を印加し、前記不揮発性記憶素子に第１の極性と異なる第２の極性を有する第２の書き込み電圧を印加する高抵抗化書き込み動作とを実行する書き込み電圧印加回路と、
    　前記低抵抗状態の前記抵抗変化素子に流れる電流値、または、前記抵抗変化素子が前記低抵抗状態である場合の前記不揮発性記憶素子の抵抗値が、所定の範囲から外れる場合に、前記低抵抗化書き込み動作時の前記トランジスタの抵抗値を変更する制御回路とを備える
    　不揮発性記憶装置。
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