JP4722230B2 - 不揮発性記憶装置及び不揮発性記憶装置へのデータ書込み方法 - Google Patents

不揮発性記憶装置及び不揮発性記憶装置へのデータ書込み方法 Download PDF

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Description

本発明は、不揮発性記憶装置及び不揮発性記憶装置へのデータ書込み方法に関する。より詳しくは、抵抗変化素子を備えた不揮発性記憶装置及び不揮発性記憶装置へのデータ書込み方法に関する。
不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。
現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、高速化にも限界があった。
これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性メモリとしては、MRAM(Magnetic RAM)や、PRAM(Phase-Change RAM)や、ReRAM (Resistive RAM)などが提案されている。
特許文献１は、ペロブスカイト構造の酸化物を用いたバイポーラ型のReRAM素子の制御方法の一例を開示している。
バイポーラ型とは極性の異なる電圧パルスによって、一方の極性の電圧パルスでReRAM素子が高抵抗状態への変化し、他方の極性の電圧パルスで低抵抗の状態に変化するものをいう。ReRAM素子とは電気的な刺激により少なくとも第１の抵抗状態（高抵抗状態、ＲH状態または単にＲHともいう）と、前記第１の抵抗状態より抵抗値の低い第２の抵抗状態（低抵抗状態、ＲL状態または単にＲLともいう）間を可逆的に変化可能な素子のことをいい。抵抗値に応じて情報を記憶する不揮発性メモリをさす。
以下、このReRAM素子の制御方法について図を参照しつつ説明する。
図３６乃至図３８は、特許文献１に開示されたメモリセルの制御方法を示す図である。メモリセル９は、抵抗変化型素子１と、選択トランジスタ２とを備えている。抵抗変化型素子１の一方の端子と選択トランジスタ２の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ２の他方の主端子（ソースまたはドレイン）は、ソース線６によりソース線端子３と電気的に接続されている。抵抗変化型素子１の他方の端子はビット線８によりビット線端子５と電気的に接続されている。選択トランジスタ２のゲートはワード線７によりワード線端子４と電気的に接続されている。データを書き込む場合（“１”を書き込む場合、データ”１”はReRAM素子のＲＨ（高抵抗状態）に割り当てる）、消去する場合（“０”を書き込む場合、データ”０”はReRAM素子のＲＬ（低抵抗状態）に割り当てる）、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子４には高レベルの閾値電圧（トランジスタを導通状態にするための電圧）が印加され、選択トランジスタ２が導通状態にされる。
図３６は、特許文献１のメモリセルにおいて、書込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線６は０Ｖに設定（接地）され、ビット線８に所定の書込み電圧振幅の正極性の書込みパルスが印加され、抵抗変化型素子１に所望のデータが書き込まれる。多値情報が抵抗変化型素子１へ書き込まれる場合は、書込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子１に書き込まれる場合には、書込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書込み動作が行われる。また、書込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。
図３７は、特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線は０Ｖに設定（接地）され、ソース線に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子１の電気抵抗は最小の値となる。特許文献１には、複数のビット線が０Ｖに設定された状態で、特定のソース線に消去パルスが印加されると、その複数のビット線とソース線に接続する複数のメモリセルが同時に一括消去されることが開示されている。
図３８は、特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子１に記憶されたデータを読み出す場合は、ソース線６が０Ｖに設定（接地）され、選択したビット線８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。
次に、特許文献２では同極性の電圧ＶｂでＲＨ（高抵抗状態）に変化でき、電圧ＶａでＲＬ（低抵抗状態）に変化できるユニポーラ動作のReRAMについて記載されている。特に正側・負側で対称な特性のユニポーラ型ReRAMでは、一方の極性のＶａでＲＬ（低抵抗状態）にし、他方の極性のＶｂでＲＨ（高抵抗状態）に変化させるようなバイポーラな駆動を行なっても良いことが述べられている。そして、抵抗変化素子を抵抗変化させるときには直列に負荷抵抗を接続し、図３９に示すようにＲＨからＲＬに変化するときとＲＬからＲＨに変化するときで負荷抵抗特性を変化させて抵抗変化動作の安定化が提案されている。そして、それぞれの負荷抵抗特性が満たすべき条件として、図３９（Ａ）のようにＲＬからＲＨに変化させるときに比べ、ＲＨからＲＬに変化させるときの負荷抵抗（トランジスタのような非線形負荷も含む）の電圧電流特性を、より抵抗が大きくなるように設定することが述べられている。これによって、点Ｔｂから変化して到達する点Ｔ４の電流・電圧は点Ｔａより自動的に低くなり、Ｔａ点から変化して到達する点Ｔ３の電流・電圧は自動的に点Ｔｂより低くなって安定な動作を実現できた。
ただし、前記のようなバイポーラ的な駆動を行なえたとしてもユニポーラ型のReRAMでは、絶対値としてＶＢはＶＡより小さいことが前提である。一方で、完全なバイポーラ型のReRAMではＶＢがＶＡより大きくても動作上の不具合は発生しない。しかし、ＲＬ化した直後の電流量より多い電流が流すことができる駆動能力でＲＨ化することが必要であるために図３９の関係をもちいて駆動するほうが好ましい。
特開２００４−１８５７５６号公報 特開２００７−１８８６０３号公報
堤崇、秋濃俊郎，「速度飽和効果に基づくＣＭＯＳインバータの解析的な遅延モデル式」，信学技報，社団法人電子情報通信学会，TECHNICAL REPORT OF IEICE VLD2003-136 pp1-5,2004
本発明の主な目的は、バイポーラ型のＲｅＲＡＭを用いた不揮発性記憶装置において、従来よりも動作の安定性や信頼性を向上することにある。
本発明者らは、ＲｅＲＡＭを用いた不揮発性記憶装置における動作の安定性や信頼性を向上すべく、鋭意検討を行った。その過程で、従来の駆動方式ではＲＬ（低抵抗状態）からＲＨ（高抵抗状態）に変化させるときに所望のＲＨ（高抵抗状態）よりも同電圧ではるかに高い抵抗値を取る超高抵抗状態に推移してしまい、再びＲＬ（低抵抗状態）に戻すことができなくなるという不具合を見い出した。
変化する抵抗の値に応じて情報を記憶する場合、第１の抵抗状態と第２の抵抗状態との間で抵抗値の差分が大きいほど、それぞれの状態を判定しやすいのは容易に推測できる。すなわち抵抗値の変化幅が大きければ大きいほど検出余裕が増え、メモリセルごとのバラツキ対するマージンや設計余裕が増え、データを誤るような不具合もより改善され信頼性の高い不揮発性記憶装置を提供できる。さらに工場における製造工程での製品歩留まりの向上にもつながり、製品のコストダウンといった効果も期待される。
このような要求に対して発明者らは酸素不足型タンタル酸化物を抵抗変化層に用いた抵抗変化素子によって上記のような課題が解決できる可能性があることを見出した。さらに、酸素含有率が低い第１タンタル酸化物層と、第１タンタル酸化物層上に形成された酸素含有率が高い第２タンタル酸化物層との積層構造で構成された抵抗変化層を用いた抵抗変化素子では、第２タンタル酸化物層の酸素含有率や厚みによって読み出し電圧における抵抗値の変化幅とＲＨ（高抵抗状態）における読み出し電圧での抵抗値の高さを大幅に改善できることを見い出した。
しかしながら、従来技術の駆動方式を採用すると、すなわち抵抗変化素子に負荷抵抗を直列に接続し、負荷抵抗の負荷抵抗特性をＲＨからＲＬへの変化時（低抵抗化時）に比べて、ＲＬからＲＨへの変化時（高抵抗化時）に、電流制限を緩くして駆動すると、ＲＨ（高抵抗状態）における抵抗値が、所望の値よりも遥かに高い値を取る超高抵抗状態に遷移してしまい、再びＲＬ（低抵抗状態）に変化させることができないような不具合が発生してしまう（実験例２参照）事が分かった。
本発明者らは更なる検討の結果、高抵抗化時にも適切に電流制限を行うことにより、かかる問題を抑制しうることを見い出した。
すなわち上記課題を解決すべく、本発明の不揮発性記憶装置は、抵抗変化素子と、前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路と、前記直列経路に第1の極性の第１印加電圧の電気的パルスと、第1の極性と異なる第2の極性の第２印加電圧の電気的パルスとを択一的に印加可能に構成された電気的パルス印加装置とを備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、前記抵抗変化層は、前記直列経路に前記電気的パルス印加装置から前記第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、前記直列経路に前記電気的パルス印加装置から前記第２印加電圧の電気的パルスが印加されると第２抵抗状態から前記第１抵抗状態へと変化し、前記電気的パルス印加装置から前記直列経路に前記第１印加電圧が印加された場合、第1の極性の前記電極間電圧を生じ、前記電気的パルス印加装置から前記直列経路に前記第２印加電圧が印加された場合、第２の極性の前記電極間電圧を生じ、前記第１抵抗状態から前記第２抵抗状態へと変化する際には前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、前記第２抵抗状態から前記第１抵抗状態へと変化する際には、前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として増加し前記第２電圧より絶対値が大きく前記第２電圧と同じ極性を有する第３電圧に到達すると前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、前記電極間電圧が前記第２電圧以上かつ前記第３電圧未満の間は、前記電極間電流が第１電流値以下に到達すると抵抗値の上昇が停止するような特性を有し、前記負荷抵抗は、前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際に、前記第２印加電圧から前記第３電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が第１電流値以下となる特性を有する。
かかる構成では、バイポーラ型のＲｅＲＡＭを用いた不揮発性記憶装置において、従来よりも動作の安定性や信頼性を向上できる。
上記不揮発性記憶装置において、前記負荷抵抗は、電気的パルス印加装置が第２印加電圧の電気的パルスを出力する際に、第２印加電圧から第２電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が、第１電圧から第１印加電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流の絶対値以上となる特性を有してもよい。
上記不揮発性記憶装置は、さらに、負荷抵抗切替装置を備え、前記負荷抵抗切替え装置は、前記電気的パルス印加装置が前記第１印加電圧の電気的パルスを出力する際と、前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際とで、前記負荷抵抗の特性を切替えるように構成されていてもよい。
上記不揮発性記憶装置において、前記負荷抵抗は２個の主端子と１個の制御端子とを備えたトランジスタであり、前記負荷抵抗切替え装置は、前記制御端子に印加する電圧を切替えることにより前記負荷抵抗の特性を切替えるように構成されていてもよい。
上記不揮発性記憶装置において、前記負荷抵抗は、トランジスタとダイオードとが並列に接続された構成を有してもよい。
上記不揮発性記憶装置は、第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線と、第１平面と平行な第２平面内において第２方向に互いに平行に延び、かつ前記第１配線と立体交差するように形成された複数の第２配線と、前記第１配線と前記第２配線との立体交差点のそれぞれに設けられたメモリセルとを備え、前記メモリセルのそれぞれは前記直列経路を備え、前記第１配線は対応する前記メモリセルが備える前記トランジスタの制御端子に接続され、前記第２配線は対応するメモリセルが備える前記直列経路の一端に接続されていてもよい。
また本発明の不揮発性記憶装置は、抵抗変化素子と、前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路と、第１の極性の第１印加電圧の電気的パルスと、前記第１印加電圧と極性の異なる第２の極性の第２印加電圧の電気的パルス、および前記第１印加電圧と極性の異なる第２の極性の第３印加電圧の電気的パルスを択一的に出力可能に構成された電気的パルス印加装置とを備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、前記抵抗変化層は、前記直列経路に前記電気的パルス印加装置から前記第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、前記直列経路に前記電気的パルス印加装置から前記第２印加電圧の電気的パルスが印加されると、前記第２抵抗状態から前記第１抵抗状態よりも抵抗値が低く前記第２抵抗状態よりも抵抗値の高い第３抵抗状態へと変化し、前記直列経路に前記電気的パルス印加装置から前記第３印加電圧の電気的パルスが印加されると前記第３抵抗状態から前記第１抵抗状態へと変化し、前記電気的パルス印加装置から前記直列経路に前記第１印加電圧が印加された場合、第１の極性の前記電極間電圧を生じ、前記電気的パルス印加装置から前記直列経路に前記第２印加電圧が印加された場合、第２の極性の前記電極間電圧を生じ、前記第１抵抗状態から前記第２抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、前記第３抵抗状態から前記第１抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として増加し、前記第２電圧より絶対値が大きく前記第２電圧と同じ極性を有する第３電圧に到達すると前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第２電圧以上でかつ前記第３電圧未満の間は前記電極間電流が第１電流値以下に到達すると抵抗値の上昇が停止するような特性を有し、前記負荷抵抗は、前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際に、前記第２印加電圧から前記第２電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が、前記第１印加電圧から前記第１電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流以上となり、前記電気的パルス印加装置が前記第３印加電圧の電気的パルスを出力する際に、前記第３印加電圧から前記第３電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が前記第１電流値以下となる特性を有する。
上記不揮発性記憶装置は、さらに負荷抵抗切替装置を備え、前記負荷抵抗切替え装置は、前記電気的パルス印加装置が前記第１印加電圧の電気的パルスを出力する際と、前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際と、前記電気的パルス印加装置が前記第３印加電圧の電気的パルスを出力する際とで、前記負荷抵抗の特性を切替えるように構成されていてもよい。
上記不揮発性記憶装置において、前記負荷抵抗は２個の主端子と１個の制御端子とを備えたトランジスタであり、前記負荷抵抗切替え装置は、前記制御端子に印加する電圧を切替えることにより前記負荷抵抗の特性を切替えるように構成されていてもよい。
上記不揮発性記憶装置において、前記抵抗変化層は、ＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有している抵抗変化素子であってもよい。
上記不揮発性記憶装置において、前記ＴａＯｘは、０．８≦ｘ≦１．９を満足してもよく、前記ＴａＯｙは、２．１≦ｙ＜２．５を満足してもよく、前記第２タンタル含有層の厚みが１ｎｍ以上８ｎｍ以下であってもよい。
また、本発明の不揮発性記憶装置へのデータ書込方法は、抵抗変化素子と、前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路とを備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、前記抵抗変化層は、前記直列経路に第１の極性の第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、前記直列経路に前記第１印加電圧と異なる第２の極性の第２印加電圧の電気的パルスが印加されると前記第２抵抗状態から前記第１抵抗状態へと変化し、前記直列経路に前記第１印加電圧が印加された場合、前記第１の極性の前記電極間電圧を生じ、前記直列経路に前記第２印加電圧が印加された場合、前記第２の極性の前記電極間電圧を生じ、前記第１抵抗状態から前記第２抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、前記第２抵抗状態から前記第１抵抗状態へと変化する際には、前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として増加し前記第２電圧より絶対値が大きく前記第２電圧と同じ極性を有する第３電圧に到達すると前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、前記電極間電圧が前記第２電圧以上かつ前記第３電圧未満の間は、前記電極間電流が第１電流値以下に到達すると抵抗値の上昇が停止するような特性を有する、不揮発性記憶装置へのデータ書込方法であって、前記第２印加電圧の電気的パルスが前記直列経路に入力されて、前記抵抗変化素子が前記第１抵抗状態に変化した後には、前記抵抗変化素子と前記負荷抵抗からなる前記直接経路に流れる電流を前記第１電流値以下に制限するように前記負荷抵抗の特性を制御する。
また、本発明の不揮発性記憶装置へのデータ書込方法は、抵抗変化素子と、前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路を備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、前記抵抗変化層は、前記直列経路に第１の極性の第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、前記直列経路に前記第１印加電圧と異なる第２の極性の第２印加電圧の電気的パルスが印加されると前記第２抵抗状態から前記第１抵抗状態よりも抵抗値が低く前記第２抵抗状態よりも抵抗値の高い第３抵抗状態へと変化し、前記直列経路に前記第２の極性の第３印加電圧の電気的パルスが印加されると前記第３抵抗状態から前記第１抵抗状態へと変化し、前記直列経路に前記第１印加電圧が印加された場合、前記第１の極性の前記電極間電圧を生じ、前記直列経路に前記第２印加電圧が印加された場合、前記第２の極性の前記電極間電圧を生じ、前記第１抵抗状態から前記第２抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、前記第３抵抗状態から前記第１抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により、前記電極間電圧が絶対値として増加し、前記第２電圧より大きくかつ前記第２電圧と同じ極性を有する第３電圧に到達すると、前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第２電圧以上でかつ前記第３電圧未満の間は、前記電極間電流が第１電流値以下に到達すると抵抗値の上昇が停止するような特性を有する、不揮発性記憶装置へのデータ書込方法であって、前記第２印加電圧の電気的パルスが入力されて、前記抵抗変化素子が前記第２抵抗状態にあるときには、少なくとも前記直列経路に流れる電流が、前記第１印加電圧から前記第１電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流以上となるように前記負荷抵抗の特性を制御すると共に、前記第３印加電圧の電気的パルスが入力されて、前記抵抗変化素子が前記第１抵抗状態に変化した後には、少なくとも前記直列経路によって、前記直列経路と前記抵抗変化素子に流れる電流を第１電流値以下に制限するように前記負荷抵抗の特性を制御する。
上記不揮発性記憶装置において、前記電気的パルス印加装置は、全ての書込み処理において、前記電気的パルス印加装置が前記抵抗変化素子を第１抵抗状態から第２抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値と、前記電気的パルス印加装置が前記抵抗変化素子を第２抵抗状態から第１抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値と、前記制御端子に印加する電圧の絶対値とを全てＶＰとし、Ｖ３を前記第３電圧、Ｉｌｉｍを前記第１電流、Ｋを線形領域における前記トランジスタに固有の定数、Ｖｔｈを前記トランジスタの閾値電圧として、０．９≦β≦１．１を満たすβについて、ＶＰ≦β（Ｖ３＋Ｉｌｉｍ／[２×Ｋ×（Ｖ３−Ｖｔｈ）]）を満たすように構成されていてもよい。
上記不揮発性記憶装置において、前記電気的パルス印加装置は、前記制御端子に印加する電圧をＶＧ、前記電気的パルス印加装置が前記抵抗変化素子を第１抵抗状態から第２抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ１、前記電気的パルス印加装置が前記抵抗変化素子を第２抵抗状態から第１抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ２とし、Ｖ３を前記第３電圧、Ｉｌｉｍを前記第１電流、Ｋを線形領域における前記トランジスタに固有の定数、Ｋ２を速度飽和領域における前記トランジスタに固有の定数、Ｖｔｈを前記トランジスタの閾値電圧として、０．８２≦α≦１．０９を満たすαおよび０．９≦β≦１．１を満たすβについて、ＶＧ＝ＶＰ１=α（Ｖ３＋（Ｉｌｉｍ／K２））＋ＶｔｈおよびＶＰ２＝β（Ｖ３＋Ｉｌｉｍ／｛２×K（ＶＧ−Ｖｔｈ）｝）を満たすように構成されていてもよい。
上記不揮発性記憶装置において、前記抵抗変化素子の抵抗状態を検出する検出回路を備え、前記電気的パルス印加装置は、前記検出回路により検出された前記抵抗変化素子の抵抗状態に基づいて書き込みを制御するように構成されると共に、Ｖ３を前記第３電圧、Ｉｌｉｍを前記第１電流、Ｋを線形領域における前記トランジスタに固有の定数、Ｋ２を速度飽和領域における前記トランジスタに固有の定数、Ｖｔｈを前記トランジスタの閾値電圧、前記電気的パルス印加装置が前記抵抗変化素子を第１抵抗状態から第２抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ１、前記電気的パルス印加装置が前記抵抗変化素子を第２抵抗状態から第１抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ２、ＶＰ１ａ＝Ｖ３＋Ｉｌｉｍ／[２×Ｋ×（ＶＰ２−Ｖｔｈ）]、０．８２≦α≦１．０９を満たすαについて、ＶＰ１ｂ＝α（Ｖ３＋（Ｉｌｉｍ／K２））＋Ｖｔｈとして、０．９≦β≦１．１を満たすβについて、ＶＰ２＝β（Ｖ３＋Ｉｌｉｍ／｛２×K（ＶＰ１ｂ−Ｖｔｈ）｝）、を満たし、前記電気的パルス印加装置が前記抵抗変化素子を第１抵抗状態から第２抵抗状態へと変化させる際に、前記検出回路により検出される前記抵抗変化素子の抵抗状態が所定の抵抗状態となるまで、ＶＰ１をＶＰ１ａからＶＰ１ｂまで所定のステップで増加させながら書込処理を繰り返すように構成されていてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記のような構成を有し、バイポーラ型のＲｅＲＡＭを用いた不揮発性記憶装置において、従来よりも動作の安定性や信頼性を向上できる不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法を提供することが可能となる。
図１は、本発明の第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。 図２は、本発明の第１実施形態にかかる不揮発性記憶装置が備える抵抗変化素子の概略構成の一例を示す素子構成図である。 図３は、本発明の第１実施形態にかかる不揮発性記憶装置における抵抗変化素子および負荷抵抗の電流電圧特性と直列経路への印加電圧との関係を示す図である。 図４は、本発明の第１実施形態にかかる不揮発性記憶装置が備える抵抗変化素子の特性値である第１電流を説明するための概念図である。 図５は、実験例１にかかる抵抗変化素子の概略構成を示す概念図である。 図６は、実験例１において酸素プラズマの照射時間を１５秒としたサンプルＡの抵抗変化特性を示す図である。 図７は、実験例１において酸素プラズマの照射時間を４０秒としたサンプルＢの抵抗変化特性を示す図である。 図８は、実験例の回路に含まれるトランジスタの特性を示す図である。 図９は、実験例２で得られた、ある抵抗変化素子の抵抗変化特性を示す図である。 図１０は、実験例３における、直列経路への印加電圧とパルス電流との関係を示す図である。 図１１は、実験例３における、直列経路への印加電圧と直列経路の抵抗値との関係を示す図である。 図１２は、実験例４における抵抗変化素子の抵抗変化特性を示す図である。 図１３は、実験例５における、直列経路への印加電圧とパルス電流との関係を示す図である。 図１４は、実験例５における、直列経路への印加電圧と直列経路の抵抗値との関係を示す図である。 図１５は、実験例６における直列経路への印加電圧とパルス電流との関係を示す図である。 図１６は、実験例６における直列経路への印加電圧と直列経路の抵抗値との関係を示す図である。 図１７は、実験例６における電極間電圧とパルス電流との関係を示す図である。 図１８は、抵抗変化素子が第１の特性（ＲＬ）から第２の特性へと変化する様子を示す模式図である。 図１９は、抵抗変化素子が第２の特性から第３の特性へと変化する様子を示す模式図である。 図２０は、抵抗変化素子が第３の特性から第４の特性へと変化する様子を示す模式図である。 図２１は、抵抗変化素子が第４の特性に達した後にさらに直列経路への印加電圧を上昇させたときの様子を示す模式図である。 図２２は、実験例７における直列経路への印加電圧とパルス電流との関係を示す図である。 図２３は、実験例７における、直列経路への印加電圧と直列経路の抵抗値との関係を示す図である。 図２４は、実験例７における電極間電圧とパルス電流との関係を示す図である。 図２５は、実験例７における電極間電圧と素子消費パルス電力との関係を示す図である。 図２６は、トランジスタタイプＢを用い、直列経路に−２．０Ｖ、−２．５Ｖ、−３．０Ｖのパルス電圧を印加して抵抗変化素子の抵抗が１００ｋΩから１ｋΩに変化したときにトランジスタとの間の分圧関係によって生じる各パラメータの変化をシミュレーションしプロットした図であり、図２６（ａ）は電極間電圧の絶対値を縦軸にとった図であり、図２６（ｂ）はパルス電流の絶対値を縦軸にとった図であり、図２６（ｃ）は素子消費電力を縦軸にとった図である。 図２７は、トランジスタタイプＡを用い、直列経路に−１．７Ｖ、−２．０Ｖ、−２．７Ｖのパルス電圧を印加して抵抗変化素子の抵抗が１００ｋΩから１ｋΩに変化したときにトランジスタとの間の分圧関係によって生じる各パラメータの変化をシミュレーションしプロットした図であり、図２７（ａ）は電極間電圧の絶対値を縦軸にとった図であり、図２７（ｂ）はパルス電流の絶対値を縦軸にとった図であり、図２７（ｃ）は素子消費電力を縦軸にとった図である。 図２８は、抵抗変化素子がＲＨからＲＬに変化するときの電圧による制限を説明するための概念図である。 図２９は、図３の正電圧側のみを抜き出した図である。 図３０は、本発明の第１実施形態の第１変形例にかかる不揮発性記憶装置における図２９に相当する図である。 図３１は、本発明の第１実施形態の第２変形例にかかる不揮発性記憶装置における図２９に相当する図である。 図３２は、本発明の第１実施形態の第２変形例にかかる不揮発性記憶装置における負荷抵抗回路の回路図である。 図３３は、本発明の第２実施形態にかかる不揮発性記憶装置の一構成を示すブロック図である。 図３４は、図３３におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図３５は、本発明における不揮発性記憶装置の動作の一例を示すタイミングチャートである。 図３６は、特許文献１のメモリセルにおいて、書込み動作を行うときの電圧パルスの印加状態を示す図である。 図３７は、特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。 図３８は、特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。 図３９は、特許文献２における制御方式を説明する図である。 図４０は、実験例８において、選択トランジスタ１１２のゲート電圧ＶＧを＋３．６Ｖとし、ＶＰ１を−１．８Ｖにし、ＶＰ２を変更したときの繰り返し書き換え耐性の違いを示す図である。 図４１は、実験例８において、選択トランジスタ１１２のゲート電圧ＶＧを＋３．６Ｖとし、ＶＰ１を−１．８Ｖにし、ＶＰ２を変更したときの繰り返し書き換え耐性の違いを示す図である。 図４２は、実験例８において、選択トランジスタ１１２のゲート電圧ＶＧを＋３．６Ｖとし、ＶＰ２を＋２．０Ｖにし、ＶＰ１を変更したときの繰り返し書き換え耐性の違いを示す図である。 図４３は、実験例８において、選択トランジスタ１１２のゲート電圧ＶＧを＋３．６Ｖとし、ＶＰ２を＋２．０Ｖにし、ＶＰ１を変更したときの繰り返し書き換え耐性の違いを示す図である。 図４４は、実験例８における動作点解析（Operating-Point Analysis）を行なった結果を示す図である。 図４５は、実験例８における動作点解析（Operating-Point Analysis）を行なった結果を示す図である。 図４６は、第３実施形態におけるトランジスタの駆動条件の導出を説明するために、図４５の負荷曲線（２）と（７’）の関係を示すイメージ図である。 図４７は、図３５の印加状態Ａに示す回路を拡大した図である。 図４８は、本発明の第４実施形態にかかる不揮発性記憶装置の一構成例を示すブロック図である。 図４９は、本発明の第４実施形態にかかる不揮発性記憶装置のセンスアンプの概略構成の一例を示すブロック図である。 図５０は、本発明の第４実施形態にかかる不揮発性記憶装置のセンスアンプの動作を説明するためのタイミングチャートである。 図５１は、本発明の第４実施形態におけるベリファイ追加書込み動作の一例を示すフローチャートである。 図５２は、実験例９において、ベリファイ追加書込を行わずに１０万回、高抵抗化と低抵抗化とを繰り返した場合の、書き換え回数とセル電流との関係を示す図である。 図５３は、実験例９において、図５２に示した１０万回書き換えを繰り返した後のメモリセルに対し、ベリファイ追加書込を行わずに書き換えを行った結果を示す図である。 図５４は、実験例９において、図５３の実験を行った後のメモリセルに対し、ベリファイ追加書込を行いつつ書き換えを行った結果を示す図である。 図５５は、実験例８において、選択トランジスタ１１２のゲート電圧ＶＧを＋３．６Ｖとし、ＶＰ２を＋２．０Ｖにし、ＶＰ１を変更したときの繰り返し書き換え耐性の違いを示す図である。
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
（第１実施形態）
［装置構成］
図１は、本発明の第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。図２は、本発明の第１実施形態にかかる不揮発性記憶装置が備える抵抗変化素子の概略構成の一例を示す側方断面図である。図３は、本発明の第１実施形態にかかる不揮発性記憶装置における抵抗変化素子および負荷抵抗の電流電圧特性と直列経路への印加電圧との関係を示す図である。図４は、本発明の第１実施形態にかかる不揮発性記憶装置が備える抵抗変化素子の特性値である第１電流を説明するための概念図である。以下、 各図を参照しつつ、第１実施形態の不揮発性記憶装置１００について説明する。
図１に示すように、第１実施形態の不揮発性記憶装置１００は、抵抗変化素子１２０と抵抗変化素子１２０と直列に接続された負荷抵抗（図１の例では、トランジスタ１１０のＯＮ抵抗。以下、説明の便宜上トランジスタ１１０という。）とを備えた直列経路１３０（図中の黒丸で挟まれた経路）と、直列経路１３０に第１印加電圧の電気的パルスと第１印加電圧と極性の異なる第２印加電圧の電気的パルスとを択一的に印加可能に構成された電気的パルス印加装置１０２とを備えている。
負荷抵抗には、トランジスタのみならず、他の抵抗素子も用いうる。負荷抵抗は単一の部材であってもよいが、例えば、複数の抵抗素子を切替可能な装置や複数の特性の抵抗素子の並列素子で構成されてもよい。抵抗変化素子１２０には、例えばＲｅＲＡＭ素子を用いうる。電気的パルス印加装置１０２には、例えば一般的な書込回路を用いうる。
図２に示すように、抵抗変化素子１２０は、第１電極（図１の例では、基板１２２上に形成された下部電極１２４。以下、説明の便宜上、下部電極１２４という。）と、第２電極（図１の例では、上部電極１２８。以下、説明の便宜上、上部電極１２８という。）と、下部電極１２４と上部電極１２８との間に配設された抵抗変化層１２６とを備えている。
下部電極１２４および上部電極１２８の材料には、Ｐｔ（白金）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などを用いうる。なお、図２は下部電極が上部電極に比べ広い形状をしているが、これに限定されるものでなく、配線プラグの一部に適用するなど、半導体プロセスにあわせ適宜、最適な形状にされることはいうまでも無い。
抵抗変化層１２６の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のタンタル（Ｔａ）酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。例えば遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、タンタル（Ｔａ）と酸素（Ｏ）の原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のタンタル酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。遷移金属の種類としては、例えば、タンタル(Ｔａ)、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、などが挙げられる。本実施形態において、酸素不足型の遷移金属酸化物は、酸素不足型のＴａ酸化物であることが好ましい。より好適には、抵抗変化層１２６は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有している。他の層、例えば第３タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、ＴａＯｘは、０．８≦ｘ≦１．９を満足することが好ましく、ＴａＯｙは、２．１≦ｙ＜２．５を満足することが好ましい。第２タンタル含有層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましい。
図３に示すように、抵抗変化層１２６は、直列経路１３０に電気的パルス印加装置１０２から第１印加電圧（図３の例では、ＶＰ１。以下、説明の便宜上ＶＰ１という。）の電気的パルスが印加されると第１抵抗状態（図３の例では、ＲＨ。以下、説明の便宜上ＲＨという。）から第１抵抗状態よりも抵抗値の低い第２抵抗状態（図の例では、ＲＬ。以下、説明の便宜上ＲＬという。）へと変化する。このとき図３のＲ１は、配線抵抗とトランジスタ１１０のオン抵抗の和を負荷抵抗としたときの負荷曲線を示しており、抵抗変化素子が第１抵抗状態（ＲＨ）のときの電圧-電流特性であるＲＨとの交点がＶｌより絶対値として大きくなる（点Ａ）と抵抗変化素子は低抵抗状態へと変化を開始し、ＲＬに変化するとき抵抗変化素子１２０の電極間電圧はＲ１との交点を推移し、Ｖ１（点Ｂ）へと到達する（点線矢印（ｉ））。図３でＲＨからＲＬへの変化を示す点線矢印（ｉ）が、変化の初期段階でR１の線上に無いのは印加パルスがゼロからＶＰ１に立ち上がる途中で、Ｖｌをこえた瞬間から変化が開始されるためで過渡的にＲ１の線上に推移したためである。そして、Ｒ１上での抵抗変化素子１２０の電極間電圧がＶ１へ到達したとき、ΔＶＰ１(＝ＶＰ１−Ｖ１）の電圧が負荷抵抗であるトランジスタと配線抵抗によって電圧降下していることがわかる。
また、同様に直列経路１３０に電気的パルス印加装置１０２から第２印加電圧（図３の例では、ＶＰ２。以下、説明の便宜上ＶＰ２という。）の電気的パルスが印加されると、ＲＬからＲＨへと変化する。このとき図３のＲ２は、前述とは逆の印加における、配線抵抗とトランジスタ１１０のオン抵抗の和を負荷抵抗としたときの負荷曲線を示しており、抵抗変化素子１２０の電極間電圧が第２抵抗状態（ＲＬ）のときの電圧-電流特性であるＲＬとＶ２との交点（点Ｃ）より絶対値として大きくなると抵抗変化素子は高抵抗状態へと変化を開始し、ＲＨに変化するとき抵抗変化素子１２０の電極間電圧はＲ２線上に推移(点線矢印（ｉｉ）)し、Ｖ３（点Ｄ）へと到達する。図３でＲＬからＲＨへの変化を示す点線（ｉｉ）が、変化初期段階でＲ２の線上に無いのは印加パルスがゼロからＶＰ２に立ち上がる途中で、交点がＶ２を超えた瞬間から変化が開始されるためで、過渡的にＲ２の線上に推移したためである。そして、電極間電圧がＶ３へ到達したとき、ΔＶＰ３(＝ＶＰ２−Ｖ３）の電圧が負荷抵抗であるトランジスタと配線抵抗によって電圧降下していることがわかる。
このように抵抗変化素子１２０は、素子に対して印加する電圧の極性を変えることによって抵抗変化の方向が変わるバイポーラ型の抵抗変化特性を有する。
図３に示すように、以下、第１印加電圧の極性を負（第１の極性）、第２印加電圧の極性を正（第２の極性）、下部電極１２４と上部電極１２８との間に生じている電圧を電極間電圧、下部電極１２４と上部電極１２８との間に流れる電流を電極間電流、電気的パルス印加装置１０２から直列経路１３０にＶＰ１が印加されたときの電極間電圧の極性を負（第１の極性）、電気的パルス印加装置１０２から直列経路１３０にＶＰ２が印加されたときの電極間電圧の極性を正（第２の極性）とする。
なお、本明細の主な例では上部電極から下部電極に電流が流れる方向を正とし、逆を負とした。そして正側の印加で抵抗が低い状態から高い状態へと変化し（以降、高抵抗化変化とも言う）、負側の印加で抵抗が高い状態から低い状態への変化（以降、低抵抗化変化ともいう）するとした。しかし、これに限定されるものではなく、前記の正側の印加（上部電極から下部電極へ電流が流れる印加状態）で低抵抗化変化がおこり、負側の印加（下部電極から上部電極へ電流が流れる印加状態）で高抵抗化変化がおこる場合もあるので、本特許の構成は極性に依存するものでない。例えば、前記の第２タンタル含有層を下部電極と接するように積層することで極性に対する動作が反転する。また抵抗変化しやすい電極材料と抵抗変化しにくい電極材料とを配置し、上部電極と下部電極で入替えても動作の反転がおこる。
図３に示すように、抵抗変化層１２６は、ＲＨからＲＬへと変化する際には電極間電圧が負電圧であるＶｌを越えると抵抗変化を開始し、第１電圧（図３の例では、Ｖ１。以下、説明の便宜上Ｖ１という。）に到達すると（すなわち、抵抗変化素子１２０の抵抗値が低下することにより負荷抵抗との抵抗比関係において電極間電圧の絶対値が低下してＶ１に達すると）抵抗値の低下（すなわち、電極間電圧の低下、電極間電流の上昇）が停止する（実験例７における第３の知見を参照）。
一方、ＲＬからＲＨへと変化する際には電極間電圧がＶ１と絶対値が同じであり、かつ反対の極性となる正電圧である第２電圧（図３の例では、Ｖ２。以下、説明の便宜上Ｖ２という。）に到達すると抵抗値の上昇（すなわち、電極間電圧の上昇、電極間電流の低下）が開始する（実験例７における第５の知見を参照）。
さらに、ＲＬからＲＨへと変化する際には電極間電圧がＶ２より大きな電圧である第３電圧（図３の例では、Ｖ３。以下、説明の便宜上Ｖ３という。）に到達すると電極間電圧をＶ３に保つように電極間電流を流すという特性を有する（点線矢印（ｉｉｉ）及び実験例６、図１７を参照）。
図４に示すように、抵抗変化層１２６は、ＲＬからＲＨへと変化する際には電極間電圧がＶ２以上Ｖ３未満の間は電極間電流が第１電流値（図３の例では、Ｉｌｉｍ、説明の便宜上Ｉｌｉｍという。）以下まで低下すると抵抗値の上昇（すなわち、電極間電圧の上昇、電極間電流の低下）が停止するような特性を有する（実験例６、図１５、図１７を参照）。
図４の例に則してより具体的に説明すれば、ＲＬにある抵抗変化層１２６の電極間電圧を徐々に上昇させていくと、電極間電圧がＶ２になった時点（電極間電流がＩ２になった時点）で抵抗値が上昇し始める。電極間電流がＩｌｉｍまで低下すると抵抗値の上昇（すなわち、電極間電圧の上昇、電極間電流の低下）が停止する。この状態が第１中間抵抗状態（Ｒ’）である。
さらに電極間電圧を上昇させていくと、電極間電流が前述したＩｌｉｍを超えるため再び抵抗値が上昇し始める。図４では電圧上昇のステップを１段階あげたときの電極間電流がIｓｔａｒｔに到達し、それが直ぐにＩｌｉｍに減少していることを示している。このように電極間電流がＩｌｉｍまで低下すると抵抗値の上昇（すなわち、電極間電圧の上昇、電極間電流の低下）が再び停止する。この状態が第２中間抵抗状態（Ｒ’’）である。
さらに電極間電圧をもう１ステップ上昇させていくと、電極間電流が再びＩｓｔａｒｔにとなり、抵抗値が再び上昇し始める。電極間電流がＩｌｉｍまで低下すると抵抗値の上昇（すなわち、電極間電圧の上昇、電極間電流の低下）が再び停止する。この状態が第３中間抵抗状態（Ｒ’’’）である。なお、Iｓｔａｒｔの値は特に一定な値に限定されるものでなく、電圧を上昇させるステップ幅によってかわり、Ｉｌｉｍより大きければ、この現象は観測される。
このように、抵抗変化層１２６において電極間電圧をステップ状に上昇させていくと、電極間電流はＩｓｔａｒｔとＩｌｉｍとの間で上昇と低下を繰り返し、抵抗値が段階的に上昇していく。最終的に抵抗変化層１２６はＲＨとなる。なお、このような段階的な抵抗値の変化を用いて複数レベルの書込みを行い多値記録に応用することができる。
以上の説明から明らかなように、Ｉｌｉｍは、抵抗変化層１２６の抵抗値が上昇する際に、電極間電流が当該電流値以下では抵抗変化層１２６が更なる高抵抗状態に変化しない電流値、あるいは電極間電流が当該電流値以下になるとそれ以上は抵抗変化層１２６の抵抗値の変化（上昇）が進行しなくなる電流値ということができる（実験例６、図１５、図１７を参照）。
さらに図３に示すように、トランジスタ１１０は、電気的パルス印加装置１０２がＶＰ２の電気的パルスを出力する際に、ＶＰ２からＶ３を減じた電圧（図３の例では、ΔＶＰ３。以下、説明の便宜上ΔＶＰ３という。）がトランジスタ１１０に印加されたときに流れる電流（図３の例では、ＩＲ３。以下、説明の便宜上ＩＲ３という。）がＩｌｉｍ以下となる特性（図３の例では、Ｒ２。以下、説明の便宜上Ｒ２という。）を有する（実験例７における第４の知見を参照）。なお、図３ではＩＲ３はＩｌｉｍ以下であるが、両者がほぼ一致するように描かれている。
なお、図３に示したようなＲ２の「負荷抵抗の特性」は、あくまで電気的パルス印加装置１０２が出力する電気的パルスの振幅がＶＰ２に達したときの状態を示したもので、振幅がゼロレベルから立ち上がる過渡状態では図の特性と異なっていてもよい（以下、同様）。また、電気的パルス印加装置１０２の印加電圧（ＶＰ１、ＶＰ２）と、抵抗変化素子の特性値（Ｖ１、Ｖ２、Ｖ３、Ｉｌｉｍ）と、負荷抵抗の特性（Ｒ１、Ｒ２）とは、全体として上記の条件が満たされるように設計されればよい。
また本実施形態にかかる不揮発性記憶装置のデータ書込方法は、上記構成を有する不揮発性記憶装置において、直列経路１３０にＶＰ２の電気的パルスを入力する際に、抵抗変化素子の抵抗値が第1の抵抗状態（ＲＨ）に変化した後ではトランジスタ１１０により、直列経路１３０に流れる電流をＩｌｉｍ以下に制限する。
以上のような構成によれば、抵抗変化層１２６の抵抗値が上昇する場合において、電極間電圧がＶ３に達した時の電極間電流がＩｌｉｍ以下に制限される。よって、抵抗変化層１２６が超高抵抗状態に不可逆的に変化したり、大電流により抵抗変化素子が破壊されたりすることを抑制できる。
なお、ＶＰ２が直列経路１３０の両端に印加されると、トランジスタ１１０と抵抗変化素子１２０との間で分圧される。抵抗状態の変化が完了すると、理想的には、抵抗変化素子１２０にはＶ３、トランジスタ１１０にはΔＶＰ３（＝ＶＰ２−Ｖ３）の電圧が印加される。そのときに直列経路１３０に流れる電流は、トランジスタ１１０の特性Ｒ２により定まり、ＩＲ３（≦Ｉｌｉｍ）となる。よってＲＨにおける電流電圧特性は、電流値ＩＲ３および電圧Ｖ３の点Ｄを通る。
すなわち、高抵抗状態にある抵抗変化素子１２０は、電極間電圧が高くなると急激に電極間電流が増大するという、非線形の電流電圧特性（点線矢印（ｉｉｉ））を有する。ＶＰ２を印加した場合に抵抗変化素子１２０がＲＬから遷移しうる抵抗状態は無数に存在する。かかる多数の抵抗状態の中で、電流値ＩＲ３および電圧Ｖ３の点を通るものが、目標とする、超高抵抗状態に変化せずかつ読み出し電圧において最も抵抗値が高くなる電流電圧特性を有する状態であり、これが理想的な高抵抗状態（ＲＨ）となる。
抵抗変化素子１２０は非線形の電流電圧特性を持つため、見かけ上の抵抗値も電極間電圧によって変化する。したがって、ＲＨとＲＬとの間における抵抗値の大小関係も、電極間電圧が同一の場合において比較されるものとする。より具体的には電極間電圧が、絶対値として前述のＶ１やＶ２より十分小さい電圧を印加したときに流れる電流から計算される抵抗値で比較される。
また、上述したようなトランジスタ１１０の好適な特性（第１主端子１１４と第２主端子１１６との間のＯＮ抵抗の電流電圧特性）は、例えば、図１に示すように不揮発性記憶装置１００がゲート電圧切替装置１０４を備え、トランジスタ１１０のゲート電圧（制御端子１１２の電圧）をゲート電圧切替装置１０４により適切に制御することにより得られる。
さらに、第１実施形態の不揮発性記憶装置１００では、図３に示すように、トランジスタ１１０は、電気的パルス印加装置１０２がＶＰ２の電気的パルスを出力する際に、ＶＰ２からＶ２を減じた電圧（図３の例では、ΔＶＰ２。以下、説明の便宜上ΔＶＰ２という。）がトランジスタ１１０に印加されたときに流れる電流（図４の例では、ＩＲ２。以下、説明の便宜上ＩＲ２という。）が、ＶＰ１からＶ１を減じた電圧（図３の例では、ΔＶＰ１。以下、説明の便宜上ΔＶＰ１という。）がトランジスタ１１０に印加されたときに流れる電流（図３の例では、ＩＲ１。以下、説明の便宜上ＩＲ１という。）の絶対値以上となる特性（図３の例では、Ｒ２）を有する（実験例７の第５の知見）。
以上のような構成によれば、電気的パルス印加装置１０２がＶＰ２の電気的パルスを出力する際に、十分に高い電極間電圧が印加されＲＬからＲＨへの抵抗状態の変化を確実に開始させることができる。ＲＬから抵抗変化層１２６の抵抗値が上昇し始める際の電流値（図３の例では、Ｉ２。以下、説明の便宜上Ｉ２という。）は、ＲＬにおける電極間電圧が第１電圧Ｖ１に等しい場合の電極間電流（図３の例では、Ｉ１）の絶対値およびＶ１−ＶＰ１の電圧が印加された場合にトランジスタ１１０に流れる電流（図３の例では、ＩＲ１）の絶対値に等しいからである（実験例７の第５の知見）。
なお、Ｉ１＝ＩＲ１の値は、Ｖ１とＶＰ１と電気的パルス印加装置１０２がＶＰ１の電気的パルスを出力する際のトランジスタ１１０の特性（図３の例では、Ｒ１。以下、説明の便宜上Ｒ１という。）との関係で決まる。
ＶＰ１は直列経路１３０の両端に印加され、トランジスタ１１０と抵抗変化素子１２０との間で分圧される。当初、ほとんどの電圧は、ＲＨにあって抵抗値の高い抵抗変化素子１２０に分配される。抵抗状態の変化が始まり、抵抗変化素子１２０の抵抗値が低下するに伴い、抵抗変化素子１２０に分配される電圧の絶対値は低下していく。電極間電圧がＶ１まで減少すると、抵抗変化素子１２０の抵抗値はそれ以上低下しなくなる。Ｖ１は抵抗変化素子１２０自身の特性値であり、抵抗変化層の組成や厚み、電極面積や電極材料などによって定まる。電極間電圧がＶ１に達したときの電流は、トランジスタ１１０の抵抗特性Ｒ１によって決まる。すなわち、該電流は、Ｖ１−ＶＰ１の電圧が印加された場合にトランジスタ１１０に流れる電流に等しくなる。この電流値が、Ｉ１であり、ＩＲ１である。ＲＬにおける抵抗変化素子１２０の抵抗値は、理論上、該電流とＶ１によって決定される。すなわち、抵抗変化素子１２０が取りうる多数の抵抗状態の中で、電流値Ｉ１（＝ＩＲ１）および電圧Ｖ１の点を通るものが、ＲＬとなる。なお、この現象を用いてＲＬを複数レベルに設定して多値記録に応用することができる。
［実験例１：抵抗変化素子およびその抵抗変化特性］
図５は、実験例１にかかる抵抗変化素子の概略構成を示す概念図である。
図５に示すように、抵抗変化素子２２０は、基板２２１と、基板２２１上に形成された酸化物層２２２と、酸化物層２２２上に形成された第１電極層２２３と、第２電極層２２７と、第１電極層２２３および第２電極層２２７に挟まれた抵抗変化層２２６とを備えている。本実験例では、一例として、抵抗変化層２２６が、酸素含有率が低い第１タンタル含有層（以下、「第１のタンタル酸化物層」または単に「第１の酸化物層」ともいう）２２４と、第１タンタル含有層２２４上に形成された酸素含有率が高い第２タンタル含有層（以下、「第２のタンタル酸化物層」または単に「第２の酸化物層」ともいう）２２５とで構成されている。
基板２２１には、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層２２６は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層２２６を形成することも可能である。また、図５は下部電極が上部電極に比べ広い形状をしているが、これに限定されるものでなく、配線プラグの一部に適用するなど、半導体プロセスにあわせ適宜、最適な形状にされることはいうまでも無い。
次に、抵抗変化素子２２０の製造方法について説明する。
単結晶シリコンである基板２２１上に、厚さ２００ｎｍの酸化物層２２２を熱酸化法により形成した。第１電極層２２３として、厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層２２２上に形成した。
第１電極層２２３上に、タンタル含有層を、Ｔａターゲットをアルゴンガスと酸素ガス中でスパッタリングするいわゆる反応性スパッタリング法により形成した。成膜条件は、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）が７×１０−４Ｐａ程度であり、スパッタ時のパワーは２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力は３．３Ｐａ、酸素ガスの流量比は３．４％、基板の設定温度は３０℃、成膜時間は７分とした。これにより、酸素含有率が約５８ａｔ％、すなわち、ＴａＯ１．４と表すことができるタンタル含有層が３０ｎｍ堆積された。
タンタル含有層の最表面に酸素プラズマを照射してその表面を改質した。具体的には、ガス圧力の条件およびパワー等のスパッタリングの条件はそのままにして、Ｔａターゲットとそれに対向して設置されている基板２２１との間にシャッターを挿入し、その状態を所定時間保持した。これにより、第１タンタル含有層２２４の最表面を酸素プラズマによって酸化した。これにより、第１タンタル含有層２２４（ＴａＯ１．４）の上に第１タンタル含有層２２４よりも酸素含有率の高い第２タンタル含有層２２５（ＴａＯ２．４）が積層された構造を有する抵抗変化層２２６が形成された。
最後に、第２タンタル含有層２２５上に、第２電極層２２７として、厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成した。この場合の成膜条件は、第１電極層２２３を形成する場合と同様とした。第１タンタル含有層２２４と第２タンタル含有層２２５と第２電極層２２７の大きさ（厚み方向から見た形状）はいずれも同一であって、５００ｎｍ×５００ｎｍであった。
なお、抵抗変化素子２２０の製造方法としては、第１タンタル含有層２２４及び第２タンタル含有層２２５の形成と、第２電極２２７の形成とは、スパッタリング装置内で連続的に行うのが好ましい。また、第２タンタル含有層２２５の厚みは酸素プラズマの照射時間や照射環境温度、プラズマの出力によって制御可能であり、後述するように第２タンタル含有層２２５の厚みによって抵抗変化の特性が異なる。また、酸化物層２２２や電極層２２３および２２７などについて厚みを例示したが、この値に限定されるものでない。
抵抗変化素子２２０を駆動するため、抵抗変化素子２２０を図１と同様の回路構成に組み込んで、抵抗状態を変化させた。図８は、実験例の回路に含まれるトランジスタの特性を示す図である。実験例１ではトランジスタＡ（ゲート長：０．１８μｍ、ゲート幅：０．４４μｍ、ゲート電極材料：ポリシリコン、ゲート酸化膜：酸窒化膜３．２ｎｍ、Ｗｅｌｌ注入：ホウ素３０ｋｅＶ、５．３×１０１２ｃｍ−２、Ｖｔ注入：ホウ素３０ｋｅＶ、１．２×１０１２ｃｍ−２、Ｓ／Ｄ注入：砒素５０ｋｅＶ、３×１０１５ｃｍ−２、活性化アニール：１０１０℃、Ｎ２・Ｏ２ガス中）を用いた。図中のトランジスタＢ（ゲート長：０．３８μｍ、ゲート幅：０．４４μｍ、ゲート電極材料：ポリシリコン、ゲート酸化膜：酸化膜９．７ｎｍ、Ｗｅｌｌ注入：ホウ素３０ｋｅＶ、５．３×１０１２ｃｍ−２、Ｖｔ注入：なし、Ｓ／Ｄ注入：砒素５０ｋｅＶ、３×１０１５ｃｍ−２、活性化アニール：１０１０℃、Ｎ２・Ｏ２ガス中）については後述する。なお、図１のトランジスタは前述したような負荷抵抗として用いられるだけでなく、図１の黒点間（抵抗変化素子１２０とトランジスタ１１２からなる直列経路１３０）を、一つのメモリセルとして、複数のメモリセルをアレイ状に配置したときの選択素子としても用いられる。（図３３参照）
抵抗変化素子を駆動するため、外部の電源によって所定の条件を満たす電気的パルス（正パルスとして＋３Ｖ、１００ｎｓ、負パルスとして−３Ｖ、１００ｎｓ）を直列経路の間に印加した。電気的パルスの印加は、直列経路の一方の端を接地（ＧＮＤ）し、正の電位を他方の端に印加することで行った。なお、電圧の極性は、当該電気的パルスを印加した場合に第１電極層２２３を基準とした第２電極層２２７の電位が正になるものを正パルスとした。より詳しくは、図１においては、抵抗変化素子に接続されていない側の主端子を接地（ＧＮＤ）した上で、抵抗変化素子側の端に正電位の電気的パルスを印加した場合（図３５における印加状態Ｂ）を正パルスとし、抵抗変化素子側の端を接地（ＧＮＤ）した上で、抵抗変化素子に接続されていない側の主端子に正電位の電気的パルスを印加した場合（図３５における印加状態Ａ）を負パルスとした。抵抗値は、電気的パルスを１回印加する毎に、抵抗変化素子に接続されていない側の主端子を接地（ＧＮＤ）した上で、＋４００ｍＶの電圧を直列電流経路に印加し、流れる電流を測定することで求めた。電圧の極性は、電気的パルス印加時と同様に定義した。電気的パルス印加時におけるトランジスタのゲート電圧は＋３．０Ｖとした。
図６は、実験例１において酸素プラズマの照射時間を１５秒としたサンプルＡの抵抗変化特性を示す図である。図７は、実験例１において酸素プラズマの照射時間を４０秒としたサンプルＢの抵抗変化特性を示す図である。サンプルＡ、Ｂにおける第２タンタル含有層２２５の厚みは、前述したように照射時間に応じて異なり、サンプルＡでは５．５ｎｍ、サンプルＢでは７ｎｍであった。第２タンタル含有層２２５の厚みは、予めＸ線反射率測定（メーカ名：Ｒｉｇａｋｕ、ソフトウエア名：Ｘ線反射率データ処理ソフトウエア）をおこなった測定データをもとに、基板上に２層のタンタル酸化物層が存在していることを仮定してフィッティングをおこなうことで推定した。
図６と図７とに示すように、電圧印加の方向に従い、抵抗変化素子２２０の抵抗変化層２２４の抵抗値は、可逆的に増加または減少した。抵抗変化素子２２０は、少なくとも抵抗値が高い高抵抗状態（ＲＨ状態）と、ＲＨ状態より抵抗値の低い低抵抗状態（ＲＬ状態）の２つ以上の状態に遷移可能で、電圧印加を停止した後も、抵抗状態が保持され、各状態に応じて情報の記録に用いることができることが分かった。ただし、酸素プラズマの照射時間（すなわち第２タンタル含有層２２５の厚み）によって、抵抗変化素子がＲＨ（高抵抗）状態にある場合の読み出し電圧における抵抗変化素子の抵抗値が異なった。
図６と図７とを比較すれば明らかなように、第２タンタル含有層２２５が薄いサンプルＡでは抵抗変化の幅が小さく、ＲＨ（高抵抗状態）にある抵抗変化素子の読み出し電圧における抵抗値も低かった。一方、第２タンタル含有層２２５の膜厚が厚いサンプルＢでは、抵抗変化の幅が大きく、ＲＨ（高抵抗状態）にある抵抗変化素子の読み出し電圧におけるもサンプルＡに比べ高いことが分かった。一般に抵抗変化幅が大きいほど抵抗状態から記憶データ情報を読み取る場合に判定するときのマージンが増えるため、データの信頼性が向上するとともに、データバラツキや外部ノイズに対しても強くなる。つまり、第２タンタル含有層２２５が厚いほど、データ信頼性を向上させるためには好ましいことが判明した。
ただし、第２タンタル含有層２２５が厚すぎると絶縁膜に近くなり、初期の抵抗が高く、ＲＬ（低抵抗状態）にするために印加することが必要な電圧が非常に高くなったり、印加するパルス幅が長くなるという別の問題が発生する。すなわち駆動可能な電圧範囲で第２タンタル含有層２２５の厚みを極力厚くすることが望ましいことが分かった。最適な厚みと、それに対応する最適な駆動方法が存在していることが推定された。
［実験例２：従来の駆動方式で生じた問題］
実験例２では、実験例１におけるサンプルＢと同一の条件で複数の抵抗変化素子を作成し、実験例１と同様の条件で抵抗状態を変化させた。
図９は、実験例２で得られた、ある抵抗変化素子の抵抗変化特性を示す図である。図を見れば明らかなように、実験例２では、電気的パルスの印加回数が３０回に満たない段階で、抵抗変化型素子はＲＨ（高抵抗状態）に固定され、その後はＲＬ（低抵抗状態）に戻らなくなる素子が複数発生した。すなわち、抵抗変化型素子が不可逆的にＲＨ（高抵抗状態）に変化してしまう場合があることが分かった（評価サンプル中で約３割程度の比率で同様の問題が発生した）。このような現象は、抵抗変化型素子を書き換え可能な記憶装置に用いる場合に致命的となる。
［実験例３：実験例２の条件下における抵抗変化素子の電圧電流特性］
実験例３では、実験例２と同様の装置構成で、抵抗変化素子の電圧電流特性を確認した。トランジスタのゲート電圧も、実験例２と同様に、＋３．０Ｖとした。電圧電流特性の確認にあたっては、印加する電気的パルスのパルス幅を１００ｎｓに固定し、電圧を０Ｖから約＋２．４Ｖまで段階的に上昇させ、その後−３Ｖまで段階的に低下させ、再度０Ｖまで段階的に上昇させた。電気的パルスの印加方法および電圧の極性は実験例２と同様とした。電気的パルスを印加した際の電流値（パルス幅の最終端の電流値）をパルス電流として記録した。電気的パルスを１回印加する毎に、抵抗変化素子に接続されていない側の主端子を接地（ＧＮＤ）した上で、＋４００ｍＶの電圧を直列電流経路に印加し、流れる電流を測定することで抵抗値（素子ＤＣ抵抗値）を求めた。
図１０は、実験例３における、直列経路への印加電圧とパルス電流との関係を示す図である。図１１は、実験例３における、直列経路への印加電圧と直列経路の抵抗値との関係を示す図である。
図１０、図１１に示すように、電圧を０Ｖから＋１．７Ｖまで上昇させると、抵抗値は４．７ｋΩから数百ｋΩまで上昇した。このとき、パルス電流も３０μＡ程度まで低下した。さらに電圧を上昇させると、電流が急激に流れ始め、電圧が＋２．４Ｖ程度においてパルス電流が２００μＡに達した。この直後、抵抗値は１００ＭΩを超え、抵抗変化素子は超高抵抗状態に変化していた。なお、図１０と図１１とで見かけ上抵抗値が異なるが、これは図１１の抵抗値が常に４００ｍVを印加したときの抵抗値を表示しているためである。すなわち、後述するように高抵抗状態（ＲＨ）の抵抗変化素子は非線形の電圧電流特性を有する。図１０および図１１の例では、その後、電圧を低下させると、−１．７Ｖで抵抗値が再び４．７ｋΩに戻っているが、サンプルによっては図９の例のようにＲＬへ復帰できないものがあった。
［実験例４：実験例２で生じた問題の解消］
実験例４では、実験例２と同じサンプルを用い、同様な実験方法において、高抵抗化時（正パルス印加時）におけるトランジスタのゲート電圧のみを＋２．６Ｖに低下させ、抵抗変化素子の特性を確認した。低抵抗化時（負パルス印加時）におけるトランジスタのゲート電圧は＋３．０Ｖとした。
図１２は、実験例４における抵抗変化素子の抵抗変化特性を示す図である。図を見れば明らかなように、電気的パルスの印加回数が７００回を超えても、抵抗変化型素子はＲＨ（高抵抗状態）とＲＬ（低抵抗状態）との間を可逆的に遷移し続けた。ただし、ＲＨ（高抵抗状態）にある抵抗変化素子の読み出し電圧における抵抗値は、実験例２では１０７Ω程度であったのに対し、実験例４では１０６Ω程度と、一桁低かった。
実験例４の結果から、抵抗変化素子に接続する負荷抵抗（トタンジスタのオン抵抗）を大きくすることで、実験例２で生じた問題を解消できることが推察された。
［実験例５：実験例４の条件下における抵抗変化素子の電圧電流特性］
実験例５では、実験例４と同様の装置構成で、抵抗変化素子の電圧電流特性を確認した。トランジスタのゲート電圧も、実験例４と同様に、高抵抗化時（正パルス印加時）で＋２．６Ｖ、低抵抗化時（負パルス印加時）で＋３．０Ｖとした。その他の実験方法は、実験例３と同様とした。
図１３は、実験例５における、直列経路への印加電圧とパルス電流との関係を示す図である。図１４は、実験例５における、直列経路への印加電圧と直列経路の抵抗値との関係を示す図である。
図に示すように、電圧を０Ｖから＋１．９Ｖまで上昇させると、抵抗値は４．７ｋΩから数百ｋΩまで上昇した。このとき、パルス電流も数十μＡ程度まで低下した。さらに電圧を上昇させると、電流が急激に流れ始めた点は実験例３と同様であったが、電圧が＋２．４Ｖ程度においてもパルス電流は１００μＡ程度に制限されていた。抵抗値も数ＭΩ程度にまでしか上昇せず、抵抗変化素子が超高抵抗状態に変化することはなかった。なお、図１３と図１４とで見かけ上抵抗値が異なるが、これは前述したとおり印加電圧が異なることによる。すなわち、後述するように高抵抗状態（ＲＨ）の抵抗変化素子は非線形の電圧電流特性を有する。その後、電圧を低下させると、−１．７Ｖで抵抗値が再び４．７ｋΩに戻った。このように高抵抗状態（ＲＨ）の非線形性による電流の急激な上昇（図１０や図１３の２V以上を超えた領域の特性）を制限することで異常な高抵抗値への張り付き現象（図９の現象）が改善されることが分かる。しかし、図１２でも各抵抗変化の繰り返しを見ると、それぞれのＲＨの値は大きく変動してばらつき、まれに１０７Ωを超えることが観測された。この変動の原因は不明であるが、電流の制限値の最適な条件が必要である。この観点について、さらに詳細な検討により明らかにしたが、その説明の前に、これまでに得られた知見を整理する。
［実験例１乃至５から得られる知見］
実験例１乃至５の結果から、以下の知見が得られた。
第１の知見は、抵抗変化素子（好ましくは、抵抗変化材料として遷移金属酸化物を含む抵抗変化素子、より好ましくは、抵抗変化層として酸素含有量の異なる、第１の酸化物層と第２の酸化物層とを含む積層構造を有する抵抗変化素子）は、高抵抗状態（ＲＨ）において非線形の電圧電流特性（半導体特性）を示すというものである。
低バイアス領域（電極間電圧の絶対値が小さい状態）では高い抵抗値を示すが、高バイアス領域（電極間電圧の絶対値が大きい状態）では低い抵抗値を示す。その意味で、高抵抗状態（ＲＨ）における抵抗変化素子の電流電圧特性は、強いバイアス依存性をもつ。
第２の知見は、高バイアス領域における電流量を適切に制限しなければ、抵抗変化素子は超高抵抗状態へと不可逆的に遷移し、低抵抗状態（ＲＬ）に戻せなくなるという不具合が発生するというものである。
実験例３と実験例５との比較から、実験例３では高バイアス領域における電流量が大きい場合に抵抗変化素子が超高抵抗状態へと変化したと推察された。実験例２において抵抗変化型素子が不可逆的にＲＨ（高抵抗状態）に変化してしまうという問題も、高バイアス領域における大電流によって生じていると推察された。一方、実験例４において抵抗変化型素子がＲＨ（高抵抗状態）とＲＬ（低抵抗状態）との間を可逆的に遷移し続けたのは、実験例５で検討した通り、高バイアス領域における電流量が小さくなるようにトランジスタ（負荷抵抗）によって電流制限がしたためと推察された。高抵抗化時に電流制限することで、実験例２のような不具合を抑制できる。
［実験例６：高抵抗化時における抵抗変化素子の電圧電流特性の詳細］
実験例２乃至５では、ＲＬからＲＨへの状態変化が、印加電圧の変化に鋭敏に反応して生じるため、その過程を詳細に把握することは困難であった。実験例６では、実験例２乃至５で用いたトランジスタＡの代わりに、電圧電流特性の立ち上がりがより緩やかなトランジスタＢ（図８参照：ゲート電圧は＋４．５Ｖ）を用いて、ＲＬからＲＨへの状態変化を詳細に検討した。
具体的には、実験例１におけるサンプルＢと同一の条件で作成した抵抗変化素子を、図１と同様の回路構成に組み込んで、抵抗状態を変化させた。トランジスタには図８のトランジスタＢを用いた。低抵抗状態（抵抗値１０ｋΩ）にある抵抗変化素子に対し、０Ｖから徐々に電圧を上昇させながら電気的パルスを直列経路に印加した。直列経路の抵抗値（素子ＤＣ抵抗値）が５倍以上変化したらいったん電圧上昇を中止し（これを１セットとする）、再度０Ｖから徐々に電圧を上昇させながら電気的パルスを直列経路に印加した（これを次のセットとする）。電気的パルスの印加方法や電圧の極性の定義、抵抗値の測定方法などは実験例２および実験例３と同様とした。
図１５は、実験例６における直列経路への印加電圧とパルス電流との関係を示す図である。図１６は、実験例６における直列経路への印加電圧と直列経路の抵抗値（素子ＤＣ抵抗値）との関係を示す図である。１セット目のデータが黒いひし形（◆）、２セット目のデータが黒い四角（■）、３セット目のデータが黒い三角（▲）、４セット目のデータが黒い丸（●）で示されている。図１５において、白い四角（□）および白い三角（△）は、電気的パルス印加時において抵抗状態が変化する前の電流値（パルス幅の前半の値を実測点から外挿した値）を示し、黒い四角（■）および黒い三角（▲）は、電気的パルス印加時において抵抗状態が変化した後の電流値（パルス幅の終端の値）を示す。
図１７は、実験例６における電極間電圧とパルス電流との関係を示す図である。電極間電圧は、まず、計算機シミュレーションしたトランジスタのパルス電圧電流特性を予め算出しておき、測定した電流値からトランジスタのオン抵抗による電圧降下量を求め、これを直列経路への印加電圧から減算することにより得た。
図１６および図１７に示すように、１セット目において、ＲＬ（抵抗値：１０ｋΩ）にあった抵抗変化素子は、電流（電極間電流に等しい。以下、実験例６において同じ。）が１８０μＡを超えると抵抗値が上昇し始めた。抵抗値の上昇は、電流が６０〜７０μＡとなった時点で停止した。
２セット目では、電圧上昇のステップ量の関係で前述した６０〜７０μAをこえる電流量となる８０〜９０μＡ(おおむねＩｓｔａｒｔのライン上の値)で再び抵抗値が上昇を始めた。そして抵抗値の上昇は、再び電流が６０〜７０μＡとなった時点で停止した。２セット目ではこのような、電流が上昇して８０〜９０μＡに達する→抵抗値が上昇する→電流が低下して６０〜７０μＡに達する→抵抗値の上昇が停止する、という動作を繰り返した。３セット目でも同様であった。このことから抵抗変化素子は、電流が６０〜７０μＡ以上でないと抵抗値の上昇が進行しないという性質を持つことが分かった。この６０〜７０μＡという電流値が、Ｉｌｉｍとなる。逆にＩｌｉｍより少しでも超えれば抵抗値の上昇が開始すると思われる。今回の測定では電圧上昇のステップ量の関係で８０〜９０μＡという電流値となったが、説明の便宜上Ｉｓｔａｒｔとして標記した。
４セット目では、電極間電圧が＋３Ｖに達すると、電極間電圧を＋３Ｖに保つように電流を流すようになった。すなわち、抵抗変化素子は降伏電圧を＋３Ｖとするツェナーダイオードのような特性を持つことが判明した。
ここで、電極間電圧が＋３Ｖに達した状態で直列抵抗に印加する電圧をさらに上昇させた場合を考える。このとき、抵抗変化素子に分配される電圧は＋３Ｖのまま変化しない。よって、負荷抵抗に分配される電圧のみが上昇し、これに応じて電流値も上昇することになる。過剰な電流が流れれば、抵抗変化素子は超高抵抗状態へと遷移したり、絶縁破壊したりすると推察される。
図１８〜２１は、負荷抵抗（実験例６ではトランジスタ）と抵抗変化素子との間における電圧の分配と電流の関係を示す模式図である。これらの図では便宜上、トランジスタの特性（実線）を固定した上で、抵抗変化素子の特性（破線）を、直列経路への印加電圧を起点として逆向きに示している。実線と破線の交点が実際に実現される電流値である。交点の電圧値がトランジスタに分配される電圧であり、直列経路への印加電圧から当該電圧を差し引いた値が抵抗変化素子に分配される電圧となる。
図１８は、抵抗変化素子が第１の特性（ＲＬ）から第２の特性へと変化する様子を示す模式図である。図に示すように、抵抗変化素子がＲＬである第１の特性（図中の（１））にある場合、直列経路への印加電圧が＋１．６Ｖに到達すると（図中のＡ）、直列経路に流れる電流は１８０μＡに達し、抵抗変化素子の抵抗値が上昇を開始する（図中のＢ）。電流が６０〜７０μＡ（Ｉｌｉｍ）まで低下すると抵抗値の上昇は停止し（図中のＣ）、抵抗変化素子は第２の特性（図中の（２））を有することになる。
図１９は、抵抗変化素子が第２の特性から第３の特性へと変化する様子を示す模式図である。図に示すように、抵抗変化素子が第２の特性にある状態で直列経路への印加電圧を1ステップの電圧量だけ上昇させ、例えば印加電圧が＋１．８Ｖに達し（図中のＤ）で、直列経路に流れる電流は８０〜９０μＡ（Ｉｓｔａｒｔ）に達し、抵抗変化素子の抵抗値が上昇を開始する。電流が６０〜７０μＡまで低下すると抵抗値の上昇は停止し、抵抗変化素子は第３の特性（図中の（３））を有することになる。つまり、印加電圧の上昇により電流はいったん増加して低下する現象を繰り返しながら抵抗値が上昇する（図中のＥ）。
図２０は、抵抗変化素子が第３の特性から第４の特性へと変化する様子を示す模式図である。図に示すように、抵抗変化素子が第３の特性にある状態で直列経路への印加電圧を上昇させていくと、印加電圧が＋２．６Ｖに達した時点（図中のＦ）で、直列経路に流れる電流は８０〜９０μＡに達し、抵抗変化素子の抵抗値が上昇を開始する。電流が６０〜７０μＡまで低下すると抵抗値の上昇は停止し、抵抗変化素子は第４の特性（図中の（４））を有することになる。第４の特性は、抵抗上昇の最終段階であり、これ以上抵抗値が高い抵抗にならないような高抵抗状態にあり、電極間電圧が所定の値に達すると、その電圧を保つように電流を流す、ツェナーダイオードのような特性となっている。
図２１は、抵抗変化素子が第４の特性に達した後にさらに直列経路への印加電圧を上昇させたときの様子を示す模式図である。図に示すように、抵抗変化素子はツェナーダイオードのような特性を有する。この特性はある程度安定であり、Ｉｓｔａｒｔを大きく上回るような大電流が流れることで素子が超高抵抗状態となるか素子が破壊されるまで変らない。このため、直列経路への印加電圧が上昇していくに伴い、電極間電圧は＋３Ｖに固定される一方でトランジスタに分配される電圧は上昇するため、電流が上昇していく。もし０Ｖ付近でのトランジスタの電圧電流特性の立ち上がり（傾き）が急峻であれば（例えば図８のトランジスタＡのような特性）、直列経路に瞬間的に大電流が流れてしまい、抵抗変化素子は超高抵抗状態となったり、絶縁破壊により異常に低い抵抗状態になったりしてしまう。超高抵抗状態になると、場合によっては抵抗変化素子が再び低抵抗状態に戻れなくなる。つまり、大電流が流れることにより抵抗変化素子の抵抗状態が不可逆的に変化してしまい、記憶素子として機能しなくなるという結果が生じうる。
逆に言えば、これ以上高い抵抗値にならない最大のＲＨを示す第４の特性に達したとき、電流が急激に流れる電極間電圧（後述するＲＨ降伏電圧：図１７におけるＶ３に対応する）以上の領域で電流を流す必要は無い。しかし、前記のＲＨ降伏電圧以下では、目標とする最大のＲＨへの変化が必要であることから、前述のＩｌｉｍ以上の電流を流すことが好ましい。これがＲＨにおける電流制限の最適な条件である。このようなＲＨ降伏電圧の値と、前述のＩｌｉｍの値は抵抗変化素子の前記第2の酸化物層の膜厚や、素子のサイズ、抵抗変化膜の組成や材料などで変化すると思われる。つまり素子の構成が決まれば概ね一義的に決定されるものの限定されるものでない。これまでに述べたような実験により、不揮発性記憶装置に用いる素子に応じた固有の値を測定し、負荷抵抗の条件値として導くことができる。また、不揮発性記憶装置には多くの複数の素子が用いられることから各素子の出来映えのバラツキなどにより、前記のＲＨ降伏電圧やＩｌｉｍの値はばらついてしまう。より実用的には、ＲＨ降伏電圧やＩｌｉｍのバラツキ特性も測定し、十分な安全係数を乗じたＲＨ降伏電圧の下限とＩｌｉｍの上限の交点以下に制限されるような負荷抵抗の特性とすることが更に好ましい。
以上のようにＲＬからＲＨに変化させるときの負荷抵抗の特性条件のうち、一方の条件（ＲＨに変化した後の状態から導かれる負荷抵抗の特性条件）が決定できた。しかし他方の条件、つまりＲＨに変化する前の状態における負荷抵抗特性の条件が決定されていない。これを明らかにするために以下の実験を説明する。
［実験例７：ＲＬから抵抗値の上昇が開始する電流値（Ｉ２）の相違の検討］
図１０や図１３に示すように、トランジスタＡを負荷抵抗に用いた場合にはＲＬから抵抗値の上昇が開始する電流値（Ｉ２）が約３５０μＡであったのに対し、図１５や図１７に示すように、トランジスタＢを負荷抵抗に用いた場合にはＩ２が約１８０μＡとなっていた。
実験例７では、トランジスタの違いによってＩ２に上記のような相違が生じる理由について検討した。具体的には、使用するトランジスタがトランジスタＢ（ゲート電圧は＋４．５Ｖ）であること、負電圧側から電圧印加を開始したこと、および電圧の変化幅が異なることを除けば、実験例３と同じ装置構成および条件により抵抗変化素子の電圧電流特性を確認した。
以下では、まずＲＬから抵抗値の上昇開始（高抵抗化開始）の条件に先立ち、ＲＨから抵抗値が減少する過程（低抵抗化過程）について検討する。
図２２は、実験例７における直列経路への印加電圧とパルス電流との関係を示す図である。図２３は、実験例７における、直列経路への印加電圧と直列経路の抵抗値との関係を示す図である。
図に示すように、電圧を０Ｖから−２Ｖまで低下させると、抵抗状態はＲＨからＲＬへと変化した。その後、電圧を＋２Ｖまで上昇させると、抵抗状態はＲＬからＲＨへと変化した。その後さらに電圧を上昇させると、電流が急激に流れ始め、電圧が＋４Ｖ程度においてパルス電流が２００μＡに達した。しかしながら、抵抗値の上昇は１ＭΩ程度で止まっていた。なお、図２２と図２３とで見かけ上抵抗値が異なるが、これは電圧が異なることと、抵抗変化素子が非線形の電圧電流特性を有することによる。
図２４は、実験例７における電極間電圧とパルス電流との関係を示す図である。電極間電圧は実験例６と同様の方法で求めた。
図２２と図１０を比較すると同じ素子構成にもかかわらず、ＲＬからＲＨへ変化を開始する直前の電流は、図２２で１８０μＡ、図１０で３５０μＡ程度と大きく異なる。しかし、図２２のなかでＲＬからＲＨへの変化を開始する直前の電流と、ＲＬに行き着いた電流とを比較すると、一方が１８０μＡで、他方が−２２０μＡと、絶対値としてほぼ近い値を示し、同様に図１０でも３５０μＡと４００μＡで比較的近い値を示している。つまり、ＲＬからＲＨへの変化はＲＬの特性に依存していると推測できる。そして、この依存関係は、図２５に示したような、実験例７における電極間電圧と素子消費電力（電極間電圧と素子電流の積）との関係をみると更に明確となる。図２５で明らかなように、ＲＬからＲＨへの変化の開始は約２００μＷであり、これはＲＨからＲＬへの変化が完了したときに素子に投入された最大の消費電力量と等しい。つまり、ＲＬへ変化時に投入された最大の消費電力量と等しい量以上が、逆方向に投入されるとＲＬからＲＨへの変化が開始することになる。すなわち、ＲＬからＲＨへの変化条件は、ＲＬの特性に依存することになる。
では、ＲＬの特性は、どのように決定されるのかについて、以下に分析する。
特に電極間電圧のみに着目した図２４を見ると、ＲＬからＲＨへの変化の開始点と、ＲＬへの到達点とがほぼ点対称であると気づく。これはＲＬ（低抵抗状態）における素子の電圧電流特性が正極性と負極性で、ほぼ対称であることを示している。そして、特にＲＬへの到達点では電圧で−１Ｖ付近、電流では−２２０μＡ付近に制限されているように観測されているので、ＲＬの特性が素子に印加される電圧で制限される可能性や、素子に流す電流量で制限される可能性や、さらに、その積である電力によって制限されている可能性も考えられる。従って、電極間電圧、パルス電流、素子消費電力の３つのパラメータに個別に着目し、シミュレーションと実測から図２６を用いて検討した。
図２６は、トランジスタＢを用い、直列経路に−２．０Ｖ、−２．５Ｖ、−３．０Ｖのパルス電圧を印加して抵抗変化素子の抵抗が１００ｋΩから１ｋΩに変化したと仮定したときにトランジスタとの間の分圧関係によって生じる各パラメータの変化をシミュレーションしプロットした図であり、図２６（ａ）は電極間電圧の絶対値を縦軸にとった図であり、図２６（ｂ）はパルス電流の絶対値を縦軸にとった図であり、図２６（ｃ）は素子消費電力を縦軸にとった図である。各図の黒丸（●）は実際のＲＬにおける実測値を示す。
図２６（ｂ）をみると、メモリセル両端電圧が−２Ｖ、−２．５Ｖ、−３．０ＶのときのＲＬ（低抵抗状態）にある抵抗変化素子の電流の実測値は、それぞれ１８０μＡ、２１０μＡ、２２０μＡとなり、印加電圧の絶対値が増加するのに応じて電流が増加する傾向にあった。そして、素子電流は抵抗変化素子の抵抗が更に下がれば更に流れることができ、外的要因（例えば電気的な駆動方法など）で電流が制限されて、低抵抗化がストップしているのではないことがわかる。
図２６（ｃ）をみると、各印加電圧ごとに消費電力量のピークがあった。しかし、実測値を見るとピーク値を超えてずれた位置にあり、直列経路への印加電圧が−２．０Ｖでの値に比べ、−２．５Ｖや−３．０Ｖのように電圧の絶対値が上昇するほど投入電力が増加し、消費電力によって制限されている傾向はない。
一方、図２６（ａ）をみると、直列経路への印加電圧が−２．０Ｖ、−２．５Ｖ、−３．０Ｖにおける実測値のプロットをみれば明らかなように、両端電圧が０．９〜０．９５Ｖに概ね一定になるよう固定されていることがわかる。この電圧値が低抵抗化限界電圧（第１電圧：Ｖ１）となる。つまり、ＲＬ（低抵抗状態）にある抵抗変化素子の抵抗値や電流は、電極間電圧（電界）で決定され、電極間電圧がＶ１より小さくなると抵抗値はそれ以上低下しない特性を有していることがわかる。
図２７は、トランジスタタイプＡを用い、直列経路に−１．７Ｖ、−２．０Ｖ、−２．７Ｖのパルス電圧を印加して抵抗変化素子の抵抗が１００ｋΩから１ｋΩに変化したときにトランジスタとの間の分圧関係によって生じる各パラメータの変化をシミュレーションしプロットした図であり、図２７（ａ）は電極間電圧の絶対値を縦軸にとった図であり、図２７（ｂ）はパルス電流の絶対値を縦軸にとった図であり、図２７（ｃ）は素子消費電力を縦軸にとった図である。各図の黒丸（●）は実際のＲＬにおける実測値を示す。
図２７を見ても、図２６と同様な傾向が見られた。すなわち、実測値では、ＲＬ（低抵抗状態）での電極間電圧がほぼ一定であった。
但し図２７における低抵抗化限界電圧（第１電圧：Ｖ１）は０．６５〜０．７５Ｖであり、図２６に比べ０．２Ｖ程度低い。このような差は、抵抗変化素子の製造過程に由来するバラツキと考えられる。したがって、設計段階では、Ｖ１は抵抗変化素子の抵抗変化膜の構成、組成、素子構造などに応じて一意の値に定まる。
すなわちＲＬに変化した直後の電流値（あるいはＲＬにおける、電極間電圧がＶ１である時に抵抗変化素子が取る抵抗値）は、抵抗変化素子に直列接続される負荷抵抗の電圧電流特性によって定まり、直列経路への印加電圧（ＶＰ１）からＶ１を引いた値（ＶＰ１−Ｖ１）の電圧における負荷抵抗の電流量が、ＲＬにおける電流となる。この電流量と、抵抗変化素子に印加される電圧Ｖ１とにより、抵抗変化素子のＲＬにおける抵抗値が定まる。
図２８は、抵抗変化素子がＲＨからＲＬに変化するときの電圧による制限を説明するための概念図である。図２８では、抵抗変化素子の負側の電圧電流特性（実線）にトランジスタの負荷曲線（破線）を合成している。
図２８において、Ｖ１より左側（電圧の絶対値が大きい）でないと抵抗変化素子の抵抗値は低下しない（低抵抗化しない）。ＲＨ（高抵抗状態）にあった抵抗変化素子は、破線の矢印の経路を通って低抵抗化し、トランジスタＡの負荷曲線（Ｒ１ａ）およびトランジスタＢの負荷曲線（Ｒ１ｂ）のそれぞれが直線Ｖ＝Ｖ１と交わる交点に到達して低抵抗化が完了する。同様にトランジスタＡが接続されたものでは抵抗状態（電流電圧特性）はＲＬａとなり、その時の電流値は３５０〜３８０μＡに達する。トランジスタＢが接続されたものでは抵抗状態（電流電圧特性）はＲＬｂになり、その時の電流値は２００〜２３０μＡとなる。以上のように抵抗変化素子の低抵抗状態（ＲＬ）における電流値（あるいは抵抗値）は、接続される負荷抵抗の負荷抵抗特性およびＶ１により決定される。
以上が、低抵抗化過程における制約である。
次に、ＲＬからＲＨへの変化が開始される（高抵抗化開始）条件を検討する。
図２５に示すように、ＲＬ（低抵抗状態）にある最大投入電力（図では点Ａ、約２００μＷ）と等しい量が逆向きにかけられると高抵抗化（抵抗値の上昇）が開始（点B）していることがわかる。すなわち、高抵抗化開始時の素子消費電力は、低抵抗化完了時の素子消費電力に等しい。抵抗値と電力が等しければ、基本的には電圧も電流も等しくなる。ただし、抵抗変化素子は正側印加と負側印加とで若干は電圧-電流特性が異なるので完全に一致はしないため厳密には負側と正側とで電流（絶対値）や電圧（絶対値）は異なる。しかし、概略は低抵抗化した直後の電流（絶対値）や電圧（絶対値）と、高抵抗化開始時の電流（絶対値）や電圧（絶対値）は近い値となる。すなわち、抵抗変化素子を制御する上での設計条件としては、ほぼ等しいものとして取り扱われる。すなわち、高抵抗化開始時の電圧は絶対値がＶ１に等しく、高抵抗化開始時の電流は絶対値がＩ１に等しい。よって、正パルス印加時（高抵抗化パルス印加時）の電流値はＩ１を絶対値において上回る能力を有する必要がある。
以上のことを整理すると、前述の２つの知見に加え、次の３つの知見が新たに追加される。
第３の知見は、抵抗変化素子には、電極間電圧がそれより小さくなると抵抗値はそれ以上低下しないという低抵抗化限界電圧（第１電圧：Ｖ１）があるという点である。電極間電圧がＶ１に達した段階で抵抗値の低下（抵抗状態の変化）は停止し、その時点の電流電圧特性が、低抵抗状態（ＲＬ）における電流電圧特性となる。ＲＬにある抵抗変化素子について電極間電圧がＶ１になったときの電流量（Ｉ１）は、抵抗変化素子に接続される負荷抵抗の両端にΔＶＰ１（＝ＶＰ１−Ｖ１）の電圧が印加された場合の電流量（ＩＲ１）と等しくなる。ただしＶＰ１とは、抵抗変化素子を低抵抗化させるときの直列経路への印加電圧である。
第４の知見は、ＲＬからＲＨへと変化させるための電極間電圧には、ＲＬからＲＨへの変化（高抵抗化）が開始するまでの第１ＲＨ化電圧領域（Ｖ２未満のＲＬの領域であり、電極間電圧がＶ２の場合の電流がＩ２となる)と、所定の高抵抗化限界電流（Ｉｌｉｍ）より大きい電流を流すことで高抵抗化が進行する第２ＲＨ化電圧領域（Ｖ２以上Ｖ３未満の領域）と、第２ＲＨ化電圧領域より更に電圧が大きく、電極間電圧を一定電圧（Ｖ３）に保つように電流が流れる第３ＲＨ化電圧領域（Ｖ３以上の領域）が存在する。抵抗変化素子が超高抵抗状態になることや絶縁破壊されることを防止するためには、第３ＲＨ化電圧領域で急激に増加する電流を所定の閾値以下となるように制限する必要がある。具体的には、電極間電圧がＶ３に達する際の電流値を、高抵抗化限界電流（Ｉｌｉｍ）以下とすることが望ましい。
第５の知見は、ＲＬからＲＨへの変化（高抵抗化）が開始する際の条件は、電力がＩ１×Ｖ１に等しくなるように、かつ低抵抗化時とは電圧および電流の向きが逆向きになるように、直列経路に電圧を印加することである。高抵抗化を開始する電流Ｉ２はＩ１と絶対値がほぼ等しく、高抵抗化を開始する電圧Ｖ２はＶ１と絶対値がほぼ等しい。
［第１変形例］
図２９は、図３の正電圧側のみを抜き出した図である。図に示すように、本実施形態では、負荷抵抗の電圧電流特性（負荷曲線Ｒ２）は、両端電圧がΔＶＰ２（＝ＶＰ２−Ｖ２）のときの電流ＩＲ２がＩ２（図中の点Ａ）を上回り、両端電圧がΔＶＰ３（＝ＶＰ２−Ｖ３）以下では電流がＩｌｉｍ（図中の点Ｂ）以下となる。しかしながら、実際にはＩｌｉｍに比べてＩ２はかなり大きく、メモリアレイにおけるメモリセル間でのばらつきも含めて上記の条件を満足するような負荷抵抗特性を備えた負荷抵抗を準備することは困難である場合が多い。なお図中、Ｉは第１ＲＨ化電圧領域、ＩＩは第２ＲＨ化電圧領域、ＩＩＩは第３ＲＨ化電圧領域を示す（図３０、３１においても同様）。
図３０は、本発明の第１実施形態の第１変形例にかかる不揮発性記憶装置における図２９に相当する図である。第１変形例の装置構成と抵抗変化素子の特性は第１実施形態として上述した通りである。また、図３０の負電圧側は図３と同様である。ただし、第１変形例では電気的パルス印加装置１０２が、ＶＰ１の電気的パルスとＶＰ１と極性の異なるＶＰ２およびＶＰ１と極性の異なる第３印加電圧（図３０の例では、ＶＰ３。以下、説明の便宜上ＶＰ３とする。）の電気的パルスを択一的に出力可能に構成されている点で異なっている。
図３および図３０に示すように、第１変形例において、抵抗変化層１２６は、直列経路１３０に電気的パルス印加装置１０２からＶＰ２の電気的パルスが印加されるとＲＬから、同一の電極間電圧における抵抗値（例えば電極間電圧＝Ｖ２における抵抗値）において比較した場合に、ＲＨよりも抵抗値が低くＲＬよりも抵抗値の高い電流電圧特性を有する第３抵抗状態（図３０の例では、ＲＨ’。以下、説明の便宜上ＲＨ’とする。）へと変化する（図中の点Ａ→点Ｂ）。ＶＰ２とは、抵抗変化素子の高抵抗化を開始させるときの直列経路への印加電圧である。
抵抗変化層１２６はさらに、直列経路１３０に電気的パルス印加装置１０２からＶＰ３の電気的パルスが印加されるとＲＨ’からＲＨへと変化する。
なお、、ＶＰ１の極性を負、ＶＰ２の極性を正、下部電極１２４と上部電極１２８との間に生じている電圧を電極間電圧、下部電極１２４と上部電極１２８との間に流れる電流を電極間電流、電気的パルス印加装置１０２から直列経路１３０にＶＰ１が印加されたときの電極間電圧の極性を負、電気的パルス印加装置１０２から直列経路１３０にＶＰ２が印加されたときの電極間電圧の極性を正とした。
既に述べたように抵抗変化層１２６は、ＲＨからＲＬへと変化する際には電極間電圧が負電圧であるＶ１に到達すると抵抗値の低下が停止し、ＲＬからＲＨにむけて変化する際には電極間電圧がＶ１と絶対値が同じでありかつ正電圧であるＶ２に到達すると抵抗値の上昇が開始する。このとき直列経路１３０に設定される負荷抵抗を図に示すようなＲ２の負荷抵抗特性にし、点Ｂの交点の電圧値がＶ３の電圧より低くなる電圧をＶＰ２として、電圧＝ＶＰ２の電気パルスを直列経路１３０に印加すると、抵抗上昇は目標とするＲＨには到達せず、同一の電極間電圧における抵抗値がＲＨより低いＲＨ’で抵抗上昇を停止する。そして、さらに直列経路１３０に設定される負荷抵抗を図に示すＲ３の負荷抵抗特性とし、電圧値がＶ３より大きな電圧をＶＰ３として、電圧＝ＶＰ３の電気パルスを直列経路１３０に印加すると、抵抗変化層１２６はＲＨ’からＲＨへと変化する。このとき電極間電圧がＶ３に到達すると電極間電圧をＶ３に保つように電極間電流が流れ、（ＶＰ３−Ｖ３）の電圧が負荷抵抗に印加されたときに流れる電流量（点Cでの電流値）に電極間電流が等しくなった時点で平衡状態となる。なお、図２９と同様に、ＲＬからＲＨ’へ、さらにＲＨへと変化する際の電極間電圧の範囲であるＶ２以上Ｖ３未満の間は電極間電流がＩｌｉｍまで低下すると抵抗値の上昇が停止するような特性を有する。
前述の負荷抵抗に相当するトランジスタ１１０は、電気的パルス印加装置１０２がＶＰ２の電気的パルスを出力する際に、ＶＰ２からＶ２を減じた電圧がトランジスタ１１０に印加されたときに流れる電流が、ＶＰ１からＶ１を減じた電圧がトランジスタ１１０に印加されたときに流れる電流の絶対値以上（図３０のＩ２以上）となる負荷抵抗特性に設定され、電気的パルス印加装置１０２がＶＰ３の電気的パルスを出力する際に、ＶＰ３からＶ３を減じた電圧がトランジスタ１１０に印加されたときに流れる電流がＩｌｉｍ以下となる負荷抵抗特性に設定される（図３０の点Ｃ）。
以上のような負荷抵抗特性の切換えにより第１変形例にかかる不揮発性記憶装置のデータ書込方法は、上記構成を有する不揮発性記憶装置において、直列経路１３０にＶＰ２の電気的パルスを入力する際に、トランジスタ１１０の特性を、直列経路１３０に流れる電流が、ＶＰ１からＶ１を減じた電圧がトランジスタ１１０に印加されたときに流れる電流以上となるように設定する（図中の点Ａ）と共に、直列経路１３０にＶＰ２の電気的パルスを入力する際に、トランジスタ１１０により、直列経路１３０に流れる電流をＩｌｉｍ以下（図中の点Ｃ）に制限する。
かかる構成により、図３０に示すような少なくとも２段階の高抵抗化が実現される。すなわち、負荷抵抗特性を変えた複数回のパルス印加で図２９と等価な書込みを行い、条件を満足させる。図３０は２回のパルス印加で書込みを完了する例である。まずトランジスタの特性を、電圧電流特性の急峻なＲ２にセットして直列経路にＶＰ２を印加し、抵抗変化素子を過渡的な高抵抗状態（ＲＨ’）へと遷移させる。このとき、電極間電圧が第３ＲＨ化電圧領域（Ｖ３以上の領域）に入らないようにすることが望ましい。続いて、トランジスタの特性を、電圧電流特性の緩やかなＲ３にセットして直列経路にＶ３より大きな第３印加電圧（ＶＰ３）を印加し、ＲＨへと推移させる。このように、電気的パルス印加装置が２段階の電圧（ＶＰ２とＶＰ３）を印加するときは、直列経路にＶＰ２が印加されることで抵抗変化素子の高抵抗化が開始され、直列経路にＶＰ３が印加されることにより抵抗変化素子の高抵抗化が完了することになる。
第１変形例では、負荷抵抗切替装置（図１の例では、ゲート電圧切替装置１０４。以下、説明の便宜上ゲート電圧切替装置１０４という。）を備え、ゲート電圧切替装置１０４は、電気的パルス印加装置１０２がＶＰ１の電気的パルスを出力する際と、電気的パルス印加装置１０２がＶＰ２の電気的パルスを出力する際と、電気的パルス印加装置１０２がＶＰ３の電気的パルスを出力する際とで、トランジスタ１１０の特性を切替えるように構成されている。
第１変形例における負荷抵抗は、２個の主端子１１４、１１６と１個の制御端子１１２とを備えたトランジスタ１１０であり、ゲート電圧切替装置１０４は、制御端子１１２に印加する電圧を切替えることによりトランジスタ１１０の特性を切替えるように構成されている。
なお、電気的パルス印加装置１０２が複数の出力インピーダンスを備え、それを切り替える構成も考えられる。このとき出力インピーダンスに用いられる負荷抵抗素子はトランジスタのような能動素子や、半導体基板上に設けられるポリシリコンなどからなる複数の固定抵抗を半導体スイッチ等で切り替えるようは複合素子であっても良い。
［第２変形例］
図３１は、本発明の第１実施形態の第２変形例にかかる不揮発性記憶装置における図２９に相当する図である。第２変形例の装置構成は、トランジスタ１１０が負荷抵抗回路２１０に置換されている外は、第１実施形態として上述した通りである。
図３２は、本発明の第１実施形態の第２変形例にかかる不揮発性記憶装置における負荷抵抗回路の回路図である。
図３２に示すように、第２変形例の不揮発性記憶装置において、負荷抵抗回路２１０は、トランジスタ２１８とダイオード２１１とが並列に接続された構成を有する。トランジスタ２１８は、制御端子２１６と、第１主端子２１２および第２主端子２１４とを備えている。
かかる構成では、図３１に示したように、第３ＲＨ化電圧領域（Ｖ３以上の領域）ではトランジスタが支配的な電流特性、第１ＲＨ化電圧領域（Ｖ２未満のＲＬの領域）ではダイオードが支配的な電流特性にすることが可能であり、比較的容易に上述の条件を満足できる。
［第３変形例］
本発明の第１実施形態の第３変形例として考えられることは、前述した知見３と知見５を応用して図２９のＩ２を低下させ、Ｉｌｉｍに近づけることによって、負荷抵抗特性の条件を緩めることも可能であることである。ただしこの方法については、ＲＬにおける抵抗値の上昇を伴い、ＲＨとの抵抗値の差（データの検出余裕）を狭くするという問題が考えられる。しかしながら、メモリセルのバラツキが小さい場合や、メモリアレイの容量が小さいなど、データの検出余裕が十分な場合には利用可能である。
すなわち、第３変形例の不揮発性記憶装置は、負荷抵抗切替装置（図１の例では、ゲート電圧切替装置１０４。以下、説明の便宜上ゲート電圧切替装置１０４という。）を備え、ゲート電圧切替装置１０４は、電気的パルス印加装置１０２がＶＰ１の電気的パルスを出力する際と、電気的パルス印加装置１０２がＶＰ２の電気的パルスを出力する際とで、トランジスタ１１０の特性を切替えるように構成されている。
また、第１変形例の不揮発性記憶装置では、負荷抵抗は２個の主端子と１個の制御端子とを備えたトランジスタ１１０であり、ゲート電圧切替装置１０４は、制御端子１１２に印加する電圧を切替えることによりトランジスタ１１０の特性を切替えるように構成されている。
かかる構成では、図２９のＩ２を低下させ、Ｉｌｉｍに近づけることによって、負荷抵抗特性の条件を緩めることができる。
（第２実施形態）
第２実施形態の不揮発性記憶装置は、第１実施形態の不揮発性記憶装置に基づき１Ｔ１Ｒ型のメモリアレイを構成したものである。
図３３は、本発明の第２実施形態にかかる不揮発性記憶装置の一構成を示すブロック図である。また、図３４は、図３３におけるＣ部の構成（２ビット分の構成）を示す断面図である。
図３３に示すように、本実施の形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書込みを行うための書込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリアレイ３０２は、半導体基板の上に形成された、第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線（図３３の例では、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…。以下、説明の便宜上ワード線ＷＬ０，ＷＬ１，ＷＬ２，…という。）および第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつ第１配線と立体交差するように形成された複数の第２配線（図３３の例では、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…。以下、説明の便宜上ビット線ＢＬ０，ＢＬ１，ＢＬ２，…という。）と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の立体交差点のそれぞれに設けられたメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備え、それぞれのメモリセルＭ２１１，Ｍ２１２，…は図１に示した直列経路１３０を備え、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…はそれぞれのメモリセルＭ２１１，Ｍ２１２，…に含まれるトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）の制御端子１１２に接続され、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…は、それぞれのメモリセルＭ２１１，Ｍ２１２，…が備える直列経路１３０の一端に接続されている。
抵抗変化素子はメモリセル内で不揮発性記憶素子として動作する。メモリセルは、１つのトランジスタと１つの抵抗変化素子から構成されていることから、１Ｔ１Ｒ型メモリセルと呼ぶ。また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。プレート線ＰＬ０，ＰＬ１，ＰＬ２，…は、それぞれのメモリセルＭ２１１，Ｍ２１２，…が備える直列経路１３０の他端に接続されている。
図３４に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、メモリセルＭ２１１，Ｍ２１２，…に含まれる不揮発性記憶素子は、前述したようにタンタル酸化物を含む抵抗変化層を有している。より具体的には、図３４における不揮発性記憶素子３１３に含まれる、下部電極層３１４，上部電極層３１６，抵抗変化層３１５が、図２の抵抗変化素子１２０の下部電極１２４と、上部電極１２８と、抵抗変化層１２６とにそれぞれ対応する。
なお、図３４における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
図３３のメモリアレイ３０２の選択トランジスタはｎチャンネルのＭＯＳトランジスタを用いた例で示してあり、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、全てのトランジスタＴ１１，Ｔ１２，…のソースはそれぞれ対応する抵抗変化素子と接続されている。なお、前述したドレインとソースの関係は、説明上便宜的に定義しただけで印加方向によって入れ代わることはいうまでもない。
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書込み用電圧の印加を指示する書込み信号を書込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書込み用電圧または読み出し用電圧を印加する。このとき印加方向に応じて、セルプレート電源３０８はＧＮＤまたは所定の印加電圧を選択的に出力する。
書込み回路３０５は、制御回路３１０から出力された書込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書込み用電圧の印加を指示する信号を出力する。本実施形態において、電気的パルス印加装置は、制御回路３１０と書込み回路３０５とを含み構成される。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
［不揮発性記憶装置の動作例］
次に、情報を書き込む場合の書込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける不揮発性記憶装置の動作例について、図３５に示すタイミングチャートを参照しながら説明する。
図３５は、本発明における不揮発性記憶装置の動作の一例を示すタイミングチャートである。なお、ここでは、抵抗変化層がＲＨ（高抵抗状態）の場合を情報「１」に、ＲＬ（低抵抗状態）の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書込みおよび読み出しをする場合のみについて示す。
図３５において、ＶＰは、抵抗変化素子の抵抗変化に必要なメモリセル両端のパルス電圧を示している。また、プレート線には、印加方向に応じて電圧ＶＰまたはＧＮＤに接続され、切り替わりの必要に応じて各ビット線、プレート線は電圧ＶＰにプリチャージまたはＧＮＤにディスチャージされる。
メモリセルＭ２１１に対する書込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔｐのパルス電圧ＶＰが印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに対応して、ビット線ＢＬ０にはパルス電圧ＶＰが印加され、プレート線ＰＬ０はＧＮＤレベルに設定される。これにより、メモリセルＭ２１１に情報「０」を書き込む場合の書込み用電圧ＶＰが抵抗変化素子の第１電極側（下部電極側）にパルス幅ｔｐだけ印加され、その結果メモリセルＭ２１１の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２１１に情報「０」が書き込まれたことになる。このときの印加状態の模式図は印加状態Ａとして図３５にしめしてあり、第１の電極層（下部電極層）から第２の電極層（上部電極層）にむけて電流が流れていることがわかる。
次にメモリセルＭ２２２に対する書込みサイクルにおいて、予めサイクル当初に全てのワード線が０Ｖのときに非選択なビット線やプレート線も含めＶＰにプリチャージされ、選択されるビット線ＢＬ１のみ０Ｖに印加され、ワード線ＷＬ１にはパルス幅ｔｐのパルス電圧ＶＰが印加され、トランジスタＴ２２がＯＮ状態となる。これにより、メモリセルＭ２２２に情報「１」を書き込む場合の書込み用電圧ＶＰが抵抗変化素子の第２電極側（上部電極側）に印加され、その結果、メモリセルＭ２２２の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２２２に情報「１」が書き込まれたことになる。なお、サイクル終了時にＶＰにプリチャージされた各線は０Ｖにディスチャージされる。このサイクルにおける印加状態の模式図が印加状態Ｂとして図３５にしめしてあり、第２の電極層（上部電極層）から第１の電極層（下部電極層）にむけて電流が流れていることがわかる。
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書込みの際のパルスよりも振幅が小さくてメモリセルの抵抗状態（以下、メモリセルの抵抗状態とは、メモリセルに含まれる抵抗変化素子の抵抗状態を言う）を変化させないような読み出し用のパルス電圧ＶＲが、ビット線ＢＬ０に印加される。これにより、低抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、高抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
ここで抵抗変化素子の抵抗変化の向き（極性）とトランジスタとの接続について説明する。図３５の印加状態ＢはＲＬ（低抵抗状態）からＲＨ（高抵抗状態）にかえる高抵抗化のときの印加状態をしめし、ビットラインをＧＮＤに、プレートラインを高抵抗化電圧（ＶＰ＝ＶＰ２）にすることで電流がプレートラインからビットラインにながれている。このとき抵抗変化素子はＶＰとドレイン間に接続される関係となる。印加状態ＡはＲＨ（高抵抗状態）からＲＬ（低抵抗状態）に変える低抵抗化のときの印加状態を示し、ビットラインを低抵抗化電圧（ＶＰ＝ＶＰ１）に、プレートラインをＧＮＤにすることで電流がビットラインからプレートラインに流れている。このとき抵抗変化素子はソースとＧＮＤ間に接続される関係となる。
図３５において、印加状態Ａ（低抵抗化）におけるビット線電圧とワード線電圧は等しく、印加状態Ｂ（高抵抗化）におけるプレート線電圧とワード線電圧も等しく、いずれもＶＰとされている。印加状態Ａ（低抵抗化）において電流はＢＬ１からＰＬ１へと流れる。抵抗変化素子はトランジスタのソース側（電流の流れに沿って下流側）に接続されていることになる。抵抗変化素子の第１電極層（下部電極）には、直列経路（メモリセルの両端）への印加電圧ＶＰからトランジスタの閾値電圧（Ｖｔｈ）を減じた電圧（ＶＰ−Ｖｔｈ）が印加される。よって、直列経路への印加電圧が等しくＶＰであっても、抵抗変化素子が同一の抵抗状態にある（同一の電流電圧特性を持つ）のであれば、抵抗変化素子に流れる電流の絶対値は、印加状態Ａ（低抵抗化）よりも印加状態Ｂ（高抵抗化）の方が大きくなる。図３５の書込み方式に従えば、ＶＰ＝ＶＰ２＝｜−ＶＰ１｜となる場合、図２９に示したような、電圧Ｖ２（≒｜−Ｖ１｜）における電流がＩ２（≒｜−Ｉ１｜）を超えるという条件を満たす選択トランジスタの負荷抵抗特性Ｒ２が実現できることになる。
印加状態Ｂにおけるワード線電圧（選択トランジスタのゲート電圧）とプレート線電圧とはＶＰ（ＶＰがＶＰ２［高抵抗化時の直列経路への印加電圧］に等しくなっている）で等しい。図２９に示すように、選択トランジスタの特性は、電極間電圧がＶ３となった時に電極間電流が点Ｂの電流値以下となるように設定される。かかる選択トランジスタの特性は、ＶＰ２の電圧値により決定される。図２９の点Ｂにおけるトランジスタの電流電圧特性は、ドレイン−ソース間電圧ＶＤＳがゲート電圧ＶＧに比べ小さいので、線形領域である。したがって、ドレイン−ソース間電流ＩＤＳは、ゲート−ソース電圧ＶＧＳと閾値電圧Ｖｔｈ、さらにドレイン−ソース間電圧ＶＤＳを用いて、以下の式（１）に近似される。
ＩＤＳ＝Ｋ×[２×（ＶＧＳ−Ｖｔｈ）×ＶＤＳ−ＶＤＳ ２]・・・・・（１）
但し、Ｋ＝１／２×μｎ×Ｃｏｘ×(Ｗ／Ｌ）であり、μｎ：電子移動度、Ｃｏｘ：酸化膜容量、Ｗ：ゲート幅、Ｌ：ゲート長さ、である。
ＶＧＳは図２９の（ＶＰ２−Ｖ３）に等しいので、ＶＰ２−Ｖ３＝ΔＶ３とすると、ＶＧＳ=ＶＰ２=Ｖ３+ΔＶ３となり、ＶＤＳ=ΔＶ３となる。これらを式１に代入して解くと式（２）となる。
ＩＤＳ＝Ｋ×[２×（Ｖ３−Ｖｔｈ）×ΔＶ３−ΔＶ３２]・・・・・（２）
ΔＶ３は十分に小さくΔＶ３２の項が無視できるとすると、以下の式（３）が得られる。
ＩＤＳ≒Ｋ×[２×（Ｖ３−Ｖｔｈ）×ΔＶ３]・・・・・・・・・・（３）
式（３）では、ＩＤＳがΔＶ３に比例する（トランジスタの電流電圧特性が線形領域にある）ものとしてトランジスタが扱える。さらに、ここで図２９の点Bの電流量はＩｌｉｍで、式３に代入してΔＶ３について解くとΔＶ３≒Ｉｌｉｍ／[２Ｋ×（Ｖ３−Ｖｔｈ）]となり、図３５の電圧ＶＰ（＝ＶＰ２）の条件は以下の式（４）で与えられる。
ＶＰ≦Ｖ３＋Ｉｌｉｍ／[２Ｋ×（Ｖ３−Ｖｔｈ）]・・・・・・・（４）
なお、前記ΔＶ３は近似値であるので、式（４）も近似式となる。より正確なΔＶ３やＶＰの上限を算出する際にはＳＰＩＣＥ等の回路シミュレーションにより詳細に求めてもよいことは言うまでもない。
すなわち、トランジスタの最適な駆動条件はＶ３とＩｌｉｍで決定されるといえる。これまでの説明から明らかなように、メモリセルの抵抗変化素子の構造（寸法形状、材料、酸化度、積層構造、電極材料など）が決定されれば、Ｖ３とＩｌｉｍは一義的に決まる。Ｖ３よりも電極間電圧を上げようとすると電流が急激に流れるようになる現象は、第1実施形態で述べたように、ツェナダイオードにおいてツェナ降伏(Zener breakdown)と呼ばれる現象に類似している。ダイオード降伏には、トンネル効果に起因したツェナ降伏やアバランシェ降伏(Avalanche breakdown)があるが、ＲＨ状態にある抵抗変化膜の降伏現象のメカニズムが現時点では不明であるので、本明細書ではＲＨ降伏(RH breakdown)と定義する。そして、そのときの電圧Ｖ３をＲＨ降伏電圧(RH breakdown voltage)、降伏現象が発生して超高抵抗状態に遷移することを制限するために設定される電流上限値ＩｌｉｍをＲＨ降伏制限電流(RH breakdown limit current)と定義する。
一般にメモリアレイの選択トランジスタは、最大限のメモリ容量を確保する観点から半導体製造ルールの最少サイズにされ、トランジスタのゲート電圧についても、消費電力の観点から必要最小限に設定される。使用する抵抗変化素子の構造が決まれば、ＲＨ降伏電圧Ｖ３とＲＨ降伏制限電流Ｉｌｉｍが決定され、前述の負荷抵抗特性の条件を満足するトランジスタの駆動電圧条件も一義的に決定されることになる。
以上のように、本実施の形態の構成と書込み方式によれば、図３５の印加状態Ａによりメモリセルに含まれる抵抗変化素子をＲＬ状態に変化せしめ、図３５の印加状態Ｂによりメモリセルに含まれる抵抗変化素子をＲＨ状態に変化させる。そして、選択トランジスタのゲート電圧と、印加状態Ａのときのビット線電圧と、印加状態Ｂのときのプレート線電圧とをともに等しくＶＰとし、式（４）の条件を満たすようにＶＰの値を設定する。このような書込み方式によってメモリセルは図２９におけるＲＨ降伏電圧Ｖ３が印加されたときの電流値がＲＨ降伏制限電流Ｉｌｉｍ以下に制限され、ＲＨ状態にある抵抗変化素子に過剰な電流が流れることを防止する。これによりメモリセルに含まれる抵抗変化素子が超高抵抗状態への遷移したり、低抵抗状態（ＲＬ）に戻すことができなくなったりする不具合が抑制され、極めて信頼性の高い不揮発性記憶装置を提供することが可能となる。
（第３実施形態）
第３実施形態の不揮発性記憶装置は、第２実施形態の不揮発性記憶装置とほぼ同様の装置構成において、動作を更に安定化するものである。
まず始めに第３実施形態を裏付ける実験データについて説明する。
［実験例８］
本実験に用いたメモリセルは、実験例１と同様に第1タンタル含有層と第２タンタル含有層が積層された構造で、図５の第２電極層２２７の材料をイリジウム（Ｉｒ）で構成した抵抗変化素子２２０（第２電極層２２７以外の材料や形状は実験例１と同様である）と、選択トランジスタ１１２（上記したトランジスタＡと同条件にて作製）が、図１のように直列に接続された構造を有するものを用いた。
抵抗変化素子の抵抗変化の向き（極性）とトランジスタとの接続関係は、第２実施形態と同様とした。メモリセルの動作は、図３５に示した印加状態Ａのとき低抵抗状態（ＲＬ）に変化し、印加状態Ｂのとき高抵抗状態（ＲＨ）に変化する。第２実施形態では、選択トランジスタのゲート電圧ＶＧと、印加状態Ａにおけるビット線の電圧（第１印加電圧ＶＰ１の絶対値）と、印加状態Ｂにおけるプレート線の電圧（第２印加電圧ＶＰ２の絶対値）とを全て等しい電圧（ＶＰ）とした。実験例８では、ＶＧと、ＶＰ１と、ＶＰ２とを、それぞれ異ならせた場合において、繰り返し書き換え耐性(write-endurace)を測定した。繰り返し書き換え耐性とは、前述の情報「０」の書込みに相当する低抵抗化（直列経路［メモリセル］への第１印加電圧ＶＰ１の印加）と、情報「１」の書込みに相当する高抵抗化（直列経路［メモリセル］への第２印加電圧ＶＰ２の印加）とを交互に繰り返し、各回の電圧印加を行った後に読み出し電圧（０．４Ｖ）を印加して測定されるセル電流（抵抗変化素子の抵抗値に対応してメモリセルに流れる電流量）の分布を評価するものである。
図４０および図４１に選択トランジスタ１１２のゲート電圧ＶＧを＋３．６Ｖとし、ＶＰ１を−１．８Ｖにし、ＶＰ２を変更したときの繰り返し書き換え耐性の違いを示した。具体的には図４０（ａ）はＶＰ２＝＋１．８Ｖ、図４０（ｂ）はＶＰ２＝＋１．９Ｖ、図４０（ｃ）はＶＰ２＝＋２．０Ｖとした場合の結果を示す。図４１（ａ）はＶＰ２＝＋２．１Ｖ、図４１（ｂ）はＶＰ２＝＋２．２Ｖ、図４１（ｃ）はＶＰ２＝＋２．４Ｖとした場合の結果を示す。
図４２および図４３に選択トランジスタ１１２のゲート電圧ＶＧを＋３．６Ｖとし、ＶＰ２を＋２．０Ｖにし、ＶＰ１を変更したときの繰り返し書き換え耐性の違いを示した。具体的には図４２（ａ）はＶＰ１＝−１．８Ｖ、図４２（ｂ）はＶＰ１＝−２．０Ｖ、図４２（ｃ）はＶＰ１＝−２．０９Ｖとした場合の結果を示す。図４３（ａ）はＶＰ１＝−２．２Ｖ、図４３（ｂ）はＶＰ１＝−２．３１Ｖ、図４１（ｃ）はＶＰ１＝−２．４Ｖとした場合の結果を示す。
なお、第１と第２実施形態と同様に、抵抗変化素子の第２電極（上部電極）から第１電極（下部電極）に電流が流れる場合の印加電圧を正電圧とし、その逆の印加電圧を負電圧と定義する。従って、特に表記がない場合は図３３や後述する図４８の不揮発性記憶装置の構成において、プレート線がＧＮＤレベルで、ビット線にＧＮＤレベルより高い電圧を印加して書込み動作が行なわれる場合を、ＲＬに変化させるときの第１印加電圧（ＶＰ１）が印加されたとして負電圧で表す。逆にビット線がＧＮＤレベルで、プレート線にＧＮＤレベルより高い電圧を印加して書込み動作が行なわれる場合を、ＲＨに変化させるときの第２印加電圧（ＶＰ２）が印加されたとして正電圧で表す。
図４０ないし図４３では、横軸が書き換え回数を、縦軸が書込み後のメモリセルのセル電流を示す。セル電流とは、メモリセルに含まれる抵抗変化素子に抵抗変化が発生しない程度の低電圧（本実験例では０．４Ｖ）を印加したときに流れる電流量である。図中の各プロットは書き換え回数の各エリアごとの平均値を示し、プロットの上下に伸びる棒線はエリア内の広がりを示す（棒線の下端が最小値、上端が最大値を表す）。例えば、書き換え回数が２万回にプロットされた点および棒線は、１０００１回目から２００００回までの平均セル電流と最小値と最大値を表す。図中の▲点は、ＶＰ２が印加されたあとの高抵抗状態におけるセル電流を示し、■点はＶＰ１が印加されたあとの低抵抗状態におけるセル電流を示す。
前述したように本実験例では、図４０（ａ）から図４１（ｃ）にかけて、ＶＰ２を徐々に増加させている。ＶＰ２が最も小さい図４０（ａ）では、書き換え回数が増えるに従って、高抵抗状態におけるセル電流の最大値が大きくなっている。高抵抗状態におけるセル電流の平均値も同様に徐々に増加している。これは低抵抗状態と高抵抗状態とを区別するデータ検出ウインドウ（低抵抗状態と高抵抗状態との間でのセル電流の差異）が小さくなっていることを意味するものであり、不揮発性記憶装置の安定動作を実現する上では好ましくない現象である。かかる現象は、書き換え回数が増えると共に、ＶＰ２を印加しても抵抗変化素子の抵抗状態の変化が不十分となり、意図した通りの高抵抗状態へと遷移させることができなくなっていることによると思われる。
図４０（ｂ）から図４１（ｃ）へとＶＰ２が増加すると、書き換え回数が増えるに従ってＲＨにおけるセル電流が大きくなっていく傾向はなくなり、逆に書き換え回数が増えるに従って低抵抗状態におけるセル電流が小さくなっていくことがわかる。そして、図４０（ｂ）から図４１（ｂ）まででは、低抵抗状態におけるセル電流も、高抵抗状態におけるセル電流もほぼ変化せず、不揮発性記憶装置の安定動作を実現する上では好ましい特性を有することが分かった。しかしながら、図４１（ｃ）では書き換え回数が３０万回を超えると低抵抗状態に戻ることができなくなってしまっており、不揮発性記憶装置の安定動作を実現する上では好ましくないことが分かった。
前述したように本実験例では、図４２（ａ）から図４３（ｃ）にかけて、ＶＰ１の絶対値を徐々に増加させている。ＶＰ１の絶対値が最も小さい図４２（ａ）では、書き換え回数が５万回を超えたところで、低抵抗状態におけるセル電流の最小値が小さくなっている。一方、図４２（ｂ）から図４３（ｂ）まででは、低抵抗状態におけるセル電流も、高抵抗状態におけるセル電流もほぼ変化せず、不揮発性記憶装置の安定動作を実現する上では好ましい特性を有することが分かった。しかしながら、図４３（ｃ）では書き換え回数が増えるに従って、高抵抗状態におけるセル電流の最大値が大きくなる傾向が見られた。
以上の結果から、繰り返し書き換え特性は、ＶＰ１とＶＰ２の両方に影響されることが分かった。
図４０乃至図４３の各電圧条件を、図３のような抵抗変化素子と負荷抵抗との関係に置き換え、動作点解析（Operating-Point Analysis）を行なった結果を図４４と図４５に示す。
図４４において、ゲート電圧ＶＧは＋３．６Ｖで一定としている。負荷曲線（５）は、低抵抗化時における低抵抗化電圧ＶＰ１を−１．８Ｖとした場合のトランジスタの負荷曲線を示している。前述したように、低抵抗化時には図３５の印加状態Ａに示すような回路が実現されるため、抵抗変化素子はトランジスタのソースとＧＮＤ間に接続されたソースフォロア（source-follower）になっていることになる。負荷曲線（１）、（２）、（３）、（４）は、高抵抗化時における高抵抗化電圧ＶＰ２を、それぞれ＋１．８Ｖ、＋２．０Ｖ、＋２．２Ｖ、＋２．４Ｖとした場合の、トランジスタの負荷曲線を示している。負荷曲線（１）、（２）、（３）、（４）は、それぞれ図４０（ａ）、図４０（ｃ）、図４１（ｂ）、図４１（ｃ）に対応する。
実験例８に用いた素子について、高抵抗化時に抵抗状態の変化が停止する電流値であるＩｌｉｍ（図２９参照）を事前に測定した結果、約２００μＡであった。よって、図４４の点Ｂ’が図２９の点Ｂ（図３の点Ｄ）に相当する。同様に、実験例８に用いた素子について、低抵抗化時に抵抗状態の変化が停止する電圧値であるＶ１と、高抵抗化時に抵抗状態の変化が開始する電圧値であるＶ２（図２８および図２９を参照）とを事前に測定した結果、絶対値は共に約１Ｖであった。よって、図４４の点Ａ’が、図２９の点Ａ（図３の点Ｃ）に相当する。
図４４の負荷曲線（１）、（２）、（３）、（４）は、いずれも電極間電圧が＋１．０Ｖとなる場合（トランジスタへの負荷電圧がそれぞれ＋０．８Ｖ、＋１．０Ｖ、＋１．２Ｖ、＋１．４Ｖとなる場合）の電流値が点Ａ’の電流値を越えている。よって、いずれの負荷曲線においても、確実に高抵抗化状態への変化を開始できることが分かる。
一方で、負荷曲線（３）、（４）は、電極間電圧が＋１．６Ｖ（＝Ｖ３）となる場合（トランジスタへの負荷電圧がそれぞれ＋０．２Ｖ、＋０．４Ｖとなる場合）の電流値が点Ｂ’を越えてもいる。負荷曲線（３）、（４）においては、抵抗変化素子が高抵抗状態（ＲＨ）に変化した後に抵抗変化素子に流れる電流をトランジスタが十分に制限できず、高抵抗状態の抵抗変化素子にＩｌｉｍ（２００μＡ）を超える電流が流れてしまう。よって、負荷曲線（３）、（４）においては、抵抗変化素子が超高抵抗状態へと変化し、低抵抗状態に戻すことができなくなる可能性が高くなる。
負荷曲線（３）に対応する図４１（ｂ）において、書き換え回数が増えるに従い、ＲＬとＲＨにおける抵抗値の差（ウインドウ）が狭くなっている。また、負荷曲線（４）に対応する図４１（ｃ）ではさらに、書き換え回数が増えるに従い、低抵抗状態に戻すことができなくなっている。このような現象は、図４４に示したように、負荷曲線（３）、（４）において高抵抗状態の抵抗変化素子に流れる電流をトランジスタが十分に制限できないために生じると考えられる。
以上の検討から、実験例８では高抵抗化電圧ＶＰ２の最適値は＋２．０Ｖであり、ＶＰ２の範囲としては、＋１．８Ｖ以上＋２．２Ｖ以下（最適値の±１０％）とすることが好ましく、＋１．８Ｖ以上＋２．１Ｖ以下（最適値の−１０％から最適値の＋５％）とすることがより好ましく、＋１．９Ｖ以上＋２．１Ｖ以下（最適値の±５％）とすることが更に好ましい。
図４５においても同様に、ゲート電圧ＶＧは＋３．６Ｖで一定としている。図中、負荷曲線（２）および（５）は、図４４の負荷曲線（２）および（５）と同一の特性を示す。すなわち負荷曲線（２）はＶＰ２＝＋２．０Ｖにおけるトランジスタの負荷曲線であり、負荷曲線（５）はＶＰ１＝−１．８Ｖにおけるトランジスタの負荷曲線である。
負荷曲線（６）、（７）、（８）は、それぞれ低抵抗化時におけるＶＰ１を−２．０Ｖ、−２．２Ｖ、−２．４Ｖとした場合のトランジスタの負荷曲線である。負荷曲線（５’）、（６’）、（７’）、（８’）はそれぞれ、負荷曲線（５）、（６）、（７）、（８）を原点を中心に１８０度回転させた曲線である。負荷曲線（５）、（６）、（７）、（８）は、それぞれ図４２（ａ）、図４２（ｂ）、図４３（ａ）、図４３（ｃ）に対応する。
負荷曲線（５）、（６）、（７）、（８）のそれぞれの場合において、低抵抗状態に変化した抵抗変化素子が高抵抗化時に抵抗状態の変化を開始する点は、電極間電圧がＶ２（＝＋１．０Ｖ）の直線と負荷曲線（５’）、（６’）、（７’）、（８’）との交点であり、それぞれ、Ａ１’、Ａ２’、Ａ３’、Ａ４’となる。電極間電圧が＋１．０Ｖとなる場合（負荷曲線（２）において、トランジスタへの負荷電圧が＋１．０Ｖとなる場合）の電流値は、Ａ１’、Ａ２’、Ａ３’、Ａ４’のいずれにおける電流値よりも大きい。よって、負荷曲線（５）、（６）、（７）、（８）のいずれにおいて抵抗変化素子を低抵抗化した場合でも、確実に高抵抗状態への変化を開始できることが分かる。
しかし、負荷曲線（５）に対応する図４２（ａ）をみると、低抵抗状態における電流値の最小値は、書き換え回数が５万回を超えた辺りから小さくなり、低抵抗状態における抵抗値が高くなっていることが分かる。すなわち、メモリセルを駆動する最適な電圧値に対してＶＰ１は小さくなっているといえる。逆に負荷曲線（８）に対応する図４３（ｃ）をみると、高抵抗状態における電流値の最大値および平均値は、書き換え回数が増えるに従って大きくなり、高抵抗状態における抵抗値が低くなっていることが分かる。すなわち、メモリセルを駆動する最適な電圧値に対してＶＰ１は大きくなって、いるといえる。負荷曲線（６）に対応する図４２（ｂ）でも、５万回を超えたところで、低抵抗状態における抵抗値が一時的に高くなっている。
なお、より理解を深めるために図４２（ａ）よりもＶＰ１が１．６Ｖで低いときの特性を図５５（ａ）に示し、図４３（ｃ）よりもＶＰ１が更に２．５Ｖで高いときの特性を図５５（ｂ）に示した。それぞれ、データ検出ウインドウ（低抵抗状態と高抵抗状態との間でのセル電流の差異）が更に小さくなっていることが理解できる。
以上の検討から、実験例８では低抵抗化電圧ＶＰ１の最適値は図４３（ａ）および負荷曲線（７）に対応する−２．２Ｖであり、ＶＰ１の絶対値の範囲としては、１．８Ｖ以上２．４Ｖ以下（最適値の−１８％から最適値の＋９％）とすることが好ましく、２．０Ｖ以上２．３１Ｖ以下（最適値の−９％から最適値の＋５％）とすることがより好ましく、２．０９Ｖ以上２．３１Ｖ以下（最適値の±５％）とすることが更に好ましい。
［第３実施形態における好適な範囲］
以下、図３５の印加状態Ａや印加状態Ｂに示すように、負荷抵抗としてＭＯＳ−ＦＥＴ型のトランジスタを用いた場合の好適な動作条件について、実験例８の結果に基づき検討する。
ＶＰ２とＶＰ１との最適なバランスは、図４５において負荷曲線（２）と負荷曲線（７）であるが、負荷曲線（２）と負荷曲線（７）を点対称表記した負荷曲線（７’）は、いずれも点Ｂ’を通過していることが分かる。
これまでの説明から、図４３の点Ｂ’は、電極間電流がＩｌｉｍ、電極間電圧がＶ３の点であって、メモリセルに含まれる抵抗変化素子の構造（寸法形状、材料、酸化度、積層構造、電極材料など）が決定されると一義的に決定される。一般にメモリアレイの選択トランジスタは、最大限のメモリ容量を確保する観点から半導体製造ルールの最少サイズにされ、トランジスタのゲート電圧についても、消費電力の観点から必要最小限に設定される。このため前述の負荷抵抗特性の条件（高抵抗化時の特性曲線（負荷曲線）および低抵抗化時の特性曲線（負荷曲線）を原点を中心に１８０度回転させた曲線がいずれも点Ｂ’を通過する）を満足するトランジスタの駆動電圧条件も、一義的に決定される。
図４６は、第３実施形態におけるトランジスタの駆動条件の導出を説明するために、図４５の負荷曲線（２）と（７’）の関係を示すイメージ図である。図４６において、Ｒ１が図４５の負荷曲線（７’）に相当し、Ｒ２が図４５の負荷曲線（２）に相当する。
図４７は、図３５の印加状態Ａに示す回路を拡大した図である。図において、抵抗変化素子ＲはトランジスタのソースＳに接続されている。前述したように、図３５の印加状態Ａにおいて、トランジスタのドレインにＶＰを印加したときに抵抗変化素子は低抵抗状態へと変化する。低抵抗化時のトランジスタの負荷抵抗特性は図４６のＲ１となり、トランジスタは飽和領域で動作する。点Ａ’および点Ｂ’をＲ１が通過することから、点Ａ’と点Ｂ’とを通る負荷曲線とＸ軸との交点がＶＰ１’（低抵抗化時に回路に電流を流すためにトランジスタのドレインに印加する必要がある最小の電圧の絶対値）となる。トランジスタの閾値電圧ＶｔｈをＶＰ１’に加算した電圧（ＶＰ１’＋Ｖｔｈ）が、ゲート電圧ＶＧとして選択できる電圧値の最小値なる。このとき実際にトランジスタのドレインに印加される電圧｜−ＶＰ１｜は、ＶＰ１’以上であれば、ゲート電圧ＶＧによって制限され、抵抗変化素子に印加される最大の電圧（図４７のＶｒ１）はＶＰ１’に等しくなる。
一般にソースフォロアのときのトランジスタは飽和領域で動作するとされ、トランジスタの飽和領域のドレイン−ソース間電流ＩＤＳは、以下の式（５）のように（ＶＧＳ−Ｖｔｈ）の２乗に依存するように表される。
ＩＤＳ≒Ｋ×（ＶＧＳ−Ｖｔｈ）２・・・・・・・・（５）
しかし、非特許文献1にあるようにゲート長がサブミクロンより小さいＭＯＳＦＥＴでは速度飽和効果（Velocity Saturation Effect）が顕著になり、トランジスタの飽和領域のＩＤＳは、以下の式（６）のように（ＶＧＳ−Ｖｔｈ）に比例するように近似される。本実施形態で用いられるトランジスタは全てゲート長が１８０ｎｍであるので、速度飽和効果の補正に対応するため式（６）を用いることとする。
ＩＤＳ≒Ｋ２×（ＶＧＳ−Ｖｔｈ）・・・・・・・・・（６）
但し、K２＝Ｃｏｘ×Ｗ×Ｖｓａｔであり、Ｖｓａｔ：キャリア飽和速度である。
低抵抗化時におけるＶＧＳは、ソースの電圧が抵抗変化素子に印加される電圧Ｖ３に等しいから、ＶＧＳ＝ＶＧ−Ｖ３の関係にある。式（６）の括弧の中にあるＶＧＳ−ＶｔｈはＶＧ−Ｖ３−Ｖｔｈに等しいからＶｄ１とし、式（６）においてＩＤＳに点Ｂ’でのＲＨ降伏制限電流Ｉｌｉｍを代入し、これをＶｄ１について解くと、Ｖｄ１は以下の式（７）で与えられる。
Ｖｄ１≒（Ｉｌｉｍ／K２）・・・・・・・・・・・・・（７）
ＶＧ−Ｖ３−Ｖｔｈ＝Ｖｄ１であるから、最小のゲート電圧は、以下の式（８）のように、ＲＨ降伏電圧Ｖ３とＶｄ１とＶｔｈの合計で与えられる。
ＶＧ≒Ｖ３＋（Ｉｌｉｍ／K２）＋Ｖｔｈ・・・・・・（８）
なお、ゲート電圧ＶＧが式（８）のときは、低抵抗化時にドレインへ印加する電圧であるＶＰ１は、Ｖ３＋（Ｉｌｉｍ／Ｋ２）以上であれば良い。
次に、式（８）に従ってゲート電圧ＶＧを決定すると、図４６においてＲ２が点Ｂ’を通ることを条件することで、ＶＰ２が決定できる。図３５の印加状態Bが、抵抗変化素子を高抵抗状態へと変化させる場合に対応する。図４６のＶｄ２（＝ＶＰ２−Ｖ３）が小さい場合には、トランジスタは電流電圧特性の線形領域にあり、ドレイン−ソース間電流ＩＤＳは、第２実施形態で述べたように、式（１）で表される。式（１）においてＶＤＳが小さければＶＤＳ ２の項を無視できる。このときＩＤＳは、以下の式（９）のような、ドレイン−ソース間電圧ＶＤＳを含む１次関数として近似できる。
ＩＤＳ≒２×Ｋ×（ＶＧＳ−Ｖｔｈ）×ＶＤＳ・・・・・（９）
式（９）のＶＤＳは、トランジスタの両端に印加される電圧であるから、図４６に示すようにＶｄ２に等しい。一方でソースは接地されているため、ＶＧＳはＶＧに等しい。以上の関係を用いて、式（９）においてＩＤＳに点Ｂ’でのＲＨ降伏制限電流Ｉｌｉｍを代入し、これをＶｄ２について解くと、Ｖｄ２は以下の式（１０）で与えられる。
Ｖｄ２≒Ｉｌｉｍ／｛２×K（ＶＧ−Ｖｔｈ）｝・・・・・（１０）
すなわち、高抵抗化変化に用いる印加電圧であるＶＰ２は近似的に以下の式（１１）で表される。
ＶＰ２＝Ｖ３＋Ｖｄ２≒Ｖ３＋Ｉｌｉｍ／｛２×K（ＶＧ−Ｖｔｈ）｝・・・（１１）
以上のように、実験例８により、第１実施形態で説明した高抵抗化時の条件に加え、高抵抗化時の負荷抵抗の特性と、低抵抗化時の負荷抵抗の特性とのバランスをとるように、低抵抗化時の条件も決定することで、抵抗変化素子の繰り返し書き換え耐性が大幅に改善する。
実験例８の結果から、ＶＧとＶＰ１とＶＰ２とについて、以下の好適な範囲が導かれる。すなわち、図４６のＶＰ１’=α（Ｖ３＋（Ｉｌｉｍ／K））とした時、０．８２≦α≦１．０９が好ましく、０．９１≦α≦１．０５がより好ましく、０．９５≦α≦１．０５が更に好ましい。そして、ＶＧとＶＰ１は、ＶＧ＝｜−ＶＰ１｜＝α（Ｖ３＋（Ｉｌｉｍ／K））＋Ｖｔｈで表される。また、ＶＰ２＝β（Ｖ３＋Ｉｌｉｍ／｛２×K（ＶＧ−Ｖｔｈ）｝）とした時、０．９≦β≦１．１が好ましく、０．９≦β≦１．０５がより好ましく、０．９５≦β≦１．０５が更に好ましい。
本実施形態の書込み方式によれば、前記の負荷抵抗特性の最適バランスはトランジスタのゲート電圧ＶＧとメモリセル（図４７に示す回路）の両端の印加電圧（｜−ＶＰ１｜乃至ＶＰ２）により決定され、上記の式（８）、式（１１）を基礎として、上記のαおよびβにが上記の好適な範囲に入るようにＶＧ、ＶＰ１、ＶＰ２が設定された書込み回路を具備することにより、繰り返し書き換え耐性が良好であり、信頼性にすぐれた、不揮発性記憶装置を提供できる。
なお、式（８）および式（１１）は近似式であるとともに、最も基本的な導出式を用いている。微細プロセスや特殊なドーピングなどによりＩＤＳの関係式が異なってくる場合も多い。従って、さらに正確にＶＧとＶＰ１とＶＰ２とを算出する際には、本発明の導出法に基づき、ＳＰＩＣＥ等の回路シミュレーションにより詳細に求めてもよいことは言うまでもない。このときＳＰＩＣＥのシミュレーション値が、式（８）や式（１１）の値と異なったとしても、結果的に図４６の負荷抵抗特性の条件を満足すれば本発明の要件を満たすことは言うまでもない。
また、実験例８ではＶＰ１の設定電圧がゲート電圧によって制限されないように十分高い３．６Ｖとした。しかし、不揮発性記憶装置の消費電力を鑑みるとゲート電圧は必要最低限に抑制することが望ましい。前述した式（８）と式（１１）を用いれば最も低い最適なゲート電圧と、それに対応したＶＰ１とＶＰ２を算出できる。下記に具体例について述べる。予め速度飽和領域のトランジスタ固有値Ｋ２と閾値電圧を測定するとＫ２＝１７６(μＡ/Ｖ)で、Ｖｔｈ＝０．３２Ｖであった。図４４のＲＨの特性からＶ３＝１．６Ｖ、Ｉｌｉｍ＝２００μＡとして、式８に代入すると、ＶＧ≒Ｖ３＋（Ｉｌｉｍ／K２＋Ｖｔｈ＝３．０６Ｖになり、ほぼ３Ｖが最適なゲート電圧となる。このとき、ＶＰ１は、３．０６ＶからＶｔｈを減じた２．７３Ｖ以上であればよいが、制御回路の簡素化のために、ＶＧと電圧を共通にすることが好ましい。
さらに、線形領域にあるときのトランジスタ固有値Ｋを予め測定すると、Ｋ＝９２(μＡ/Ｖ)で、Ｖ３＝１．６Ｖ、ＶＧ＝３Ｖ、Ｖｔｈ＝０．３２Ｖ、Ｉｌｉｍ＝２００μＡとして、式１１に代入すると、ＶＰ２≒Ｖ３＋Ｉｌｉｍ／｛２×K（ＶＧ−Ｖｔｈ）｝＝２．０１Ｖになり、ほぼ２Ｖが最適なＶＰ２となる。
なお、式（８）を用いてＶＧおよびＶＰ１を導出する場合、抵抗変化素子とトランジスタの接続がソースフォロアであるので、トランジスタのソース電位が基板電位のＧＮＤレベルより高くなる。このため基板効果（body effect）が発生し、ソースをＧＮＤに接地する場合に比べてＶｔｈが増加する。この補正を行なうと更に正確な値を計算できるが、前記の例では０．１〜０．２Ｖ程度あるので省略した。
（第４実施形態）
第３実施形態では、１Ｔ１Ｒ型の不揮発性記憶装置における書込み方式において、図４６のように高抵抗化時の負荷抵抗特性Ｒ２と低抵抗化時の負荷抵抗特性Ｒ１とのバランスをとることで、抵抗変化素子の繰り返し書き換え耐性が大幅に改善されることを示した。しかし、低抵抗状態において実際に抵抗変化素子が持つ抵抗値は、第1実施形態で説明したように、ＶＰ１と負荷抵抗の特性とにより決定される（−ＶＰ１から−Ｖ１を引いた電圧における負荷抵抗の電流量が、低抵抗状態において回路に流れる電流となり、この電流量と、抵抗変化素子に印加される電圧−Ｖ１とにより、抵抗変化素子の低抵抗状態における抵抗値が定まる）ため、第３実施形態において、ＶＧおよび｜−ＶＰ１｜が小さければ抵抗変化素子の低抵抗状態における抵抗値が大きくなる。抵抗変化素子の抵抗値が大きければ、書込み時に流れる電流も少なくなり、不揮発性記憶装置の消費電力を削減できる。図４０乃至図４３に示すように、書き換え回数の少ないときは各抵抗状態における抵抗値が正常なレベルにある。第４実施形態の不揮発性記憶装置は、良好な繰り返し書き換え耐性を確保しつつ、同時に不揮発性記憶装置の電力消費の削減を図るものである。
図４８は、本発明の第４実施形態にかかる不揮発性記憶装置の一構成例を示すブロック図である。第２実施形態（図３３）と共通する構成要素については、同一の符号および名称を付して説明を省略する。
図４８において、電源制御回路３５０は入力される電源電圧から｜−ＶＰ１｜とＶＰ２を生成し出力する。また、｜−ＶＰ１｜の電圧値は、制御回路３５３からの指令に従って適宜に変更される。センスアンプ３５１は、メモリセルの抵抗状態を検出し、メモリセルに書き込まれている情報を復号するだけでなく、各メモリセルの実際の抵抗値に応じたディジタル値（以降、抵抗レベルデータという）を出力する。制御回路３５３は、入力された情報データとアドレス信号およびコントロール信号に従い、メモリアレイ３０２のなかから所定のメモリセルを選択し、図３５の手順に従い当該メモリセルに含まれる抵抗変化素子を低抵抗化（情報データ０を書き込む）あるいは高抵抗化（情報データ１を書き込む）する。このとき行選択回路／ドライバ３５４と書込み回路３５２とは、印加状態Ａ（低抵抗化）のときは図３５におけるＶＰとして｜−ＶＰ１｜を選択し、印加状態Ｂ（高抵抗化）のときには図３５におけるＶＰとしてＶＰ２を選択するように制御する。制御回路３５３は、書き込んだ抵抗レベルが正常か否かを確認するための読み出し（ベリファイリード）を行い、センスアンプ３５１が出力する抵抗レベルデータが所定の範囲にあるか否かを判定する。抵抗レベルデータが所定の範囲になければ、制御回路３５３は、同一アドレスのメモリセルに対し、書込み動作を繰り返す。
図４９は、本発明の第４実施形態にかかる不揮発性記憶装置のセンスアンプの概略構成の一例を示すブロック図である。図５０は、本発明の第４実施形態にかかる不揮発性記憶装置のセンスアンプの動作を説明するためのタイミングチャートである。以下、図４９および図５０を参照しつつ、センスアンプ３５１の構成例および動作例を説明する。
図４９において、レファレンス電圧発生回路３６０は、入力Ａから入力される制御回路３５３からの指令に基づき、電源電圧ＶＤＤとグランドレベル間の電位差からラダー抵抗などを用いて複数の所定の電圧レベルを作成し、それらの複数の電圧レベルの一つを半導体スイッチで選択して、それぞれＶｒｅｆ１とＶｒｅｆ２とを出力する。Ｖｒｅｆ１はＶｒｅｆ２より大きい。
制御回路３５３から入力Ｂに、スイッチ制御信号が入力され、スイッチ制御信号はスイッチ３６２とカウンター３６６とに入力される。スイッチ３６２は、スイッチ制御信号が‘Ｈ’のときＯＮに、‘Ｌ’のときにＯＦＦになる。スイッチ制御信号が‘Ｈ’のときはドライバ３６１によりＶｒｅｆ１の電位がノードＣに出力される。（なお、実際にはドライバ３６１やその他の回路を構成するトランジスタや配線等の電圧降下によって、入出力の電圧値が多少異なるが、説明の簡単化のために電圧降下等は無いものとして説明する。）
ノードＣは、図４８に示した列選択回路３０４を介して選択メモリセルのビット線に接続される。図４９に示すように、ノードＣとグランドとの間には、コンデンサー３６３がメモリセルと並列に接続される。このコンデンサーは配線容量やトランジスタの容量等で実現してもよいし、別個の設けられてもよい。
スイッチ制御信号が‘Ｈ’ のとき、ノードＣの電位はＶｒｅｆ１となる。その後、スイッチ制御信号が‘Ｌ’になるとスイッチ３６２はＯＦＦとなり、ノードＣのスイッチ３６２側がハイインピーダンスとなり、Ｖｒｅｆ１の供給が遮断される。そしてコンデンサー３６３に蓄えられた電荷が、これに接続されたメモリセルに含まれる抵抗変化型素子の抵抗値に対応する時定数で放電し、ノードＣの電位はＶｒｅｆ１から徐々に低下する。メモリセルの抵抗値が低いと電位は早く低下し、メモリセルの抵抗値が大きいと電位は遅く低下する。
以上の動作について、図５０を参照しつつ更に説明する。図５０（ａ）に示すように、左から右に向かって時間軸が設定されているとして、前半はメモリセルに含まれる抵抗変化素子が低抵抗状態にあり、後半は高抵抗状態にある。それぞれの状態において、図５０（ｂ）に示すタイミングで入力Ｂのスイッチ制御信号が‘Ｈ’に変化する。図５０（ｃ）に示すように、入力Ｂが‘Ｈ’となっている期間中、ノードＣにはＶｒｅｆ１が印加されている。入力Ｂが‘Ｈ’から‘Ｌ’に切り替わると、スイッチ３６２はＯＦＦとなり、ノードＣがＨｉＺになり、コンデンサー３６３は徐々に放電（ディスチャージ）する。メモリセルに含まれる抵抗変化素子が低抵抗状態のときは放電が速く進み、高抵抗状態のときは遅く進むため、Ｖｒｅｆ２の閾値を下回るまでに経過する時間が、低抵抗状態において、高抵抗状態よりも短くなる。
図４９のレベル比較器３６４はレファレンス電圧発生回路３６０から入力されるＶｒｅｆ２とノードＣの電位とを比較し、ノードＣの電位がＶｒｅｆ２より大きければ‘Ｌ’を出力し、小さければ‘Ｈ’を出力する。すなわち、スイッチ制御信号が‘Ｈ’から‘Ｌ’に切り替わった後、レベル比較器３６４の出力が‘Ｌ’から‘Ｈ’に変化するタイミングは、メモリセルに含まれる抵抗変化素子が低抵抗状態であれば早くなり、メモリセルに含まれる抵抗変化素子が高抵抗状態であれば遅くなる。
カウンター３６６は、入力Ｂから入力されるスイッチ制御信号が‘Ｈ’である間は、ゼロにリセットされている。スイッチ制御信号が‘Ｌ’であり、かつレベル比較器３６４からの入力が‘Ｌ’であると、カウンター３６６に入力されるクロック（図示せず）の周期に従って、レベル比較器３６４からの入力が‘Ｈ’となるまでカウントアップされる。なお、カウンター３６６は、カウント値が所定の上限値を超えてオーバフローしない様に制限されていることはいうまでもない。
図５０（ｅ）は、かかるカウンター３６６の動作を示す。図５０（ｅ）で入力Ｂが‘Ｌ’に変化した直後からカウンター３６６のカウントアップが開始され、ノードＣの電位がＶｒｅｆ２を下回った時点でカウントアップが終了している。カウントアップ終了後のカウント値は、低抵抗状態（ＲL）の場合には１５に、高抵抗状態（ＲH）の場合には３５に、それぞれ固定されている。
また、Ｒｅｆカウンタ値出力回路３６５は、制御回路３５３の制御に基づき、メモリセルに含まれる抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定する閾値となる値（Ｒｅｆカウンタ値）を出力する。カウンター３６６が出力するカウンタ値ａとＲｅｆカウンタ値出力回路３６５が出力するＲｅｆカウンタ値ｂを比較器３６７が比較する。比較器３６７は、ａ≧ｂなら抵抗変化素子が高抵抗状態にあると判断し、出力Ａに‘H’を出力する。一方で比較器３６７は、ａ＜ｂなら抵抗変化素子が低抵抗状態にあると判断し、出力Ａに‘L’を出力する。
図５０の例では、ｒｅｆカウンタ値ｂが２０である。よって、制御回路３５３のデータ取込みタイミングにおける出力Ａへの出力は、抵抗変化素子が低抵抗状態にある場合には‘L’（カウンタ値である１５がｒｅｆカウンタ値である２０よりも低いことを示す）、抵抗変化素子が高抵抗状態にある場合には‘H’（カウンタ値である３５がｒｅｆカウンタ値である２０以上であることを示す）となる。
なお、Ｒｅｆカウンタ値やカウンタ値の具体的な値は、上述した値に限定されるものでなく、カウンター３６６のカウントクロック周波数やコンデンサー３６３の容量、Ｖｒｅｆ１あるいはＶｒｅｆ２の設定値、抵抗変化素子の抵抗値およびそのバラツキなどによって変動しうることは言うまでも無い。
以上のように、センスアンプ３５１は、コンデンサの放電時間が抵抗変化素子の抵抗値に応じて異なることを利用し、読み出し動作の対象となるメモリセルに含まれる抵抗変化素子の抵抗状態を的確に読み出すことができる。すなわちセンスアンプ３５１は、抵抗状態に応じた２値のディジタル論理値を出力Ａに出力し、抵抗変化素子の抵抗値に応じて小刻みに増減するカウンタ値を出力Ｂに出力する。
出力Ｂの値は、制御回路に入力され、ベリファイ追加書込み（data verification and rewriting）に用いられる。ベリファイ追加書込みは、本実施形態において、低消費電力化と書込み耐性を両立させるために行なわれる。以下、ベリファイ追加書込について詳述する。
一般に、メモリセルに記憶された２値のデジタルデータを復号する場合、センスアンプが検出する物理量（電圧等）と所定の閾値との大小関係の判定が用いられる。図４９に例示したセンスアンプでは、上述したように、メモリセルに電圧を印加した後、コンデンサがメモリセルを介して放電するための所用時間（カウンタ３６６のカウンタ値）が、閾値（ｒｅｆカウンタ値）である２０よりも大きいか小さいかにより、メモリセルに記憶された情報が１であるのか０であるのかが判断される。
ベリファイ追加書込みとは、所望のデータ検出余裕を確保するために、書き込む抵抗値をコントロールする行為であり、例えばカウンタ値が、閾値に所定のマージンを付加した範囲の外にあるかを検査し、カウンタ値が該範囲の中にある場合には再度書込み動作を行うことをいう。
図５１は、本発明の第４実施形態におけるベリファイ追加書込み動作の一例を示すフローチャートである。図５１において、ベリファイ追加書込み動作が開始されると（スタート）、データが書き込まれるアドレス空間の最初のアドレスのメモリセルが選択される（ステップＳ１０１）。選択の具体的方法については第２実施形態と同様とすることができる。
その後、“１”データと“０”データのいずれを書き込むかの判定が行われる（ステップＳ１０２）。判定結果に基づき、“１”データを書き込む場合には高抵抗化のための書込み電圧の印加（ＲＨ書込み処理）が実行され（ステップＳ１０３）、“０”データを書き込む場合には低抵抗化のための書込み電圧の印加（ＲＬ書込み処理）が実行される（ステップＳ１０７）。
その後、選択メモリセルにセンスアンプ３５１を接続し、追加書込みが必要か否かを判定するための読み出し動作（ベリファイリード処理）が実行される（ステップＳ１０３、Ｓ１０８）。
メモリセルの抵抗値に相当するカウンタ値が制御回路３５３に取込まれ、カウンタ値が、ＲＨ書込み処理では４０以上（ステップＳ１０５）、ＲＬ書込み処理では１５以下（ステップＳ１０９）になるまで、書込み動作が繰り返される。
ＲＬ書込み処理では、１回目のＲＬ書込み処理におけるＶＰ１の絶対値の電圧は式（１１）で得られるＶＰ２に等しい電圧を下限電圧（＝ＶＰ１ａ）とし、再度ＲＬ書込み処理が行なわれる毎にＶＰ１の絶対値を所定のステップ幅で、式（８）で得られるＶＧと等しくなる上限電圧（＝ＶＰ１ｂ）まで増大させる（ステップＳ１１０）。
ＲＨ書込み処理では、メモリセルに動作不具合があった場合、際限なく書込み動作が続けられることから、追加書込み回数の上限を例えば５回とすることとしてもよい（ステップＳ１０５、Ｓ１０９）。
カウント値が条件を満たせば（ステップＳ１０５、Ｓ１０９でＹｅｓ）、書込み対象となる全てのアドレスについて書込みが完了しているか否かが判定される（ステップＳ１０６）。書込みが完了しておらず、書込み対象となるアドレスが残っていれば、次のアドレスの書込み処理に移る（ステップＳ１１１〜ステップＳ１０１）。書込みが完了していれば、ベリファイ追加書込み動作を終了する（エンド）。
以上のようなベリファイ追加書込み動作によれば、カウンタ値が、閾値に所定のマージンを付加した範囲の外にあること（ＲＨ書込み処理では４０以上、ＲＬ書込み処理では１５以下）が確保される。
［実験例９］
図５２は、実験例９において、ベリファイ追加書込を行わずに１０万回、高抵抗化と低抵抗化とを繰り返した場合の、書き換え回数とセル電流との関係を示す図である。なお、装置構成は第２実施形態の図３３と同様とした。そして、第３実施形態で導出したようにＶＰ２の最適電圧２Ｖを採用して、書き換え時の各電圧はＶＰ＝ＶＧ＝ＶＰ２＝｜−ＶＰ１｜＝２Ｖとした。なお、「書き換え回数」における１回の書き換えとは、ＲＨ書込み処理とＲＬ書込み処理とを１回ずつ行う動作（合計２回の書込み処理からなる動作）をいう。
図に示すように、１０万回の書き換え後には、抵抗変化素子が低抵抗状態にある場合と高抵抗状態にある場合との間で、セル電流の差が平均値で見て小さくなり、低抵抗状態における電流の最小値は高抵抗状態における電流の最大値よりも小さくなってしまっている。かかる事態は、低抵抗状態と高抵抗状態との判別を困難にする。このことは、第３実施の形態で説明したようにＶＰ２が最適電圧であるが、ＶＰ１が最適電圧にないためである。
図５３は、実験例９において、図５２に示した１０万回書き換えを繰り返した後のメモリセルに対し、ベリファイ追加書込を行わずに書き換えを行った結果を示す図である。図５４は、実験例９において、図５３の実験を行った後のメモリセルに対し、ベリファイ追加書込を行いつつ書き換えを行った結果を示す図である。図５４の実験では装置構成を図４８の構成とし、図５１のフローに従って、ベリファイ追加書込を行なったものである。このとき、ＶＰ１の下限電圧であるＶＰ１ａと上限電圧であるＶＰ１ｂの電圧は、第３実施形態で算出したように、それぞれ２Ｖと３Ｖとした。すなわち、図５４のベリファイ追加書込では、ＲＬ書込み処理での書込み電圧の絶対値およびゲート電圧を、１回目（ＶＰ１ａ）につき２Ｖ、２回目につき２．４Ｖ、３回目につき２．６Ｖ、４回目につき２．８Ｖ、５回目（ＶＰ１ｂ）につき３．０Ｖとした。ＲＨ書込み処理での書込み電圧ＶＰ２は２Ｖとした。書込み回数は、ＲＬ書込み処理およびＲＨ書込み処理のいずれについても最大で５回とした。
なお、ＲＨ書込み処理におけるゲート電圧はＶＰ１ｂと等しい３．０Ｖに固定としたが、
本実施形態の構成回路を用いればベリファイ追加書込みの回数に応じて、ＶＰ１の可変可能な電圧レベルを利用して、ゲート電圧を２Ｖ，２．４Ｖ，２，６Ｖ，２．８Ｖ，３．０Ｖと増加させることも可能である。このような処理によりＲＬからＲＨに抵抗変化する過渡時に流れる必要以上の電流を制限することになるので、更なる低消費化が達成される。
図５３に示すように、ベリファイ追加書込が行われない場合には、低抵抗状態におけるセル電流が低くなる（低抵抗状態にある抵抗変化素子の抵抗値が意図したものよりも高くなる）ケースが頻繁に発生している。一方、図５４に示すように、ベリファイ追加書込が行われる場合には、低抵抗状態におけるセル電流が低くなるケースは発生せず、低抵抗状態におけるセル電流と高抵抗状態におけるセル電流の差（ウインドウ）が十分に確保されている。よって、ベリファイ追加書込を行うことにより、繰り返し書込み回数が増えた場合でも、信頼性の高いデータ書込みを実行できることが分かる。
本実施形態のセンスアンプを用いたベリファイ追加書込みによれば、書込み回数が少ない期間ではＲＬ書込み処理における書込み電圧を最小限におさえ、書込み回数が多くなったメモリセルに対してのみ、書込み電圧を大きくすることができる。これにより、式（８）と式（１１）で与えられる最適バランスで不揮発性記憶装置を駆動することができる。本実施形態の書込み制御を採用することにより、消費電力を極力抑えながら繰り返し書込み耐性を向上せしめ、低消費電力化と高信頼性を両立した不揮発性記憶装置を提供できる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性記憶装置は、異なる極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置において、抵抗変化幅を大幅に改善し、高抵抗状態の抵抗値を高めたまま、抵抗変化動作の安定性と信頼性を向上すること、およびデータ検出余裕を大幅に改善することで装置の製造歩留や設計マージンを拡大し、製品のコストダウンを図ることができる不揮発性記憶装置として有用である。また、本発明の不揮発性記憶装置へのデータ書込み方法は、異なる極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を複数備えたメモリセルアレイを有する不揮発性記憶装置へのデータ書込み方法において動作の安定性や信頼性を向上を図ることができる不揮発性記憶装置へのデータ書込み方法として有用である。
１００ 不揮発性記憶装置
１０２ 電気的パルス印加装置
１０４ ゲート電圧切替装置
１１０ トランジスタ
１１２ 制御端子
１１４ 第１主端子
１１６ 第２主端子
１２０ 抵抗変化素子
１２２ 基板
１２４ 下部電極
１２６ 抵抗変化層
１２８ 上部電極
１３０ 直列経路
２１０ 負荷抵抗回路
２１１ ダイオード
２１２ 第１主端子
２１４ 第２主端子
２１６ 制御端子
２１８ トランジスタ
２２０ 抵抗変化素子
２２１ 基板
２２２ 酸化物層
２２３ 第１電極層
２２４ 第１タンタル含有層
２２５ 第２タンタル含有層
２２６ 抵抗変化層
２２７ 第２電極層
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源（ＶＣＰ電源）
３０９ アドレス入力回路
３１０ 制御回路
ＢＬ ビット線
Ｉｌｉｍ 第１電流値
ＰＬ プレート線
Ｍ メモリセル
Ｖ１ 第１電圧
Ｖ２ 第２電圧
Ｖ３ 第３電圧
ＶＰ１ 第１印加電圧
ＶＰ２ 第２印加電圧
ＶＰ３ 第３印加電圧
ＷＬ ワード線
ＲＨ 第１抵抗状態
ＲＬ 第２抵抗状態

Claims (17)

  1. 抵抗変化素子と、
    前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路と、
    前記直列経路に第1の極性の第１印加電圧の電気的パルスと、前記第1の極性と異なる第2の極性の第２印加電圧の電気的パルスとを択一的に印加可能に構成された電気的パルス印加装置とを備え、
    前記抵抗変化素子は、
    第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、
    前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、
    前記抵抗変化層は、
    ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ＜２.５）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有し、
    前記直列経路に前記電気的パルス印加装置から前記第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、
    前記直列経路に前記電気的パルス印加装置から前記第２印加電圧の電気的パルスが印加されると前記第２抵抗状態から前記第１抵抗状態へと変化し、
    前記電気的パルス印加装置から前記直列経路に前記第１印加電圧が印加された場合、前記第1の極性の前記電極間電圧を生じ、
    前記電気的パルス印加装置から前記直列経路に前記第２印加電圧が印加された場合、前記第２の極性の前記電極間電圧を生じ、
    前記第１抵抗状態から前記第２抵抗状態へと変化する際には前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、
    前記第２抵抗状態から前記第１抵抗状態へと変化する際には、
    前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、
    前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として増加し前記第２電圧より絶対値が大きく前記第２電圧と同じ極性を有する第３電圧に到達すると前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、
    前記電極間電圧が前記第２電圧以上かつ前記第３電圧未満の間は、前記電極間電流が第１電流値を超えると抵抗値の上昇が開始するような特性を有し、
    前記負荷抵抗は、
    前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際に、前記第２印加電圧から前記第３電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が前記第１電流値以下となる特性を有する、
    不揮発性記憶装置。
  2. 前記負荷抵抗は、
    前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際に、前記第２印加電圧から前記第２電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が、前記第１電圧から前記第１印加電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流の絶対値以上となる特性を有する、
    請求項１に記載の不揮発性記憶装置。
  3. さらに、負荷抵抗切替装置を備え、
    前記負荷抵抗切替え装置は、前記電気的パルス印加装置が前記第１印加電圧の電気的パルスを出力する際と、前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際とで、前記負荷抵抗の特性を切替えるように構成されている、
    請求項２に記載の不揮発性記憶装置。
  4. 前記負荷抵抗は２個の主端子と１個の制御端子とを備えたトランジスタであり、
    前記負荷抵抗切替え装置は、前記制御端子に印加する電圧を切替えることにより前記負荷抵抗の特性を切替えるように構成されている、請求項３に記載の不揮発性記憶装置。
  5. 前記負荷抵抗は、トランジスタとダイオードとが並列に接続された構成を有する、請求項１に記載の不揮発性記憶装置。
  6. 第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線と、
    前記第１平面と平行な第２平面内において第２方向に互いに平行に延び、かつ前記第１配線と立体交差するように形成された複数の第２配線と、
    前記第１配線と前記第２配線との立体交差点のそれぞれに設けられたメモリセルとを備え、
    前記メモリセルのそれぞれは前記直列経路を備え、
    前記第１配線は対応する前記メモリセルが備える前記トランジスタの前記制御端子に接続され、
    前記第２配線は対応する前記メモリセルが備える前記直列経路の一端に接続されている、
    請求項４に記載の不揮発性記憶装置。
  7. 抵抗変化素子と、
    前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路と、
    第１の極性の第１印加電圧の電気的パルスと、前記第１印加電圧と極性の異なる第２の極性の第２印加電圧の電気的パルス、および前記第１印加電圧と極性の異なる第２の極性の第３印加電圧の電気的パルスを択一的に出力可能に構成された電気的パルス印加装置とを備え、
    前記抵抗変化素子は、
    第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、
    前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、
    前記抵抗変化層は、
    ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ＜２.５）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有し、
    前記直列経路に前記電気的パルス印加装置から前記第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、
    前記直列経路に前記電気的パルス印加装置から前記第２印加電圧の電気的パルスが印加されると、前記第２抵抗状態から前記第１抵抗状態よりも抵抗値が低く前記第２抵抗状態よりも抵抗値の高い第３抵抗状態へと変化し、
    前記直列経路に前記電気的パルス印加装置から前記第３印加電圧の電気的パルスが印加されると前記第３抵抗状態から前記第１抵抗状態へと変化し、
    前記電気的パルス印加装置から前記直列経路に前記第１印加電圧が印加された場合、第１の極性の前記電極間電圧を生じ、
    前記電気的パルス印加装置から前記直列経路に前記第２印加電圧が印加された場合、第２の極性の前記電極間電圧を生じ、
    前記第１抵抗状態から前記第２抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、
    前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、
    前記第３抵抗状態から前記第１抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として増加し、前記第２電圧より絶対値が大きく前記第２電圧と同じ極性を有する第３電圧に到達すると前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、
    前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第２電圧以上でかつ前記第３電圧未満の間は前記電極間電流が第１電流値を超えると抵抗値の上昇が開始するような特性を有し、
    前記負荷抵抗は、
    前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際に、前記第２印加電圧から前記第２電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が、前記第１印加電圧から前記第１電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流以上となり、
    前記電気的パルス印加装置が前記第３印加電圧の電気的パルスを出力する際に、前記第３印加電圧から前記第３電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流が前記第１電流値以下となる特性を有する、
    不揮発性記憶装置。
  8. さらに負荷抵抗切替装置を備え、
    前記負荷抵抗切替え装置は、前記電気的パルス印加装置が前記第１印加電圧の電気的パルスを出力する際と、前記電気的パルス印加装置が前記第２印加電圧の電気的パルスを出力する際と、前記電気的パルス印加装置が前記第３印加電圧の電気的パルスを出力する際とで、前記負荷抵抗の特性を切替えるように構成されている、請求項７に記載の不揮発性記憶装置。
  9. 前記負荷抵抗は２個の主端子と１個の制御端子とを備えたトランジスタであり、
    前記負荷抵抗切替え装置は、前記制御端子に印加する電圧を切替えることにより前記負荷抵抗の特性を切替えるように構成されている、請求項８に記載の不揮発性記憶装置。
  10. 前記ＴａＯｘは、０．８≦ｘ≦１．９を満足する、請求項１および７のいずれか１つに記載の不揮発性記憶装置。
  11. 前記ＴａＯｙは、２．１≦ｙ＜２．５を満足する、請求項１および７のいずれか１つに記載の不揮発性記憶装置。
  12. 前記第２タンタル含有層の厚みが１ｎｍ以上８ｎｍ以下である、請求項１および７のいずれか１つに記載の不揮発性記憶装置。
  13. 抵抗変化素子と、
    前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路とを備え、
    前記抵抗変化素子は、
    第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、
    前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、
    前記抵抗変化層は、
    ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ＜２.５）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有し、
    前記直列経路に第１の極性の第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、
    前記直列経路に前記第１印加電圧と異なる第２の極性の第２印加電圧の電気的パルスが印加されると前記第２抵抗状態から前記第１抵抗状態へと変化し、
    前記直列経路に前記第１印加電圧が印加された場合、前記第１の極性の前記電極間電圧を生じ、
    前記直列経路に前記第２印加電圧が印加された場合、前記第２の極性の前記電極間電圧を生じ、
    前記第１抵抗状態から前記第２抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、
    前記第２抵抗状態から前記第１抵抗状態へと変化する際には、
    前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、
    前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として増加し前記第２電圧より絶対値が大きく前記第２電圧と同じ極性を有する第３電圧に到達すると前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、
    前記電極間電圧が前記第２電圧以上かつ前記第３電圧未満の間は、前記電極間電流が第１電流値を超えると抵抗値の上昇が開始するような特性を有する、
    不揮発性記憶装置へのデータ書込方法であって、
    前記第２印加電圧の電気的パルスが前記直列経路に入力されて、前記抵抗変化素子が前記第１抵抗状態に変化した後には、前記抵抗変化素子と前記負荷抵抗からなる前記直接経路に流れる電流を前記第１電流値以下に制限するように前記負荷抵抗の特性を制御する、
    不揮発性記憶装置へのデータ書込方法。
  14. 抵抗変化素子と、
    前記抵抗変化素子と直列に接続された負荷抵抗とを備えた直列経路を備え、
    前記抵抗変化素子は、
    第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に配設された抵抗変化層とを備え、
    前記第１電極と前記第２電極との間に生じている電圧を電極間電圧、前記第１電極と前記第２電極との間に流れる電流を電極間電流としたとき、
    前記抵抗変化層は、
    ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ＜２.５）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有し、
    前記直列経路に第１の極性の第１印加電圧の電気的パルスが印加されると第１抵抗状態から前記第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、
    前記直列経路に前記第１印加電圧と異なる第２の極性の第２印加電圧の電気的パルスが印加されると前記第２抵抗状態から前記第１抵抗状態よりも抵抗値が低く前記第２抵抗状態よりも抵抗値の高い第３抵抗状態へと変化し、
    前記直列経路に前記第２の極性の第３印加電圧の電気的パルスが印加されると前記第３抵抗状態から前記第１抵抗状態へと変化し、
    前記直列経路に前記第１印加電圧が印加された場合、前記第１の極性の前記電極間電圧を生じ、
    前記直列経路に前記第２印加電圧が印加された場合、前記第２の極性の前記電極間電圧を生じ、
    前記第１抵抗状態から前記第２抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により前記電極間電圧が絶対値として減少して第１電圧に到達すると抵抗値の低下が停止し、
    前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第１電圧と絶対値が同じでありかつ極性の異なる第２電圧に到達すると抵抗値の上昇が開始し、
    前記第３抵抗状態から前記第１抵抗状態へと変化する際には、前記直列経路と前記抵抗変化素子との抵抗比関係により、前記電極間電圧が絶対値として増加し、前記第２電圧より大きくかつ前記第２電圧と同じ極性を有する第３電圧に到達すると、前記電極間電圧を前記第３電圧に保つように前記電極間電流を流し、
    前記第２抵抗状態から前記第３抵抗状態へと変化する際には、前記電極間電圧が前記第２電圧以上でかつ前記第３電圧未満の間は、前記電極間電流が第１電流値を超えると抵抗値の上昇が開始するような特性を有する、
    不揮発性記憶装置へのデータ書込方法であって、
    前記第２印加電圧の電気的パルスが入力されて、前記抵抗変化素子が前記第２抵抗状態にあるときには、少なくとも前記直列経路に流れる電流が、前記第１印加電圧から前記第１電圧を減じた電圧が前記負荷抵抗に印加されたときに流れる電流以上となるように前記負荷抵抗の特性を制御すると共に、
    前記第３印加電圧の電気的パルスが入力されて、前記抵抗変化素子が前記第１抵抗状態に変化した後には、少なくとも前記直列経路によって、前記直列経路と前記抵抗変化素子に流れる電流を第１電流値以下に制限するように前記負荷抵抗の特性を制御する、
    不揮発性記憶装置へのデータ書込方法。
  15. 前記電気的パルス印加装置は、全ての書込み処理において、前記電気的パルス印加装置が前記抵抗変化素子を前記第１抵抗状態から前記第２抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値と、前記電気的パルス印加装置が前記抵抗変化素子を前記第２抵抗状態から前記第１抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値と、前記制御端子に印加する電圧の絶対値とを全てＶＰとし、Ｖ３を前記第３電圧、Ｉｌｉｍを前記第１電流、Ｋを線形領域における前記トランジスタに固有の定数、Ｖｔｈを前記トランジスタの閾値電圧として、０．９≦β≦１．１を満たすβについて、ＶＰ≦β（Ｖ３＋Ｉｌｉｍ／[２×Ｋ×（Ｖ３−Ｖｔｈ）]）を満たすように構成されている、請求項４に記載の不揮発性記憶装置。
  16. 前記電気的パルス印加装置は、前記制御端子に印加する電圧をＶＧ、前記電気的パルス印加装置が前記抵抗変化素子を前記第１抵抗状態から前記第２抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ１、前記電気的パルス印加装置が前記抵抗変化素子を前記第２抵抗状態から前記第１抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ２とし、Ｖ３を前記第３電圧、Ｉｌｉｍを前記第１電流、Ｋを線形領域における前記トランジスタに固有の定数、Ｋ2を速度飽和領域における前記トランジスタに固有の定数、Ｖｔｈを前記トランジスタの閾値電圧として、０．８２≦α≦１．０９を満たすαおよび０．９≦β≦１．１を満たすβについて、ＶＧ＝ＶＰ１=α（Ｖ３＋（Ｉｌｉｍ／Ｋ２））＋ＶｔｈおよびＶＰ２＝β（Ｖ３＋Ｉｌｉｍ／｛２×K（ＶＧ−Ｖｔｈ）｝）を満たすように構成されている、請求項４に記載の不揮発性記憶装置。
  17. 前記抵抗変化素子の抵抗状態を検出する検出回路を備え、
    前記電気的パルス印加装置は、前記検出回路により検出された前記抵抗変化素子の抵抗状態に基づいて書き込みを制御するように構成されると共に、
    Ｖ３を前記第３電圧、Ｉｌｉｍを前記第１電流、Ｋを線形領域における前記トランジスタに固有の定数、Ｋ２を速度飽和領域における前記トランジスタに固有の定数、Ｖｔｈを前記トランジスタの閾値電圧、前記電気的パルス印加装置が前記抵抗変化素子を前記第１抵抗状態から前記第２抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ１、前記電気的パルス印加装置が前記抵抗変化素子を前記第２抵抗状態から前記第１抵抗状態へと変化させる際に前記直列経路に印加する電圧の絶対値をＶＰ２、ＶＰ１ａ＝Ｖ３＋Ｉｌｉｍ／[２×Ｋ×（ＶＰ２−Ｖｔｈ）]、０．８２≦α≦１．０９を満たすαについて、ＶＰ１ｂ＝α（Ｖ３＋（Ｉｌｉｍ／Ｋ２））＋Ｖｔｈとして、
    ０．９≦β≦１．１を満たすβについて、ＶＰ２＝β（Ｖ３＋Ｉｌｉｍ／｛２×K（ＶＰ１ｂ−Ｖｔｈ）｝）、を満たし、
    前記電気的パルス印加装置が前記抵抗変化素子を第１抵抗状態から第２抵抗状態へと変化させる際に、前記検出回路により検出される前記抵抗変化素子の抵抗状態が所定の抵抗状態となるまで、ＶＰ１をＶＰ１ａからＶＰ１ｂまで所定のステップで増加させながら書込処理を繰り返すように構成されている、請求項４に記載の不揮発性記憶装置。
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