JP5097028B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

Description

本発明は、両端に書き込み電圧を印加して電流を流すことで、印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能な２端子構造の可変抵抗素子を使用した不揮発性半導体記憶装置及びその駆動方法に関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリとして、ＦｅＲＡＭ（Ferroelectric Random Access Memory(RAM)）、ＭＲＡＭ（Magnetic RAM）、ＯＵＭ（Ovonic Unified Memory）等の様々な材料を用いたデバイス構造が提案されている。それらのデバイス間で、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。

又、これら既存技術に対し、米国ヒューストン大学のShangquing LiuやAlex Ignatiev等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリであるＲＲＡＭ（Resistance RAM、ＲＲＡＭは本出願人であるシャープ株式会社の登録商標）は、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。

尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ_３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ_２Ｃｕ_３Ｏ_７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」という） における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。

又、可変抵抗体の材料としては、チタン酸化（ＴｉＯ_２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜等の遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが下記特許文献２等から知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献２に詳細に報告されている。これらの材料はこれまでの半導体製造プロセスとの親和性が高いため、可変抵抗体材料として期待されており、活発な研究開発が行われている。

上記に示した材料を用いた可変抵抗素子は、一の極性の電圧が印加されて第１抵抗状態（例えば高抵抗状態）から第２抵抗状態（例えば低抵抗状態）へ遷移し、他方の極性の電圧が印加されて第２抵抗状態から第１抵抗状態へ遷移する。このように、印加電圧の極性を変化させることで２つの抵抗状態を相互に変化させる動作をバイポーラスイッチングと呼ぶ。バイポーラスイッチングを行う可変抵抗素子を半導体記憶素子として使用する場合、下記特許文献３に示されているように、選択素子として電界効果トランジスタを可変抵抗素子に直列に接続して半導体記憶素子とする方法がある。電界効果トランジスタに流れる電流はその方向を制限されないため、バイポーラスイッチングを示す可変抵抗素子の選択素子として有効である。これを１Ｔ−１Ｒ型セルと呼ぶ。

米国特許第６２０４１３９号明細書 Liu,S.Q.ほか、"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films ",Applied Physics Letter,Vol.76,pp.2749-2751,2000年 特表２００２−５３７６２７号明細書 Baek,I.G.ほか、"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses",IEDM 04,pp.587-590,2004年 特開２００４−８７０６９号明細書

図１２は、上述したバイポーラスイッチング特性を有する材料（可変抵抗体）を用いた可変抵抗素子の電流電圧特性（Ｉ−Ｖ特性）の一例を示す。以下では、適宜「可変抵抗素子１」と記載する。

図１２のグラフにおいて、所定の電流方向を正方向と定め、当該正方向に電流が流れるように印加された電圧を正極性の電圧、前記正方向とは反対の方向（負方向）に電流が流れるように印加された電圧を負極性の電圧としている。又、図１２のグラフ上の曲線ｆ１，ｆ２は、夫々同一の可変抵抗素子１が有する異なる抵抗状態を示すものである。以下では、曲線ｆ１が抵抗状態ｚ１を示し、曲線ｆ２が抵抗状態ｚ２を示しているものとする。

可変抵抗素子１が抵抗状態ｚ１を示す場合について説明する。可変抵抗素子１の両端に印加する電圧が０Ｖ以上正電圧Ｖｓ未満の場合、印加時に流れる電流値は、曲線ｆ１上における当該印加電圧に対応する電流値となる。一方、可変抵抗素子１の両端に正電圧Ｖｓを印加すると、可変抵抗素子１の抵抗状態がｚ１からｚ２に変化し、正電流Ｉｓが流れるようになる。即ち、図１２のグラフの場合には、印加電圧が０Ｖ以上正電圧Ｖｓ未満の場合に流れる電流値と比較して、正電圧Ｖｓを印加したときに流れる電流値が大幅に上昇する。曲線ｆ１上において電圧Ｖｓに対応する電流値をＩｓ０とし、曲線ｆ２上において電圧Ｖｓに対応する電流値をＩｓとすると、図１２よりＩｓ０＜Ｉｓであることが分かる。

可変抵抗素子１の抵抗状態がｚ２を示すようになると、可変抵抗素子１の両端に印加する電圧が０Ｖ以上正電圧Ｖｓ未満の場合、印加時に流れる電流値は、曲線ｆ２上における当該印加電圧に対応する電流値となる。即ち、抵抗状態ｚ１の場合と比較して、同一の印加電圧の下で流れる電流量が増加しており、このことは、抵抗状態ｚ１と比較して抵抗状態ｚ２が低抵抗状態にあり、逆に言えば、抵抗状態ｚ２と比較して抵抗状態ｚ１が高抵抗状態にあるということができる。そして、高抵抗状態ｚ１の可変抵抗素子１に対して正電圧Ｖｓが印加されることで、抵抗状態が低抵抗状態ｚ２に変化したということができる。以下では、一般に可変抵抗素子を高抵抗状態から低抵抗状態に変化させることを「セット動作」、セット動作を実行するために必要な最小の電圧を「セット電圧」といい、セット電圧印加時に可変抵抗素子に流れる電流の最大値を「セット電流」という。図１２に示すＩ−Ｖ特性を有する可変抵抗素子１の場合、Ｖｓがセット電圧に相当する。高抵抗状態ｚ１の可変抵抗素子１に対してセット電圧Ｖｓが印加されると、セット電流Ｉｓが流れ、低抵抗状態ｚ２に変化する。

低抵抗状態ｚ２を示す可変抵抗素子１に対して、先ほどとは印加する電圧の極性を反対にした上で、印加電圧の絶対値を大きくしていくと、絶対値がＶｒ未満の範囲内においては依然として、印加時に流れる電流値が曲線ｆ２上における当該印加電圧に対応する電流値となる。そして、可変抵抗素子１の両端に負電圧−Ｖｒを印加すると、可変抵抗素子１の抵抗状態がｚ２からｚ１に変化し、負電流−Ｉｒ０が流れるようになる。即ち、印加電圧が負極性で、その絶対値が０以上Ｖｒ未満の場合に流れる電流値の絶対値と比較して、負電圧−Ｖｒを印加したときに流れる電流値の絶対値は大幅に減少する。曲線ｆ２上において電圧−Ｖｒに対応する電流値を−Ｉｒとすると、図１２よりＩｒ＞Ｉｒ０であることが分かる。即ち、低抵抗状態ｚ２の可変抵抗素子１に対して負電圧−Ｖｒが印加されることで、流れる電流量（絶対値）が減少しており、抵抗状態が高抵抗状態ｚ１に変化したということができる。以下では、一般に可変抵抗素子を低抵抗状態から高抵抗状態に変化させることを「リセット動作」、リセット動作を実行するために必要な絶対値が最小の電圧を「リセット電圧」といい、リセット電圧印加時に可変抵抗素子に流れる電流の絶対値の最大値を「リセット電流」という。図１２に示すＩ−Ｖ特性を有する可変抵抗素子１の場合、−Ｖｒがリセット電圧に相当する。低抵抗状態ｚ２の可変抵抗素子１に対してリセット電圧−Ｖｒが印加されると、リセット電流−Ｉｒが流れた後、電流の絶対値がＩｒ０に低下して高抵抗状態ｚ１に変化する。

前述したバイポーラスイッチング特性とは、セット電圧とリセット電圧の極性が異なる可変抵抗素子が有する性質を指す。そして、図１２に示されるような特性を有する可変抵抗素子１の場合、セット電圧Ｖｓ以上の正電圧を印加することでセット動作（低抵抗化）を生じさせ、リセット電圧の絶対値Ｖｒ以上の負電圧を印加することでリセット動作（高抵抗化）を生じさせることができる。そして、高抵抗状態ｚ１と低抵抗状態ｚ２に対して夫々異なる情報を関連付けることで、抵抗状態に応じた情報の記憶が可能となり、これによって記憶素子として機能することとなる。

ところで、一般にセット電圧とリセット電圧の両電圧の絶対値は必ずしも一致しない。図１２の特性を例に挙げると、セット電圧Ｖｓとリセット電圧の絶対値Ｖｒが一致しない場合がある。従って、この場合、セット動作時における電流の絶対の最大値（セット電流Ｉｓ）と、リセット動作時における電流の絶対の最大値（リセット電流Ｉｒ）の値も必ずしも一致しない。又、図１２の特性では、Ｖｓ＜Ｖｒ、Ｉｓ＜Ｉｒであるかのように特性曲線が描かれているが、セット電圧とリセット電圧の絶対値の大小関係、並びにセット電流とリセット電流の絶対値の大小関係については必ずしもこの限りではなく、可変抵抗体材料や素子構造などにより異なるものである。更に、図１２の特性では、所定の正電圧の印加で低抵抗化し、所定の負電圧の印加で高抵抗化しているが、この動作と逆の動作、即ち、所定の正電圧の印加で高抵抗化し、所定の負電圧の印加で低抵抗化する場合もある。言い換えれば、セット電圧が負電圧で、リセット電圧が正電圧となる場合もある。

又、前記セット電流及びリセット電流の絶対値は、可変抵抗素子の材料や構造或いは寸法等に依存するため、任意には決定できないが、一般的な半導体製造プロセスで高度に集積化された不揮発性半導体記憶装置における可変抵抗素子の場合、Ｎチャネル型ＭＯＳトランジスタの電流駆動能力と同等か若しくはそれ以上となる場合が多い。そのため、セット動作及びリセット動作時に流れる電流量の低減化が望まれるが、現状はかなり困難な状況にある。

上記特許文献３においては、可変抵抗素子と選択素子とを直列に接続して構成されたメモリセルが開示されている。図１３は、前記選択素子としてＮチャネル型のＭＯＳトランジスタを用いた場合のメモリセルの等価回路図である。図１３に示すメモリセル３は、端子１ａ及び１ｂの２端子を有する可変抵抗素子１と、端子２ａ、２ｂ、２ｃの３端子を有するＮチャネル型ＭＯＳトランジスタ２が直列に接続された構成であり、可変抵抗素子１の端子１ｂをトランジスタ２の端子２ａ（ソース／ドレイン領域の一方）に接続している。

図１３に示されるようなメモリセル３において、例えばセット動作をさせるためには、端子１ａに正電圧ＶＤＤを印加すると共に端子２ｂを接地し、端子２ｃに正電圧ＶＧを印加することで、端子１ｂに対して端子１ａが正電位となるように可変抵抗素子１の両端に電圧を印加することで行う。逆に、リセット動作をさせるためには、端子２ｃに正電圧ＶＧを印加した状態で、端子２ｂに正電圧ＶＤＤを印加すると共に端子１ａを接地し、端子１ｂに対して端子１ａが負電位となるように可変抵抗素子１の両端に電圧を印加することで行う。

しかしながらこのような駆動方法の場合、本出願人の鋭意研究により、セット又はリセット動作の内の一方の動作については実現するものの、他方の動作については不完全に行われ、場合によっては動作がされずに抵抗状態が変化しないという事態を招来することを見出した。具体的には、メモリセル３において、可変抵抗素子１が高抵抗状態であり、端子２ｃに正電圧ＶＧを印加し、端子１ａに正電圧ＶＤＤを印加し、端子２ｂを接地した場合には、抵抗状態が低抵抗化してセット動作が実現されるものの、可変抵抗素子１が低抵抗状態であり、端子２ｃに正電圧ＶＧを印加し、端子２ｂに正電圧ＶＤＤを印加し、端子１ａを接地した場合には抵抗状態が高抵抗状態に変化せずリセット動作が実行されないということが招来する。

本発明は、上記の問題点に鑑み、バイポーラスイッチング特性を有する可変抵抗素子を備えた不揮発性半導体記憶装置において、メモリセル面積やチップ面積の拡大を招くことなく、抵抗状態を確実に変化させて安定的に書き換え動作の実現が可能な不揮発性半導体記憶装置を提供することを目的とする。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、両端に書き込み電圧を印加して電流を流すことで、印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であって、両抵抗状態に応じて夫々異なる情報が関連付けられることで情報の記憶が可能な、第１抵抗端子及び第２抵抗端子の２端子を有する２端子構造の可変抵抗素子と、前記第２抵抗端子にソース又はドレインの一方が接続された選択トランジスタと、を備えることで、前記可変抵抗素子と前記選択トランジスタの直列回路が構成される不揮発性半導体記憶装置であって、前記可変抵抗素子が、前記第１抵抗端子から前記第２抵抗端子に向けて絶対値が第１電流以上の電流が流れるように電圧が印加されることで前記第２抵抗状態から前記第１抵抗状態に遷移する一方、前記第２抵抗端子から前記第１抵抗端子に向けて絶対値が第２電流以上の電流が流れるように電圧が印加されることで前記第１抵抗状態から前記第２抵抗状態に遷移する構成であり、前記第２電流が前記第１電流よりも大きい場合には前記選択トランジスタをＰチャネル型ＭＯＳトランジスタとし、前記第１電流が前記第２電流よりも大きい場合には前記選択トランジスタをＮチャネル型ＭＯＳトランジスタとすることを第１の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記可変抵抗素子が、両端に書き込み電圧を印加して電流を流すことで、前記第１抵抗状態と前記第２抵抗状態の２状態間で相互に遷移可能な可変抵抗体と、当該可変抵抗体を上下方向に狭持する第１電極及び第２電極の２電極と、で構成されると共に、上部に位置する前記第１電極が前記第１抵抗端子を、下部に位置する前記第２電極が前記第２抵抗端子を夫々構成し、前記第２電極が、当該第２電極の下方に形成された前記選択トランジスタのソース又はドレインの一方と電気的に接続することを第２の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴構成に加えて、前記第２電流が前記第１電流よりも大きい場合、前記選択トランジスタが、歪みシリコン基板上に形成されたＰチャネル型ＭＯＳトランジスタであることを第３の特徴とする。

又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１の特徴構成を有する不揮発性半導体記憶装置の駆動方法であって、前記可変抵抗素子は、前記第２電流が前記第１電流よりも大きい特性を有し、前記選択トランジスタは、ソース又はドレインの一方である第１トランジスタ端子を前記第２抵抗端子と接続したＰチャネル型ＭＯＳトランジスタである場合において、前記可変抵抗素子を前記第２抵抗状態から前記第１抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して負極性となるようなゲート電圧を印加すると共に、前記選択トランジスタのソース又はドレインの一方である前記第１トランジスタ端子とは別の第２トランジスタ端子が前記第１抵抗端子に対して負極性となるような第１書き込み電圧を印加し、前記可変抵抗素子を前記第１抵抗状態から前記第２抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して負極性となるようなゲート電圧を印加すると共に、前記第１抵抗端子が前記第２トランジスタ端子に対して負極性となるような第２書き込み電圧を印加することを第１の特徴とする。

又、本発明に係る不揮発性半導体記憶装置の駆動方法は、上記第１の特徴構成を有する不揮発性半導体記憶装置の駆動方法であって、前記可変抵抗素子は、前記第１電流が前記第２電流よりも大きい特性を有し、前記選択トランジスタは、ソース又はドレインの一方である第１トランジスタ端子を前記第２抵抗端子と接続したＮチャネル型ＭＯＳトランジスタである場合において、前記可変抵抗素子を前記第１抵抗状態から前記第２抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して正極性となるようなゲート電圧を印加すると共に、前記選択トランジスタのソース又はドレインの一方である前記第１トランジスタ端子とは別の第２トランジスタ端子が前記第１抵抗端子に対して正極性となるような第１書き込み電圧を印加し、前記可変抵抗素子を前記第２抵抗状態から前記第１抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して正極性となるようなゲート電圧を印加すると共に、前記第１抵抗端子が前記第２トランジスタ端子に対して正極性となるような第２書き込み電圧を印加することを第２の特徴とする。

本発明の構成によれば、可変抵抗素子の特性、及び可変抵抗素子と選択用のＭＯＳトランジスタとの接続関係に制約が生じる場合においても、メモリセル並びにチップ面積の増大を招くことなく、セット／リセットの双方の動作を安定的に実現させることができる。

［従来構成における問題の所在］
本発明に係る不揮発性半導体記憶装置（以下、「本発明装置」という）、並びにその駆動方法（以下、「本発明方法」という）についての説明を行う前に、従来構成における問題の所在を明らかにする。この問題の所在は、今般の発明を行うに際し、本発明者が鋭意研究を行った結果として導かれたものである。

尚、以下では、表現が煩雑になるのを回避すべく、特段の断りがない限り、単に電圧や電流の大小を比較している場合には、電圧や電流の絶対値の大小を比較しているものとする。又、「Ｖｓ」や「Ｉｒ」等のように電圧や電流を記号表記するに際しては、特段の断りがない限り、大きさ（絶対値）のみに着目する場合には正負の符号を付さずに記号表記をするものとし（「Ｖｓ」，「Ｉｒ」等）、大きさに加えて方向にも着目する場合には、正極性の場合には特段の符号を付さない一方、負極性の場合には負（−）の符号を付して表記するものとする（「Ｖｓ」，「−Ｉｒ」等）。つまり、セット電流Ｉｓの向きを正の方向とした場合、リセット電流は、電流の向きも考慮すれば「−Ｉｒ」と表記されるが、リセット電流の大きさにのみ着目している場合には、符号を付さずに単に「リセット電流Ｉｒ」と適宜表記される。

図１は、一般的なＮチャネルＭＯＳトランジスタの電気的特性を示すグラフであり、横軸をドレイン−ソース間電圧ＶＤＳ、縦軸をドレイン電流ＩＤとしたときの両者の関係を示すものである。図１のグラフに示すように、ドレイン−ソース間電圧ＶＤＳを上昇させてもドレイン電流ＩＤが増加しない、いわゆる飽和領域内におけるドレイン電流ＩＤは、ゲート−ソース間電圧ＶＧＳに依存する。図１のグラフでは、ゲート−ソース間電圧ＶＧＳ＝Ｖｇ１、ＶＧＳ＝Ｖｇ２の２通りの場合を示している。尚、Ｖｇ１＜Ｖｇ２である。

図１３に示すメモリセル３が図１に示される電気的特性を有するＮチャネルＭＯＳトランジスタ２を備えているとする。図２は、セット動作及びリセット動作を行うべく電圧を印加したときの電圧状態を示す回路図である。図２において、（ａ）は、セット動作を行うべく、端子２ｃに正電圧ＶＧを印加し、端子１ａに正電圧ＶＤＤを印加し、端子２ｂを接地したときの回路状態を示す図である。（ｂ）は、リセット動作を行うべく、端子２ｃに正電圧ＶＧを印加し、端子２ｂに正電圧ＶＤＤを印加し、端子１ａを接地したときの回路状態を示す図である。尚、図２内においては、電圧印加時に流れる電流ＩＤの向きを矢印で付している。

図２（ａ）の状態において、ＭＯＳトランジスタ２のゲート−ソース間電圧ＶＧＳは、端子２ｃと２ｂの間の電圧に相当する。端子２ｃには正電圧ＶＧが印加されており、端子２ｂは接地されているため、ＶＧＳ＝ＶＧである。

図２（ｂ）の状態において、ＭＯＳトランジスタ２のゲート−ソース間電圧ＶＧＳは、端子２ｃと２ａの間の電圧に相当する。端子２ｃには正電圧ＶＧが印加されており、端子１ａは接地されている。ここで、可変抵抗素子１の抵抗値をＲ、当該可変抵抗素子１の両端の電圧をＶＲとすると、端子２ａの電位はＶＲである。従って、端子２ｃと２ａの間の電圧ＶＧＳ＝ＶＧ−ＶＲである。

ここで、ＶＧ＞ＶＧ−ＶＲであることは明らかである。そこで、図１のグラフ上において、Ｖｇ２＝ＶＧ、Ｖｇ１＝ＶＧ−ＶＲとし、更に、セット電流Ｉｓ、リセット電流Ｉｒを重ねて図示したのが図３のグラフである。尚、図３では、可変抵抗素子１がＩｓ＜Ｉｒの特性を有するものとして図示している。

ゲート−ソース電圧ＶＧＳ＝ＶＧの時の飽和電流をＩＤ＝Ｉｄ１、ＶＧＳ＝ＶＧ−Ｖｒの時の飽和電流をＩＤ＝Ｉｄ２とすると、Ｉｄ１＞Ｉｄ２である。ここで、可変抵抗素子１の特性によっては、図３のグラフのように、Ｉｒ＞Ｉｄ２を示す場合があり得る。

上述したように、Ｉｓ、Ｉｒは夫々セット動作、リセット動作時に流れる電流の最大値である。これは、言い換えれば、セット動作を生じさせるには最大Ｉｓの電流を可変抵抗素子１に流す必要があり、リセット動作を生じさせるには最大Ｉｒの電流を可変抵抗素子１に流す必要があると言える。

セット動作を行うためには、Ｉｓ以上の電流を可変抵抗素子１に流す必要がある。ここで、図２（ａ）のような電圧状態とすることで、ゲート−ソース間にはＶＧＳ＝ＶＧが印加される。ＶＧＳ＝ＶＧにおけるＩＤ−ＶＤＳ特性曲線によれば（図３参照）、メモリセル３内に電流値Ｉｄ１以下の電流を流すことができるため、セット動作に必要なセット電流Ｉｓを可変抵抗素子１に流すことができる。言い換えれば、セット動作を実現することができ、可変抵抗素子１は低抵抗化される。

一方、リセット動作を行うためには、絶対値がＩｒ以上の電流を可変抵抗素子１に流す必要がある。ここで、図２（ｂ）のような電圧状態とすることで、ゲート−ソース間にはＶＧＳ＝ＶＧ−ＶＲが印加される。ＶＧＳ＝ＶＧ−ＶＲにおけるＩＤ−ＶＤＳ特性曲線（図３参照）によれば、メモリセル３内に電流値Ｉｄ２より大きい電流を流すことができない。図３によれば、リセット動作に必要なリセット電流ＩｒはＩｄ２より大きい。つまり、図２（ｂ）のような電圧状態を実現しても、可変抵抗素子１に対してリセット動作に必要なリセット電流Ｉｒを流すことができず、この結果、リセット動作が完全には生じないか、場合によっては全く抵抗状態が変化しないということが起こる。

メモリセルが可変抵抗素子１を備えて構成される不揮発性半導体記憶装置は、可変抵抗素子１の抵抗状態（高抵抗状態か低抵抗状態か）に応じて夫々異なる情報を関連付けることで、抵抗状態に応じた情報を記憶する構成である。即ち、情報の書き換えを行うに際しては、可変抵抗素子１の抵抗状態を高抵抗状態と低抵抗状態の間で変化させることが必須条件となる。しかしながら、図２（ａ）の電圧条件でセット動作（低抵抗化）が実現できるものの、図２（ｂ）の電圧条件でリセット動作（高抵抗化）が実現できない。かかる場合、双方向に書き換えを行うことができず、この結果記憶装置として不完全なものとなってしまう。

このような事態を回避するためには、リセット電圧を印加した状態の下で、飽和電流ＩＤがリセット電流Ｉｒよりも大きくなるよう、ゲート−ソース間にＶＧＳを印加すれば良い。具体的には、ＭＯＳトランジスタ２のチャネル幅Ｗを拡幅する方法や、リセット動作時にゲート端子２ｃに印加する電圧をＶＧより大きくすべく、昇圧回路によって昇圧した電圧をゲート端子２ｃに印加する方法を採用し得る。しかしながら、チャネル幅Ｗを拡幅すると、ＭＯＳトランジスタ２のサイズが増大し、これによってメモリセル面積の増大並びにチップ面積の増大を招く。又、昇圧回路を設ける方法においても、昇圧回路を追加する分のチップ面積の増大を招くこととなる。

従って、このような場合には、ＭＯＳトランジスタ２の端子と接続する可変抵抗素子１の端子を変更する策を考えることができる。図４は、図２とは異なり、可変抵抗素子１の端子１ａとＭＯＳトランジスタ２の端子２ａとを接続した場合において、セット動作及びリセット動作をさせるべく電圧を印加したときの電圧状態を示す回路図である。図４における可変抵抗素子１は、図２と同様、端子１ａから１ｂに向かう極性のセット電流が流れることでセット動作が生じ、逆に端子１ｂから１ａに向かう極性のリセット電流が流れることでリセット動作が生じる性質を有し、セット電流とリセット電流の大小関係はＩｓ＜Ｉｒであるとする。そして、図４は、図２と同様、（ａ）がセット動作時の電圧状態、（ｂ）がリセット動作時の電圧状態を示している。

図４（ａ）によれば、セット動作時にゲート−ソース間にはＶＧＳ＝ＶＧ−ＶＲが印加される。図３に示すＩＤ−ＶＤＳ特性曲線によれば、ＶＧＳ＝ＶＧ−ＶＲにおける飽和電流ＩＤ＝Ｉｄ２であり、この電流値Ｉｄ２はセット動作に必要な最大電流Ｉｓよりも大きい。即ち、図４（ａ）のような電圧状態とすることで、セット動作に必要なセット電流Ｉｓを可変抵抗素子１に流すことができ、これによって可変抵抗素子１は低抵抗化される。

又、図４（ｂ）によれば、リセット動作時にゲート−ソース間にはＶＧＳ＝ＶＧが印加される。図３に示すＩＤ−ＶＤＳ特性曲線によれば、ＶＧＳ＝ＶＧにおける飽和電流ＩＤ＝Ｉｄ１であり、この電流値Ｉｄ１はリセット動作に必要な最大電流Ｉｒよりも大きい。即ち、図４（ｂ）のような電圧状態とすることで、リセット動作に必要なリセット電流Ｉｒを可変抵抗素子１に流すことができ、これによって可変抵抗素子１は高抵抗化される。

図２の場合、（ａ）の電圧条件ではセット動作（低抵抗化）が実現できるものの、（ｂ）の電圧条件でリセット動作（高抵抗化）が実現できなかった。これに対し、図４の場合、（ａ）の電圧条件でセット動作が実現でき、（ｂ）の電圧条件でリセット動作が実現できる。即ち、図４のような条件でセット／リセット動作を実行することで、可変抵抗素子１の抵抗状態を可逆的に変化させることができるため、メモリセル３が記憶装置として実現されることとなる。

ここで、可変抵抗素子１において、どの方向に電流を流すことでセット動作が生じ、どの方向に電流を流すことでリセット動作が生じるかという点については、メモリセル３の製造プロセスに依存する場合がある。

図５は、メモリセル３の概略断面図の一例である。メモリセル３は、半導体基板１１上にゲート絶縁膜１２、ゲート電極１３、ソース／ドレイン領域１４ａ・１４ｂ、素子分離領域１５からなるＭＯＳトランジスタ２を有し、ＭＯＳトランジスタ２上に層間絶縁膜１６が堆積され、層間絶縁膜１６にはソース／ドレイン領域の一方の拡散層１４ａに接続されている導電性プラグ１７が埋め込まれている。

又、導電性プラグ１７上には、第１電極２０と第２電極１８に挟持された可変抵抗体１９から構成される可変抵抗素子１が形成されている。又、第１電極２０には、導電性プラグ２１を介して金属等からなる配線層２３ａが電気的に接続され、第２電極１８と電気的に接続していない側のソース／ドレイン領域１４ｂには、導電性プラグ２２を介して金属等からなる配線層２３ｂが電気的に接続されている。このように構成されたメモリセル３において、配線層２３ａ、２３ｂ、及びゲート電極１３に夫々所定の電圧（接地電圧を含む）を印加することで、可変抵抗素子１の両端に電位差を生じさせて、必要な方向に必要な量の電流を流すことで、セット動作並びにリセット動作を起こさせる。

ここで、図５に示されるメモリセル３を製造するに際しては、第２電極１８となる下部導電層を導電性プラグ１７上に形成した後、酸化雰囲気中で下部導電層を酸化させて可変抵抗体１９を形成する。その後、第１電極２０となる上部導電層を可変抵抗体１９上に形成する。その後、所望の形状にドライエッチング等の手法を用いて加工する。

このように形成した可変抵抗体１９は、第２電極１８及び第１電極２０界面との可変抵抗体１９の酸化度合いが異なり、可変抵抗素子１は上下に非対称性を生じる。この結果、可変抵抗素子１の抵抗変化の向きと印加電圧方向の組み合わせが一義的に決まることがある。又、第２電極１８と第１電極２０を異なる材料を使用する場合があり、このような場合も、可変抵抗素子１が上下に非対称性を生じ、この結果、前記と同様なことが起こり得る。その他、何らかの要因で可変抵抗素子の非対称性が存在している場合にも同様なことが起こり得る。

つまり、図５のメモリセル３において、第２電極１８から第１電極２０に向かってリセット電流が流れることでリセット動作が生じ、逆向きのセット電流が流れることでセット動作が生じる場合がある。ここで、ＭＯＳトランジスタ２としてＮチャネル型ＭＯＳトランジスタを使用していた場合、可変抵抗素子１が図３と同様にＩｓ＜Ｉｒの特性を有するとすれば、大きな電流（リセット電流Ｉｒ）が必要なリセット動作時にＭＯＳトランジスタ２側から電圧を印加することにならざるを得ず、この結果、ＭＯＳトランジスタ２のゲート−ソース間に印加される電圧が低下し、上述したように、十分高い電流を確保することができずに可変抵抗素子の所望の抵抗変化が生じない場合が起こり得る。この問題を回避するために、前述したのと同様な対策、即ち、ＭＯＳトランジスタ２のチャネル幅Ｗを大きくしたり、ゲート電極に印加するゲート印加電圧を昇圧回路等を用いて増加させて、ＭＯＳトランジスタ２の能力の低下を回避することが出来るが、チャネル幅Ｗを大きくすると、メモリセル面積が増大してチップ面積が大きくなり、又、昇圧回路等を付加すればその分、チップ面積が大きくなってしまう。

又、昇圧回路等を設けずにＭＯＳトランジスタ２の能力低下を防ぐための方法として、図６に示すような構造にすることが考えられる。図６に示すメモリセル３ａは、図５のメモリセル３と比較して、ＭＯＳトランジスタ電界効果トランジスタのソース／ドレイン領域１４ａの一端と配線層２３ｃとを導電性プラグ１７で接続し、この配線層２３ｃと第１電極２０を導電性プラグ２１で接続する。又、第２電極１８と配線層２３ａとを導電性プラグ１７ａを介して電気的に接続する。

図６に示すような構造とすることで、大きな電流（リセット電流Ｉｒ）が必要なリセット動作時に、配線層２３ａ側から導電性プラグ１７ａを介して電圧を印加することができるため、図５の構成と異なりＭＯＳトランジスタ２側から電圧を印加する必要がない。このため、リセット動作時には、ＭＯＳトランジスタ２のゲート−ソース間には十分高い電圧が印加され、大きな電流を確保することができる。この結果、リセット動作を確実に生じさせることができる。一方、逆極性の電圧が印加されるセット動作時には、リセット動作時よりもＭＯＳトランジスタ２のゲート−ソース間に印加される電圧が低下するものの、セット電流Ｉｓがリセット電流Ｉｒよりも低いことから、セット電流Ｉｓ以上の電流を確保することは可能であり、セット動作も確実に生じさせることができる。従って、可変抵抗素子１に対して可逆的にスイッチング動作を行うことができる。

しかし、図６のメモリセル３ａの構成の場合、導電性プラグ１７ａを介して第２電極１８と配線層２３ａを接続する必要があるため、上面から見た場合、図５のメモリセル３の構造と比較して第２電極１８を横方向にずらした場所に配置する必要が生じる（図６内の１８ａ参照）。このため、図５のメモリセル３と比較してメモリセル面積が大きくなってしまい、チャネル幅Ｗを大きくした場合や昇圧回路等を設けた場合と同様にチップ面積の増大につながる。

以上に説明したように、本発明者の研究により、リセット電流Ｉｒとセット電流Ｉｓが異なる場合において、書き込み動作を行うべく電圧を印加すると、可変抵抗素子１の非対称性に起因してリセット動作とセット動作の何れか一方が不完全に実行する結果、書き換え動作が不完全に行われるという問題が生じ得ることが分かった。又、これを対処するための策を講じた場合においても、メモリセルやチップのサイズの拡大を招く可能性が高いことが分かった。本発明装置は、このような問題を背景に、メモリセルサイズやチップサイズの拡大を招くことなく、セット及びリセット動作を確実に実現し、確実な書き換え動作が可能な不揮発性半導体記憶装置を提供するものである。

［本発明装置及び本発明方法の説明］
以下、本発明装置及び本発明方法の実施形態につき、図面を参照して説明する。

図７は、本発明装置が備える可変抵抗素子である。図７（ａ）に示す可変抵抗素子１は、図２〜図４を参照して説明したのと同様、端子１ａから１ｂに向かってセット電流Ｉｓが流れるときにセット動作が生じ、逆に１ｂから１ａに向かってリセット電流Ｉｒが流れるときにリセット動作が生じる性質を有する。一方、図７（ｂ）に示す可変抵抗素子１Ｘは、可変抵抗素子１とは逆に、端子１ｂから１ａに向かってセット電流Ｉｓが流れるときにセット動作が生じ、逆に１ａから１ｂに向かってリセット電流Ｉｒが流れるときにリセット動作が生じる性質を有するものとする。

又、上述したように、メモリセル面積を拡大を招かないようにするには、可変抵抗素子１が二つの電極に可変抵抗体が上下に狭持されるような構成の場合には、図５に示すように、下部に形成される電極（第２電極１８）とＭＯＳトランジスタ２のソース／ドレイン領域１４ａとを電気的に接続する必要がある。可変抵抗体を挟む各電極は、夫々可変抵抗素子の端子を構成する。ここで、第１電極２０を端子１ａ、第２電極１８を端子１ｂとすれば、図５に示す構造を想定した場合、端子１ｂ側にＭＯＳトランジスタ２のソース／ドレイン領域１４ａを接続する構成となる。

このような制約の下、本発明装置は、ＭＯＳトランジスタ２のソース／ドレイン領域を接続する側の端子１ｂからその逆の端子１ａに向かって流れる電流によって生じる動作に必要な電流が、その逆方向の電流によって生じる動作に必要な電流よりも大きい場合には、ＭＯＳトランジスタ２としてＰチャネル型のＭＯＳトランジスタを用い、逆に、端子１ｂから１ａに向かって流れる電流によって生じる動作に必要な電流が、その逆方向の電流によって生じる動作に必要な電流よりも小さい場合には、ＭＯＳトランジスタ２としてＮチャネル型のＭＯＳトランジスタを用いる。即ち、上記の例のように、リセット電流Ｉｒがセット電流Ｉｓより大きい場合、図７（ａ）の特性の可変抵抗素子１であれば、端子１ｂにＰチャネル型のＭＯＳトランジスタ２Ｐを接続し、図７（ｂ）の特性の可変抵抗素子１であれば、端子１ｂにＮチャネル型のＭＯＳトランジスタ２Ｎを接続する（図８参照）。

以下、このように、接続するＭＯＳトランジスタの極性を替えることのみで確実なスイッチング動作が実現できることを説明する。

＜可変抵抗素子１の場合＞
メモリセル３が可変抵抗素子１を備える場合について説明する。可変抵抗素子１とは、前述したように、端子１ａから１ｂに向かってセット電流Ｉｓが流れるときにセット動作が生じ、逆に１ｂから１ａに向かってリセット電流Ｉｒ（＞Ｉｓ）が流れるときにリセット動作が生じる性質を有する素子である。

図９は、メモリセル３が可変抵抗素子１を備える場合において、図２と同様、セット動作及びリセット動作を行うべく電圧を印加したときの電圧状態を示す回路図である。図９において、（ａ）は、セット動作を行うべく、端子２ｃに負電圧−ＶＧを印加し、端子２ｂに負電圧−ＶＤＤを印加し、端子１ａを接地したときの回路状態を示す図である。又、（ｂ）は、リセット動作を行うべく、端子２ｃに負電圧−ＶＧを印加し、端子１ａに負電圧−ＶＤＤを印加し、端子２ｂを接地したときの回路状態を示す図である。尚、図９内においては、電圧印加時に流れる電流ＩＤの向きを矢印で付している。

図９（ａ）の状態において、ＭＯＳトランジスタ２Ｐのゲート−ソース間電圧ＶＧＳは、端子２ｃと２ａの間の電圧に相当する。端子２ｃには負電圧−ＶＧが印加されており、端子１ａは接地されている。ここで、可変抵抗素子１の両端の電圧をＶＲとすると、端子２ａの電位は−ＶＲである。従って、端子２ｃと２ａの間の電圧ＶＧＳ＝−ＶＧ−（−ＶＲ）＝−ＶＧ＋ＶＲである。

又、図９（ｂ）の状態において、ＭＯＳトランジスタ２のゲート−ソース間電圧ＶＧＳは、端子２ｃと２ｂの間の電圧に相当する。端子２ｃには負電圧−ＶＧが印加されており、端子２ｂは接地されている。従って、端子２ｃと２ｂの間の電圧ＶＧＳ＝−ＶＧである。

図１０は、一般的なＰチャネルＭＯＳトランジスタの電気的特性を示すグラフであり、横軸をドレイン−ソース間電圧ＶＤＳ、縦軸をドレイン電流ＩＤとしたときの両者の関係を示すものであり、図１に示すＮチャネルＭＯＳトランジスタの場合と比較して、ＶＤＳの符号が逆転している。ＮチャネルＭＯＳトランジスタと同様、飽和領域内におけるドレイン電流ＩＤは、ゲート−ソース間電圧ＶＧＳに依存し、図１０のグラフでは、ゲート−ソース間電圧ＶＧＳ＝−Ｖｇ１、ＶＧＳ＝−Ｖｇ２の２通りの場合を示している。尚、｜Ｖｇ１｜＜｜Ｖｇ２｜である。図１０に示すように、ゲート−ソース電圧ＶＧＳの絶対値が大きいほど、飽和領域内におけるドレイン電流ＩＤは増加する。

ここで、｜−ＶＧ｜＞｜−ＶＧ＋ＶＲ｜であることは明らかである。そこで、図１０のグラフ上において、−Ｖｇ２＝−ＶＧ、−Ｖｇ１＝−ＶＧ＋ＶＲとし、更に、セット電流Ｉｓ、リセット電流Ｉｒを重ねて図示したのが図１１のグラフである。

セット動作を行うためには、Ｉｓ以上の電流を可変抵抗素子１に流す必要がある。ここで、図９（ａ）のような電圧状態とすることで、ゲート−ソース間にはＶＧＳ＝−ＶＧ＋ＶＲが印加される。ＶＧＳ＝−ＶＧ＋ＶＲにおけるＩＤ−ＶＤＳ特性曲線によれば（図１１参照）、メモリセル３内に電流値Ｉｄ２以下の電流を流すことができるため、セット動作に必要なセット電流Ｉｓを可変抵抗素子１に流すことができる。言い換えれば、セット動作を実現することができ、可変抵抗素子１は低抵抗化される。

又、リセット動作を行うためには、絶対値がＩｒ以上の電流を可変抵抗素子１に流す必要がある。ここで、図９（ｂ）のような電圧状態とすることで、ゲート−ソース間にはＶＧＳ＝−ＶＧが印加される。ＶＧＳ＝−ＶＧにおけるＩＤ−ＶＤＳ特性曲線（図１１参照）によれば、メモリセル３内に電流値Ｉｄ１以下の電流を流すことができるため、リセット動作に必要なリセット電流Ｉｒを可変抵抗素子１に流すことができる。言い換えれば、リセット動作を実現することができ、可変抵抗素子１は高抵抗化される。

即ち、端子１ａからＭＯＳトランジスタ２のソース／ドレイン領域を接続する側の端子１ｂに向かってセット電流Ｉｓが流れるときにセット動作が生じ、逆に端子１ｂから端子１ａに向かってリセット電流Ｉｒ（＞Ｉｓ）が流れるときにリセット動作が生じる性質を有する可変抵抗素子１を備えるメモリセル３においては、端子１ｂにＰチャネル型ＭＯＳトランジスタ２Ｐを接続することで、セット動作並びにリセット動作の双方を安定的に実現させることができる。

これに対し、ＭＯＳトランジスタ２としてＮチャネル型ＭＯＳトランジスタを用いた場合には、図２〜図３を参照して上述したように、リセット動作を実現することができない。従って、本発明装置の有効性を確認することができる。

尚、図９において、数値の一例としては、Ｉｓ＝２００μＡ、Ｉｒ＝２５０μＡ、ＭＯＳトランジスタ２Ｐの閾値電圧Ｖｔｈ＝−０．６Ｖ、ＶＧ＝−５Ｖ、ＶＤＤ＝−５Ｖである。このとき、セット動作及びリセット動作の双方を実現させることができる。

特に、可変抵抗素子１の場合、ＭＯＳトランジスタ２としてＰチャネル型のＭＯＳトランジスタを利用することから、歪みシリコン基板上にＭＯＳトランジスタ２を形成することが有用である。Ｐチャネル型ＭＯＳトランジスタは、キャリアが正孔であるため、Ｎチャネル型ＭＯＳトランジスタのキャリアである電子よりも移動度が低い。これにより、Ｐチャネル型ＭＯＳトランジスタは、同サイズのＮチャネル型ＭＯＳトランジスタと比較して電流駆動能力が低下するため、正孔移動度を向上させるべく歪みシリコン基板上にＰチャネル型ＭＯＳトランジスタ２を形成することで、電流駆動能力の低下を抑制しながら、セット／リセットの両動作を確実に実行することができる。歪みシリコン基板上にＭＯＳトランジスタを形成することで、電流駆動能力が５０％程度向上する。

又、正孔移動度を向上させる別の方法としては、（１１０）表面上にＭＯＳトランジスタを形成する方法も有用である。このように形成することで、電流駆動能力が８０％程度向上するため、歪みシリコン基板上にＭＯＳトランジスタを形成した場合と同様、電流駆動能力の低下を抑制しながら、セット／リセットの両動作を確実に実行することができる。尚、両者を組み合わせることで、正孔移動度を顕著に向上させることができる点で有用である。

＜可変抵抗素子１Ｘの場合＞
メモリセル３が前記可変抵抗素子１Ｘ（図７（ｂ）参照）を備える場合について説明する。可変抵抗素子１Ｘとは、前述したように、端子１ｂから１ａに向かってセット電流Ｉｓが流れるときにセット動作が生じ、逆に１ａから１ｂに向かってリセット電流Ｉｒ（＞Ｉｓ）が流れるときにリセット動作が生じる性質を有する素子である。

このような場合には、ＭＯＳトランジスタ２としてＮチャネル型ＭＯＳトランジスタを用い、図２に示すような電圧条件で電圧印加を行うことで、セット／リセットの両動作を確実に実行することができる。但し、図２の場合と可変抵抗素子の特性が異なるため、セット動作とリセット動作の電圧条件が逆転する。即ち、セット動作を行う際には、図２（ｂ）に示すように、端子２ｃに正電圧ＶＧを印加し、端子２ｂに正電圧ＶＤＤを印加し、端子１ａを接地する。又、リセット動作を行う際には、図２（ａ）に示すように、端子２ｃに正電圧ＶＧを印加し、端子２ａに正電圧ＶＤＤを印加し、端子２ｂを接地する。

セット動作を行うべく、図２（ｂ）のような電圧状態とした場合、ゲート−ソース間にはＶＧＳ＝ＶＧ−ＶＲが印加される。ＶＧＳ＝ＶＧ−ＶＲにおけるＩＤ−ＶＤＳ特性曲線（図３参照）によれば、メモリセル３内に電流値Ｉｄ２以下の電流を流すことができるため、セット動作に必要なセット電流Ｉｓを可変抵抗素子１に流すことができる。言い換えれば、セット動作を実現することができ、可変抵抗素子１は低抵抗化される。

又、リセット動作を行うべく、図２（ａ）のような電圧状態とした場合、ゲート−ソース間にはＶＧＳ＝ＶＧが印加される。ＶＧＳ＝ＶＧにおけるＩＤ−ＶＤＳ特性曲線によれば（図３参照）、メモリセル３内に電流値Ｉｄ１以下の電流を流すことができるため、リセット動作に必要なセット電流Ｉｒを可変抵抗素子１に流すことができる。言い換えれば、リセット動作を実現することができ、可変抵抗素子１は高抵抗化される。

これに対し、可変抵抗素子が１Ｘであって、ＭＯＳトランジスタ２としてＰチャネル型ＭＯＳトランジスタ２Ｐを用いた場合には、図９を参照して説明した可変抵抗素子１の場合とは反対になり、セット動作を行うべく図９（ｂ）のような電圧状態とし、リセット動作を行うべく図９（ａ）のような電圧状態にする必要がある。そして、図９（ａ）のような電圧状態の下では、ゲート−ソース間にはＶＧＳ＝−ＶＧ＋ＶＲが印加され、ＶＧＳ＝−ＶＧ＋ＶＲにおけるＩＤ−ＶＤＳ特性曲線によれば（図１１参照）、メモリセル３内に電流値Ｉｄ２より大きい電流を流すことができない。図１１によれば、リセット動作に必要なリセット電流ＩｒはＩｄ２より大きいため、図９（ａ）のような電圧状態を実現しても、可変抵抗素子１に対してリセット動作に必要なリセット電流Ｉｒを流すことができず、この結果、リセット動作が完全には生じないか、場合によっては全く抵抗状態が変化しないということが起こる。従って、可変抵抗素子が１Ｘである場合には、Ｎチャネル型ＭＯＳトランジスタ２Ｎを用いる必要があり、本発明装置の有効性を確認することができる。

以上のように、本発明によれば、可変抵抗素子の特性、及び可変抵抗素子と選択用のＭＯＳトランジスタとの接続関係に制約が生じる場合においても、メモリセル並びにチップ面積の増大を招くことなく、セット／リセットの双方の動作を安定的に実現させることができる。より具体的に言えば、メモリセルを構成する可変抵抗素子が、選択用のＭＯＳトランジスタのソース／ドレイン領域を接続する側の端子からその逆の端子に向かって流れる電流によって生じる動作に必要な電流が、その逆方向の電流によって生じる動作に必要な電流よりも大きい場合には、選択用のＭＯＳトランジスタとしてＰチャネル型のＭＯＳトランジスタを用いる。又、メモリセルを構成する可変抵抗素子が、選択用のＭＯＳトランジスタのソース／ドレイン領域を接続しない側の端子から接続する側の端子に向かって流れる電流によって生じる動作に必要な電流が、その逆方向の電流によって生じる動作に必要な電流よりも大きい場合には、選択用のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタを用いる。これにより、メモリセル並びにチップ面積の増大を招くことなく、セット／リセットの双方の動作を安定的に実現させることができる。

従って、図５を参照して説明したように、第２電極１８から第１電極２０に向かってリセット電流が流れることでリセット動作が生じ、逆向きのセット電流が流れることでセット動作が生じる場合であって、且つ、リセット電流がセット電流よりも大きい場合であっても、トランジスタ２をＰチャネル型ＭＯＳトランジスタ２Ｐとすることのみで、メモリセルの構造を図６のメモリセル３ａのような構造にすることなく、セット及びリセットの両動作を可逆且つ安定的に実現させることができる。

尚、上述した例では、リセット電流がセット電流よりも大きい場合を挙げて説明したが、これらの大小関係が逆転する場合においても、本発明の概念を用いることで双方向のスイッチング素子を安定的に実現可能な半導体記憶装置が実現できることは言うまでもない。即ち、端子１ａから１ｂに向かってセット電流Ｉｓが流れるときにセット動作が生じ、逆に１ｂから１ａに向かってリセット電流Ｉｒが流れるときにリセット動作が生じる性質を有する可変抵抗素子１（図７（ａ）参照）において、Ｉｓ＞Ｉｒの場合には、可変抵抗素子１においてＩｒ＞Ｉｓの場合とは逆に、端子１ｂにＮチャネル型ＭＯＳトランジスタ２Ｎを接続すれば良い。又、端子１ｂから１ａに向かってセット電流Ｉｓが流れるときにセット動作が生じ、逆に１ａから１ｂに向かってリセット電流Ｉｒが流れるときにリセット動作が生じる性質を有する可変抵抗素子１Ｘ（図７（ｂ）参照）において、Ｉｓ＞Ｉｒの場合には、可変抵抗素子１ＸにおいてＩｒ＞Ｉｓの場合とは逆に、端子１ｂにＰチャネル型ＭＯＳトランジスタ２Ｐを接続すれば良い。

一般的なＮチャネル型ＭＯＳトランジスタの電気的特性を示すグラフ セット動作及びリセット動作時における電圧状態を示す回路図 セット電流及びリセット電流の値を重ねて表示したＮチャネル型ＭＯＳトランジスタの電気的特性を示すグラフ セット動作及びリセット動作時における別の電圧状態を示す回路図 可変抵抗素子を備えるメモリセルの概略断面図の一例 可変抵抗素子を備えるメモリセルの概略断面図の別の一例 本発明装置が備える可変抵抗素子 本発明装置における可変抵抗素子とＭＯＳトランジスタの接続関係を示す回路図 ＰチャネルＭＯＳトランジスタを備える本発明装置に対し、セット動作及びリセット動作を行うべく電圧を印加したときの電圧状態を示す回路図 一般的なＰチャネルＭＯＳトランジスタの電気的特性を示すグラフ セット電流及びリセット電流の値を重ねて表示したＰチャネル型ＭＯＳトランジスタの電気的特性を示すグラフ バイポーラスイッチング特性を有する材料を用いた可変抵抗素子の電流電圧特性（Ｉ−Ｖ特性）の一例 選択素子としてＮチャネル型のＭＯＳトランジスタを用いた場合のメモリセルの等価回路図

符号の説明

１、１Ｘ： 可変抵抗素子
１ａ，１ｂ： 可変抵抗素子の端子
２： ＭＯＳトランジスタ
２Ｎ： Ｎチャネル型ＭＯＳトランジスタ
２Ｐ： Ｐチャネル型ＭＯＳトランジスタ
２ａ，２ｂ，２ｃ： ＭＯＳトランジスタの端子
３、３ａ： メモリセル
１１： 半導体基板
１２： ゲート絶縁膜
１３： ゲート電極
１４ａ、１４ｂ： ソース／ドレイン領域
１５： 素子分離領域
１６： 層間絶縁膜
１７： 導電性プラグ
１８： 第２電極
１９： 可変抵抗体
２０： 第１電極
２１： 導電性プラグ
２２： 導電性プラグ
２３ａ、２３ｂ： 配線層

Claims (5)

1. 両端に書き込み電圧を印加して電流を流すことで、印加条件に依存して第１抵抗状態と前記第１抵抗状態とは異なる第２抵抗状態の２状態間で相互に遷移可能であって、両抵抗状態に応じて夫々異なる情報が関連付けられることで情報の記憶が可能な、第１抵抗端子及び第２抵抗端子の２端子を有する２端子構造の可変抵抗素子と、
   前記第２抵抗端子にソース又はドレインの一方が接続された選択トランジスタと、を備えることで、前記可変抵抗素子と前記選択トランジスタの直列回路が構成される不揮発性半導体記憶装置であって、
   前記可変抵抗素子が、
   前記第１抵抗端子から前記第２抵抗端子に向けて絶対値が第１電流以上の電流が流れるように電圧が印加されることで前記第２抵抗状態から前記第１抵抗状態に遷移する一方、前記第２抵抗端子から前記第１抵抗端子に向けて絶対値が第２電流以上の電流が流れるように電圧が印加されることで前記第１抵抗状態から前記第２抵抗状態に遷移する構成であり、
   前記第２電流が前記第１電流よりも大きい場合には前記選択トランジスタをＰチャネル型ＭＯＳトランジスタとし、前記第１電流が前記第２電流よりも大きい場合には前記選択トランジスタをＮチャネル型ＭＯＳトランジスタとすることを特徴とする不揮発性半導体記憶装置。
2. 前記可変抵抗素子が、両端に書き込み電圧を印加して電流を流すことで、前記第１抵抗状態と前記第２抵抗状態の２状態間で相互に遷移可能な可変抵抗体と、当該可変抵抗体を上下方向に狭持する第１電極及び第２電極の２電極と、で構成されると共に、上部に位置する前記第１電極が前記第１抵抗端子を、下部に位置する前記第２電極が前記第２抵抗端子を夫々構成し、
   前記第２電極が、当該第２電極の下方に形成された前記選択トランジスタのソース又はドレインの一方と電気的に接続することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２電流が前記第１電流よりも大きい場合、前記選択トランジスタが、歪みシリコン基板上に形成されたＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 請求項１に記載の不揮発性半導体記憶装置の駆動方法であって、
   前記可変抵抗素子は、前記第２電流が前記第１電流よりも大きい特性を有し、前記選択トランジスタは、ソース又はドレインの一方である第１トランジスタ端子を前記第２抵抗端子と接続したＰチャネル型ＭＯＳトランジスタである場合において、
   前記可変抵抗素子を前記第２抵抗状態から前記第１抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して負極性となるようなゲート電圧を印加すると共に、前記選択トランジスタのソース又はドレインの一方である前記第１トランジスタ端子とは別の第２トランジスタ端子が前記第１抵抗端子に対して負極性となるような第１書き込み電圧を印加し、
   前記可変抵抗素子を前記第１抵抗状態から前記第２抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して負極性となるようなゲート電圧を印加すると共に、前記第１抵抗端子が前記第２トランジスタ端子に対して負極性となるような第２書き込み電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
5. 請求項１に記載の不揮発性半導体記憶装置の駆動方法であって、
   前記可変抵抗素子は、前記第１電流が前記第２電流よりも大きい特性を有し、前記選択トランジスタは、ソース又はドレインの一方である第１トランジスタ端子を前記第２抵抗端子と接続したＮチャネル型ＭＯＳトランジスタである場合において、
   前記可変抵抗素子を前記第１抵抗状態から前記第２抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して正極性となるようなゲート電圧を印加すると共に、前記選択トランジスタのソース又はドレインの一方である前記第１トランジスタ端子とは別の第２トランジスタ端子が前記第１抵抗端子に対して正極性となるような第１書き込み電圧を印加し、
   前記可変抵抗素子を前記第２抵抗状態から前記第１抵抗状態に遷移させる際に、前記選択トランジスタのゲート端子が前記第１トランジスタ端子に対して正極性となるようなゲート電圧を印加すると共に、前記第１抵抗端子が前記第２トランジスタ端子に対して正極性となるような第２書き込み電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。

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