JP5108672B2 - 不揮発性メモリセル、不揮発性半導体記憶装置及びその駆動方法 - Google Patents
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Description
又、上記目的を達成するための本発明に係る不揮発性メモリセルは、第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、第1及び第2整流端子の2端子を有する第1整流素子と、ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、前記第1抵抗端子が、第1信号線に接続し、前記第2抵抗端子が、前記第1整流端子に接続し、前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、前記第3トランジスタ端子が、前記第2整流端子または前記第1抵抗端子のいずれかに接続することを第2の特徴とする。
前記第1抵抗端子が、第1信号線に接続し、前記第2抵抗端子が、前記第1整流端子に接続し、前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が前記第1抵抗端子または前記第2抵抗端子に接続し、前記第3整流端子が、前記第2抵抗端子に電気的に接続し、前記第4整流端子が、前記第1、第2、第3、及び第4信号線とは異なる第5信号線に接続し、前記第1整流素子と前記第2整流素子は、いずれか一方が、前記第2抵抗端子に接続する側の整流端子から前記第2抵抗端子に接続しない側の整流端子に向かう整流特性を有し、他方が、前記第2抵抗端子に接続しない側の整流端子から前記第2抵抗端子に接続する側の整流端子に向かう整流特性を有することを第5の特徴とする。
前記不揮発性メモリセルが、第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、第1及び第2整流端子の2端子を有する第1整流素子と、ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、前記第2抵抗端子が、前記第1整流端子に接続し、前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第2整流端子に接続し、
複数の前記第1信号線が、前記メモリセルアレイ内を列方向に延伸し、複数の前記第2信号線が、前記メモリセルアレイ内を行方向に延伸し、複数の前記第3信号線が、前記メモリセルアレイ内を行方向に延伸し、複数の前記第4信号線が、前記メモリセルアレイ内を行方向または列方向に延伸し、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを第1の特徴とする。
前記不揮発性メモリセルが、第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、第1及び第2整流端子の2端子を有する第1整流素子と、ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、前記第2抵抗端子が、前記第1整流端子に接続し、前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第2抵抗端子に接続し、
複数の前記第1信号線が、前記メモリセルアレイ内を列方向に延伸し、複数の前記第2信号線が、前記メモリセルアレイ内を行方向に延伸し、複数の前記第3信号線が、前記メモリセルアレイ内を行方向に延伸し、複数の前記第4信号線が、前記メモリセルアレイ内を行方向または列方向に延伸し、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを第2の特徴とする。
上記第2の特徴の不揮発性半導体記憶装置は、前記トランジスタ素子が、前記第1、第2、及び第3トランジスタ端子とは別の、バックゲートを構成する第4トランジスタ端子を備えており、前記第1整流素子が、前記第3トランジスタ端子を前記第1整流端子とし、前記第4トランジスタ端子を前記第2整流端子として構成されていることができる。
前記不揮発性メモリセルが、第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、第1及び第2整流端子の2端子を有する第1整流素子と、ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、前記第2抵抗端子が、前記第1整流端子に接続し、前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第1抵抗端子に接続し、
複数の前記第1信号線が、前記メモリセルアレイ内を列方向に延伸し、複数の前記第2信号線が、前記メモリセルアレイ内を行方向に延伸し、複数の前記第3信号線が、前記メモリセルアレイ内を列方向に延伸し、複数の前記第4信号線が、前記メモリセルアレイ内を行方向または列方向に延伸し、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを第3の特徴とする。
図1は、不揮発性メモリセル及び不揮発性半導体記憶装置の第1実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。図1に示される不揮発性半導体記憶装置10は、可変抵抗素子R11〜Rmn(以下各可変抵抗素子の区別が不要の場合は単に可変抵抗素子Rとする)とトランジスタT11〜Tmn(以下各トランジスタの区別が不要の場合は単にトランジスタTとする)とダイオードD11〜Dmn(以下各ダイオードの区別が不要の場合は単にダイオードDとする)を備える不揮発性メモリセル1がm行n列のマトリクス状に配置されて構成される。また、図2には、メモリセル1のみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にR,T,Dと符号を付している。
図10は、不揮発性メモリセル及び不揮発性半導体記憶装置の第2実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図であり、図1に示される第1実施形態の場合と比較して、ソース線の延伸方向が列方向である点のみが異なる。この場合において、書き込み処理については第1実施形態の場合と電圧印加方法を同じくするため説明を割愛し、以下では読み出し処理並びに消去処理についてのみ説明を行う。
図13は、不揮発性メモリセル及び不揮発性半導体記憶装置の第3実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。また、図14には、メモリセル1aのみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にR,T,Dと符号を付している。なお、第1実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
図15は、不揮発性メモリセル及び不揮発性半導体記憶装置の第4実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。また、図16には、メモリセル1bのみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にR,T,Dと符号を付している。なお、第1実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
図18は、不揮発性メモリセル及び不揮発性半導体記憶装置の第4実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。また、図19には、メモリセル1cのみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にR,T,Dと符号を付している。なお、第1実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
図21は、不揮発性メモリセル及び不揮発性半導体記憶装置の第6実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。また、図22には、メモリセル1dのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にR,Tと符号を付している。なお、第1実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
図23は、不揮発性メモリセル及び不揮発性半導体記憶装置の第7実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。また、図24には、メモリセル1eのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にR,Tと符号を付している。なお、第1実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
図26は、不揮発性メモリセル及び不揮発性半導体記憶装置の第8実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。また、図27には、メモリセル1fのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にR,Tと符号を付している。なお、第1実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
図29は、不揮発性メモリセル及び不揮発性半導体記憶装置の第9実施形態(以下、適宜「本実施形態」という)の構成例を模式的に示す回路図である。また、図30には、メモリセル1gのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にR,Tと符号を付している。なお、第1実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
10、10a、10b、10c、10d、10e、10f: 不揮発性半導体記憶装置
13: 層間絶縁膜
21: コンタクト電極
27: ゲート電極
28: ゲート酸化膜
30: 不純物拡散領域
31: 不純物拡散領域
35: 半導体基板
36: 素子分離絶縁膜
40: 不純物拡散領域
42: 配線層
101: 上部電極
102: 可変抵抗体
103: 下部電極
104: メモリセルアレイ
105: ビット線電圧印加回路
106: ワード線電圧印加回路
107: ソース線電圧印加回路
108: (第1)バルク線電圧印加回路
109: 第2バルク線電圧印加回路
111: 半導体基板
112: 素子分離領域
113: ゲート絶縁膜
114: ゲート電極
115: ドレイン拡散領域
116: ソース拡散領域
117: コンタクト電極
118: 下部電極
119: 可変抵抗体
120: 上部電極
121: コンタクト電極
122: コンタクト電極
123: ビット線配線
124: ソース線配線
131: メモリセルアレイ
132: ビット線電圧印加回路
133: ワード線電圧印加回路
141: 下部電極配線
142: 可変抵抗体
143: 上部電極配線
B1,B2,…,Bn: ビット線
S1,S2,…,Sm: ソース線
W1,W2,…,Wm: ワード線
Claims (32)
- 第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、
第1及び第2整流端子の2端子を有する第1整流素子と、
ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、
前記第2抵抗端子が、前記第1整流端子に接続し、
前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、
前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、
前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第2抵抗端子に接続し、
前記第1信号線と前記第2信号線の間に電圧を印加することで、前記第1整流素子を介して前記可変抵抗素子に流れる電流により前記可変抵抗素子の抵抗値が書き換わることを
特徴とする不揮発性メモリセル。 - 前記トランジスタ素子が、前記第1、第2、及び第3トランジスタ端子とは別の、バックゲートを構成する第4トランジスタ端子を備えており、
前記第1整流素子が、
前記第3トランジスタ端子を前記第1整流端子とし、前記第4トランジスタ端子を前記第2整流端子として構成されていることを特徴とする請求項1に記載の不揮発性メモリセル。 - 第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、
第1及び第2整流端子の2端子を有する第1整流素子と、
ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、
前記第2抵抗端子が、前記第1整流端子に接続し、
前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、
前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、
前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第2整流端子または前記第1抵抗端子のいずれかに接続することを特徴とする不揮発性メモリセル。 - 前記第3トランジスタ端子が前記第1抵抗端子に接続し、
前記第2抵抗端子が、前記第1、第2、第3、及び第4信号線とは異なる第5信号線に接続することを特徴とする請求項3に記載の不揮発性メモリセル。 - 第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、
第1及び第2整流端子の2端子を有する第1整流素子と、
ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、
前記第1整流素子とは別の、第3及び第4整流端子の2端子を有する第2整流素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、
前記第2抵抗端子が、前記第1整流端子に接続し、
前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、
前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、
前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が前記第1抵抗端子または前記第2抵抗端子に接続し、
前記第3整流端子が、前記第2抵抗端子に電気的に接続し、
前記第4整流端子が、前記第1、第2、第3、及び第4信号線とは異なる第5信号線に接続し、
前記第1整流素子と前記第2整流素子は、
いずれか一方が、前記第2抵抗端子に接続する側の整流端子から前記第2抵抗端子に接続しない側の整流端子に向かう整流特性を有し、他方が、前記第2抵抗端子に接続しない側の整流端子から前記第2抵抗端子に接続する側の整流端子に向かう整流特性を有することを特徴とする不揮発性メモリセル。 - 前記トランジスタ素子が、前記第1、第2、及び第3トランジスタ端子とは別の、バックゲートを構成する第4トランジスタ端子を備えており、
前記第2整流素子が、
前記第3トランジスタ端子を前記第3整流端子とし、前記第4トランジスタ端子を前記第4整流端子として構成されていることを特徴とする請求項5に記載の不揮発性メモリセル。 - 前記第1信号線と前記第2信号線の間に電圧を印加することで、前記第1整流素子を介して前記可変抵抗素子に流れる電流により前記可変抵抗素子の抵抗値が書き換わることを
特徴とする請求項3〜6の何れか一項に記載の不揮発性メモリセル。 - 前記第1整流素子が、PNダイオード、ショットキダイオード、及びバリスタのいずれか一で構成されていることを特徴とする請求項1、3〜5に記載の不揮発性メモリセル。
- 前記第2整流素子が、PNダイオード、ショットキダイオード、及びバリスタのいずれか一で構成されていることを特徴とする請求項5に記載の不揮発性メモリセル。
- 不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されたメモリセルアレイを備える不揮発性半導体装置であって、
前記不揮発性メモリセルが、
第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、
第1及び第2整流端子の2端子を有する第1整流素子と、
ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、
前記第2抵抗端子が、前記第1整流端子に接続し、
前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、
前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、
前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第2整流端子に接続し、
複数の前記第1信号線が、前記メモリセルアレイ内を列方向に延伸し、
複数の前記第2信号線が、前記メモリセルアレイ内を行方向に延伸し、
複数の前記第3信号線が、前記メモリセルアレイ内を行方向に延伸し、
複数の前記第4信号線が、前記メモリセルアレイ内を行方向または列方向に延伸し、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、
前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、
前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、
前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、
前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを特徴とする不揮発性半導体記憶装置。 - 不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されたメモリセルアレイを備える不揮発性半導体装置であって、
前記不揮発性メモリセルが、
第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、
第1及び第2整流端子の2端子を有する第1整流素子と、
ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、
前記第2抵抗端子が、前記第1整流端子に接続し、
前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、
前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、
前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第2抵抗端子に接続し、
複数の前記第1信号線が、前記メモリセルアレイ内を列方向に延伸し、
複数の前記第2信号線が、前記メモリセルアレイ内を行方向に延伸し、
複数の前記第3信号線が、前記メモリセルアレイ内を行方向に延伸し、
複数の前記第4信号線が、前記メモリセルアレイ内を行方向または列方向に延伸し、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、
前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、
前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、
前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、
前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを特徴とする不揮発性半導体記憶装置。 - 前記トランジスタ素子が、前記第1、第2、及び第3トランジスタ端子とは別の、バックゲートを構成する第4トランジスタ端子を備えており、
前記第1整流素子が、
前記第3トランジスタ端子を前記第1整流端子とし、前記第4トランジスタ端子を前記第2整流端子として構成されていることを特徴とする請求項11に記載の不揮発性半導体記憶装置。 - 不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されたメモリセルアレイを備える不揮発性半導体装置であって、
前記不揮発性メモリセルが、
第1及び第2抵抗端子の2端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する2端子構造の可変抵抗素子と、
第1及び第2整流端子の2端子を有する第1整流素子と、
ゲートを構成する第1トランジスタ端子、並びに、ドレイン及びソースを構成する第2及び第3トランジスタ端子の3端子を少なくとも有するトランジスタ素子と、を備え、
前記第1抵抗端子が、第1信号線に接続し、
前記第2抵抗端子が、前記第1整流端子に接続し、
前記第2整流端子が、前記第1信号線とは異なる第2信号線に接続し、
前記第1トランジスタ端子が、前記第1及び第2信号線とは異なる第3信号線に接続し、
前記第2トランジスタ端子が、前記第1、第2及び第3信号線とは異なる第4信号線に接続し、
前記第3トランジスタ端子が、前記第1抵抗端子に接続し、
複数の前記第1信号線が、前記メモリセルアレイ内を列方向に延伸し、
複数の前記第2信号線が、前記メモリセルアレイ内を行方向に延伸し、
複数の前記第3信号線が、前記メモリセルアレイ内を列方向に延伸し、
複数の前記第4信号線が、前記メモリセルアレイ内を行方向または列方向に延伸し、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、
前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、
前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、
前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、
前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを特徴とする不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第1信号線、複数本が行方向に延伸する前記第2信号線、複数本が行方向または列方向に延伸する前記第3及び第4信号線、及び、複数本が前記第3信号線と異なる方向に延伸する前記第5信号線を有してなるメモリセルアレイと、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、
前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、
前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、
前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、
前記複数の第4信号線の中から選択された一または複数の前記第5信号線に対して電圧印加可能な第5信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、
前記第3信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第1トランジスタ端子を共通の前記第3信号線に接続し、
前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続し、
前記第5信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2抵抗端子を共通の前記第5信号線に接続することを特徴とする不揮発性半導体記憶装置。 - 前記第3トランジスタ端子が前記第2抵抗端子に接続する構成の請求項5または6に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第1信号線、複数本が行方向にそれぞれ延伸する前記第2、第3、及び第5信号線、及び複数本が行方向または列方向に延伸する前記第4信号線を有してなるメモリセルアレイと、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、
前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、
前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、
前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、
前記複数の第5信号線の中から選択された一または複数の前記第5信号線に対して電圧印加可能な第5信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、前記第4整流端子を共通の前記第5信号線に接続し、
前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを特徴とする不揮発性半導体記憶装置。 - 前記第3トランジスタ端子が前記第1抵抗端子に接続する構成の請求項5に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第1及び第3信号線、複数本が行方向にそれぞれ延伸する前記第2及び第5信号線、及び複数本が行方向または列方向に延伸する前記第4信号線を有してなるメモリセルアレイと、
前記複数の第1信号線の中から選択された一または複数の前記第1信号線に対して電圧印加可能な第1信号線電圧印加回路と、
前記複数の第2信号線の中から選択された一または複数の前記第2信号線に対して電圧印加可能な第2信号線電圧印加回路と、
前記複数の第3信号線の中から選択された一または複数の前記第3信号線に対して電圧印加可能な第3信号線電圧印加回路と、
前記複数の第4信号線の中から選択された一または複数の前記第4信号線に対して電圧印加可能な第4信号線電圧印加回路と、
前記複数の第5信号線の中から選択された一または複数の前記第5信号線に対して電圧印加可能な第5信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第1抵抗端子を共通の前記第1信号線に接続し、前記第1トランジスタ端子を共通の前記第3信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第2整流端子を共通の前記第2信号線に接続し、前記第4整流端子を共通の前記第5信号線に接続し、
前記第4信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第2トランジスタ端子を共通の前記第4信号線に接続することを特徴とする不揮発性半導体記憶装置。 - 請求項10〜14の何れか一項に記載の不揮発性半導体記憶装置の駆動方法であって、
書き込み時において、
前記第1信号線電圧印加回路が、
複数の前記第1信号線のうち、書き込み対象の前記不揮発性メモリセルである選択メモリセルの前記第1抵抗端子に接続された選択第1信号線に第1書き込み電圧を、前記選択第1信号線以外の前記第1信号線に第2書き込み電圧を印加し、
前記第2信号線電圧印加回路が、
複数の前記第2信号線のうち、前記選択メモリセルの前記第2整流端子に接続された選択第2信号線に前記第2書き込み電圧を、前記選択第2信号線以外の前記第2信号線に前記第1書き込み電圧を印加し、
前記第3信号線電圧印加回路が、全ての前記第3信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第3書き込み電圧を印加するか、または電圧印加を行わずに開放し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して電圧印加を行わずに開放し、
前記第1書き込み電圧は、
前記選択メモリセルが備える前記第1整流素子が前記第1整流端子から前記第2整流端子に向かう整流作用を有する場合には前記第2書き込み電圧より高く、同整流素子が前記第2整流端子から前記第1整流端子に向かう整流作用を有する場合には前記第2書き込み電圧より低いとともに、前記第2書き込み電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項10〜14の何れか一項に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第1信号線電圧印加回路が、
複数の前記第1信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第1抵抗端子に接続された選択第1信号線に第1消去電圧を、前記選択第1信号線以外の前記第1信号線に第2消去電圧を印加し、
前記第2信号線電圧印加回路が、
複数の前記第2信号線のうち、前記選択メモリセルの前記第2整流端子に接続された選択第2信号線に前記第2消去電圧を、前記選択第2信号線以外の前記第2信号線に前記第1消去電圧を印加し、
前記第3信号線電圧印加回路が、全ての前記第3信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第3消去電圧を印加するか、または電圧印加を行わずに開放し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して電圧印加を行わずに開放し、
前記第1消去電圧は、
前記選択メモリセルが備える前記第1整流素子が前記第1整流端子から前記第2整流端子に向かう整流作用を有する場合には前記第2消去電圧より高く、同整流素子が前記第2整流端子から前記第1整流端子に向かう整流作用を有する場合には前記第2消去電圧より低いとともに、前記第2消去電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項11または12に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第1信号線電圧印加回路が、
複数の前記第1信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第1抵抗端子に接続された選択第1信号線に第1消去電圧を、前記選択第1信号線以外の前記第1信号線に第2消去電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3消去電圧を、前記選択第3信号線以外の前記第3信号線に第4消去電圧を印加し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して前記第2消去電圧を印加し、
前記第1消去電圧は、前記第2消去電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であり、
前記第3消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 前記第4信号線が列方向に延伸する構成の請求項11または12に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第4信号線電圧印加回路が、
複数の前記第4信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第2トランジスタ端子に接続された選択第4信号線に第1消去電圧を、前記選択第4信号線以外の前記第4信号線に第2消去電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3消去電圧を、前記選択第3信号線以外の前記第3信号線に第4消去電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して前記第2消去電圧を印加し、
前記第1消去電圧は、前記第2消去電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であり、
前記第3消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項10〜12の何れか一項に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第1信号線電圧印加回路が、
複数の前記第1信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第1抵抗端子に接続された選択第1信号線に第1読み出し電圧を、前記選択第1信号線以外の前記第1信号線に第2読み出し電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、
複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して前記第2読み出し電圧を印加し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 前記第4信号線が列方向に延伸する構成の請求項10〜12の何れか一項に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第4信号線電圧印加回路が、複数の前記第4信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2トランジスタ端子に接続された選択第4信号線に第1読み出し電圧を、前記選択第4信号線以外の前記第4信号線に第2読み出し電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して前記第2読み出し電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項13または14に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第2信号線電圧印加回路が、
複数の前記第2信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2整流端子に接続された選択第2信号線に第1読み出し電圧を、前記選択第2信号線以外の前記第2信号線に第2読み出し電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、
複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して前記第2読み出し電圧を印加し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項13または14に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第4信号線電圧印加回路が、複数の前記第4信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2トランジスタ端子に接続された選択第4信号線に第1読み出し電圧を、前記選択第4信号線以外の前記第4信号線に第2読み出し電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して前記第2読み出し電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項14に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して電圧印加を行わずに開放し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第5信号線電圧印加回路が、複数の前記第5信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2抵抗端子に接続された選択第5信号線に第1読み出し電圧を、前記選択第1信号線以外の前記第1信号線に第2読み出し電圧を印加し、
前記第3信号線電圧印加回路が、
複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して前記第2読み出し電圧を印加し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項14に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第4信号線電圧印加回路が、複数の前記第4信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2トランジスタ端子に接続された選択第4信号線に第1読み出し電圧を、前記選択第4信号線以外の前記第4信号線に第2読み出し電圧を印加し、
前記第3信号線電圧印加回路が、複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第5信号線電圧印加回路が、全ての前記第5信号線に対して前記第2読み出し電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して電圧印加を行わずに開放し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項15または16に記載の不揮発性半導体記憶装置の駆動方法であって、
書き込み時において、
前記第1信号線電圧印加回路が、
複数の前記第1信号線のうち、書き込み対象の前記不揮発性メモリセルである選択メモリセルの前記第1抵抗端子に接続された選択第1信号線に第1書き込み電圧を、前記選択第1信号線以外の前記第1信号線に第2書き込み電圧を印加し、
前記第2信号線電圧印加回路が、
複数の前記第2信号線のうち、前記選択メモリセルの前記第2整流端子に接続された選択第2信号線に前記第2書き込み電圧を、前記選択第2信号線以外の前記第2信号線に前記第1書き込み電圧を印加し、
前記第3信号線電圧印加回路が、全ての前記第3信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第3書き込み電圧を印加するか、または電圧印加を行わずに開放し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して電圧印加を行わずに開放し、
前記第5信号線電圧印加回路が、全ての前記第5信号線に対して電圧印加を行わずに開放し、
前記第1書き込み電圧は、
前記選択メモリセルが備える前記第1整流素子が前記第1整流端子から前記第2整流端子に向かう整流作用を有する場合には前記第2書き込み電圧より高く、同整流素子が前記第2整流端子から前記第1整流端子に向かう整流作用を有する場合には前記第2書き込み電圧より低いことを特徴とする駆動方法。 - 請求項15または16に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第1信号線電圧印加回路が、
複数の前記第1信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第1抵抗端子に接続された選択第1信号線に第1消去電圧を、前記選択第1信号線以外の前記第1信号線に第2消去電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、全ての前記第3信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第3書き込み電圧を印加するか、または電圧印加を行わずに開放し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して電圧印加を行わずに開放し、
前記第5信号線電圧印加回路が、
複数の前記第5信号線のうち、前記選択メモリセルの前記第4整流端子に接続された選択第5信号線に前記第2消去電圧を、前記選択第5信号線以外の前記第5信号線に前記第1消去電圧を印加し、
前記第1消去電圧は、
前記選択メモリセルが備える前記第2整流素子が前記第3整流端子から前記第4整流端子に向かう整流作用を有する場合には前記第2消去電圧より高く、同整流素子が前記第4整流端子から前記第3整流端子に向かう整流作用を有する場合には前記第2消去電圧より低いことを特徴とする駆動方法。 - 請求項15に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第1信号線電圧印加回路が、
複数の前記第1信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第1抵抗端子に接続された選択第1信号線に第1読み出し電圧を、前記選択第1信号線以外の前記第1信号線に第2読み出し電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、
複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して前記第2読み出し電圧を印加し、
前記第5信号線電圧印加回路が、全ての前記第5信号線に対して電圧印加を行わずに開放し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項15に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第4信号線電圧印加回路が、複数の前記第4信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2トランジスタ端子に接続された選択第4信号線に第1読み出し電圧を、前記選択第4信号線以外の前記第4信号線に第2読み出し電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して前記第2読み出し電圧を印加し、
前記第2信号線電圧印加回路が、全ての前記第2信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第5信号線電圧印加回路が、全ての前記第5信号線に対して電圧印加を行わずに開放し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項16に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第2信号線電圧印加回路が、
複数の前記第2信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2整流端子に接続された選択第2信号線に第1読み出し電圧を、前記選択第2信号線以外の前記第2信号線に第2読み出し電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して電圧印加を行わずに開放し、
前記第3信号線電圧印加回路が、
複数の前記第3信号線のうち、前記選択メモリセルの前記第1トランジスタ端子に接続された選択第3信号線に第3読み出し電圧を、前記選択第3信号線以外の前記第3信号線に第4読み出し電圧を印加し、
前記第4信号線電圧印加回路が、全ての前記第4信号線に対して前記第2読み出し電圧を印加し、
前記第5信号線電圧印加回路が、全ての前記第5信号線に対して電圧印加を行わずに開放し、
前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。 - 請求項16に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第4信号線電圧印加回路が、複数の前記第4信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第2トランジスタ端子に接続された選択第4信号線に第1読み出し電圧を、前記選択第4信号線以外の前記第4信号線に第2読み出し電圧を印加し、
前記第5信号線電圧印加回路が、全ての前記第5信号線に対して前記第2読み出し電圧を印加し、
前記第1信号線電圧印加回路が、全ての前記第1信号線に対して電圧印加を行わずに開放し、
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前記第1読み出し電圧は、前記第2読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第3読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第4読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
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