JP5205662B2 - 半導体装置 - Google Patents

Description

この発明は半導体装置に関し、特に、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を備えた半導体装置に関する。

近年、高集積化および高速動作が可能な不揮発性メモリとして、相変化メモリの開発が進められている。相変化メモリでは、相変化素子の相変化に伴う抵抗値のレベル変化を利用してデータを記憶する。相変化素子のデータの書込は、相変化素子に電流を流して発熱させることにより行なわれる。

このような書込動作には、リセット動作とセット動作がある。リセット動作は、相変化素子を比較的高温に保つことにより、相変化素子を高抵抗のアモルファス状態にする動作である。セット動作は、相変化素子を十分に長い期間で比較的低温に保つことにより、相変化素子を低抵抗の結晶状態にする動作である。また、相変化素子のデータの読出は、相変化素子の状態を変化させない範囲で電流を流し、相変化素子の抵抗値の高低を判別することにより行なわれる（たとえば、非特許文献１参照）。
2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers、p.202-203

しかし、従来の相変化メモリでは、相変化素子の最適な結晶成長温度範囲にばらつきがある場合は、セット動作を行なっても相変化素子を結晶状態にすることができない場合があった。

それゆえに、この発明の主たる目的は、相変化素子の最適な結晶成長温度範囲にばらつきがある場合でも、セット動作時に相変化素子を結晶状態にすることが可能な半導体装置を提供することである。

この発明に係る半導体装置は、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を含むメモリセルと、書込データの論理に応じて相変化素子を結晶状態またはアモルファス状態にする書込回路とを備えたものである。メモリセルに第１の電圧を印加すると相変化素子の温度は略融点になり、メモリセルに第１の電圧よりも低い第２の電圧を印加すると相変化素子は結晶化温度になる。書込回路は、相変化素子をアモルファス状態から結晶状態に変化させる場合は、メモリセルに第１の電圧を印加した後、その印加電圧を第１の電圧から第２の電圧よりも低い第３の電圧まで一定の傾きで下降させ、相変化素子を結晶状態からアモルファス状態に変化させる場合は、メモリセルに第１の電圧を所定の時間だけ印加する。

この発明に係る半導体装置では、相変化素子をアモルファス状態から結晶状態に変化させる場合は、メモリセルの印加電圧を第１の電圧から第２の電圧以下の第３の電圧まで一定の傾きで下降させて、相変化素子の温度を略融点から結晶化温度よりも低い温度まで下降させる。したがって、相変化素子の最適な結晶成長温度範囲にばらつきがある場合でも、相変化素子の温度が下降する途中で最適な結晶成長温度範囲を通るので、相変化素子を結晶状態にすることができる。

[実施の形態１]
本願発明の理解を容易にするために、まず本願発明の基礎となる相変化メモリについて説明する。図１は、相変化メモリの全体構成を示すブロック図である。図１において、この相変化メモリは、メモリアレイ１、書込回路２、および読出回路３を備える。

メモリアレイ１は、複数行複数列に配置された複数のメモリセルを含む。各メモリセルは、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を有する。書込回路２は、書込動作時に、メモリアレイ１の複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルにデータを書き込む。読出回路３は、読出動作時に、メモリアレイの１の複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルの記憶データを読み出す。

図２は、メモリアレイ１に含まれるメモリセルＭＭの構成を示す回路図である。図２において、このメモリセルＭＭは、ＮチャネルＭＯＳトランジスタ４および相変化素子５を含む。ＮチャネルＭＯＳトランジスタ４のゲートＧはワード線電圧ＶＷＬを受け、そのソースＳはソース線電圧ＶＳＬを受け、その基板ＳＵＢ（ウェル、バックゲート）はウェル線電圧ＶＭＷを受け、そのドレインＤは相変化素子５の一方電極に接続されている。相変化素子５の他方電極は、ビット線電圧ＶＢＬを受ける。ワード線電圧ＶＷＬおよびビット線電圧ＶＢＬは、書込回路２および読出回路３によって制御される。ソース線電圧ＶＳＬおよびウェル電圧ＶＭＷは、ともに接地電圧（０Ｖ）に固定される。

書込回路２は、相変化素子５を高抵抗のアモルファス状態にすることより相変化素子５にたとえばデータ“１”を書き込み、相変化素子５を低抵抗の結晶状態にすることにより相変化素子５にたとえばデータ“０”を書き込む。書込回路２は、相変化素子５に与える熱とその期間によって相変化素子５の状態を制御する。相変化素子５を高抵抗のアモルファス状態にする動作はリセット動作と呼ばれ、相変化素子５を低抵抗の結晶状態にする動作はセット動作と呼ばれる。

図３はリセット動作時における書込回路２の動作を示すタイムチャートであり、図４はセット動作時における書込回路２の動作を示すタイムチャートであり、図５はリセット動作時およびセット動作時における相変化素子５の温度変化を示すタイムチャートである。

書込回路２は、リセット動作時は、図３に示すように、ワード線電圧ＶＷＬを正の一定電圧ＶａにしてメモリセルＭＭのＮチャネルＭＯＳトランジスタ４を導通状態にさせる。次に、書込回路２は、ビット線電圧ＶＢＬを短時間だけ正電圧Ｖａにし、相変化素子５にリセット電流を流す。リセット電流は、図５に示すように、相変化素子５の温度が短時間ｔａだけ相変化材料の融点Ｔａよりも高くなった後、短時間ｔｄで結晶化温度Ｔｘよりも低くなるように設定される。これにより、相変化素子５は、結晶化することなく、高抵抗のアモルファス状態にされる。

また書込回路２は、セット動作時は、図４に示すように、ワード線電圧ＶＷＬを正の一定電圧Ｖｂ（＜Ｖａ）にしてメモリセルＭＭのＮチャネルＭＯＳトランジスタ４の抵抗値を所定値に設定する。次に、書込回路２は、ビット線電圧ＶＢＬを比較的長時間ｔｓにわたって正電圧Ｖｃにし、相変化素子５にセット電流を流す。セット電流は、図５に示すように、相変化素子５の温度が比較的長時間ｔｍにわたって相変化材料の結晶化温度Ｔｘ以上で融点Ｔａ以下になるように設定される。結晶化温度Ｔｘは、融点Ｔａ以下で、かつガラス転移点以上の温度である。これにより、相変化素子５は結晶化される。

図６は、読出動作時における読出回路３の動作を示すタイムチャートである。読出回路３は、図６に示すように、ワード線電圧ＶＷＬを正の一定電圧ＶｄにしてメモリセルＭＭのＮチャネルＭＯＳトランジスタ４を導通状態にし、ビット線ＢＬにリセット動作時およびセット動作時よりも低い正電圧Ｖｅを印加し、相変化素子５に流れる読出電流に基づいてデータを読み出す。この読出電流は、相変化素子５の状態が変化しないように、低いレベルに設定される。

たとえば、読出回路３は、相変化素子５に流れる電流が所定のしきい値電流よりも小さい場合は、相変化素子５は高抵抗のアモルファス状態であり、相変化素子５の記憶データは“１”であると判定する。また読出回路３は、相変化素子５に流れる電流が所定のしきい値電流よりも大きい場合は、相変化素子５は低抵抗の結晶状態であり、相変化素子５の記憶データは“０”であると判定する。

なお、リセット動作時は、図７に示すように、ビット線電圧ＶＢＬを正の一定電圧Ｖａにするとともに、ワード線電圧ＶＷＬを短時間だけ正電圧Ｖａにしても同じ結果が得られる。

このような相変化メモリでは、セット動作を行なっても、複数のメモリセルＭＭのうちのいくつかのメモリセルＭＭについては、低抵抗の結晶状態にすることができないと言う問題がある。次に、この原因について説明する。

図８は、相変化素子５の温度と結晶成長速度との関係を示す図である。図８において、相変化素子５の温度を上昇させて行くと、結晶成長速度は徐々に上昇し、ピークを越えた後に急に低下する。すなわち、相変化素子５には、最も効率良く結晶成長が進む温度範囲Ｔｍがあり、この温度範囲Ｔｍはガラス転移点以上の結晶化温度Ｔｘと融点Ｔａの間にある。この温度範囲Ｔｍは、相変化素子５によりばらつく。

図９（ａ）〜（ｃ）は、３つメモリセルＭＭＡ，ＭＭＢ，ＭＭＣの相変化素子５の最適結晶成長温度範囲Ｔｍ、結晶化温度Ｔｘ、および融点Ｔａと、３つメモリセルＭＭＡ，ＭＭＢ，ＭＭＣの相変化素子５を結晶化させる場合の最適な温度変化曲線を示す図である。また、図９（ｄ）〜（ｆ）は、３つメモリセルＭＭＡ，ＭＭＢ，ＭＭＣの相変化素子５の温度を最適な温度変化曲線に沿って変化させる場合の、ワード線電圧ＶＷＬおよびビット線電圧ＶＢＬを示す図である。

図９（ａ）（ｂ）に示すように、２つメモリセルＭＭＡ，ＭＭＢの相変化素子５の結晶化温度Ｔｘおよび融点Ｔａが異なると、これに伴い最適な結晶成長温度範囲Ｔｍも異なる。また、図９（ｂ）（ｃ）に示すように、２つメモリセルＭＭＢ，ＭＭＣの相変化素子５の結晶化温度Ｔｘおよび融点Ｔａがほとんど同じであっても、最適な結晶成長温度範囲Ｔｍが異なる場合がある。図９（ａ）〜（ｃ）では、３つメモリセルＭＭＡ，ＭＭＢ，ＭＭＣの相変化素子５の結晶成長温度範囲がそれぞれＴｍＡ，ＴｍＢ，ＴｍＣ（ＴｍＢ＞ＴｍＣ＞ＴｍＡ）である場合が示されている。このように最適な結晶成長温度範囲Ｔｍが異なる３つの相変化素子５の全てを結晶化させるためには、各相変化素子５の温度を個別に設定する必要がある。

図９（ｄ）〜（ｆ）に示すように、３つメモリセルＭＭＡ，ＭＭＢ，ＭＭＣに同じビット線電圧ＶＢＬを印加する場合は、３つのメモリセルＭＭＡ，ＭＭＢ，ＭＭＣのワード線電圧ＶＷＬを個別に設定する必要がある。図９（ｄ）〜（ｆ）では、３つのメモリセルＭＭＡ，ＭＭＢ，ＭＭＣのワード線電圧ＶＷＬがそれぞれＶＡ，ＶＢ，ＶＣ（ＶＢ＞ＶＣ＞ＶＡ）である場合が示されている。

しかし、図１〜図７で示した相変化メモリでは、全メモリセルＭＭに同じ電圧を印加するので、いくつかのメモリセルＭＭについては最適な印加電圧でのセット動作ができず、相変化素子５の抵抗値を所定の値に設定できなくなる。また、相変化素子５の最適な結晶成長温度範囲Ｔｍにばらつきがなくても、ＮチャネルＭＯＳトランジスタ４の特性にばらつきがある場合も同様の問題が生じる。

また、メモリセルＭＭの周辺温度によって相変化素子５の最適な結晶成長温度範囲Ｔｍが異なる場合、セット動作時の気温などによっては、同じメモリセルＭＭに同じ電圧を印加しても相変化素子５の抵抗値を所定の値に設定できなくなる。

また、図３および図４で示したように、リセット動作時とセット動作時では、印加電圧値が異なるので、複数の電源が必要となり、チップサイズが大きくなるという問題もあった。この実施の形態１では、これらの問題点の解決が図られる。

図１０（ａ）は、この発明の実施の形態１による相変化メモリのセット動作を示すタイムチャートであって、図４と対比される図である。図１０（ａ）において、書込回路２は、ビット線電圧ＶＢＬを所定時間だけ正電圧Ｖａに立ち上げる一方、ワード線電圧ＶＷＬを正電圧Ｖａにした後、ワード線電圧ＶＷＬを一定の傾きで下降させる。図１０（ａ）中の期間ｔ１では、ビット線電圧ＶＢＬとワード線電圧ＶＷＬがともに正電圧Ｖａにされて、相変化素子５の温度が融点Ｔａ近傍に上昇する。期間ｔ１の次の期間ｔ２では、ビット線電圧ＶＢＬが正電圧Ｖａに維持されるとともに、ワード線電圧ＶＷＬが一定の傾きで下降されて、相変化素子５の温度が結晶化温度Ｔｘ以下の温度まで低下する。

ここでは、このようなセット動作を徐冷セット動作と呼ぶものとする。この徐冷セット動作を行なうことにより、相変化素子５の最適な結晶成長温度範囲Ｔｍにばらつきがある場合や、相変化素子５の周辺温度が変動する場合でも、相変化素子５を高い確率で結晶状態にすることができる。図１０（ａ）の期間ｔ１，ｔ２が本発明の効果を得るために必要な期間であるので、その期間ｔ１，ｔ２の前後の状態が異なる場合でも、図１０（ａ）の場合と同様の効果を得ることができる。たとえば、図１０（ｂ）に示すように、ワード線電圧ＶＷＬを期間ｔ１の直前に立ち上げてもよい。また図１０（ｃ）に示すように、ワード線電圧ＶＷＬを期間ｔ１の直前に立ち上げ、期間ｔ２の直後にワード線電圧ＶＷＬを０Ｖに立ち下げてもよい。また図１０（ｄ）に示すように、ワード線電圧ＶＷＬを期間ｔ１の直前に立ち上げ、期間ｔ２の直後にビット線電圧ＶＢＬを０Ｖに立ち下げてもよい。

図１１は、本願発明の効果を説明するための図であって、図９（ｄ）〜（ｆ）および図１０（ａ）を重ねた図である。図１１において、３つのメモリセルＭＭＡ，ＭＭＢ，ＭＭＣの最適なワード線電圧ＶＷＬがそれぞれＶＡ，ＶＢ，ＶＣ（ＶＢ＞ＶＣ＞ＶＡ）であるので、図４で示したようにワード線電圧ＶＷＬを一定にした場合は、３つの相変化素子５のうちの１つしか結晶化させることができない。これに対して本願発明では、ワード線電圧ＶＷＬが下降する途中で必ずＶＢ，ＶＣ，ＶＡとなる。ワード線電圧ＶＷＬがＶＢ，ＶＣ，ＶＡになる期間ＰＢ，ＰＣ，ＰＡでは、それぞれ３つの相変化素子５の温度が最適な結晶成長温度範囲ＴｍＢ，ＴｍＣ，ＴｍＡになるので、３つの相変化素子５をともに結晶状態にすることができる。

図１２（ａ）〜（ｄ）は、本願発明の効果をより詳細に説明するための図である。特に、図１２（ａ）は図１１の期間ＰＡ，ＰＢ，ＰＣの近傍を拡大した図であり、図１２（ｂ）〜（ｄ）はそれぞれ３つのメモリセルＭＭＡ，ＭＭＢ，ＭＭＣの相変化素子５の温度と結晶化速度の関係を示す図である。図１２（ａ）において、本願発明では、ワード線電圧ＶＷＬは一定の傾きで連続的に下降する。

ワード線電圧ＶＷＬがＶｎからＶｎ＋１まで下降する途中でＶＷＬ＝ＶＢとなり、図１２（ｃ）に示すように、メモリセルＭＭＢの相変化素子５の温度が最適な結晶成長温度範囲ＴｍＢを通過する。次いでワード線電圧ＶＷＬがＶｎ＋１からＶｎ＋３まで下降する途中でＶＷＬ＝Ｖｎ＋２＝ＶＣとなり、図１２（ｄ）に示すように、メモリセルＭＭＣの相変化素子５の温度が最適な結晶成長温度範囲ＴｍＣを通過する。次いでワード線電圧ＶＷＬがＶｎ＋３からＶｎ＋４まで下降する途中でＶＷＬ＝ＶＡとなり、図１２（ｂ）に示すように、メモリセルＭＭ１の相変化素子５の温度が最適な結晶成長温度範囲Ｔｍ１を通過する。したがって、３つのメモリセルＭＭＡ，ＭＭＢ，ＭＭＣが全て結晶状態になる。

図１３（ａ）〜（ｄ）は、本願発明の比較例を示す図であって、図１２（ａ）〜（ｄ）と対比される図である。図１３（ａ）において、この比較例では、ワード線電圧ＶＷＬは一定時間毎にステップ状に下降する。図１３（ａ）では、ワード線電圧ＶＷＬがＶｎからＶｎ＋４までステップ状に下降する状態が示されている。

ワード線電圧ＶＷＬが一定時間だけＶｎにされた後、ワード線電圧ＶＷＬがＶｎからＶｎ＋１に立ち下げられるが、Ｖｎ＞ＶＢ＞Ｖｎ＋１であるので、図１３（ｃ）に示すように、メモリセルＭＭＢの相変化素子５の温度は最適な結晶成長温度範囲ＴｍＢを飛ばして低下する。次いでワード線電圧ＶＷＬが一定時間だけＶｎ＋１にされた後、ワード線電圧ＶＷＬがＶｎ＋１からＶｎ＋２に立ち下げられ、さらに、ワード線電圧ＶＷＬが一定時間だけＶｎ＋２にされた後、ワード線電圧ＶＷＬがＶｎ＋２からＶｎ＋３に立ち下げられるが、Ｖｎ＋２＝ＶＣであるので、図１３（ｄ）に示すように、メモリセルＭＭＣの相変化素子５の温度は最適な結晶成長温度範囲ＴｍＣになる。

次にワード線電圧ＶＷＬが一定時間だけＶｎ＋３にされた後、ワード線電圧ＶＷＬがＶｎ３からＶｎ＋４に立ち下げられるが、Ｖｎ３＞ＶＡ＞Ｖｎ＋４であるので、図１３（ｂ）に示すように、メモリセルＭＭＢの相変化素子５の温度は最適な結晶成長温度範囲ＴｍＢを飛ばして低下する。したがって、３つのメモリセルＭＭＡ，ＭＭＢ，ＭＭＣのうちの１つのメモリセルＭＭＣのみが結晶状態になり、２つのメモリセルＭＭＡ，ＭＭＢは結晶状態にならない。以上より、本願発明の方が比較例よりも優れていることが分かる。

また、図１４は、図１１で示した本願発明のワード線電圧ＶＷＬとメモリセルＭＭＢの相変化素子５の結晶化に最適なワード線電圧ＶＢとが交わる期間ＰＢと、そこを過ぎた期間ＰＢ２とを拡大した図である。図１４において、期間ＰＢで相変化素子５が結晶化した場合、期間ＰＢ２において相変化素子５は既に低抵抗化している。したがって、期間ＰＢ，ＰＢ２においてメモリセルＭＭＢに一定のワード線電圧ＶＢを印加し続けると、期間ＰＢから期間ＰＢ２への移行に伴い相変化素子５に流れる電流が増加する。その結果、期間ＰＢ２において相変化素子５の温度がその融点Ｔａ以上になると、期間ＰＢで一旦低抵抗化した相変化素子５が期間ＰＢ２で再び高抵抗化する現象が発生する。これに対して本願発明では、期間ＰＢから期間ＰＢ２にかけてワード線電圧ＶＷＬを下降させるので、期間ＰＢで一旦低抵抗化した相変化素子５が期間ＰＢ２で再び高抵抗化する現象の発生を防止することができる。

次に、本願発明の効果を実測にて確認した結果を示す。図１５は、複数のメモリセルＭＭに対して、図４で示した従来のセット動作を行なった場合と、図１０（ｂ）で示した本願発明の徐冷セット動作を行なった場合との歩留りを比較した図である。両方の場合において同じメモリセルＭＭを用いた。また、図４の期間ｔｓと図１０（ｂ）の期間ｔ２とを同じ時間に設定した。また図１０（ｂ）の期間ｔ１は、徐冷セット動作時間に大きな影響を与えないように、ｔ２の０．０１倍の時間に設定した。

図１５において、“Ｐａｓｓ”は良品を示し、“Ｚ”はセット動作不良を示し、“Ｘ”はリセット動作不良をそれぞれ示している。図１５から、従来のセット動作を行なった場合よりも本願発明の徐冷セット動作を行なった方が、セット動作不良を減少させて良品を増やすことができることが分かる。このように、本願発明では、従来のセット動作時間とほとんど同じ時間で徐冷セット動作を行ない、セット動作不良を低減させることができる。

また図１６（ａ）（ｂ）は、複数のメモリセルＭＭに対して、図４で示した従来のセット動作を行なった場合と、図１０（ｂ）で示した本願発明の徐冷セット動作を行なった場合との抵抗分布を比較した図である。合計６種類のセット動作を実施した。６種類のセット動作のうち５種類は図４で示した従来のセット動作である。ただし、これら５種類のセット動作間では、ワード線電圧ＶＷＬが異なる。具体的には、ワード線電圧ＶＷＬを０．５Ｖ，０．７Ｖ，０．９Ｖ，１．１Ｖ，１．３Ｖに設定した。

残る１種類は図１０（ｂ）で示した本願発明の徐冷セット動作である。具体的には、期間ｔ２においてワード線電圧ＶＷＬを１．５Ｖから０Ｖまで一定の傾きで連続的に低下させた。これらは全て同じメモリセルＭＭを用いて測定した。また、予めリセット動作にてメモリセルＭＭの抵抗分布を高抵抗側に制御し、メモリセルＭＭの抵抗値および分散が各セット動作直前においてほぼ同じであることを逐一確認した後、６種類のセット動作の各々を開始した。また、図４の期間ｔｓと図１０（ｂ）の期間ｔ２を同じ時間に設定した。また、図１０（ｂ）の期間ｔ１は、セット動作時間に大きく影響を与えないように、期間ｔ２の０．０１倍の時間とした。図１６（ａ）のセットおよびリセット動作は２５℃で実施し、図１６（ｂ）のセットおよびリセット動作は８５℃で実施した。

図１６（ａ）の結果から、２５℃において従来のセット動作を行なう場合、ＶＷＬ＝０．９Ｖでセットした後の抵抗値の分布が最も小さくなっており、最適なワード線電圧ＶＷＬは０．９Ｖであることが分かる。また図１６（ｂ）の結果から、８５℃において従来のセット動作を行なう場合、ＶＷＬ＝１．１Ｖでセットした後の抵抗値の分布が最も小さくなっており、最適なワード線電圧ＶＷＬは１．１Ｖであることが分かる。また図１６（ａ）（ｂ）の結果から、いずれの温度においても本願発明の徐冷セット動作を行なった後の抵抗値の分布が最も小さくなっており、本願発明の徐冷セット動作を行なうことが最適であることが分かる。このように、本願発明によれば、温度に応じて印加電圧条件を変えることなく、各温度において従来のセット動作よりも優れた抵抗制御を行なうことができた。

また、図３、図４および図７で示したように、従来の相変化メモリではリセット動作時とセット動作時でそれぞれ印加電圧値が異なるため、複数の電源が必要である。しかし、本願発明では、図１７に示すように、徐冷セット動作時のワード線電圧ＶＷＬをリセット動作時のワード線電圧ＶＷＬと同じ電圧から一定の傾きで下降させることにより、徐冷リセット動作とセット動作を共通の電源を用いて行なうことができる。なお、図１７の左側はリセット動作の電圧波形であり、これは図７で示したリセット動作の電圧波形と同じである。図１７の右側は徐冷セット動作の電圧波形である。したがって、本願発明によれば、電源を単一にしてチップサイズの縮小化を図ることができる。

［実施の形態２］
図１８（ａ）は、この発明の実施の形態２による相変化メモリの徐冷セット動作を示すタイムチャートであって、図１０（ａ）と対比される図である。図１８（ａ）において、この徐冷セット動作が実施の形態１の徐冷セット動作と異なる点は、ワード線電圧ＶＷＬを一定の傾きで下降させる代わりに、ビット線電圧ＶＢＬを一定の傾きで下降させる点である。

すなわち、書込回路２は、ワード線電圧ＶＷＬを所定時間だけ正電圧Ｖａに立ち上げる一方、ビット線電圧ＶＢＬを正電圧Ｖａにした後、ビット線電圧ＶＢＬを一定の傾きで連続的に下降させる。図１８（ａ）中の期間ｔ１では、ビット線電圧ＶＢＬとワード線電圧ＶＷＬがともに正電圧Ｖａにされて、相変化素子５の温度が融点Ｔａ近傍に上昇する。期間ｔ１の次の期間ｔ２では、ワード線電圧ＶＷＬが正電圧Ｖａに維持されるとともに、ビット線電圧ＶＢＬが一定の傾きで下降されて、相変化素子５の温度が結晶化温度Ｔｘ以下の温度まで低下する。

この徐冷セット動作を行なうことにより、実施の形態１と同様に理由で、相変化素子５の最適な結晶成長温度範囲Ｔｍにばらつきがある場合や、相変化素子５の周辺温度が変動する場合でも、相変化素子５を高い確率で結晶状態にすることができる。図１８（ａ）の期間ｔ１，ｔ２が本発明の効果を得るために必要な期間であるので、その期間ｔ１，ｔ２の前後の状態が異なる場合でも、図１８（ａ）の場合と同様の効果を得ることができる。たとえば、図１８（ｂ）に示すように、ビット線電圧ＶＢＬを期間ｔ１の直前に立ち上げてもよい。また図１８（ｃ）に示すように、ビット線電圧ＶＢＬを期間ｔ１の直前に立ち上げ、期間ｔ２の直後にビット線電圧ＶＢＬを０Ｖに立ち下げてもよい。また図１８（ｄ）に示すように、ビット線電圧ＶＢＬを期間ｔ１の直前に立ち上げ、期間ｔ２の直後にワード線電圧ＶＷＬを０Ｖに立ち下げてもよい。

次に、本願発明の効果を実測にて確認した結果を示す。図１９は、複数のメモリセルＭＭに対して、図４で示した従来のセット動作を行なった場合と、図１８（ｂ）で示した本願発明の徐冷セット動作を行なった場合との歩留りを比較した図である。両方の場合において同じメモリセルＭＭを用いた。また、図４の期間ｔｓと図１８（ｂ）の期間ｔ２とは同じ時間に設定した。また図１８（ｂ）の期間ｔ１は、徐冷セット動作時間に大きな影響を与えないように、期間ｔ２の０．０１倍の時間に設定した。

図１９において、“Ｐａｓｓ”は良品を示し、“Ｚ”はセット動作不良を示し、“Ｘ”はリセット動作不良をそれぞれ示している。図１９から、従来のセット動作を行なった場合よりも本願発明の徐冷セット動作を行なった方が、セット動作不良を減少させて良品を増やすことができることが分かる。このように、本願発明では、従来のセット動作時間とほとんど同じ時間で徐冷セット動作を行ない、セット動作不良を低減させることができる。

次に、実施の形態１と２の効果を実測にて比較した結果を示す。図２０は、ビット線電圧ＶＢＬを下降させて徐冷セット動作を行なった場合（実施の形態２）と、ワード線電圧ＶＷＬを下降させて徐冷セット動作を行なった場合（実施の形態１）との歩留りを比較した図である。図２０から、ビット線電圧ＶＢＬを下降させて徐冷セット動作を行なうよりもワード線電圧ＶＷＬを下降させて徐冷セット動作を行なう方が、セット動作不良を減少させて良品を増やすことができることが分かる。これは、前者よりも後者の方が徐冷セット動作時間内において相変化素子５の結晶化が進む時間を長くすることができるからである。

すなわち、図２１（ａ）に示すように、ワード線電圧ＶＷＬを一定電圧Ｖ４に維持しながらビット線電圧ＶＢＬをＶ４，Ｖ３，Ｖ２，Ｖ１と一定の傾きで下降させる場合と、図２１（ｂ）に示すように、ビット線電圧ＶＢＬを一定電圧Ｖ４に維持しながらワード線電圧ＶＷＬをＶ４，Ｖ３，Ｖ２，Ｖ１と一定の傾きで下降させる場合とを比較するものとする。また、図２１（ａ）（ｂ）で、一定時間当りの電圧降下量は同じとする。

一方、図２２の実線は、図２で示したＮチャネルＭＯＳトランジスタ４のみの静特性である。図２２の横軸はビット線電圧ＶＢＬであり、縦軸はＮチャネルＭＯＳトランジスタ４のドレイン−ソース間電流Ｉｄｓである。また、図２２の破線は、図２の各電圧を印加（ＶＢＬとＶＷＬ以外は０Ｖ）した場合に、相変化素子５およびＮチャネルＭＯＳトランジスタ４に流れる電流Ｉｅｆｆである。相変化素子５が無い状態でＶＢＬ＝Ｖ４，ＶＷＬ＝Ｖ４とした場合は、図２２に示す電流Ｉｄｓ（ＶＢＬ＝Ｖ４，ＶＷＬ＝Ｖ４）が流れるが、相変化素子５が有る場合は相変化素子５自身の抵抗値による電圧降下が発生し、相変化素子５に流れる電流はＩｅｆｆ（ＶＢＬ＝Ｖ４，ＶＷＬ＝Ｖ４）となる。このＩｅｆｆが、相変化素子５の状態を制御する電流となる。

ビット線電圧ＶＢＬを図２１（ａ）に示すように下降させた場合、相変化素子５に流れる電流Ｉｅｆｆは、図２２に示すように、Ｉｅｆｆ（ＶＢＬ＝Ｖ４，ＶＷＬ＝Ｖ４）→Ｉｅｆｆ（ＶＢＬ＝Ｖ３）→Ｉｅｆｆ（ＶＢＬ＝Ｖ２）→Ｉｅｆｆ（ＶＢＬ＝Ｖ１）の順に低下する。一方、ワード線電圧ＶＷＬを図２１（ｂ）に示すように下降させた場合、相変化素子５に流れる電流Ｉｅｆｆは、図２２に示すように、Ｉｅｆｆ（ＶＢＬ＝Ｖ４，ＶＷＬ＝Ｖ４）→Ｉｅｆｆ（ＶＷＬ＝Ｖ３）→Ｉｅｆｆ（ＶＷＬ＝Ｖ２）→Ｉｅｆｆ（ＶＷＬ＝Ｖ１）の順に低下する。

図２１（ｃ）は、図２１（ａ）の徐冷セット動作時における相変化素子５の電流Ｉｅｆｆの時刻変化を示す図である。また、図２１（ｄ）は、図２１（ｂ）の徐冷セット動作時における相変化素子５の電流Ｉｅｆｆの時刻変化を示す図である。また、図２１（ｃ）（ｄ）の縦軸に示されているＩｅｆｆ（Ｔｘ〜Ｔａ）は、相変化素子５の温度を相変化素子５の結晶化が進む温度範囲にする電流範囲である。

図２１（ａ）と（ｂ）、図２１（ｃ）と（ｄ）をそれぞれ比較すると、下降させる電圧ＶＷＬ，ＶＢＬの傾きが同じであり、かつ徐冷セット動作時間が同じでありながら、ワード線電圧ＶＷＬを下降させて徐冷セット動作を行なう方が、ビット線ＶＢＬを下降させて徐冷セット動作を行なうよりも、相変化素子５の結晶化が進む時間ｔ２をより長くすることができることが分かる。以上が図２０の結果が生じた理由である。

なお、この実施の形態２では、本発明が、ＮチャネルＭＯＳトランジスタ４と相変化素子５とが電気的に直列に接続された構成のメモリセルＭＭに適用された場合について説明したが、この発明は、他の構成のメモリセルにも適用可能である。

たとえば、図２３に示すように、相変化素子５と、その両端の２つの端子６，７のみで構成されたメモリセルに対しても適用できる。徐冷セット動作時は、一方の端子６を０Ｖにし、他方の端子７に図１８（ａ）〜（ｄ）で示したビット線電圧ＶＢＬを印加すればよい。たとえば図２４に示すように、ビット線電圧ＶＢＬを期間ｔ１で正電圧Ｖａにした後、期間ｔ１の次の期間ｔ２でビット線電圧ＶＢＬを一定の傾きで低下させればよい。また、期間ｔ２の経過後は、引き続き一定の傾きで下降させてもよいし、図２５に示すように、０Ｖに立ち下げてもよい。

また、本発明は、図２６に示すように、端子７，６間に相変化素子５とダイオード８が電気的に直列に接続された構成のメモリセルに対しても適用できる。このメモリセルでは、ダイオード８のカソードが一方の端子６に接続され、ダイオード８のアノードが相変化素子５を介して他方の端子７に接続されている。この場合も、徐冷セット動作時は、一方の端子６を０Ｖにし、他方の端子７に図１８（ａ）〜（ｄ）で示したビット線電圧ＶＢＬを印加すればよい。

また、本発明は、図２７に示すように、端子６，７間にダイオード８と相変化素子５が電気的に直列に接続された構成のメモリセルに対しても適用できる。このメモリセルでは、ダイオード８のアノードが一方の端子６に接続され、ダイオード８のカソードが相変化素子５を介して他方の端子７に接続されている。この場合、徐冷セット動作時は、一方の端子６を０Ｖにし、他方の端子７に図１８（ａ）〜（ｄ）で示したビット線電圧ＶＢＬと極性が逆で絶対値が同じ電圧／ＶＢＬを印加すればよい。

[実施の形態３]
図２８は、この発明の実施の形態３による相変化メモリの全体構成を示す回路ブロック図である。図２８において、この相変化メモリはメモリアレイＭＡを備える。メモリアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＭ＜０，０＞〜ＭＭ＜ｘ，ｎ（ｙ＋１）＋ｙ＞と、それぞれ複数行に対応して設けられた複数のワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞と、それぞれ複数行に対応して設けられた複数のキャパシタＣ＜０＞〜Ｃ＜ｘ＞と、それぞれ複数列に対応して設けられた複数のビット線ＢＬ＜０＞〜ＢＬ＜ｎ（ｙ＋１）＋ｙ＞とを含む。ただし、ｘ，ｙ，ｎの各々は自然数である。ビット線ＢＬ＜０＞〜ＢＬ＜ｎ（ｙ＋１）＋ｙ＞は、（ｙ＋１）本ずつ（ｎ＋１）個のビット線グループに分割されている。

各メモリセルＭＭは、図２で示したものと同じ構成であり、ＮチャネルＭＯＳトランジスタ４と相変化素子５を含む。ＮチャネルＭＯＳトランジスタ４のゲートは対応のワード線ＷＬに接続され、そのソースは接地電圧ＶＳＳ（０Ｖ）を受け、そのドレインは相変化素子５を介して対応のビット線ＢＬに接続されている。キャパシタＣ＜０＞〜Ｃ＜ｘ＞は、それぞれワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞と接地電圧ＶＳＳのラインとの間に接続されている。なお、キャパシタＣは、ワード線ＷＬの先端部（図中の右端部）に接続されていてもよいし、ワード線ＷＬの基端部（図中の左端部）に接続されていてもよい。

また、この相変化メモリは、ＸデコーダＸＤＥＣと、それぞれワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞に対応して設けられたワード線ドライバＷＬＤ＜０＞〜ＷＬＤ＜ｘ＞とを備える。ＸデコーダＸＤＥＣは、入力されたアドレス信号に従って、内部行アドレス信号Ｘａｄｄ＜０＞〜Ｘａｄｄ＜ｘ＞のうちのいずれかの信号を活性化レベルの「Ｈ」レベルにする。

各ワード線ドライバＷＬＤは、ＮＡＮＤゲート１０，１１、ＡＮＤゲート１２、ＰチャネルＭＯＳトランジスタ１３、およびＮチャネルＭＯＳトランジスタ１４〜１６を含み、内部アドレス信号Ｘａｄｄ、制御信号ＷＬＭＯＤＥ０〜ＷＬＭＯＤＥ２、および制御電圧ＶＣＭに従って、対応のワード線ＷＬを駆動する。

内部アドレス信号Ｘａｄｄおよび制御信号ＷＬＭＯＤＥ２がともに「Ｈ」レベルにされると、ＮＡＮＤゲート１０の出力信号が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ１３が導通してワード線ＷＬが「Ｈ」レベル（正電圧Ｖａ）に立ち上げられる。また、内部アドレス信号Ｘａｄｄおよび制御信号ＷＬＭＯＤＥ０のうちの少なくとも一方の信号が「Ｌ」レベルにされると、ＮＡＮＤゲート１１の出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ１４が導通してワード線ＷＬが「Ｌ」レベル（接地電圧ＶＳＳ）にリセットされる。

また、内部アドレス信号Ｘａｄｄおよび制御信号ＷＬＭＯＤＥ１がともに「Ｈ」レベルにされると、ＡＮＤゲート１２の出力信号が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ１６が導通してＮチャネルＭＯＳトランジスタ１５がワード線ＷＬと接地電圧ＶＳＳのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１５は、電流切換回路１７からの制御電圧ＶＣＭに応じたレベルの電流を流す。ＮチャネルＭＯＳトランジスタ１５のゲート長は、論理回路（たとえばゲート１０〜１２）などで通常使用するＭＯＳトランジスタのゲート長よりも長く設定されている。これは、ゲート長寸法のばらつきなどによる電流ばらつきを抑制するためである。

電流切換回路１７は、図２９に示すように、定電流源２２、ＮチャネルＭＯＳトランジスタＮＩ＜０＞〜ＮＩ＜ｍ＞，ＮＩＳＷ＜０＞〜ＮＩＳＷ＜ｍ＞、およびアナログスイッチＡＳＷ＜０＞〜ＡＳＷ＜ｍ＞を含み、制御信号φＩ＜０＞〜φＩ＜ｍ＞に従って制御電圧ＶＣＭを出力する。ただし、ｍは自然数である。

ＮチャネルＭＯＳトランジスタＮＩ＜０＞〜ＮＩ＜ｍ＞は、互いに異なるゲート幅を有する。ＮチャネルＭＯＳトランジスタＮＩ＜０＞〜ＮＩ＜ｍ＞の各々は、ダイオード接続されている。ＮチャネルＭＯＳトランジスタＮＩ＜ｍ＞のドレインおよびゲートは、共通接続されて定電流源２２の出力電流Ｉｒｅｆを受ける。ＮチャネルＭＯＳトランジスタＮＩＳＷ＜ｍ＞は、ＮチャネルＭＯＳトランジスタＮＩ＜ｍ＞のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは制御信号φＩ＜ｍ＞を受ける。

アナログスイッチＡＳＷ＜ｍ＞は、ＮチャネルＭＯＳトランジスタＮＩ＜ｍ＞のゲートと電流切換回路１７の出力ノード１７ａとの間に並列接続されたＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４を含む。制御信号φＩ＜ｍ＞は、インバータ２５で反転されてＰチャネルＭＯＳトランジスタ２３のゲートに入力されるとともに、インバータ２５，２６で遅延されてＮチャネルＭＯＳトランジスタ２４のゲートに入力される。

制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちのいずれか１つの信号が「Ｈ」レベルにされ、残りの信号は「Ｌ」レベルにされる。たとえば、制御信号φＩ＜ｍ＞が「Ｈ」レベルにされて制御信号φＩ＜０＞〜φＩ＜ｍ−１＞が「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタＮＩＳＷ＜０＞〜ＮＩＳＷ＜ｍ＞のうちのＮチャネルＭＯＳトランジスタＮＩＳＷ＜ｍ＞のみが導通するとともに、アナログスイッチＡＳＷ＜０＞〜ＡＳＷ＜ｍ＞のうちのアナログスイッチＡＳＷ＜ｍ＞のみが導通する。

これにより、電流切換回路１７のＮチャネルＭＯＳトランジスタＮＩ＜ｍ＞のゲートと各ワード線ドライバＷＬＤのＮチャネルＭＯＳトランジスタ１５のゲートが接続され、トランジスタＮＩ＜ｍ＞，１５はカレントミラー回路を構成する。したがって、トランジスタ１５には、定電流Ｉｒｅｆと、トランジスタＮＩ＜ｍ＞，１５のゲート幅の比とで決まる電流が流れる。したがって、トランジスタＮＩ＜０＞〜ＮＩ＜ｍ＞は互いに異なるゲート幅を有するので、制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちのどの信号を「Ｈ」レベルにするかによってトランジスタ１５に流れる電流を切換えることができ、ワード線電圧ＶＷＬの下降速度を切換えることができる。

たとえば、制御信号φＩ＜０＞を「Ｈ」レベルにしたときにトランジスタ１５に流れる電流Ｉ０と、制御信号φＩ＜１＞を「Ｈ」レベルにしたときにトランジスタ１５に流れる電流Ｉ１と、制御信号φＩ＜ｍ＞を「Ｈ」レベルにしたときにトランジスタ１５に流れる電流Ｉｍとの大小関係がＩ１＞Ｉ０＞Ｉｍであるとする。この場合、図３０に示すように、制御信号φＩ＜０＞を「Ｈ」レベルにしたときのワード線電圧ＶＷＬの立ち下がり時間ＴＦ０＝ｔ３−ｔ１と、制御信号φＩ＜１＞を「Ｈ」レベルにしたときのワード線電圧ＶＷＬの立ち下がり時間ＴＦ１＝ｔ２−ｔ１と、制御信号φＩ＜ｍ＞を「Ｈ」レベルにしたときのワード線電圧ＶＷＬの立ち下がり時間ＴＦｍ＝ｔ４−ｔ１との大小関係は、ＴＦｍ＞ＴＦ０＞ＴＦ１となる。

したがって、制御信号φＩ＜０＞を「Ｈ」レベルに設定したが、ワード線電圧ＶＷＬの立ち下がり時間を短縮したい場合は、制御信号φＩ＜０＞の代わりに制御信号φＩ＜１＞を「Ｈ」レベルにすればよい。逆に、ワード線電圧ＶＷＬの立ち下がり時間を延長したい場合は、制御信号φＩ＜０＞の代わりに制御信号φＩ＜ｍ＞を「Ｈ」レベルにすればよい。

なお、徐冷セット動作時におけるワード線電圧ＶＷＬの立ち下がり時間をリセット動作時におけるワード線電圧ＶＷＬの立ち下がり時間よりも長くするため、ＮチャネルＭＯＳトランジスタ１５の電流駆動能力はＮチャネルＭＯＳトランジスタ１４の電流駆動能力よりも小さく設定されている。

図２８に戻って、この相変化メモリは、それぞれｎ＋１個のビット線グループに対応して設けられたＹスイッチＹＳＷ＜０＞〜ＹＳＷ＜ｎ＞を備える。ＹスイッチＹＳＷ＜０＞〜ＹＳＷ＜ｎ＞は、それぞれノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞に接続されている。各ＹスイッチＹＳＷは、それぞれ対応の（ｙ＋１）本のビット線ＢＬと対応のノードＢＬＳＡとの間に接続されたＰチャネルＭＯＳトランジスタＹＳＷＰ＜０＞〜ＹＳＷＰ＜ｙ＞と、それぞれ対応の（ｙ＋１）本のビット線ＢＬと対応のノードＢＬＳＡとの間に接続されたＮチャネルＭＯＳトランジスタＹＳＷＮ＜０＞〜ＹＳＷＮ＜ｙ＞とを含む。

ＰチャネルＭＯＳトランジスタＹＳＷＰ＜０＞〜ＹＳＷＰ＜ｙ＞のゲートはそれぞれビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞を受け、ＮチャネルＭＯＳトランジスタＹＳＷＮ＜０＞〜ＹＳＷＮ＜ｙ＞のゲートはそれぞれビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞を受ける。ビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞は、それぞれビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞の反転信号である。ビット線選択時は、ビット線選択信号ＹＴ＜０＞〜ＹＴ＜ｙ＞のうちのいずれか１つの信号が「Ｈ」レベルにされる。したがって、ＹスイッチＹＳＷ＜０＞〜ＹＳＷ＜ｎ＞により、ノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞の各々に１本のビット線ＢＬが接続される。

また、この相変化メモリは、ＹデコーダＹＤＥＣと、それぞれビット線選択信号ＹＢ＜０＞〜ＹＢ＜ｙ＞，ＹＴ＜０＞〜ＹＴ＜ｙ＞に対応して設けられたＹドライバＹＤ＜０＞〜ＹＤ＜ｙ＞を備える。ＹデコーダＹＤＥＣは、入力されたアドレス信号に従って、内部列アドレス信号Ｙａｄｄ＜０＞〜Ｙａｄｄ＜ｙ＞のうちのいずれかの信号を活性化レベルの「Ｈ」レベルにする。

各ＹドライバＹＤは、２段のインバータ１８，１９で構成される。各ＹドライバＹＤは、対応の内部列アドレス信号Ｙａｄｄが活性化レベルの「Ｈ」レベルにされたことに応じて、対応のビット線選択信号ＹＢ，ＹＴをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。これにより、ノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞の各々に１本のビット線ＢＬが接続される。

また、この相変化メモリは、それぞれノードＢＬＳＡ＜０＞〜ＢＬＳＡ＜ｎ＞に接続されたライト回路ＢＬＳＷ＜０＞〜ＢＬＳＷ＜ｎ＞および読出用センスアンプＳＡ＜０＞〜ＳＡ＜ｎ＞を備える。ライト回路ＢＬＳＷ＜０＞〜ＢＬＳＷ＜ｎ＞は、それぞれパルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞によって制御される。

各ライト回路ＢＬＳＷは、図３１に示すように、ＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８を含む。ＰチャネルＭＯＳトランジスタ２７のソースは電圧Ｖａを受け、そのゲートはパルス信号ＢＬＶＰを受け、そのドレインはノードＢＬＳＡに接続される。ＮチャネルＭＯＳトランジスタ２８のドレインはノードＢＬＳＡに接続され、そのゲートはパルス信号ＢＬＶＮを受け、そのソースは接地電圧ＶＳＳ（０Ｖ）を受ける。

パルス信号ＢＬＶＰ，ＢＬＶＮがともに「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２７が導通するとともにＮチャネルＭＯＳトランジスタ２８が非導通になって、ノードＢＬＳＡは電圧Ｖａになる。パルス信号ＢＬＶＰ，ＢＬＶＮがともに「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２７が非導通になるとともにＮチャネルＭＯＳトランジスタ２８が導通し、ノードＢＬＳＡは接地電圧ＶＳＳになる。パルス信号ＢＬＶＰ，ＢＬＶＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、トランジスタ２７，２８がともに非導通になってノードＢＬＳＡはオープン状態（ハイインピーダンス状態、フローティング状態）にされる。

図２８に戻って、読出用センスアンプＳＡは、読出動作時に対応のノードＢＬＳＡに所定の電圧を印加し、対応のトランジスタＹＳＷＮ，ＹＳＷＰ、ビット線ＢＬ、およびメモリセルＭＭを介して接地電圧ＶＳＳのラインに流れる電流に基づいて、そのメモリセルＭＭの記憶データを読み出す。

また、この相変化メモリは、セット／リセット信号生成回路２０とセット／リセットパルス生成回路２１を備える。セット／リセット信号生成回路２０は、書換データ信号に従って、セット信号ＳＥＴＭＯＤＥおよびリセット信号ＲＥＳＥＴＭＯＤＥを生成する。セット／リセットパルス生成回路２１は、書換モード信号、セット信号ＳＥＴＭＯＤＥ、およびリセット信号ＲＥＳＥＴＭＯＤＥに従って、制御信号ＷＬＭＯＤＥ０〜ＷＬＭＯＤＥ２およびパルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞を生成する。

図３２は、この相変化メモリの徐冷セット動作およびリセット動作を示すタイムチャートである。図３２では、メモリセルＭＭ＜０，０＞に対して徐冷セット動作を行なった後、メモリセルＭＭ＜０，ｙ＋１＞に対してリセット動作を行なう場合が示されている。

図３２において、内部行アドレス信号Ｘａｄｄ＜０＞が「Ｈ」レベルに立ち上げられて、ワード線ドライバＷＬＤ＜０＞が活性化される。また、内部列アドレス信号Ｙａｄｄ＜０＞が「Ｈ」レベルに立ち上げられて、ビット線選択信号ＹＢ＜０＞，ＹＴ＜０＞がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、ビット線ＢＬ＜０＞，ＢＬ＜ｙ＋１＞，…がそれぞれノードＢＬＳＡ＜０＞，ＢＬＳＡ＜ｙ＋１＞，…に接続される（時刻ｔ０）。

メモリセルＭＭ＜０，０＞に対して徐冷セット動作を行なう期間（ｔ０〜ｔ５）では、セット／リセット信号生成回路２０により、セット信号ＳＥＴＭＯＤＥおよびリセット信号ＲＥＳＥＴＭＯＤＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。これに応じてセット／リセットパルス生成回路２１は、図３２に示すように制御信号ＷＬＭＯＤＥ０〜ＷＬＭＯＤＥ２およびパルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞を生成する。

すなわち、パルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞のうちのＢＬＶＰ＜０＞，ＢＬＶＮ＜０＞のみが「Ｌ」レベルにされて、ビット線ＢＬ＜０＞が正電圧Ｖａ（たとえば１．５Ｖ）に立ち上げられる。次いで、制御信号ＷＬＭＯＤＥ０，ＷＬＭＯＤＥ２がともに「Ｈ」レベルに立ち上げられ、ワード線ドライバＷＬＤ＜０＞のＰチャネルＭＯＳトランジスタ１３が導通するとともにＮチャネルＭＯＳトランジスタ１４が非導通になり、ワード線ＷＬ＜０＞およびキャパシタＣ＜０＞が正電圧Ｖａ（たとえば１．５Ｖ）に充電される（時刻ｔ１）。

次に、制御信号ＷＬＭＯＤＥ１が「Ｈ」レベルに立ち上げられるとともに制御信号ＷＬＭＯＤＥ２が「Ｌ」レベルに立ち下げられ（時刻ｔ２）、ＰチャネルＭＯＳトランジスタ１３が非導通になるとともに、ＮチャネルＭＯＳトランジスタ１６が導通する。これにより、ワード線ＷＬ＜０＞およびキャパシタＣ＜０＞に充電された電荷が、ＮチャネルＭＯＳトランジスタ１５，１６を介して接地電圧ＶＳＳのラインに流出し、ワード線ＷＬ＜０＞の電圧が下降する。トランジスタ１５が一定の電流を流すので、ワード線ＷＬ＜０＞の電圧は一定の傾きで連続的に下降する。この傾きは、ＮチャネルＭＯＳトランジスタ１５の電流値で決まる。

ワード線ＷＬ＜０＞の電圧が０Ｖまで低下した後、制御信号ＷＬＭＯＤＥ０，ＷＬＭＯＤＥ１が「Ｌ」レベルに立ち下げられ（時刻ｔ３）、ＮチャネルＭＯＳトランジスタ１４が導通するとともにＮチャネルＭＯＳトランジスタ１６が非導通になり、ワード線ＷＬ＜０＞の電圧が０Ｖにリセットされる。また、パルス信号ＢＬＶＰ＜０＞，ＢＬＶＮ＜０＞がともに「Ｈ」レベルにされて、ビット線ＢＬ＜０＞の電圧が０Ｖに立ち下げられる。次いでセット信号ＳＥＴＭＯＤＥが「Ｌ」レベルに立ち下げられて徐冷セット動作が終了する（時刻ｔ４）。このようにして、メモリセルＭＭ＜０，０＞に対して徐冷セット動作が行なわれ、メモリセルＭＭ＜０，０＞の相変化素子５が低抵抗の結晶状態にされる。

メモリセルＭＭ＜０，ｙ＋１＞に対してリセット動作を行なう期間（ｔ５〜ｔ８）では、セット／リセット信号生成回路２０により、セット信号ＳＥＴＭＯＤＥおよびリセット信号ＲＥＳＥＴＭＯＤＥがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これに応じてセット／リセットパルス生成回路２１は、図３２に示すように制御信号ＷＬＭＯＤＥ０〜ＷＬＭＯＤＥ２およびパルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞を生成する。

すなわち、パルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞のうちのＢＬＶＰ＜１＞，ＢＬＶＮ＜１＞のみが「Ｌ」レベルにされて、ビット線ＢＬ＜ｙ＋１＞が正電圧Ｖａ（たとえば１．５Ｖ）に立ち上げられる。次いで、制御信号ＷＬＭＯＤＥ０，ＷＬＭＯＤＥ２がともに「Ｈ」レベルに立ち上げられ、ワード線ドライバＷＬＤ＜０＞のＰチャネルＭＯＳトランジスタ１３が導通するとともにＮチャネルＭＯＳトランジスタ１４が非導通になり、ワード線ＷＬ＜０＞およびキャパシタＣ＜０＞が正電圧Ｖａ（たとえば１．５Ｖ）に充電される（時刻ｔ６）。

次に、制御信号ＷＬＭＯＤＥ０，ＷＬＭＯＤＥ２がともに「Ｌ」レベルに立ち下げられ、ワード線ドライバＷＬＤ＜０＞のＰチャネルＭＯＳトランジスタ１３が非導通になるとともにＮチャネルＭＯＳトランジスタ１４が導通し、ワード線ＷＬ＜０＞およびキャパシタＣ＜０＞が０Ｖに放電される（時刻ｔ７）。次いでリセット信号ＲＥＳＥＴＭＯＤＥが「Ｌ」レベルに立ち下げられてリセット動作が終了する（時刻ｔ８）。このようにして、メモリセルＭＭ＜０，ｙ＋１＞に対してリセット動作が行なわれ、メモリセルＭＭ＜０，ｙ＋１＞の相変化素子５が高抵抗のアモルファス状態にされる。

この実施の形態３では、実施の形態１と同じ効果が得られる。
図３３は、実施の形態３の変更例を示すブロック図である。この変更例では、温度センサ３０が追加される。温度センサ３０は、メモリアレイＭＡの温度を検出し、その検出結果に基づいて制御信号φＩ＜０＞〜φＩ＜ｍ＞を生成する。制御信号φＩ＜０＞〜φＩ＜ｍ＞は、電流切換回路１７に与えられる。

検出温度が上昇するに従ってワード線電圧ＶＷＬの立ち下がり時間を短縮したい場合は、図３４に示すように、検出温度が室温の場合は制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちの制御信号φＩ＜０＞のみを「Ｈ」レベルにし、検出温度が低温の場合は制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちの制御信号φＩ＜１＞のみを「Ｈ」レベルにし、検出温度が高温の場合は制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちの制御信号φＩ＜ｍ＞のみを「Ｈ」レベルにすればよい。

逆に、検出温度が下降するに従ってワード線電圧ＶＷＬの立ち下がり時間を短縮したい場合は、図３５に示すように、検出温度が室温の場合は制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちの制御信号φＩ＜０＞のみを「Ｈ」レベルにし、検出温度が高温の場合は制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちの制御信号φＩ＜１＞のみを「Ｈ」レベルにし、検出温度が低温の場合は制御信号φＩ＜０＞〜φＩ＜ｍ＞のうちの制御信号φＩ＜ｍ＞のみを「Ｈ」レベルにすればよい。

また、図３６は、実施の形態３の他の変更例を示す回路図である。この変更例では、電流切換回路１７が電流切換回路３１で置換される。図３６において、この電流切換回路３１が図２９の電流切換回路３１と異なる点は、アナログスイッチＡＳＷ＜０＞〜ＡＳＷ＜ｍ＞が除去され、ＮチャネルＭＯＳトランジスタＮＩ＜０＞〜ＮＩ＜ｍ＞，ＮＩＳＷ＜０＞，ＮＩＳＷ＜ｍ＞がＮチャネルＭＯＳトランジスタＮＩ，ＮＩＳＷで置換されている点である。ＮチャネルＭＯＳトランジスタＮＩＳＷのゲートは制御信号φＩを受ける。ＮチャネルＭＯＳトランジスタＮＩのゲートは、ワード線ドライバＷＬＤのＮチャネルＭＯＳトランジスタ１５のゲートに接続される。したがって、この変更例では、ＮチャネルＭＯＳトランジスタ１５に流れる電流は一定値に固定される一方、電流切換回路の小型化を図ることができる。

[実施の形態４]
図３７は、この発明の実施の形態４による相変化メモリの全体構成を示す回路ブロック図であって、図２８と対比される図である。図３７において、この相変化メモリが図２８の相変化メモリと異なる点は、ＰチャネルＭＯＳトランジスタ３２が追加され、キャパシタＣ＜０＞〜Ｃ＜ｘ＞がキャパシタ３３で置換され、各ワード線ドライバＷＬＤのＮＡＮＤゲート１０およびＰチャネルＭＯＳトランジスタ１３がインバータ３４およびトランスファーゲート３５で置換されている点である。

ＰチャネルＭＯＳトランジスタ３２のソースは正電圧Ｖａを受け、そのドレインは電源ノードＮ３２に接続され、そのゲートは制御信号ＷＬＭＯＤＥ１を受ける。キャパシタ３３は、電源ノードＮ３２と接地電圧ＶＳＳのラインとの間に接続される。トランスファーゲート３５は、電源ノードＮ３２と対応のワード線ＷＬとの間に並列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む。ＮＡＮＤゲート１１の出力信号は、トランスファーゲート３５のＰチャネルＭＯＳトランジスタのゲートに入力されるとともに、インバータ３４を介してトランスファーゲート３５のＮチャネルＭＯＳトランジスタのゲートに入力される。

ＰチャネルＭＯＳトランジスタ１３をトランスファーゲート３５で置換したのは、キャパシタ３３に充電された電荷をＮチャネルＭＯＳトランジスタ１５を介して放電する際に、電源ノードＮ３２の電圧がたとえば１．５Ｖから０Ｖまで変化するため、１．５Ｖから０Ｖのトランスファ能力が必要だからである。

図３８は、この相変化メモリの徐冷セット動作およびリセット動作を示すタイムチャートであって、図３２と対比される図である。図３８では、メモリセルＭＭ＜０，０＞に対して徐冷セット動作を行なった後、メモリセルＭＭ＜０，ｙ＋１＞に対してリセット動作を行なう場合が示されている。図３８において、初期状態では制御信号ＷＬＭＯＤＥ１が「Ｌ」レベルにされており、ＰチャネルＭＯＳトランジスタ３２が導通してキャパシタ３３が充電され、電源ノードＮ３２の電圧ＶＸは１．５Ｖになっている。

次いで、内部行アドレス信号Ｘａｄｄ＜０＞が「Ｈ」レベルに立ち上げられて、ワード線ドライバＷＬＤ＜０＞が活性化される。また、内部列アドレス信号Ｙａｄｄ＜０＞が「Ｈ」レベルに立ち上げられて、ビット線選択信号ＹＢ＜０＞，ＹＴ＜０＞がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、ビット線ＢＬ＜０＞，ＢＬ＜ｙ＋１＞，…がそれぞれノードＢＬＳＡ＜０＞，ＢＬＳＡ＜ｙ＋１＞，…に接続される（時刻ｔ０）。

メモリセルＭＭ＜０，０＞に対して徐冷セット動作を行なう期間（ｔ０〜ｔ５）では、セット／リセット信号生成回路２０により、セット信号ＳＥＴＭＯＤＥおよびリセット信号ＲＥＳＥＴＭＯＤＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。これに応じてセット／リセットパルス生成回路２１は、図３８に示すように制御信号ＷＬＭＯＤＥ０，ＷＬＭＯＤＥ１およびパルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞を生成する。

すなわち、パルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞のうちのＢＬＶＰ＜０＞，ＢＬＶＮ＜０＞のみが「Ｌ」レベルにされて、ビット線ＢＬ＜０＞が正電圧Ｖａ（たとえば１．５Ｖ）に立ち上げられる。次いで、制御信号ＷＬＭＯＤＥ０が「Ｈ」レベルに立ち上げられ、ワード線ドライバＷＬＤ＜０＞のトランスファーゲート３５が導通するとともにＮチャネルＭＯＳトランジスタ１４が非導通になり、ワード線ＷＬ＜０＞およびキャパシタＣ＜０＞が正電圧Ｖａ（たとえば１．５Ｖ）に充電される（時刻ｔ１）。

次に、制御信号ＷＬＭＯＤＥ１が「Ｈ」レベルに立ち上げられ（時刻ｔ２）、ＰチャネルＭＯＳトランジスタ３２が非導通になるとともに、ＮチャネルＭＯＳトランジスタ１６が導通する。これにより、ワード線ＷＬ＜０＞およびキャパシタ３３に充電された電荷が、トランスファーゲート３５およびＮチャネルＭＯＳトランジスタ１５，１６を介して接地電圧ＶＳＳのラインに流出し、ワード線ＷＬ＜０＞の電圧が下降する。トランジスタ１５が一定の電流を流すので、ワード線ＷＬ＜０＞の電圧は一定の傾きで連続的に下降する。この傾きは、ＮチャネルＭＯＳトランジスタ１５の電流値で決まる。

ワード線ＷＬ＜０＞の電圧が０Ｖまで低下した後、制御信号ＷＬＭＯＤＥ０，ＷＬＭＯＤＥ１が「Ｌ」レベルに立ち下げられ（時刻ｔ３）、ＰチャネルＭＯＳトランジスタ３２が導通するとともにトランスファーゲート３５が非導通になり、電源ノードＮ３２が１．５Ｖに充電される。また、ＮチャネルＭＯＳトランジスタ１４が導通するとともにＮチャネルＭＯＳトランジスタ１６が非導通になり、ワード線ＷＬ＜０＞の電圧が０Ｖにリセットされる。また、パルス信号ＢＬＶＰ＜０＞，ＢＬＶＮ＜０＞がともに「Ｈ」レベルにされて、ビット線ＢＬ＜０＞の電圧が０Ｖに立ち下げられる。次いでセット信号ＳＥＴＭＯＤＥが「Ｌ」レベルに立ち下げられて徐冷セット動作が終了する（時刻ｔ４）。このようにして、メモリセルＭＭ＜０，０＞に対して徐冷セット動作が行なわれ、メモリセルＭＭ＜０，０＞の相変化素子５が低抵抗の結晶状態にされる。

メモリセルＭＭ＜０，ｙ＋１＞に対してリセット動作を行なう期間（ｔ５〜ｔ８）では、セット／リセット信号生成回路２０により、セット信号ＳＥＴＭＯＤＥおよびリセット信号ＲＥＳＥＴＭＯＤＥがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これに応じてセット／リセットパルス生成回路２１は、図３７に示すように制御信号ＷＬＭＯＤＥ０，ＷＬＭＯＤＥ１およびパルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞を生成する。

すなわち、パルス信号ＢＬＶＰ＜０＞〜ＢＬＶＰ＜ｎ＞，ＢＬＶＮ＜０＞〜ＢＬＶＮ＜ｎ＞のうちのＢＬＶＰ＜１＞，ＢＬＶＮ＜１＞のみが「Ｌ」レベルにされて、ビット線ＢＬ＜ｙ＋１＞が正電圧Ｖａ（たとえば１．５Ｖ）に立ち上げられる。次いで、制御信号ＷＬＭＯＤＥ０が「Ｈ」レベルに立ち上げられ、ワード線ドライバＷＬＤ＜０＞のトランスファーゲート３５が導通するとともにＮチャネルＭＯＳトランジスタ１４が非導通になり、ワード線ＷＬ＜０＞およびキャパシタＣ＜０＞が正電圧Ｖａ（たとえば１．５Ｖ）に充電される（時刻ｔ６）。

次に、制御信号ＷＬＭＯＤＥ０が「Ｌ」レベルに立ち下げられ、ワード線ドライバＷＬＤ＜０＞のトランスファーゲート３５が非導通になるとともにＮチャネルＭＯＳトランジスタ１４が導通し、ワード線ＷＬ＜０＞が０Ｖに放電される（時刻ｔ７）。次いでリセット信号ＲＥＳＥＴＭＯＤＥが「Ｌ」レベルに立ち下げられてリセット動作が終了する（時刻ｔ８）。このようにして、メモリセルＭＭ＜０，ｙ＋１＞に対してリセット動作が行なわれ、メモリセルＭＭ＜０，ｙ＋１＞の相変化素子５が高抵抗のアモルファス状態にされる。

この実施の形態４では、実施の形態３と同じ効果が得られる他、（ｘ＋１）個のキャパシタＣ＜０＞〜Ｃ＜ｘ＞を１個のキャパシタ３３で置換したので、レイアウト面積の低減化を図ることができる。

また、リセット動作時は、ワード線ＷＬの電荷のみを放電すればよいので、ワード線ＷＬおよびキャパシタＣの電荷を放電する必要がある実施の形態３に比べ、ＮチャネルＭＯＳトランジスタ１４のサイズを小さくすることができる。

なお、この実施の形態４では、全ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞に対して共通にＰチャネルＭＯＳトランジスタ３２およびキャパシタ３３を設けたが、ワード線ＷＬ＜０＞〜ＷＬ＜ｘ＞を複数のワード線グループに分割し、各ワード線グループ毎にＰチャネルＭＯＳトランジスタ３２およびキャパシタ３３を設けてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本願発明の基礎となる相変化メモリの全体構成を示すブロック図である。 図１に示したメモリアレイに含まれるメモリセルの構成を示す回路図である。 図１に示した書込回路のリセット動作を示すタイムチャートである。 図１に示した書込回路のセット動作を示すタイムチャートである。 図３および図４で示したリセット動作およびセット動作における相変化素子の温度変化を示すタイムチャートである。 図１に示した読出回路の動作を示すタイムチャートである。 図３に示したリセット動作の変更例を示すタイムチャートである。 図５に示した相変化素子の温度と結晶化速度の関係を示す図である。 図１〜図８に示した相変化メモリの問題点を説明するための図である。 この発明の実施の形態１による相変化メモリの徐冷セット動作を示すタイムチャートである。 図１０に示した徐冷セット動作の効果を説明するための図である。 図１０に示した徐冷セット動作の効果をより詳細に説明するための図である。 図１２に示した徐冷セット動作の比較例を示す図である。 図１０に示した徐冷セット動作の効果を説明するための他の図である。 本願発明における相変化素子の歩留りを従来と比較した図である。 本願発明における相変化素子の抵抗分布を従来と比較した図である。 図１０に示した徐冷セット動作の他の効果を説明するための図である。 この発明の実施の形態２による相変化メモリの徐冷セット動作を示すタイムチャートである。 実施の形態２における相変化素子の歩留りを従来と比較した図である。 実施の形態２における相変化素子の歩留りを実施の形態１と比較した図である。 実施の形態１，２の効果の差を説明するための図である。 実施の形態１，２の効果の差を説明するための他の図である。 実施の形態２の変更例を示す図である。 図２３に示した相変化メモリの徐冷セット動作を示すタイムチャートである。 図２３に示した相変化メモリの他の徐冷セット動作を示すタイムチャートである。 実施の形態２の他の変更例を示す図である。 実施の形態２のさらに他の変更例を示す図である。 この発明の実施の形態３による相変化メモリの全体構成を示すブロック図である。 図２８に示した電流切換回路の構成を示す回路図である。 図２９に示した電流切換回路の動作を示すタイムチャートである。 図２８に示したライト回路の構成を示す回路図である。 図２８に示した相変化メモリの動作を示すタイムチャートである。 実施の形態３の変更例を示すブロック図である。 図３３に示した相変化メモリの動作を例示するタイムチャートである。 図３３に示した相変化メモリの動作を例示する他のタイムチャートである。 実施の形態３の他の変更例を示す回路図である。 この発明の実施の形態４による相変化メモリの全体構成を示すブロック図である。 図３７に示した相変化メモリの動作を示すタイムチャートである。

符号の説明

１ メモリアレイ、２ 書込回路、３ 読出回路、４，１４〜１６，２４，２８，ＮＩ，ＮＩＳＷ，ＹＳＷＮ ＮチャネルＭＯＳトランジスタ、５ 相変化素子、６，７ 端子、８ ダイオード、１０，１１ ＮＡＮＤゲート、１２ ＡＮＤゲート、１３，２３，２７，３２，ＹＳＷＰ ＰチャネルＭＯＳトランジスタ、１７，３１ 電流切換回路、１８，１９，２５，２６，３４ インバータ、２０ セット／リセット信号生成回路、２１ セット／リセットパルス生成回路、２２ 定電流源、３０ 温度センサ、３３ キャパシタ、３５ トランスファーゲート、ＢＬ ビット線、ＢＬＳＡ ノード、ＢＬＳＷ ライト回路、Ｃ キャパシタ、ＭＡ メモリアレイ、ＭＭ メモリセル、ＳＡ 読出用センスアンプ、ＷＬ ワード線、ＷＬＤ ワード線ドライバ、ＸＤＥＣ Ｘデコーダ、ＹＤ Ｙドライバ、ＹＤＥＣ Ｙデコーダ、ＹＳＷ Ｙスイッチ。

Claims (13)

1. 相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子を含むメモリセルと、
   書込データの論理に応じて前記相変化素子を結晶状態またはアモルファス状態にする書込回路とを備え、
   前記メモリセルに第１の電圧を印加すると前記相変化素子の温度は略融点になり、前記メモリセルに前記第１の電圧よりも低い第２の電圧を印加すると前記相変化素子は結晶化温度になり、
   前記書込回路は、前記相変化素子を前記アモルファス状態から前記結晶状態に変化させる場合は、前記メモリセルに前記第１の電圧を印加した後、その印加電圧を前記第１の電圧から前記第２の電圧よりも低い第３の電圧まで一定の傾きで下降させ、前記相変化素子を前記結晶状態から前記アモルファス状態に変化させる場合は、前記メモリセルに前記第１の電圧を所定の時間だけ印加する、半導体装置。
2. 前記メモリセルは、２つの端子間に直列接続された電界効果型トランジスタおよび前記相変化素子を含み、
   前記書込回路は、前記相変化素子を前記アモルファス状態から前記結晶状態に変化させる場合は、前記２つの端子間に一定の第４の電圧を印加するとともに、前記電界効果型トランジスタのゲートに前記第１の電圧を印加して前記電界効果型トランジスタを導通させた後、前記ゲートの電圧を前記第１の電圧から前記第３の電圧まで一定の傾きで下降させて前記電界効果型トランジスタの導通抵抗値を上昇させる、請求項１に記載の半導体装置。
3. 前記メモリセルは、２つの端子間に直列接続された電界効果型トランジスタおよび前記相変化素子を含み、
   前記書込回路は、前記相変化素子を前記アモルファス状態から前記結晶状態に変化させる場合は、前記２つの端子間に前記第１の電圧を印加するとともに、前記電界効果型トランジスタのゲートに一定の第４の電圧を印加して前記電界効果型トランジスタを導通させた後、前記２つの端子間の電圧を前記第１の電圧から前記第３の電圧まで一定の傾きで下降させる、請求項１に記載の半導体装置。
4. 前記メモリセルは、２つの端子間に接続された前記相変化素子のみを含み、
   前記書込回路は、前記相変化素子を前記アモルファス状態から前記結晶状態に変化させる場合は、前記２つの端子間に前記第１の電圧を印加した後、前記２つの端子間の電圧を前記第１の電圧から前記第３の電圧まで一定の傾きで下降させる、請求項１に記載の半導体装置。
5. 前記メモリセルは、２つの端子間に直列接続されたダイオードおよび前記相変化素子を含み、
   前記書込回路は、前記相変化素子を前記アモルファス状態から前記結晶状態に変化させる場合は、前記２つの端子間に前記第１の電圧を印加して前記ダイオードを導通させた後、前記２つの端子間の電圧を前記第１の電圧から前記第３の電圧まで一定の傾きで下降させる、請求項１に記載の半導体装置。
6. 前記書込回路は、
   前記メモリセルに接続されたキャパシタと、
   前記キャパシタを前記第１の電圧に充電する充電回路と、
   前記第１の電圧に充電された前記キャパシタから一定の電流を流出させて前記キャパシタの端子間電圧を前記一定の傾きで下降させる放電回路と、
   前記キャパシタの端子間電圧を基準電圧にリセットするリセット回路とを含む、請求項１から請求項５までのいずれかに記載の半導体装置。
7. 複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含むメモリアレイを備え、
   各メモリセルは、相変化に伴う抵抗値のレベル変化によってデータを記憶する相変化素子と、ゲートが対応のワード線に接続され、対応のビット線と基準電圧のラインとの間に前記相変化素子と直列接続されたＮ型トランジスタとを有し、
   さらに、前記複数のメモリセルのうちの選択メモリセルの前記相変化素子を、書込データの論理に応じて結晶状態またはアモルファス状態にする書込回路を備え、
   前記選択メモリセルに対応するビット線に第１の電圧を印加するとともに前記選択メモリセルに対応するワード線に第２の電圧を印加して前記選択メモリセルの前記Ｎ型トランジスタを導通させると前記相変化素子の温度は略融点になり、そのワード線に前記第２の電圧よりも低い第３の電圧を印加すると前記相変化素子は結晶化温度になり、
   前記書込回路は、前記選択メモリセルの前記相変化素子を前記アモルファス状態から前記結晶状態に変化させる場合は、前記選択メモリセルに対応するビット線に前記第１の電圧を印加するとともに、前記選択メモリセルに対応するワード線に前記第２の電圧を印加して前記選択メモリセルの前記Ｎ型トランジスタを導通させた後、そのワード線の電圧を前記第２の電圧から前記第３の電圧よりも低い第４の電圧まで一定の傾きで下降させて前記Ｎ型トランジスタの導通抵抗値を上昇させ、
   前記書込回路は、
   各ワード線に対応して設けられて対応のワード線と前記基準電圧のラインとの間に接続されたキャパシタと、
   前記選択メモリセルに対応するワード線を前記第２の電圧に充電する充電回路と、
   前記第２の電圧に充電されたワード線から一定の電流を流出させ、そのワード線の電圧を前記一定の傾きで下降させる放電回路と、
   前記選択メモリセルに対応するワード線の電圧を前記基準電圧にリセットするリセット回路とを含む、半導体装置。
8. 前記放電回路の電流駆動能力は前記リセット回路の電流駆動能力よりも小さい、請求項７に記載の半導体装置。
9. 前記放電回路は、前記一定の傾きを制御する制御信号に従って前記一定の電流の値を変更する、請求項７または請求項８に記載の半導体装置。
10. 前記放電回路は、
    第１のトランジスタと、
    前記選択メモリセルに対応するワード線と前記基準電圧のラインとの間に前記第１のトランジスタを接続する第１の切換回路と、
    定電流源と、
    各々がダイオード接続され、互いに異なるサイズを有する複数の第２のトランジスタと、
    前記制御信号に従って前記複数の第２のトランジスタのうちのいずれかの第２のトランジスタを選択し、選択した第２のトランジスタに前記定電流源の電流を流すとともに、選択した第２のトランジスタのゲートと前記第１のトランジスタのゲートとを接続する第２の切換回路とを含む、請求項９に記載の半導体装置。
11. 前記第１のトランジスタはＮ型トランジスタである、請求項１０に記載の半導体装置。
12. 前記第１のトランジスタのゲート長は、前記半導体装置に含まれる論理回路を構成するトランジスタのゲート長よりも長い、請求項１０または請求項１１に記載の半導体装置。
13. さらに、前記メモリアレイの温度を検出し、その検出結果に基づいて前記制御信号を出力する温度センサを備える、請求項９から請求項１２までのいずれかに記載の半導体装置。

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