KR100947159B1 - 반도체 장치 - Google Patents

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Abstract

상기 상 변화 재료를 이용한 메모리 셀을 포함하는 반도체 장치에서, 기입 속도를 율속하고 있는 세트 동작을 고속화할 수 있는 기술을 제공한다. 상 변화 재료에 인가하는 세트 펄스 전압을 2단으로 하고, 상 변화 재료의 온도를 1단째의 전압에서 핵 생성이 가장 빨라지는 온도로 하고, 2단째의 펄스에서는 결정 성장이 가장 빨라지는 온도로 하고, 상 변화 재료를 녹이지 않고 고상 성장시키는 수단을 이용한다. 또한, 상 변화 재료에 인가되는 2단 펄스 전압은, 드레인 전류 변동을 저감할 수 있는 워드선에 인가되는 2단의 전압에 의해 제어하는 수단을 이용한다.
상 변화 재료, 핵 생성, 결정 성장, 2단 펄스 전압, 전압 펄스, 융점

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 저항의 차를 이용하여 기억 정보를 변별하는 메모리 셀, 예를 들면 상 변화 재료를 이용한 메모리 셀을 포함하는 고밀도 집적 메모리 회로, 메모리 회로와 논리 회로가 동일 반도체 기판에 설치된 로직 혼재형 메모리, 아날로그 회로를 갖는 반도체 집적 회로 장치, 불휘발성을 갖는 랜덤 액세스 메모리 등에 적용하기에 유효한 기술에 관한 것이다.
본 발명자가 검토한 기술로서, 예를 들면, 상 변화 재료를 이용한 메모리에서는，이하의 기술이 생각된다.
상 변화 재료로 이루어지는 저항 소자를 이용한 메모리인 상 변화 메모리는, 세트 동작에 의해 상 변화 재료를 결정화하거나, 또는 리세트 동작에 의해 비정질화하고, 상 변화 재료의 상 상태에 기인하는 저항값의 차이에 의해 정보를 기억하는 불휘발 메모리이다. 덧붙여서 말하면, 저저항 상태인 세트와 고저항 상태인 리세트는 반드시 완전한 결정 상태, 비정질 상태일 필요는 없으며, 완전한 결정 상태인 저저항 상태와 완전한 비정질 상태인 고저항 상태의 중간의, 임의의 값을 취하는 것이 가능하다.
리세트에는, 상 변화 재료의 온도를 융점 이상으로 상승시키기 위해서 고전 압을 인가한다. 또한, 상 변화 재료의 용융 후에는 결정화를 방지하기 위해서, 급준하게 감쇠하는 단시간의 펄스로 한다. 세트는, 상 변화 재료를 결정화 온도 이상, 융점 미만의 온도에서 일정 시간 유지한다. 그 때문에 세트 펄스는, 리세트 펄스보다도 저전압이며, 시간이 긴 펄스로 된다.
상 변화 메모리의 적용처는, 우선, 불휘발 메모리의 주류인 FALSH 메모리의 치환을 들 수 있다. 상 변화 메모리는 FLASH 메모리보다도 저전압 동작, 고속 재기입이 가능하기 때문에，보다 고성능의 불휘발 메모리라고 할 수 있다. 또한, 더 고속화가 진행되면, 고속의 불휘발 RAM이 실현 가능하다. 현재, 많은 휴대 기기에는 불휘발성의 FLASH 메모리와 고속의 휘발성 RAM인 DRAM, 양방의 메모리가 탑재되어 있지만, 이들 2개의 메모리의 특징을 구비한 불휘발 RAM을 실현할 수 있으면, FLASH 메모리와 DRAM을 1칩에 통합할 수 있어, 모든 반도체 메모리를 치환하는 것이 가능하다.
또한, 본 발명에 관련되는 기술 문헌으로서, 예를 들면 특허 문헌 1, 비특허문헌 1 등이 있다.
특허 문헌 1 : 일본 특개 2003-100085호 공보
비특허 문헌 1 : 「저패니즈 저널 오브 어플라이드 피직스(Japanese Journal of Applied Physics)」, 1991년 1월, 제30권, p.97-100
<발명의 개시>
<발명이 해결하고자 하는 과제>
그런데, 상기와 같은 상 변화 메모리의 기술에 대해서, 본 발명자가 검토한 결과, 이하와 같은 것이 명백하게 되었다.
예를 들면, 종래의 상 변화 메모리의 리세트 동작에는, 구형 전압 펄스를 인가하고, 상 변화 재료의 온도를 융점 이상까지 상승시켜, 상 변화 재료를 일단 녹인 후, 급냉한다. 예를 들면 상 변화 재료가 Ge2Sb2Te5인 경우, 구형 리세트 펄스를 인가한 경우, 상 변화 재료 Ge2Sb2Te5의 온도 변화의 시상수는 약 2㎱(나노초)이기 때문에, 리세트 펄스 폭은 30㎱이어도, 상 변화 재료는 융점을 초과하고, 그 후, 급냉하면 리세트가 가능하다.
한편, 종래 방식의 세트 동작은 구형 전압 펄스를 인가하고, 상 변화 재료의 온도를 융점 미만, 결정화 온도 이상까지 상승시키고, 그 온도에서 약 1㎲ 유지함으로써 상 변화 재료뿐만 아니라, 그 주위까지도 따뜻하게 하고 있다. 전압 펄스를 0V로 한 후, 주위의 열에 의해 상 변화 재료는, 상 변화 재료의 결정화가 진행되는 융점 미만, 결정화 온도 이상의 온도대에서 서냉되어, 결정화된다. 이 종래 방식에서는, 상 변화 재료의 주위의 온도가 충분히 따뜻해지기 위해서는 약 1㎲의 시간이 필요하기 때문에, 세트에 약 1㎲의 시간을 요한다.
이와 같이, 종래 방식에서는 상 변화 메모리의 기입 시간을 율속하고 있는 것은, 세트 동작이다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
<과제를 해결하기 위한 수단>
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명에 따른 반도체 장치는, 세트 동작에서, 상 변화 재료에 인가하는 전압 펄스로서, 인가에 의한 상 변화 재료의 도달 온도가 융점 이상인 전압 펄스를 인가하고, 상 변화 재료의 온도를 급상승시키고, 융점에 도달하기 전에 전압 펄스의 인가를 멈추는 기능을 갖는 것이다.
또한, 본 발명에 따른 반도체 장치는, 상 변화 재료에 인가하는 세트 전압을 2단으로 하고, 제1 전압을 인가한 후, 제1 전압보다도 낮은 제2 전압을 인가하는 기능을 갖는 것이다.
<발명의 효과>
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
고속 세트 동작이 요구되는 상 변화 재료를 이용한 메모리 셀 소자의 재기입 속도를 향상시킬 수 있다.
도 1의 (a), (b)는 본 발명의 실시 형태1 및 2에서, 펄스 전압 파형을 도시하는 도면.
도 2의 (a), (b)는 본 발명의 실시 형태1 및 2에서, 상 변화 재료의 온도 변화를 도시하는 도면.
도 3은 본 발명의 실시 형태1에서, 상 변화 메모리의 구성을 도시하는 블록 도.
도 4는 본 발명의 실시 형태1에서, 메모리 셀 어레이의 구성을 도시하는 회로도.
도 5는 본 발명의 실시 형태1에서, 메모리 셀 어레이의 구조를 도시하는 레이아웃도.
도 6은 본 발명의 실시 형태1에서, 메모리 셀의 구조를 도시하는 단면도.
도 7은 본 발명의 실시 형태1에서, 컬럼 셀렉터의 구성을 도시하는 회로도.
도 8은 본 발명의 실시 형태1에서，라이트 버퍼 블록의 구성을 도시하는 회로도.
도 9는 본 발명의 실시 형태1에서, 라이트 동작의 타이밍을 도시하는 파형도.
도 10은 본 발명의 실시 형태1에서, 리드 동작의 타이밍을 도시하는 파형도.
도 11은 본 발명의 실시 형태2에서, 상 변화 메모리의 구성을 도시하는 블록도.
도 12는 본 발명의 실시 형태2에서, 워드선 제어 회로의 구성을 도시하는 회로도.
도 13은 본 발명의 실시 형태2에서, 쇼트 펄스 발생 회로의 구성을 도시하는 회로도.
도 14는 본 발명의 실시 형태2에서，2단 펄스 제어 신호의 타이밍을 도시하는 파형도.
도 15는 본 발명의 실시 형태2에서，2단 펄스 발생 가능한 워드선 드라이버의 구성을 도시하는 회로도.
도 16은 본 발명의 실시 형태2에서, 상 변화 재료의 결정화 속도의 온도 의존성을 도시하는 도면.
도 17은 본 발명의 실시 형태2에서, 실험에 이용한 2단 펄스 파형을 도시하는 도면.
도 18은 본 발명의 실시 형태2에서，2단 펄스에 의한 세트/리세트 저항비의 실험 결과를 도시하는 도면.
도 19의 (a)∼(h)는 본 발명의 실시 형태2에서, 펄스 파형과 상 변화 재료의 온도 변화와의 관계를 도시하는 도면.
도 20은 본 발명의 실시 형태3에서, 비트선에 2단 펄스를 인가하였을 때의 트랜지스터 특성 곡선을 도시하는 도면.
도 21은 본 발명의 실시 형태3에서, 워드선에 2단 펄스를 인가하였을 때의 트랜지스터 특성 곡선을 도시하는 도면.
도 22는 본 발명의 실시 형태4에서, 계면층 삽입 시의 상 변화 재료 근방의 구조를 도시하는 단면도.
도 23은 본 발명의 실시 형태4에서，플러그 위에만 계면층을 삽입하였을 때의 상 변화 재료 근방의 구조를 도시하는 단면도.
도 24의 (a), (b)는 본 발명의 실시 형태4에서, 계면층을 삽입하였을 때의 메모리 셀의 구성을 도시하는 회로도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시 형태1)
도 3은 본 발명의 실시 형태1에 따른 비동기식 상 변화 메모리의 구성예의 주요부 블록도이다.
우선, 도 3에 의해, 본 실시 형태1에 따른 비동기식 상 변화 메모리의 구성의 일례를 설명한다. 특별히 제한되지 않지만, 비동기식 상 변화 메모리에서는, 제어 신호의 상태에 따라서, 또한, 어드레스의 천이를 검출하여 동작을 행한다. 본 실시 형태1에 따른 비동기식 상 변화 메모리는, 커맨드 버퍼 CB, 제어 신호 발생 회로 CPG, 어드레스 버퍼 AB, 어드레스 천이 검지 회로 ATD, 로우 프리디코더 RPD, 컬럼 프리디코더 CPD, 입력 버퍼 DIB, 출력 버퍼 DOB, 센스 앰프 블록 SA, 라이트 버퍼 블록 WB 등을 갖고, 또한 메모리 셀 어레이 MCA에 대응하여 로우 디코더 RDEC, 워드선 드라이버 WD, 컬럼 디코더 CDEC, 컬럼 셀렉터 CSEL 등이 설치되어 있다. 여기서는, 메모리 셀 어레이 MCA를 1개만 도시하고 있지만, 메모리 셀 용량에 따라서, 메모리 셀 어레이 MCA를 복수개로 하여도 된다.
각 회로 블록은, 이하와 같은 역할을 한다. 제어 신호 발생 회로 CPG는, 커맨드 버퍼 CB가 취득하는 외부로부터의 제어 신호 CMD에 따라서, 입력 버퍼 DIB, 출력 버퍼 DOB, 센스 앰프 블록 SA, 라이트 버퍼 블록 WB 등을 제어하는 제어 신호 CTL을 발생한다. 어드레스 버퍼 AB는, 외부로부터의 어드레스 ADR을 취득하고, 내부 어드레스 AI를, 어드레스 천이 검지 회로 ATD, 로우 프리디코더 RPD, 컬럼 프리디코더 CPD에 보낸다. 어드레스 천이 검지 회로 ATD는, 내부 어드레스 AI의 천이를 검지하고, 어드레스 천이 신호 AT를 제어 신호 발생 회로 CPG에 출력한다. 구체적으로는, 어드레스의 각 비트에 대해서 변화를 검출하는 논리를 취하고, 그들 논리합을 취하여 어드레스 천이 신호 AT로 한다.
로우 프리디코더 RPD는, 로우 어드레스를 프리디코드하고, 로우 프리디코드 어드레스 RPA를 로우 디코더 RDEC에 출력한다. 로우 디코더 RDEC가, 로우 프리디코드 어드레스 RPA를 다시 디코드하고, 그에 따라서 워드선 드라이버 WD가, 메모리 셀 어레이 MCA 내의 워드선을 선택적으로 구동한다. 컬럼 프리디코더 CPD는, 컬럼 어드레스를 프리디코드하고, 컬럼 프리디코드 어드레스 CPA를 컬럼 디코더 CDEC에 출력한다. 컬럼 디코더 CDEC가, 컬럼 프리디코드 어드레스 CPA를 다시 디코드하고, 그에 따라서 컬럼 셀렉터 CSEL이, 메모리 셀 어레이 MCA 내의 비트선을 선택적으로 입출력선 IO에 접속한다.
입력 버퍼 DIB는, 외부와의 입출력 데이터 DQ의 데이터를 원하는 타이밍에서 취득하고, 입력 데이터 DI를 라이트 버퍼 블록 WB에 보낸다. 라이트 버퍼 블록 WB는, 기입 동작을 위해서, 입력 데이터 DI에 따라서, 입출력선 IO를 구동한다. 센스 앰프 블록 SA는, 동시에 동작하는 비트수에 따른 개수의 센스 앰프를 포함하고 있으며, 판독 동작을 위해서, 입출력선 IO의 신호를 증폭하여 판별하고, 판독 데이터 DO를 출력한다. 출력 버퍼 DOB는, 입출력 데이터 DQ에 원하는 타이밍에서, 판 독 데이터 DO를 출력한다.
도 4는 메모리 셀 어레이 MCA의 구성예를 도시하고 있다. 메모리 셀 MC가, 워드선 드라이버 WD에 접속된 워드선 WL0, WL1, WL2, WL3, …과, 컬럼 셀렉터 CSEL에 접속된 비트선 BL0, BL1, BL2, BL3, …의 교점에 설치된다. 또한, 소스선 SL01, SL23, …이 설치되고, 접지 전압 VSS에 접속된다. 각 메모리 셀 MC는, 상 변화 저항 PCR과 메모리 셀 트랜지스터 MT에 의해 구성된다. 상 변화 저항 PCR의 일단은 비트선에 접속되고, 다른 한쪽의 단은 메모리 셀 트랜지스터 MT의 소스·드레인의 한쪽에 접속된다. 상 변화 저항은, 예를 들면, Te 등을 함유하는 칼코게나이드 재료로 이루어진다. 메모리 셀 트랜지스터의 소스·드레인의 다른 쪽은, 소스선에 접속되고, 게이트는 워드선에 접속된다. 도 4에서는, 메모리 셀 트랜지스터 MT로서, MIS(Metal Insulator Semiconductor)형 트랜지스터를 사용하고 있지만, 바이폴라형 트랜지스터를 사용하여도 된다.
여기서는 간단하게 하기 위해서 도시하고 있지 않지만, 필요에 따라서, 판독 시의 참조 신호를 발생하기 위한 더미 셀도 설치된다. 또한, 여기서는 메모리 셀 트랜지스터로서 NMOS 트랜지스터를 나타내고 있지만, PMOS 트랜지스터나 바이폴라 트랜지스터의 사용도 가능하다. 단, 고집적화의 관점에서 MOS 트랜지스터가 바람직하고, PMOS 트랜지스터에 비해, 온 상태에서의 채널 저항이 작은 NMOS 트랜지스터가 적합하다. 이하에서는, 메모리 셀 트랜지스터로서 NMOS 트랜지스터를 이용하는 경우의 전압 관계에서, 동작 등을 설명한다.
도 5에, 도 4의 메모리 셀 어레이 구성에 대응하는 레이아웃을 도시한다. 도 4에 도시된 회로적 모든 요소는 동일한 부호가 부여되어 있다. 도 5에서는, 굵은 흑선으로 구획한 영역이, 도 4에서 도시한 메모리 어레이 MCA에 대응하는 영역이다. 도 5에서, M1은 제1 금속층, M2는 제2 금속층, FG는 실리콘 기판 위에 형성된 트랜지스터의 게이트 전극으로서 이용되는 층, FCT는 FL 상면과 M1 하면을 연결하는 컨택트홀, R은 기억 소자 PCR과 그 상부 전극층 UE의 적층막, SCT는 M1 상면과 R의 하면을 연결하는 컨택트홀, TCT는 M1 상면과 M2 하면을 연결하는 컨택트홀이다. 기억 소자 R은, 동일 비트선에 접속되는 메모리 셀 사이에서, 컨택트홀 TCT를 통해서 제2 금속층 M2로 끌어 올려진다. 이 제2 금속층 M2가 각각의 비트선으로서 이용된다. 워드선 WL0 내지 WL3은 FG로 형성되어 있다. FG에는, 폴리실리콘과 실리사이드(실리콘과 고융점 금속의 합금)의 적층 등을 이용한다. 메모리 셀 MC11을 구성하는 1개의 MOS 트랜지스터가, QM1이다. 메모리 셀 MC21을 구성하는 트랜지스터 QM2는, 트랜지스터 QM1과 소스 영역을 공유하고 있다. 도면에 도시하는 바와 같이, 다른 셀을 구성하는 MOS 트랜지스터도, 이것에 따른다.
도 6은 메모리 셀 어레이의 주요부 단면도이다. 본 예는, 도 5에 도시된 어레이 구성을 실현하기 위한 구체적 구성예이다. 도 6은, 로직 혼재 메모리, 로직 논리 회로 영역 및 상 변화 메모리 셀의 메모리 셀 영역의 단면도를 도시하는 것이다. 반도체 기판 SUB에 형성된 웰 PW에 원하는 트랜지스터 QM1, QM2 등이 형성된다. 층간 절연막 ILIc의 위치에서 제1층 배선 M1 및 소스선 배선 등이 배치된다.
그리고, 이 상부에, 상기 메모리 셀 영역에서는, 하부 전극 플러그 PLUG를 통하여 상 변화 재료 PCR이 형성되고, 메모리 셀을 구성하는 주요부가 형성된다. 그리고，이 메모리 셀부는, 그 상부에 배치된 플러그 형상 금속 컨택트 We를 통하여 비트선 BL에 접속된다.
메모리 셀 영역에는, 예를 들면 n채널형의 메모리 셀 선택용 MOS 트랜지스터 QM1 및 QM2가 형성되어 있다. n채널형의 메모리 셀 선택용 MOS 트랜지스터 QM1 및 QM2는, p웰 PW의 상부에 서로 이격하여 형성되어 있다. 이들 트랜지스터는 LDD(Lightly Doped Drain) 구조로 되어 있는 반도체 영역 DN, DNC와, 반도체 기판 위에 형성된 게이트 절연막과, 그 위에 형성된 게이트 전극을 갖고 있다. 반도체영역 DNC는, 동일한 소자 활성 영역에 형성되는 인접하는 n채널형의 메모리 셀 선택용 MOS 트랜지스터에 공유되고 있다.
이와 같은 메모리 셀 선택용의 n채널형의 MOS 트랜지스터 QM1 및 QM2는, 반도체 기판 SUB 위에 퇴적된 층간 절연막 ILIa 및 ILIb에 의해 피복되어 있다.
이 층간 절연막 ILIa, ILIb는, 예를 들면 산화실리콘막으로 이루어지고, 예를 들면 통례의 플라즈마 CVD법 등에 의해 형성되어 있다. 층간 절연막 ILIb의 상면은, 메모리 영역과 논리 회로 영역에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
메모리 셀 영역에서의 층간 절연막 ILIa 및 ILIb에는 메모리 셀 선택용 MOS 트랜지스터 QM1 및 QM2의 반도체 영역 DN, DNC의 상면이 노출되도록 하는 접속 구멍이 천공되어 있다.
이 접속 구멍에는, 예를 들면 텅스텐으로 이루어지는 전도 재료 Wa, Wb가 매립되어 있어, 컨택트 전극이 형성되어 있다. 또한, 전도 재료에 텅스텐을 이용하 는 경우, 상관 절연막 ILIa, ILIb 사이에는 배리어 메탈층으로서, 예를 들면 TiN이 10㎚ 정도 존재한다.
이 컨택트 전극은, 메모리 셀 선택용 MOS 트랜지스터 QM1 및 QM2의 반도체 영역 DN, DNC와 전기적으로 접속되어 있다.
메모리 셀 영역에서의 층간 절연막 ILIc에는, 예를 들면 텅스텐으로 이루어지는 전도 재료 Wc, Wd로 이루어지는 컨택트 전극이 노출하도록 하는 접속 구멍이 천공되어 있다. 또한, 전도 재료에 텅스텐을 이용하는 경우, 상관 절연막 ILIc와의 사이에는 배리어 메탈층으로서, 예를 들면 TiN이 10㎚ 정도 존재한다. 이 컨택트 전극은, 메모리 선택용 n채널형 MOS 트랜지스터 QM1, QM2에 의해 공유되어 있는 반도체 영역 DNC와 전기적으로 접속되어 있다.
층간 절연막 ILIc의 상면에는, 층간 절연막 ILId가 퇴적되어 있다. 이 층간 절연막 ILId는, 예를 들면, 산화실리콘으로 이루어진다.
메모리 셀 영역에서의 층간 절연막 ILId에는, 소스선 배선 SL이 노출되도록 하는 접속 구멍이 천공되어 있다. 이 접속 구멍에는, 예를 들면 텅스텐으로 이루어지는 전도 재료 PLUG가 매립되어 있어, 컨택트 전극이 형성되어 있다. 또한, 전도 재료에 텅스텐을 이용하는 경우, 상관 절연막 ILId와의 사이에는 배리어 메탈층으로서, 예를 들면 TiN이 10㎚ 정도 존재한다. 이 컨택트 전극은, 소스선 배선 SL과 전기적으로 접속되어 있다.
메모리 셀 영역에서의 층간 절연막 ILIe 내에는, 메모리 소자로 되는 저항 소자 R이 형성되어 있다. 저항 소자 R은, 스트라이프 형상으로 형성되어 있고, 상 변화 재료 PCR과, 그 표면에 피복된, 예를 들면 텅스텐으로 이루어지는 상부 전극 UE로 구성되어 있다. 저항 소자 R을 구성하는 상 변화 재료 PCR은, 예를 들면 Ge-Sb-Te계 상 변화 재료, 또는 Zn-Te계 상 변화 재료, 또는 이들 재료의 첨가 원소 X를 가한 X-Ge-Sb-Te계 상 변화 재료, 또는 첨가물 Y를 가한 Y-Zn-Te계 상 변화 재료가 있다. 첨가 원소 X로서는, In, Cr, O, N, Zn, Bi, Ag, Au, Se 등을 들 수 있다. 첨가 원소 Y로서는, Sb, In, Cr, O, N, Ge, Bi, Ag, Au, Se 등을 들 수 있다.
상 변화 메모리의 하부 전극 플러그 PLUG에 이용되는 재료는, 예를 들면, W, TiN, TiW, TiAlN, 폴리실리콘 등을 들 수 있다.
저항 소자 R의 하부는, 메모리 셀 하부 컨택트 전극과 전기적으로 접속되고, 이것을 통해서 메모리 셀 선택용의 n채널형 MOS 트랜지스터 QM1, QM2의 반도체 영역 DN과 전기적으로 접속되어 있다.
저항 소자 R의 상면에는, 하드 마스크 절연막 HM이 퇴적되어 있다. 이 하드 마스크 절연막 HM은, 예를 들면, 산화실리콘으로 이루어진다. 하드 마스크 절연막 HM은, 저항 소자 R을 패터닝하기 위해 퇴적된 것이며, 스트라이프 형상으로 형성되어 있다.
메모리 셀 영역에서의 층간 절연막 ILIe, 하드 마스크 절연막 HM 내에는, 상부 전극 UE의 상면이 노출하도록 하는 접속 구멍이 천공되어 있다. 이 접속 구멍 내에는, 예를 들면 텅스텐으로 이루어지는 금속막 We가 매립되어 메모리 셀 상부 전극 컨택트가 형성된다. 또한, 전도 재료에 텅스텐을 이용하는 경우, 상관 절연막 ILIe와의 사이에는 배리어 메탈층으로서, 예를 들면 TiN이 10㎚ 정도 존재한다.
이 메모리 셀 상부 전극 컨택트는, 저항 소자 R의 상면과 전기적으로 접속되며, 이것을 통해서 메모리 셀 선택용의 n채널형 MOS 트랜지스터 QM1, QM2의 반도체영역 DN과 전기적으로 접속되어 있다.
층간 절연막 ILIe의 상면에는, 비트선 BL이 형성되어 있다. 이 비트선은, 알루미늄으로 이루어지는 메탈층 ML이 퇴적되어 형성되어 있다. 이 비트선 BL은, 예를 들면 배리어 금속 BM 및 텅스텐 We로 이루어지는, 비트선 컨택트와 전기적으로 접속되며, 또한, 비트선 컨택트를 통하여, 저항 소자 R과 전기적으로 접속되어 있다.
도 7은, 도 3 중의 컬럼 셀렉터 CSEL의 구성예를 도시하고 있다. 이것은, 메모리 셀 어레이로부터 2비트씩 메모리 셀을 선택하여 동작시키는 경우의 예이다. 동시에 선택하는 메모리 셀수가 상이해도 마찬가지로 구성할 수 있다. 비트선 2개마다, 컬럼 스위치 CSL2가 설치되고, 컬럼 디코더 CDEC가 출력하는 컬럼 선택 신호에 의해 제어되며, 비트선을 2개씩, 입출력선 IO0, IO1에 접속한다. 컬럼 선택 신호는, C01b와 C01t, C23b와 C23t, …와, 서로 상보한 신호이다. 컬럼 스위치 CSL2는, 4개의 NMOS 트랜지스터 MNP0, MNP1, MNS0, MNS1과, 2개의 PMOS 트랜지스터MPS0, MPS1로 이루어진다. NMOS 트랜지스터 MNP0, MNP1은, 비선택의 비트선을, 접지 전압 VSS로 유지한다. NMOS 트랜지스터 MNS0, MNS1과 PMOS 트랜지스터 MPS0, MPS1은, 2개의 CMOS 패스 게이트를 구성하고, 선택된 비트선을 입출력선 IO0, IO1에 접속한다. 이와 같이, CMOS 패스 게이트를 이용함으로써, 넓은 전압 범위에서, 비트선과 입출력선을 저저항으로 접속할 수 있다. 이에 의해, 비트선의 인가 전압 의 범위를 넓게 취하여, 판독 동작과 기입 동작의 저저항화 및 고저항화를 상 변화 저항에 흐르는 전류값으로 나눌 때에, 마진을 확보할 수 있다.
도 8은, 도 3 중의 라이트 버퍼 블록 WB의 구성예를 도시하고 있다. 라이트 버퍼 블록 WB는, 기입 펄스 발생 회로 WPG와, 2개의 라이트 버퍼 WB1로 이루어진다. 이것도, 메모리 셀 어레이 내의 2개의 메모리 셀에 동시에 기입하는 경우의 예이다. 동시에 기입하는 메모리 셀수에 따라서, 라이트 버퍼 WB1을 설치하면, 다른 메모리 셀수에도 대응할 수 있다. 기입 펄스 발생 회로 WPG는, 저저항화용과 고저항화용의 펄스를 발생하고, 기입 펄스선 WP0과 WP1에 각각 출력한다. 라이트 버퍼 WB1은, 3개의 인버터와 2개의 2입력 NAND 게이트와, 2개의 NMOS 트랜지스터 MNC0, MNC1과 2개의 PMOS 트랜지스터 MPC0, MPC1로 이루어지는 2개의 CMOS 패스 게이트로 구성된다. 라이트 버퍼 WB1은 기입 제어 신호 WRIT에 의해 활성화되고, 기입 데이터 DI0, DI1에 따라서, 기입 펄스선 WP0, WP1에 입출력선 IO0, IO1을 접속한다. 여기서 CMOS 패스 게이트를 이용함으로써, 기입 펄스 발생 회로 WPG에 의해, 입출력선 IO0, IO1의 하강으로 접지 전압까지 구동하는 것을 가능하게 하고 있다. 이에 의해, 입출력선의 기생 용량에 충전된 전하가, 비트선 및 메모리 셀을 통하여 방전되는 것을 방지하고, 비트선 전류의 펄스 파형의 하강을 급준하게 할 수 있어, 안정된 기입 동작을 실현할 수 있다.
다음으로, 이상 설명해 온 비동기식 상 변화 메모리의 동작을 설명한다. 도 9는 라이트 동작의 타이밍의 예를 도시하고 있다. 외부 어드레스 ADR의 천이에 따라서, 어드레스 천이 검지 회로 ATD가 어드레스 천이 신호 AT에 펄스를 발생하고, 워드선 WL(도 4 중의 WL0, WL1, WL2, WL3, …)이 절환된다. 제어 신호 CMD의 일부인 칩 셀렉트 바 신호 CSb와 라이트 인에이블 신호 WEb가 로우 레벨로 됨으로써, 기입 제어 신호 WRIT가 '1'로 되어, 기입 동작이 행해진다. 입출력 데이터 DQ에의 입력 Din에 따라서, 선택된 비트선 BL(도 4 중의 BL0, BL1, BL2, BL3, …)을 구동한다. 여기서, 입력 Din이 '0'이면, 비트선 BL을 세트 전압 VSET로 구동하지만, '1' 이면, 비트선 BL을 접지 전압 VSS로 유지한다. 또한, 입력 Din이 '1'이면, 비트선 BL을 리세트 전압 VRST로 구동한다. 고저항화의 펄스가 원하는 펄스 폭으로 되도록, 기입 제어 신호 WRIT가 '0'으로 되어, 비트선 BL을 접지 전압 VSS로 되돌려 기입 동작이 종료된다. 또한, 여기서는 Din이 1비트인 것처럼 설명하였지만, 복수 비트의 경우에는, 비트마다 데이터에 따른 동작을 행한다. 이하에서 다른 동작 타이밍에 대해서도, 마찬가지로 간단화하여 설명한다.
일반적인 비동기 SRAM의 스펙에서는, 라이트 동작의 기간이 종료될 때에, 입력 Din이 밸리드인 것이 확정된다. 도 7의 동작에서는, 입력 Din이 '0'이면, 그대로 비트선을 구동하여, 저저항화의 기간을 확보하고 있다. 한편, 입력 Din이 '1'이면, 밸리드인 것이 확정되고 나서 비트선을 구동하여, 비트선을 구동하는 펄스 폭을 짧게 하고, 선택 메모리 셀의 상 변화 저항의 주위가 필요 이상으로 온도가 상승하여 냉각 시간이 연장되게 되는 것을 방지하고 있다. 그 결과, '0'에 대해서도 '1'에 대해서도, 안정된 기입 동작을 실현할 수 있다. 또한, 이와 같이 고저항화의 펄스 폭을 한정함으로써, 불필요한 기입 전류를 흘리지 않기 때문에, 저전력의 기입 동작을 실현할 수 있다.
도 10은 리드 동작의 타이밍의 예를 도시하고 있다. 도 9에 도시한 라이트 동작과 마찬가지로, 외부 어드레스 ADR의 천이에 따라서, 워드선 WL이 절환된다. 제어 신호 CMD의 일부인 칩 셀렉트 바 신호 CSb와 아웃풋 인에이블 바 신호 OEb가 로우 레벨로 됨으로써, 출력 버퍼가 활성화되고, 입출력 데이터 DQ를 판독 데이터 Do에 따른 출력 Dout로 구동한다. 칩 셀렉트 바 신호 CSb와 아웃풋 인에이블 바 신호 OEb 중 어느 하나가 하이 레벨로 되어, 리드 동작의 기간이 종료함으로써, 출력 버퍼 DOB는 하이 임피던스 상태로 된다.
상 변화 메모리의 재기입 시에 인가하는 전압 펄스는, 하부 전극 플러그 PLUG에 대한 상부 전극 UE의 전압 또는, 상부 전극 UE에 대한 하부 전극 플러그 PLUG의 전압으로서 인가된다. 상부 전극 UE와 하부 전극 플러그 PLUG 사이에 전위차가 생기면 상 변화 재료 PCR을 통하여 전류가 흘러, 저항이 높은 하부 전극 플러그 PLUG 및 상 변화 재료 PCR에서 쥴열이 발생한다. 이 쥴열이 상 변화 재료 PCR의 상 변화를 유기하고, 상 변화 메모리의 재기입을 행한다.
도 1은 상 변화 재료 PCR에 인가하는 펄스 전압의 파형을 도시하는 도면으로서, (a)는 리세트 동작, (b)는 세트 동작을 도시한다. 도 2는 상 변화 재료 PCR의 온도 변화를 도시하는 도면으로서, (a)는 리세트 동작, (b)는 세트 동작을 도시한다. 또한, 도 1의 (b) 및 도 2의 (b)에서, 「본 발명1」이라고 있는 것은 본 실시 형태1의 파형이며, 「본 발명2」이라고 있는 것은 후술하는 실시 형태2의 파형이다. 또한, 본 발명의 특징을 알기 쉽게 하기 위해서, 본 발명이 전제로서 검토한 종래 방식의 파형도 도시하였다.
상 변화 메모리의 리세트는, 도 1의 (a)에 도시한 바와 같은 구형의 펄스를 인가한다. 그 펄스의 인가에 의해 온도를 융점 이상까지 상승시켜, 상 변화 재료 PCR을 일단 녹인 후, 급냉한다. 예를 들면, 상 변화 재료 PCR에 Ge2Sb2Te5를 이용한 경우의 온도 변화를 설명한다. Ge2Sb2Te5의 온도 변화의 시상수가 약 2㎱이기 때문에, 충분히 높은 전압 펄스를 인가하면, 도 2의 (a)에 도시한 바와 같이 30㎱ 이하에서 상 변화 재료 PCR의 온도가 융점을 초과한다. 다음으로, 전압 펄스를 0V로 되돌리면, 급속히 냉각한다. 그 결과, 리세트 동작은 30ns 이하의 시간에서 충분히 행할 수 있다.
상 변화 메모리의 세트는, 도 1의 (b)에 도시한 바와 같은 「본 발명1」의 구형의 전압 펄스를 인가한다. 이 전압을 인가하면, 도 2의 (b)에 도시한 바와 같이 「본 발명1」의 전압 인가에 의해 상 변화 재료 PCR의 온도가 급상승하고, 충분히 긴 시간 인가한 경우에는 융점 이상의 온도에 도달하지만, 융점에 도달하기 전에 펄스 전압을 0V로 하여 냉각한다. 본 방식을 이용하면, 예를 들면 상 변화 재료 PCR이 Ge2Sb2Te5인 경우, 결정화가 시작되는 온도인 160℃를 초과한 시점부터, 냉각에 의해 160℃를 하회할 때까지, 상 변화 재료 PCR의 결정화가 촉진되는 온도대인, 결정화 온도인 160℃ 이상, 융점인 600℃ 미만에 존재하기 때문에, 그 동안에 결정화가 진행된다. 혹시 전압 펄스의 인가에 의해 상 변화 재료 PCR이 융점 이상 으로 되면, 상 변화 재료 PCR은 비정질화되기 때문에, 융점을 하회한 시점부터 결정화가 시작되어, 고속화의 관점에서는 불리하다. 본 방식을 이용함으로써 상 변화 재료 PCR의 고속의 결정화가 가능하게 된다.
(실시 형태2)
도 11은 본 발명의 실시 형태2에 따른 비동기식 상 변화 메모리의 구성예의 주요부 블록도이다. 상기 실시 형태1의 도 4 내지 도 10에서 설명한 메모리 어레이 회로, 메모리 어레이 구조, 메모리 셀 단면 구조, 컬럼 셀렉터 CSEL의 구성, 라이트 버퍼 블록 WB, 라이트 타이밍, 리드 타이밍은 마찬가지이기 때문에, 설명을 생략한다. 대부분은 상기 실시 형태1에서 해설을 행한 도 3의 블록도와 동일하지만, 덧붙여, 워드선에 2단 전압을 인가하는 회로가 내장되어 있다. 외부 클럭 CLK로부터 신호를 입력받은 외부 클럭 버퍼 CLKB로부터의 신호가 제어 신호 발생 회로 CPG에 입력되어, 로우 세트 펄스 RSP가 만들어지고, 이것이 워드선 제어 회로 WDCTL에 입력된다.
도 12는 도 11에 도시한 워드선 제어 회로 WDCTL의 일부를 도시하는 도면, 도 13은 도 12에 도시한 쇼트 펄스 발생 회로 SPG의 구성예를 도시하는 도면, 도 14는 도 12에 도시한 2단 펄스 제어 신호 φ0, φ1, φ2의 파형을 도시하는 도면, 도 15는 2단 펄스 발생 가능한 워드선 드라이버 WD의 구성예를 도시하는 도면이다.
도 12에 도시한 회로는, 도 15에 도시한 각 워드선 드라이버 WD에 접속되어 있고, 워드선 드라이버와 동일한 수만큼 만들어진다. 워드선 제어 회로 WDCTL에서는, 입력된 로우 세트 펄스 RSP를 받아, 도 13에 도시한 쇼트 펄스 발생 회로의 입력 SPGin에 입력된 펄스를, 지연 회로 DLS 등을 포함하는 쇼트 펄스 발생 회로 SPG 등을 이용하여 처리하고, 쇼트 펄스 발생 회로의 출력 SPGout로부터, 도 14에 도시한 바와 같은 φ0, φ1, φ2의 펄스 파형을 출력한다. 이들 펄스는, 도 15에 도시한 워드선 드라이버 WD에 입력되어, 2단 펄스가 만들어진다.
이상에서 설명한 회로에서는 워드선에 2단 전압을 인가하는 것이 가능하지만, 도 12, 도 13 및 도 15의 회로를 비트선 드라이버에 응용하면, 비트선에 2단 전압을 인가하는 것도 가능하다.
본 실시 형태2의 세트에 이용하는 펄스 파형(본 발명2)을 도 1의 (b)에 도시한다. 또한, 그 때의 온도 변화(본 발명2)를 도 2의 (b)에 도시한다. 본 실시 형태2의 세트 펄스 파형은 전압을 2수준 이용하는 2단 펄스이다. 본 실시 형태1과 비교하여, 본 2단 펄스를 이용하는 이점은 다음과 같이 설명할 수 있다. 본 실시 형태1에서 설명한 방법은, 인가 전압이 높기 때문에, 온도 상승 속도가 매우 빨라, 펄스 인가를 멈추는 시간의 마진이 작다. 즉, 상 변화 재료 PCR의 저항이 낮게 변동된 경우, 온도 변화의 시상수가 저하되고, 상 변화 재료의 승온 속도가 증대하고, 그 결과, 본 실시 형태1에서 설명한 세트 펄스 시간에서는 융해 온도를 초과하게 될 가능성이 있다. 한편，보다 저전압의 세트 펄스를 이용할 수 있는 2단 펄스는, 상 변화 재료 PCR의 온도 변화의 시상수가 변화되어도, 융해 온도를 초과하는 오리세트의 가능성이 작은 세트 방법이다.
도 16은 상 변화 재료 PCR에서의 결정화 속도의 온도 의존성을 도시하는 도면이다.
비특허 문헌 1에 따르면, 상 변화 재료 PCR의 결정화의 과정은, 전반을 핵 생성, 후반을 결정 성장으로 나누는 것이 가능하다. 그리고 각각의 과정에, 도 16에 도시한 바와 같은 결정화 속도의 온도 의존성이 존재한다. 핵 생성에는 핵 생성 속도를 가장 높이는 온도 T1이 존재하고, 그 이상의 온도에서도 그 이하의 온도에서도 핵 생성 속도는 감소한다. 온도 T1 이상에서 핵 생성 속도가 감소하는 이유는, 상 변화 재료의 핵 생성에서의, 비정질 상태의 자유 에너지에 대한 결정 상태의 자유 에너지가 낮아지기 때문이다. 온도 T1 이하에서 핵 생성 속도가 감소하는 이유는, 상 변화 재료를 구성하는 원자의 확산 계수가 온도와 함께 급격하게 감소하기 때문이다.
또한, 결정 성장에는, 결정화 속도를 가장 높이는, 온도 T1보다도 낮은 온도T2가 존재하고, 그 이상의 온도에서도 그 이하의 온도에서도 결정화 속도는 감소한다. 그 이유는, 핵 생성 속도의 온도 의존성과 동일한 메카니즘이다. 즉, 결정화를 가장 빠르게 하기 위해서는, 도 2의 (b)에 도시한 바와 같이, 상 변화 재료의 온도는, 결정화의 전반에서 T1로 하고, 결정화의 후반에서는 T2로 해야 한다.
2단 펄스로 세트를 하면, 고속화가 가능한 것을 실증하기 위해서, 리세트 상태의 상 변화 재료 PCR에 대하여, 다양한 형상의 세트 펄스를 인가하여, 세트 저항을 조사하는 원리 실험을 행하였다. 인가한 세트 펄스를 도 17에 도시한다. 제1 전압은, 상 변화 재료 PCR이 핵 생성 속도가 가장 빠른 온도로 되는 전압 2.0V를 30㎱ 인가한다. 계속해서 제2 전압으로서 V2ndV의 전압을 t2nd㎱만큼 인가하였다. V2nd는, 특히, 제1 전압과 동일하게 구형파 펄스로 되는 2.0V와, 상 변화 재료 PCR의 온도는 결정 성장 속도가 가장 빠른 온도로 되는 1.8V를 선택하고, 각각, t2nd를 40㎱ 내지 10㎱ 사이를 5㎱ 간격으로 변화시켰다. 이들 펄스의 인가에서는, 상 변화 재료 PCR의 온도는 융점을 초과하지 않는다. 리세트 저항에 대하여, 이들 세트 펄스를 인가한 후의 세트 저항을 측정하여, 세트 저항에 대한 리세트 저항의 비를 구하였다. 그 결과를 도 18에 도시한다.
V2nd가 2.0V인 경우, t2nd를 짧게 해 가면, 상 변화 재료 PCR의 결정화가 불충분하게 되어, 세트 저항이 증대된다. 기입된 정보의 판독을 고속으로 행하기 위해서는, 세트 저항과 리세트 저항의 비는 1자릿수 이상인 것이 바람직하다. 이 저항비의 요구값을 만족시키기 위해서는, 도 18의 결과로부터, t2nd는 30㎱ 이상 필요하다. 즉, 구형파 펄스에 의한 세트 시간은, 제1 전압의 인가 시간 30㎱와, 제2 전압의 인가 시간 30㎱의 합인 60㎱로 된다.
한편，V2nd가 1.8V인 경우, V2nd가 2.0V인 경우에 비해, t2nd가 동일하여도, 저항비는 큰 값을 취한다. 이것은, V2nd를 1.8V로 한 것에 의해, 상 변화 재료 PCR의 온도는, 핵 생성 속도가 가장 빨라지는 온도로부터, 결정 성장 속도가 가장 빨라지는 온도로 변화되어, V2nd가 2.0V인 경우에 비해, 단시간에 결정화가 진행되기 때문 이다. 그 결과, V2nd가 1.8V인 경우에는, 저항비의 요구값을 만족시키는 최단의 t2nd는 10㎱이다. 즉, 2단 펄스를 이용하면, 세트 시간은, 제1 전압의 인가 시간 30㎱와, 제2 전압의 인가 시간 10㎱의 합인 40㎱이다.
즉, 세트에 2단 펄스를 이용하면，1단 펄스에 비해 고속화가 가능한 것이 실험에 의해 나타내어졌다.
도 19에, 펄스 파형에 의존한 상 변화 재료 PCR의 온도 변화를 도시하였다. 도 19에서，(a)∼(d)가 펄스 파형, (e)∼(h)가 온도 변화를 나타내고, (a)와 (e), (b)와 (f), (c)와 (g), (d)와 (h)가 각각 대응하고 있다. Tm은 융해 온도(융점), Tc는 결정화 온도이며, 상 변화 재료가 Tc 이상, Tm 미만의 온도일 때에 결정화가 진행된다. (e), (f), (g), (h)에서는, 각 펄스를 인가함으로써 상 변화 재료의 온도가 Tc 이상, Tm 이하인 시간을, t1, t2, t3, t4로 나타냈다. 또한, 시간 t1, t2, t3, t4 사이에는, t1<t3=t4<t2의 관계식이 성립한다.
도 19의 (a)는 펄스 폭이 30㎱인 리세트 펄스이다. 인가 전압이 세트 펄스에 비해 크기 때문에, (e)에 도시한 바와 같이 온도 상승 속도가 커서, 리세트 펄스 인가 직후에 융점 Tm을 초과한다. 리세트 펄스 인가 후에는 온도가 급속하게 저하되지만, Tc 이상, Tm 이하의 온도에 있는 시간 t1은 매우 짧기 때문에, 결정화는 거의 진행되지 않는다. 그 결과, 상 변화 재료 PCR의 리세트가 완료된다.
도 19의 (b)는 펄스 폭이 30㎱인 세트 펄스이다. 상기 실시 형태1에서 설명한 세트 방법에 대응한다. 통상의 세트 전압보다도 좀 높은 펄스 전압 인가에 의 해, 도 19의 (f)에 도시한 바와 같이 상 변화 재료의 온도가 상승하고, 펄스 전압이 높기 때문에 그대로 내버려두면 도달하는 온도는 Tm 이상이지만, Tm을 초과하기 전에 펄스의 인가를 멈춘다. 그 후, 상 변화 재료의 온도는 저하된다. 그 결과, 상 변화 재료가 Tc 이상, Tm 이하의 온도대에 존재하는 시간 t2는, (f)에 도시한 바와 같이 Tm을 초과하지 않기 때문에, (a)의 경우와 비교하여 긴 시간 t2가 확보되어, 결정화가 진행된다.
도 19의 (c)는 도 18에서 설명한 1단 펄스에 상당하는 세트 펄스이다. 전압은, 상 변화 재료가 핵 생성을 가장 빠르게 하는 온도로 되도록 하는 값이며, (b)에 비해 펄스 전압이 낮기 때문에, 온도 변화를 나타내는 (g)는, (f)에 비해 온도의 상승이 완만하다. 그 결과, Tc를 초과하는 시간도 지연되며, 펄스 폭은 50㎱로, (b)의 30㎱에 비해 긴데도 불구하고, Tc 이상, Tm 이하의 온도대에 존재하는 시간 t3은 t2에 비해 짧다. 그 결과, 결정화가 충분히 진행되지 않는다.
도 19의 (d)는 도 18에서 설명한 2단 펄스에 상당하는 세트 펄스이다. 본 실시 형태2에서 설명한 세트 방법에 대응한다. (h)에 도시한 1단째의 펄스 인가에 의한 온도의 상승은, (g)와 동일하다. 그 결과, 상 변화 재료는 핵 생성 속도가 가장 빨라지는 온도로 된다. 다음으로, 제1 전압보다도 낮고, 상 변화 재료가 결정 성장을 가장 빠르게 하도록 하는 온도로 하는 제2 전압으로 절환된다. 그 결과, 결정화 과정의 핵 생성, 결정 성장이 신속하게 행해져, 상 변화 재료가 Tc 이상, Tm 이하의 온도대에 있는 시간 t4가, (c), (g)에서 도시한 t3과 거의 동일하지 만, 결정화는 충분히 행해진다.
도 20은 비트선에 2단 펄스를 인가하였을 때의 트랜지스터 특성 곡선을 도시하는 도면, 도 21은 워드선에 2단 펄스를 인가하였을 때의 트랜지스터 특성 곡선을 도시하는 도면이다.
본 실시 형태2에서의 상 변화 재료에 인가하는 2단 펄스는, 비트선 BL 또는 워드선 WL에, 2단 펄스를 인가함으로써 만들어진다. 상 변화 재료 PCR이 예를 들면 Ge2Sb2Te5인 경우, 전류 전압 특성은, 도 20, 도 21의 트랜지스터의 부하 곡선에 나타내는 바와 같이 비오믹성을 갖는다. 이 비오믹성의 특징은, 상 변화 재료 PCR에 인가하는 전압이 증가함에 따라, 미분 저항은 감소하는 것이다. 이 메카니즘에 기초하여 비트선 BL 또는 워드선 WL에 2단 펄스를 인가한 경우의, 상 변화 재료의 저항의 변화와, 상 변화 재료에 인가되는 전압의 변화에 기초하여, 상 변화 재료 PCR에서 발생하는 쥴열을 고찰한다.
비트선 BL에 2단 펄스를 인가하는 경우, 도 20에 도시한 바와 같이 비트선에 인가하는 제1 전압 VBL1st로부터, 비트선에 인가하는 제2 전압 VBL2nd로 감소시키면, 선택 트랜지스터에 인가되는 전압은, 비트선 2단 펄스 인가 시의 소스-드레인간의 제1 전압 VBDS1st로부터 비트선 2단 펄스 인가 시의 소스-드레인간의 제2 전압 VBDS2nd로 감소한다. 2개의 부하 곡선은 횡축 방향으로 시프트시킨 관계로 되어 있으며, 앞서 설명한 비오믹성의 특징을 고려하면, 상 변화 재료 PCR의 저항 변화는 RPCR(VBDS2nd)-RPCR(VBDS1st)>0보다 증대하는 것을 알 수 있다. 또한, 상 변화 재료 PCR 에 인가되는 전압 변화는 (VBL2nd-VBDS2nd)-(VBL1st-VBDS1st)<0으로, 감소이다. 즉, 상 변화 재료 PCR에서 발생하는 쥴열 E는 E=V2/R로 표현되지만, 비트선 BL 전압을 제1 전압으로부터 제2 전압으로 변화시키면, 상 변화 재료 PCR의 저항이 증대되어, 상 변화 재료 PCR에 인가되는 전압이 감소하기 때문에, 비트선 2단 펄스 인가 시의 상 변화 재료 PCR에서 발생하는 쥴열 E의 변화량 ΔEBL은 반드시 ΔEBL<0으로 된다. 이것은, 핵 생성 온도로부터, 그것보다도 온도가 낮은 결정 성장 온도로의 온도 변화를 발생시키는 데에 적합하다.
다음으로, 워드선 WL에 2단 펄스를 인가하는 경우에 대해, 도 21을 이용하여 생각한다. 워드선에 인가하는 전압을, 워드선에 인가하는 제1 전압 VWL1st로부터, 워드선에 인가하는 제2 전압 VWL2nd로 감소시키면, 선택 트랜지스터에 인가되는 전압은, 워드선 2단 펄스 인가 시의 소스-드레인간의 제1 전압 VWDS1st로부터, 워드선 2단 펄스 인가 시의 소스-드레인간의 제2 전압 VWDS2nd로 증가한다. 그 결과, 앞서 설명한 비오믹성의 특징으로부터, 상 변화 재료의 저항 변화는 RPCR(VWDS2nd)-RPCR(VWDS1st)>0으로 되어, 증대하는 것을 알 수 있다. 또한, 상 변화 재료에 인가되는 전압 변화는, (VBL-VWDS2nd)-(VBL-VWDS1st)=VWDS1st-VWDS2nd<0으로, 감소이다. 즉 워드선 WL 전압을 제1 전압으로부터 제2 전압으로 변화시키면, 상 변화 재료 PCR의 저항이 증대되어, 상 변화 재료 PCR에 인가되는 전압이 감소하기 때문에, 워드선 2단 펄스 인가 시의 상 변화 재료에서 발생하는 쥴열 E의 변화량 ΔEWL은 반드시 ΔEWL<0으로 된다. 이것은, 핵 생성 온도로부터, 그것보다도 온도가 낮은 결정 성장 온도로의 온도 변화를 발생시키는 데에 적합하다.
즉, 비트선 BL 또는 워드선 WL에 2단 펄스를 인가한 경우, 모두 제1 전압으로부터 제2 전압으로 변화시킴으로써 쥴열이 감소하고, 핵 생성 속도를 가장 빠르게 하는 온도로부터, 그것보다도 낮은 결정 성장을 빠르게 하는 온도로 변화시키는 것이 가능하다. 그러나, 상 변화 재료 PCR의 저항의 인가 전압 의존성에 의해, 가능한 온도 변화의 폭이 상이하다. 이 온도 변화의 폭은, 적어도 핵 생성 속도를 가장 빠르게 하는 온도와 결정 성장을 가장 빠르게 하는 온도 사이의 온도차보다도 크지 않아서는 안된다. 따라서, 상 변화 재료 PCR의 저항의 인가 전압 의존성에 따라서 비트선 BL 2단 펄스와 워드선 WL 2단 펄스 중, 가장 쥴열 변화가 큰 방법을 이용함으로써, 소정의 온도 컨트롤을 할 수 있을 가능성이 가장 높아진다. 즉, ΔEBL>ΔEWL의 경우에는 비트 라인에 2단 펄스를 인가하는 방법이 바람직하고, ΔEBL<ΔEWL의 경우에는, 워드선 WL에 2단 펄스를 인가하는 방법이 바람직하다.
(실시 형태3)
실시 형태3의 메모리 셀 회로 및 단면 구조는 도 4 내지 도 15에서 설명한 내용과 동일하기 때문에, 그 설명은 생략한다.
본 실시 형태3에 따른 상 변화 재료에 인가하는 2단 펄스는, 비트선 BL에 있는 일정한 전압을 인가한 상태에서, 워드선 WL에 2단의 전압 펄스를 인가함으로써 만들어진다. 워드선 WL에 인가하는 전압은, 워드선 WL의 제1 전압 VWL1st와, 워드선WL의 제1 전압 VWL1st보다도 낮은 워드선 WL의 제2 전압 VWL2nd로 이루어진다. 워드선WL의 제1 전압 VWL1st는, 상 변화 재료 PCR에 제1 전압 VPCR1st가 적절하게 인가되도록, 선택 트랜지스터 TR의 드레인 전류와 드레인 전압과 워드 전압의 관계로부터 구해진다. 워드선 WL의 제1 전압 VWL1st의 시간은, 얻고자 하는 제1 전압 VPCR1st의 시간과 동일하게 한다. 워드선 WL의 제2 전압 VWL2nd는 상 변화 재료 PCR에 제2 전압 VPCR2nd가 적절하게 인가되도록, 선택 트랜지스터 TR의 드레인 전압과 드레인 전류와 워드 전압의 관계로부터 구해진다. 워드선 WL의 제2 전압 VWL2nd의 시간은, 상 변화 재료 PCR에 인가되는 제2 전압 VPCR2nd의 시간과 동일하게 한다.
2단 펄스를 직접 비트선 BL이 아니라 워드선 WL에 인가하는 이유는, 선택 트랜지스터 TR, 예를 들면 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 드레인 전류의 변동을 억제하기 위해서이다.
비트선 BL에 2단 전압을 인가한 경우의, 선택 트랜지스터 TR의 부하 곡선의 변화를 도 20에 도시하였다. 비트선 BL에는, 비트선 BL의 제1 전압 VBL1st를 인가하고, 그 후, 비트선의 제2 전압 VBL2nd로 변화시킨다. 그 때, MISFET의 소스와 드레인간의 인가 전압은 비트선 전압 인가 시의 소스-드레인간 제1 전압 VBDS1st로부터, 비트선 전압 인가 시의 소스-드레인간 제2 전압 VBDS2nd로 감소한다. 또한, 상 변화 재료 PCR에 인가되는 전압도 감소한다. 그 결과, 드레인 전류는 선형 영역으로 이동하고, 비트선 BL 전압의 변동에 대한 드레인 전류의 변동이 커지게 된다. 만약 드레인 전류가 작아지는 방향으로 변동된 경우, 상 변화 재료 PCR의 온도가 충분히 상승하지 않기 때문에, 세트가 불충분하게 된다.
한편, 워드선 WL에 2단 전압을 인가한 경우의, 선택 트랜지스터 TR의 부하 곡선의 변화를 도 21에 도시하였다. 워드선 WL에는 워드선 WL의 제1 전압 VWL1st를 인가하고, 그 후, 워드선 WL의 제2 전압 VWL2nd로 변화시킨다. 그 때, MISFET의 소스와 드레인간의 인가 전압은, 워드선 전압 인가 시의 소스-드레인간 제1 전압 VWDS1st로부터, 워드선 전압 인가 시의 소스-드레인간 제2 전압 VWDS2nd로 증가한다. 또한, 상 변화 재료 PCR에 인가되는 전압은 감소한다. 그 결과, 드레인 전류는 포화 영역으로 이동하고, 비트선 BL 전압의 변동에 대한 드레인 전류의 변동은 작아진다. 또한, 상 변화 재료에 인가하는 것은, 정전압의 펄스에 비해, 정전류의 펄스가 바람직하다. 정전압 펄스에서는 세트 펄스 인가 중에 상 변화 재료 PCR의 저항이 저하되고, 일정 전압 펄스에서는 전류가 급격하게 증대하는 결과 쥴열이 급격하게 증대하여, 상 변화 재료 PCR의 온도가 융점을 초과하게 된다. 한편, 정전류 펄스에서는 쥴열의 급격한 증대는 발생하지 않는다. 이 현상의 상세를 다음에 설명한다.
워드선 WL에 일정 전류를 인가하면, 상부 전극 UE와 하부 전극 PLUG 사이에 는 일정한 전류 I0이 인가된다. 그 때, 세트 펄스 인가 개시 시의 상부 전극 UE와 하부 전극 PLUG 사이의 저항을 R0, 리세트 상태의 상부 전극 UE와 하부 전극 PLUG 사이의 전압을 V0으로 하면, 옴의 법칙으로부터
Figure 112008024222936-pct00001
이 성립한다. 다음으로，세트 펄스의 인가 종료 시의 상부 전극 UE와 하부 전극PLUG 사이의 저항을 R1로 하면，R1<R0이 성립한다. 이것은, 세트 펄스의 인가에 의해 저항값이 감소하였기 때문이다. 또한, 리세트 상태의 상부 전극 UE와 하부 전극 PLUG 사이의 전압을 V1로 하면，세트 펄스 인가 종료 직전에서는, 옴의 법칙으로부터
Figure 112008024222936-pct00002
의 관계가 성립한다. R1<R0의 관계와, 수학식 1, 2로부터 V1<V0이 성립하는 것을 알 수 있다. 세트 펄스는 상 변화 재료 PCR의 리세트 상태에 대하여 인가되지만, 세트 펄스 인가 중에 서서히 저저항 상태로 변화되어 간다. 그 때문에, 상 변화 재료 PCR에서 소비되는 전력은 V0I0으로부터 V1I0으로 변화된다. 전압의 관계 V1<V0으로부터, 이들 소비 전력의 대소 관계는 V0I0>V1I0으로 되는 것을 알 수 있다. 상 변 화 재료에서 소비되는 전력은 발생하는 쥴열에 비례하기 때문에, 세트 펄스의 인가에 의해 발생하는 쥴열은 서서히 감소하는 방향에 있어, 액상 성장으로 될 우려는 없다.
한편, 비트선 BL에 일정 전압을 인가하는 방법에서는, 상부 전극 UE와 하부 전극 PLUG 사이에는 일정한 전압 V2가 인가된다. 세트 펄스 인가 개시 시의 리세트 상태의 상부 전극 UE와 하부 전극 PLUG 사이의 저항을 R2, 리세트 상태의 상부 전극 UE와 하부 전극 PLUG 사이의 전압을 V2로 하면, 옴의 법칙으로부터
Figure 112008024222936-pct00003
가 성립한다. 다음으로，세트 펄스 인가 종료 시의 상부 전극 UE와 하부 전극 PLUG 사이의 저항을 R3으로 하면，R2>R3이 성립한다. 또한, 리세트 상태의 상부 전극 UE와 하부 전극 PLUG 사이의 전류를 I3으로 하면, 세트 상태에서는 옴의 법칙으로부터
Figure 112008024222936-pct00004
의 관계가 성립한다. R3<R2의 관계로부터, 수학식 3, 수학식 4로부터, I3>I2가 성립하는 것을 알 수 있다. 상 변화 재료에서 소비되는 전력은 V2I2로부터 V2I3으로 변 화되지만, I3>I2의 관계로부터, V2I2<V2I3의 관계가 성립하는 것을 알 수 있다. 즉, 비트선에 일정 전압을 인가한 경우에는, 세트 펄스 인가 중에 쥴열이 증대한다. 쥴열의 증대율 I3/I2는 R2/R3과 동일하기 때문에, R2는 R3보다도 10배 이상 큰 값인 것으로부터, 쥴열은 10배 이상 증대하는 것을 알 수 있다. 그 결과, 상 변화 재료 PCR의 온도가 결정화 온도를 초과하여, 액상 성장으로 될 가능성이 매우 높아진다. 액상 성장하면 상기의 이유에 의해 고속의 세트가 불가능하게 된다. 즉, 고속의 세트를 행하기 위해서는 상 변화 재료 PCR에 대하여 전류 펄스를 인가하는 것이 바람직하고, 워드선 WL에 전압 펄스를 인가하는 것이, 그 하나의 수단이다.
본 발명에서 사용하는 2단 펄스를 만들 수 있는 회로도는, 도 11 내지 도 15에 도시하였다. 도 15는 워드 전압을 제어하는 워드선 드라이버 WD를 도시한다. 워드선 WL에 인가하는 제1 전원 전압 V1과 제2 전원 전압 V2로부터, 각각 PMOS 트랜지스터 MP1 및 MP2를 통해서 워드선 전압 VWL을 제어하고 있다. 이 PMOS 트랜지스터의 게이트는, 각각 라이트 인에이블 신호 φ1과 φ2에 접속되어 있다. 또한，이 PMOS 트랜지스터와 워드선 전압 VWL 사이로부터, NMOS 트랜지스터 MN을 통해서 그라운드 전위로 인출되어 있다. 이 NMOS 트랜지스터 MN의 게이트는, 라이트 인에이블 신호 φ0에 접속되어 있다.
대기 시부터, 워드선에 2단의 전압을 인가할 때의, 라이트 인에이블 신호φ0, φ1, φ2의 변화를 도 14에 도시한다. 1단째의 전압을 인가할 때에는 라이트 인 에이블 신호 φ0과 φ1을 고전위 VDD로부터 그라운드 전위 VSS로 변화시킨다. 다음으로，2단째의 전압을 인가할 때에, 라이트 인에이블 신호 φ1을 그라운드 전위 VSS로부터 고전위 VDD로 변화시키고, 또한 라이트 인에이블 신호 φ2를 고전위 VDD로부터 그라운드 전위 VSS로 변화시킨다. 마지막으로, 2단째의 전압의 인가를 종료할 때에는 라이트 인에이블 신호 φ0을 그라운드 전위 VSS로부터 고전위 VDD로 변화시키고, 라이트 인에이블 신호 φ2를 그라운드 전위 VSS로부터 고전위 VDD로 변화시킨다.
(실시 형태4)
도 22 및 도 23은 본 발명의 실시 형태4에 따른 상 변화 메모리 셀의 플러그 전극 근방의 구조를 도시하는 단면도로서, 도 22는 층간 절연막 ILId 위 전체면에 계면층 IL을 형성한 경우, 도 23은 하부 전극 플러그 PLUG 위에만 계면층 IL을 형성한 경우를 도시한다.
계면층 IL은, 층간 절연막 ILId 및 하부 전극 플러그 PLUG 위, 및 도 23에 도시하는 하부 전극 플러그 PLUG 위에 형성되는 고저항의 막이다.
계면층 IL 삽입의 목적은, 층간막 INS 및 하부 전극 플러그 PLUG와, 상 변화 재료 PCR간의 접착력의 강화 또는 저항의 삽입에 의해 발열 효율을 증대시켜 재기입 전압을 저감하는 것이다. 계면층 IL에 이용하는 재료로서는, 예를 들면, Ti막, Al막, Ta막, Si막, TiN막, AlN막, TaN막, WN막, TiSi막, TaSi막, WSi막, TiW막, TiAlN막, TaSiN막, TiSiN막, WSiN막을 들 수 있다. 또한, 상 변화 재료 PCR 중에 함유되는 Te는 Ti나 M과 반응하기 쉬운 것을 이용하여, Ti와 Te의 화합물이나 Al과 Te의 화합물을 도전성 계면층으로서 이용해도 된다. 절연성 계면층으로서는, 예를 들면, TiO막, AlO막, TaO막, NbO막, VO막, CrO막, WO막, ZrO막, HfO막, SiO막을 들 수 있다.
본 실시 형태4에 따른 메모리 셀의 회로도는, 도 24의 (a), (b)와 같이 도시된다. 이 때문에, 계면층의 저항은, 계면층에 인가되어 있는 전압 VIL에 의존하기 때문에, RIL(VIL)로 표현된다. 상 변화 재료에 인가되어 있는 전압을 VPCR로 하면, 상 변화 재료 PCR의 저항은 RPCR(VPCR)로 표현되기 때문에, 상부 전극 UE와 하부 전극 플러그 PLUG 사이에 인가되는 전압을 VTOTAL로 하면, 계면층 IL을 삽입한 경우의 상 변화 재료 PCR 및 계면층에서 발생하는 쥴열 ETOTAL은
Figure 112008024222936-pct00005
로 표현된다. VTOTAL과 VPCR과 VIL 사이에는, VTOTAL=VPCR+VIL의 관계가 성립하기 때문에, VTOTAL이 결정되면, VTOTAL은, VPCR과 VIL에, RPCR과 RIL의 비로 전압 배분된다. RTOTAL=RPCR+RIL로 정의하면，RTOTAL은 VTOTAL의 함수이기 때문에, RTOTAL(VTOTAL)로 표현하는 것이 가능하다. 즉 ETOTAL=VTOTAL 2/RTOTAL(VTOTAL)로 표현하는 것이 가능하다. RPCR, RIL 모두 비오믹이기 때문에, 그 합인 RTOTAL도 비오 믹이다.
RTOTAL은 VTOTAL의 증가에 대하여 감소하는 경우, 상기 실시 형태2에 기재한 것과 동등한 논의에 의해, 2단 펄스는 비트선 BL에 인가하는 것이 적당한지, 워드선 WL에 인가하는 것이 적당한지가 판단 가능하다. 또한, 상기 실시 형태3에 기재한 워드선 WL에 2단 펄스를 인가함으로써 드레인 전류 변동을 저감 가능한 것도 마찬가지로 올바르다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은, 반도체 장치, 전자 기기 등의 제조업에서 이용 가능하다.

Claims (19)

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  5. 복수의 워드선과, 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 소정의 교점에 설치된, 상 변화 재료와 선택 소자를 포함하는 메모리 셀을 갖고,
    상기 상 변화 재료를 결정화하는 세트 동작 시에, 제1 전압을 상기 상 변화 재료에 인가하고, 상기 상 변화 재료의 온도를 융점 미만의 온도까지 상승시키고, 상기 제1 전압보다도 낮고 또한 상기 제1 전압보다도 인가 시간이 짧은 제2 전압을 상기 상 변화 재료에 인가하고, 상기 제1 전압 인가에 의한 도달 온도보다도 낮은 온도로 상기 상 변화 재료의 온도를 변화시키는 기능을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 전압으로부터 상기 제2 전압으로의 변화는, 워드선에 인가한 전압의 변화에 의해 제어되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 전압으로부터 상기 제2 전압으로의 변화는, 비트선에 인가한 전압의 변화에 의해 제어되는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 제1 전압의 인가에 의해, 상기 상 변화 재료가 도달하는 온도에 있어서의 핵 생성 속도는, 상기 제2 전압 인가에 의해, 상기 상 변화 재료가 도달하는 온도에 있어서의 핵 생성 속도보다 빠른 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서,
    상기 제2 전압의 인가에 의해, 상기 상 변화 재료가 도달하는 온도에 있어서의 결정 성장 속도는, 상기 제1 전압 인가에 의해, 상기 상 변화 재료가 도달하는 온도에 있어서의 결정 성장 속도보다 빠른 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 선택 소자는, MIS형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  11. 제5항에 있어서,
    상기 선택 소자는, 바이폴라형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  12. 제5항에 있어서,
    상기 상 변화 재료는, 적어도 Te를 함유하는 것을 특징으로 하는 반도체 장치.
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