CN111091853B - 用于eeprom中灵敏放大器的时序发生电路 - Google Patents

Abstract

本申请公开了一种用于EEPROM中灵敏放大器的时序发生电路，属于电子制造领域。该电路中第一、第二NMOS管连接，电流源与第一、第二NMOS管连接；第二NMOS管与第一CMOS反相器连接，第一CMOS反相器接输入电压；两个CMOS反相器、第一PMOS管、第三NMOS管连接，其公共端记为点OUTb；第二CMOS反相器与第二PMOS管、第四NMOS管连接，第二CMOS反相器接第五、第六NMOS管；第五NMOS管接点OUTb，第四NMOS管和第二PMOS管分别通过反相器接输入电压；解决了现有时序发生电路在宽电压域下读取速度慢的问题；达到了令时序发生电路在宽电压域下产生的延迟时间有更小的偏差的效果。

Description

用于EEPROM中灵敏放大器的时序发生电路

技术领域

本申请涉及电子制造领域，具体涉及一种用于EEPROM中灵敏放大器的时序发生电路。

背景技术

EEPROM(Eectrically Erasable Programmable Read-only Memory，电可擦除可编程只读存储器)。EEPROM由存储阵列和外围电路组成，外围电路包括解码器、选择器、逻辑控制器、存储单元的栅极字线驱动器、灵敏放大器。

灵敏放大器用于分辨存储的数据是“1”还是“0”，而让读取电路中的灵敏放大器正常工作需要一个时序产生电路来产生所需的时序。

发明内容

本申请提供了一种用于EEPROM中灵敏放大器的时序发生电路，可以解决相关技术中时序发生电路在宽电压域下产生的延迟时间偏差较大的问题。

一方面，本申请实施例提供了一种用于EEPROM中灵敏放大器的时序发生电路，包括电流源、两个CMOS反相器、若干个NMOS管、若干个PMOS管、反相器和缓存器；

第一NMOS管与第二NMOS管连接，电流源与第一NMOS管和第二NMOS管连接；

第二NMOS管与第一CMOS反相器连接，第一CMOS反相器的输入端接输入电压；

第一CMOS反相器的输出端与第二CMOS反相器的输入端、第一PMOS管、第三NMOS管连接，第一CMOS反相器、第二CMOS反相器、第一PMOS管、第三NMOS管的公共端记为点OUTb；

第二CMOS反相器与第二PMOS管、第四NMOS管连接，第二CMOS反相器的输出端连接缓存器，第二CMOS反相器和缓存器的公共端连接第五NMOS管，第五NMOS管连接第六NMOS管，第六NMOS管的偏置电流由电流源提供；

第五NMOS管的栅极连接点OUTb，第四NMOS管的栅极和第二PMOS管的栅极分别通过反相器连接输入电压。

可选的，第一CMOS反相器、第一PMOS管、第二PMOS管接电源电压；

第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第六NMOS管接电源地。

可选的，第一NMOS管的栅极与第二NMOS管的栅极连接；

电流源与第一NMOS管的漏极连接，电流源为第一NMOS管和二NMOS管提供电流源。

可选的，第一CMOS反相器由第七NMOS管和第三PMOS管构成；

第七NMOS管的栅极和第三PMOS管的栅极连接，作为第一CMOS管的输入端；

第七NMOS管的漏极与第三PMOS管的漏极连接，作为第一CMOS管的输出端；

第七NMOS管的源极与第二NMOS管的漏极连接；

第三PMOS管的源极连接电源电压vpwr。

可选的，第二CMOS反相器由第八NMOS管和第四PMOS管构成；

第八NMOS管的栅极和第四PMOS管的栅极连接，作为第二CMOS管的输入端；

第八NMOS管的漏极与第四PMOS管的漏极连接，作为第二CMOS管的输出端；

第八NMOS管的源极与第四NMOS管的漏极连接，第四PMOS管的源极与第二PMOS管的漏极连接。

可选的，第一PMOS管的栅极与第三NMOS管的栅极连接，第一PMOS管和第三NMOS管的公共端分别连接第一CMOS反相器的输出端和第二CMOS反相器的输入端；

第一PMOS管的源极和漏极接电源电压，第三NMOS管的源极和漏极接电源地。

可选的，第一PMOS管和第三NMOS管组成电容；

当输入电压为电源地电压时，第四NMOS管导通，当电容充电至点OUTb的电位达到第一预定电压时，第二CMOS反相器中的NMOS管导通，时序发生电路输出电源地电压；

当输入电压为电源电压，电容放电至点OUTb的电位被下拉达到第二预定电压时，第二CMOS反相器中的PMOS管导通，当第二PMOS管和第二CMOS反相器中的PMOS管的上拉能力大于第五NMOS管和第六NMOS管的下拉能力时，时序发生电路输出电源电压；

其中，第一预定电压为第二CMOS反相器中的NMOS管的阈值电压，第二预定电压为电源电压与第二CMOS反相器中PMOS管的阈值电压之差。

可选的，当输入电压为电源地电压时，对电容充电直到点OUTb的电位为电源电压；

当输入电压为电源电压时，点OUTb的电位被下拉达到第二预定电压后，电容继续放电。

本申请技术方案，至少包括如下优点：

该时序发生电路包括电流源、反相器、缓存器、两个CMOS反相器、若干个NMOS管和PMOS管，由一个PMOS管和一个NMOS管构成电容，第一CMOS反相器的输出端与第二CMOS反相器的输入端、第一PMOS管、第三NMOS管连接，第一CMOS反相器、第二CMOS反相器、第一PMOS管、第三NMOS管的公共端记为点OUTb；当电容充电至点OUTb的电位达到第一预定电压时，第二CMOS反相器中的NMOS管导通，时序发生电路输出电源地电压；当电容放电至点OUTb的电位被下拉达到第二预定电压时，第二CMOS反相器中的PMOS管导通，当第二PMOS管和第二CMOS反相器中的PMOS管的上拉能力大于第五NMOS管和第六NMOS管的下拉能力时，时序发生电路输出电源电压，使得在宽电压域情况下该时序发生电路产生的延迟时间有更小的偏差，确保数据读取的可靠性，避免出现由于宽电压导致时序偏差大，从而拉慢读取速度的问题。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种用于EEPROM中灵敏放大器的时序发生电路的结构示意图；

图2是本申请实施例提供的一种用于EEPROM中灵敏放大器的时序发生电路的电路原理图；

图3是现有的一种时序发生电路的电路原理图。

具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

EEPROM中读取电路的灵敏放大器工作可分为若干个阶段，每个阶段的时间长度都由时序发生电路实现。

如图1所示，其示出了本申请实施例提供的一种用于EEPROM中灵敏放大器的时序发生电路的结构示意图。

该用于EEPROM中灵敏放大器的时序发生电路包括电流源I、两个CMOS反相器即第一CMOS反相器11和第二CMOS反相器12、若干个NMOS管、若干个PMOS管、反相器INV1和缓存器BUFFER1。

第一NMOS管M0与第二NMOS管M1连接，电流源与第一NMOS管M0和第二NMOS管M1连接。

电流源I为第一NMOS管M0和第二NMOS管M1提供偏置电流NBIAS。

第二NMOS管M1与第一CMOS反相器11连接。

第一CMOS反相器的输入端接输入电压IN，第一CMOS反相器11接电源电压vpwr。

第一CMOS反相器11的输出端与第二CMOS反相器12的输入端、第一PMOS管M4、第三NMOS管M5连接。将第一CMOS反相器11、第二CMOS反相器12、第一PMOS管M4、第三NMOS管M5的公共端记为点OUTb。

第二CMOS反相器12与第二PMOS管M8、第四NMOS管M9连接。

第二CMOS反相器12的输出端连接缓存器BUFFER1，缓存器BUFFER1的输出端OUT为该时序发生电路的输出端。

第二CMOS反相器12和缓存器BUFFER1的公共端连接第五NMOS管M10，第五NMOS管M10连接第六NMOS管M11，第六NMOS管11的偏置电流NBIAS由电流源I提供。

第五NMOS管M10的栅极连接点OUTb，第四NMOS管M9的栅极通过反相器INV1连接输入电压IN，第二PMOS管M8的栅极通过反相器INV1连接输入电压IN。

反相器INV1的输入为IN，反相器INV1的输出为INB。

第一CMOS反相器11由第七NMOS管M2和第三PMOS管M3构成，第二CMOS反相器12由第八NMOS管M7和第四PMOS管M6构成，图2示出了本申请实施例提供的一种用于EEPROM中灵敏放大器的时序发生电路的电路原理图。该时序电路中各个器件之间的具体连接方式为：

第三PMOS管M2、第一PMOS管M4、第二PMOS管M8、第一PMOS管M4接电源电压vpwr。

第一NMOS管M0、第二NMOS管M1、第三NMOS管M5、第四NMOS管M9、第六NMOS管M11接电源地vgnd。

第一NMOS管M0的漏极和栅极与电流源I连接，第二NMOS管的栅极与电流源I连接，第一NMOS管M0的栅极与第二NMOS管的栅极连接。

第七NMOS管M2的栅极和第三PMOS管M3的栅极连接，作为第一CMOS反相器的输入端；第七NMOS管M2的漏极与第三PMOS管M3的漏极连接，作为第一CMOS反相器的输出端；第三PMOS管M3的源极连接电源电压vpwr。

第七NMOS管M2的源极与第二NMOS管M1的漏极连接。

第八NMOS管M7的栅极和第四PMOS管M6的栅极连接，作为述第二CMOS反相器的输入端；第八NMOS管M7的漏极与第四PMOS管M6的漏极连接，作为第二CMOS反相器的输出端。

第八NMOS管M7的源极与第四NMOS管M9的漏极连接，第四PMOS管M6的源极与第二PMOS管M8的漏极连接。

第一PMOS管M4的源极和漏极接电源电压vpwr，第三NMOS管M5的源极和漏极接电源地vgnd。

第一PMOS管M4的栅极与第三NMOS管M5的栅极连接。第一PMOS管M4和第三NMOS管M5的公共端分别连接第一CMOS反相器的输出端和第二CMOS反相器的输入端。

第一PMOS管M4和第三NMOS管M5组成电容。

在如图2所示的电路中，当输入电压IN为电源地电压vgnd时，反相器INV1的输出INB＝vpwr，第四NMOS管M9导通，由第一PMOS管M4和第三NMOS管M5组成的电容充电，当电容充电至点OUTb的电位达到第一预定电压时，第一CMOS反相器中的NMOS管(即第八NMOS管M7)导通，该时序发生电路输出电源地电压vgnd(即OUT＝vgnd)。其中，第一预定电压为第一CMOS反相器中的NMOS管(即第八NMOS管M7)的阈值电压；当点OUTb的电位达到第一预定电压后，电容仍继续充电，直到点OUTb的电位为电源电压vpwr。

当输入电压IN为电源电压vpwr时，反相器INV1的输出INB＝vgnd，第七NMOS管M2和第二PMOS管M8打开，电流源I的电流从第一NMOS管M0镜像到第二NMOS管M1，利用第二NMOS管M1对由第一PMOS管M4和第三NMOS管M5组成的电容放电；同时，第二NMOS管M1镜像电流到第五NMOS管M11。

在输入电压IN为电源电压vpwr的情况下，点OUTb的电位开始时为电源电压vpwr，当电容放电至点OUTb的电位被下拉达到第二预定电压时，第二CMOS反相器中的PMOS管(即第四PMOS管M6)导通；当第二PMOS管M8和第二CMOS反相器中的PMOS管(即第四PMOS管M6)的上拉能力大于第六NMSO管M10和第五NMOS管M11的下拉能力时，该时序发生电路输出电源电压vpwr(即OUT＝vpwr)。其中，第二预定电压为电源电压vpwr与第二CMOS反相器中PMOS管(即第四PMOS管M6)的阈值电压之差；当点OUTb的电位达到第二预定电压后，电容继续放电。

本申请实施例提供的用于EEPROM中灵敏放大器的时序发生电路，在宽电压域下工作时产生的延迟时间有更小的偏差，确保数据读取的可靠性，避免出现由于宽电压导致时序偏差大，从而拉慢读取速度的问题。

在一个例子中，电源电压vpwr的范围为1.7V至5.5V，在全PVT条件仿真如图2所示的时序发生电路，得到该时序发生电路产生的延迟时间为：

当vpwr＝5.5V时，延迟为27.1ns；当vpwr＝1.7V时，延迟为20.2ns；当电源电压vpwr取中间值时，延迟为24.2ns。

同样地，现有的一种灵敏放大器中的时序发生电路如图3所示，电源电压vpwr的范围为1.7V至5.5V，在全PVT条件仿真，得到图3所示的时序发生电路的延迟时间为：

当vpwr＝5.5V时，延迟为45.2ns；当vpwr＝1.7V时，延迟为14.1ns；当电源电压vpwr取中间值时，延迟为25.4ns。

可以看出，现有的时序发生电路在宽电压域下工作时，产生的延迟时间的偏差范围较大(14.1ns～45.2ns)；而本申请提供的用于EEPROM中灵敏放大器的时序发生电路在宽电压域下工作时，产生的延迟时间的偏差范围减小(20.2ns～27.1ns)。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (8)

1.一种用于EEPROM中灵敏放大器的时序发生电路，其特征在于，包括电流源、两个CMOS反相器、若干个NMOS管、若干个PMOS管、反相器和缓存器；

第一NMOS管的栅极与第二NMOS管的栅极连接，电流源与所述第一NMOS管的漏极和栅极和所述第二NMOS管的栅极连接；

所述第二NMOS管的漏极与第一CMOS反相器连接，所述第一CMOS反相器的输入端接输入电压；

所述第一CMOS反相器的输出端与第二CMOS反相器的输入端、第一PMOS管的栅极、第三NMOS管的栅极连接，所述第一CMOS反相器、所述第二CMOS反相器、所述第一PMOS管、所述第三NMOS管的公共端记为点OUTb；

所述第二CMOS反相器与第二PMOS管的漏极、第四NMOS管的漏极连接，所述第二CMOS反相器的输出端连接所述缓存器，所述第二CMOS反相器和所述缓存器的公共端连接第五NMOS管的漏极，所述第五NMOS管的源极连接第六NMOS管的漏极，所述第六NMOS管的偏置电流由所述电流源提供；

所述第五NMOS管的栅极连接点OUTb，所述第四NMOS管的栅极和所述第二PMOS管的栅极分别通过所述反相器连接所述输入电压；

其中，所述第二PMOS管和所述第二CMOS反相器中的PMOS管的上拉能力大于所述第六NMOS管和所述第五NMOS管的下拉能力。

2.根据权利要求1所述的用于EEPROM中灵敏放大器的时序发生电路，其特征在于，所述第一CMOS反相器、所述第一PMOS管、所述第二PMOS管接电源电压；

所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管、所述第六NMOS管接电源地。

3.根据权利要求1所述的用于EEPROM中灵敏放大器的时序发生电路，其特征在于，所述电流源为所述第一NMOS管和所述二NMOS管提供偏置电流。

4.根据权利要求1所述的用于EEPROM中灵敏放大器的时序发生电路，其特征在于，所述第一CMOS反相器由第七NMOS管和第三PMOS管构成；

所述第七NMOS管的栅极和所述第三PMOS管的栅极连接，作为所述第一CMOS管的输入端；

所述第七NMOS管的漏极与所述第三PMOS管的漏极连接，作为所述第一CMOS管的输出端；

所述第七NMOS管的源极与所述第二NMOS管的漏极连接；

所述第三PMOS管的源极连接电源电压vpwr。

5.根据权利要求1所述的用于EEPROM中灵敏放大器的时序发生电路，其特征在于，所述第二CMOS反相器由第八NMOS管和第四PMOS管构成；

所述第八NMOS管的栅极和所述第四PMOS管的栅极连接，作为所述第二CMOS管的输入端；

所述第八NMOS管的漏极与所述第四PMOS管的漏极连接，作为所述第二CMOS管的输出端；

所述第八NMOS管的源极与所述第四NMOS管的漏极连接，所述第四PMOS管的源极与所述第二PMOS管的漏极连接。

6.根据权利要求1所述的用于EEPROM中灵敏放大器的时序发生电路，其特征在于，所述第一PMOS管的栅极与所述第三NMOS管的栅极连接，所述第一PMOS管和所述第三NMOS管的公共端分别连接所述第一CMOS反相器的输出端和所述第二CMOS反相器的输入端；

所述第一PMOS管的源极和漏极接电源电压，所述第三NMOS管的源极和漏极接电源地。

7.根据权利要求1所述的用于EEPROM中灵敏放大器的时序发生电路，其特征在于，所述第一PMOS管和所述第三NMOS管组成电容；

当所述输入电压为电源地电压时，所述第四NMOS管导通，当所述电容充电至所述点OUTb的电位达到第一预定电压时，所述第二CMOS反相器中的NMOS管导通，所述时序发生电路输出电源地电压；

当所述输入电压为电源电压，所述电容放电至所述点OUTb的电位被下拉达到第二预定电压时，所述第二CMOS反相器中的PMOS管导通，当所述第二PMOS管和所述第二CMOS反相器中的PMOS管的上拉能力大于第五NMOS管和第六NMOS管的下拉能力时，所述时序发生电路输出电源电压；

其中，所述第一预定电压为所述第二CMOS反相器中的NMOS管的阈值电压，所述第二预定电压为电源电压与所述第二CMOS反相器中PMOS管的阈值电压之差。

8.根据权利要求7所述的用于EEPROM中灵敏放大器的时序发生电路，其特征在于，当所述输入电压为电源地电压时，对所述电容充电直到所述点OUTb的电位为电源电压；

当所述输入电压为电源电压时，所述点OUTb的电位被下拉达到所述第二预定电压后，所述电容继续放电。

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