CN103378833A - 开关电路 - Google Patents

Abstract

本发明提供了一种开关电路，基于提供给第一晶体管的第一端的第一控制信号导通第一晶体管。基于将第一控制信号延迟一时延得到的第二控制信号导通第二晶体管。第一晶体管的第二端与第二晶体管的第二端连接。第二控制信号用于控制逻辑器件的第一输入信号。逻辑器件接收将第一控制信号反转得到的第二输入信号。逻辑器件的输出信号用于控制第二晶体管的第一端。

Description

开关电路

相关专利申请的交叉引用

本申请要求2012年4月30日提交的美国临时专利申请第61/640,509号的优先权，其内容结合于此作为参考。

技术领域

本发明涉及开关电路。

背景技术

集成电路中的一些晶体管是标准晶体管。一些晶体管的开关速度慢于标准晶体管，因此被称为处于慢速角（slow corner）的晶体管。一些晶体管的开关速度快于标准晶体管，因此被称为处于快速角（fast corner）的晶体管。

在存储器阵列中，各种功率开关或晶体管被置于存储器阵列的行或X方向上的输入-输出（IO）电路和解码器电路中。在存储器阵列的唤醒时间内，特别是在高工作电压值和/或当晶体管处于快速角时，许多晶体管在短时期内都一起导通，这引起了大唤醒电流。

发明内容

根据本发明的一个方面，提供了一种方法，包括：基于提供给第一晶体管的第一端的第一控制信号导通第一晶体管；以及基于提供给第二晶体管的第一端的第二控制信号导通第二晶体管，将第一控制信号延迟一时延得到第二控制信号，其中，第一晶体管的第二端与第二晶体管的第二端连接，第二控制信号用于控制逻辑器件的第一输入信号，逻辑器件接收将第一控制信号反转得到的第二输入信号，并且逻辑器件的输出信号用于控制第二晶体管的第一端。

优选地，第一晶体管与第二晶体管一起对应于内存宏的全局输入-输出电路或解码器电路。

优选地，与第二晶体管的第二端连接的第一晶体管的第二端与内存宏的全局输入-输出电路或解码器电路连接。

优选地，逻辑器件是NOR门或NAND门；第二控制信号被第三晶体管的第一端和第四晶体管的第一端接收；第三晶体管的掺质物不同于第四晶体管的掺质物；第四晶体管被配置为控制反相器；以及反相器提供第一输入信号。

根据本发明的另一方面，提供了一种电路，包括：第一晶体管；第二晶体管；延迟电路；以及逻辑器件，其中，第一晶体管的第一端被配置为接收第一控制信号；第二晶体管的第一端与逻辑器件的输出端连接；第一晶体管的第二端与第二晶体管的第二端连接；逻辑器件的第一输入端被配置为接收第一输入信号，第一输入信号被第一控制信号延迟了延迟电路所提供的时延而得到的第二控制信号所控制；并且逻辑器件的第二输入端被配置为接收将第一控制信号反转得到的第二输入信号。

优选地，该电路进一步包括：第三晶体管；以及第四晶体管，其中，第三晶体管的第一端与第四晶体管的第一端连接并且被配置为接收第二控制信号；第三晶体管被配置为生成第一输入端的第一逻辑值；并且第四晶体管被配置为生成第一输入端的第二逻辑值。

优选地，该电路进一步包括：第一反相器，与第三晶体管和第四晶体管连接；以及保持器电路，其中，第四晶体管被配置为控制第一反相器以生成第一输入端的第二逻辑值；第三晶体管被配置为在第一反相器的输出端处生成第一输入端的第一逻辑值；并且保持器电路被配置为在第一反相器的输入端处提供第一反相器输入。

优选地，该电路进一步包括：第二反相器；第三反相器；以及第五晶体管，其中，第二反相器被配置为被第一控制信号和第一控制信号的反转信号所控制；第二反相器的输出端与第一反相器的输入端连接；并且第五晶体管连接在第三反相器的输入端和输出端之间，并且与第三反相器一起配置成锁存器。

优选地，该电路进一步包括：第六晶体管；第七晶体管；第八晶体管；以及第四反相器，其中，第六晶体管和第七晶体管被配置为反相器；第八晶体管被配置为第六晶体管和第七晶体管的电路通路；第四反相器的输出端与由第六晶体管和第七晶体管配置成的反相器的输入端连接；并且第四反相器的输入端被配置为接收第一控制信号。

优选地，延迟电路包括被配置为生成时延的多个反相器。

优选地，延迟电路包括多个延迟元件；以及多个延迟元件中的每一个延迟元件都对应于内存宏的输入-输出电路或解码器电路。

根据本发明的又一方面，提供了一种电路，包括：多个电流电路；控制电路；多个子电路；以及延迟电路，其中，多个电流电路中的每一个电流电路都被配置为接收由控制电路提供的第一控制信号并且被配置成用于多个子电路中的对应子电路的电流通路；延迟电路被配置为提供将第一控制信号延迟一时延得到的第二控制信号；控制电路被配置为基于第二控制信号生成第三控制信号；并且第三控制信号用于控制多个电流电路。

优选地，多个子电路中的子电路包括内存宏的输入-输出电路或解码器电路。

优选地，延迟电路包括多个延迟元件；以及多个延迟元件中的每一个延迟元件都对应于多个子电路中的子电路。

优选地，多个电流电路中的每一个电流电路都包括第一晶体管和第二晶体管；每个电流电路中的第一晶体管的第一端被配置为接收第一控制信号；每个电流电路中的第二晶体管的第一端被配置为接收第三控制信号；以及每个电流电路中的第一晶体管的第二端与每个电流电路中的第二晶体管的第二端连接并且与多个子电路中的对应子电路连接。

优选地，多个电流电路中的每一个电流电路都包括第一晶体管和第二晶体管；每个电流电路中的第一晶体管被配置为基于时延先于每个电流电路中的第二晶体管而导通。

优选地，每个电流电路中的第一晶体管都被配置为进一步基于多个子电路的工作电压先于每个电流电路中的第二晶体管而导通。

优选地，多个电流电路中的每一个电流电路都包括第一晶体管和第二晶体管；在多个子电路的第一工作电压的条件下，每个电流电路中的第一晶体管被配置为先于每个电流电路中的第二晶体管而导通；在多个子电路的第二工作电压的条件下，每个电流电路中的第一晶体管和第二晶体管被配置为在大约相同的时间导通；以及第一工作电压值高于第二工作电压值。

优选地，控制电路包括逻辑器件、第一反相器、第一晶体管和第二晶体管；逻辑器件的输出端被配置为提供第三控制信号；第一反相器的输出端被配置为提供第一输入信号至逻辑器件的第一输入端；第一晶体管被配置为控制第一反相器；第二晶体管被配置为生成第一输入信号的第一逻辑值；以及逻辑器件的第二输入端被配置为接收将第一控制信号反转得到的第二输入信号。

优选地，控制电路进一步包括电压保持器和第二反相器；第二反相器的输出端被配置为提供第一反相器的输入信号；以及电压保持器与第二反相器的输出端连接。

附图说明

在下面的附图和描述中陈述本发明的一个或多个实施例的细节。根据描述、附图和权利要求，其他特征和优点将是明显的。

图1是根据一些实施例的内存宏的示图；

图2A是根据一些实施例的示出图1的内存宏中的各种电路和对应尾部电路（footer circuit）的连接的电路图；

图2B是根据一些实施例的示出图2A电路中的全局输入-输出电路、延迟电路、尾部电路和控制电路的连接的电路图；

图3A是根据一些实施例的示出实现图2B中的反相器和用于控制反相器的对应电路的电路图；

图3B是根据一些实施例的示出实现图2B中的另一反相器和用于控制该反相器的对应电路的电路图；

图4是根据一些实施例的图2B中的电路的工作表；

图5A根据一些实施例的示出图1的内存宏中的各种电路和对应头部电路（header circuit）的连接的电路图；

图5B是根据一些实施例的示出图5A电路中的全局输入-输出电路、延迟电路、头部电路和控制电路的连接的电路图；

图6A是根据一些实施例的示出实现图5B中的反相器和用于控制反相器的对应电路的电路图；

图6B是根据一些实施例的示出实现图5B中的另一反相器和用于控制该反相器的对应电路的电路图；

图7是根据一些实施例的图5B中的电路的工作表。

各个实施例中用类似的标记表示类似的元件。

具体实施方式

下文中采用具体文字公开附图中示出的实施例或实例。然而应理解实施例和实例不是旨在限制。本领域的技术人员将自然想到对公开实施例的任何改变或变动以及对本文档所公开原则的任何进一步的应用都是可以实现的。

一些实施例具有下列特征和/或优点中的至少一个。在低工作电压值和慢速工艺角满足短唤醒时间性能（wake up specification）的同时，以高工作电压值和快速工艺角控制唤醒冲击电流。在一些实施例中，当工作电压值为高时，第一晶体管首先导通以提供足够的电流来唤醒对应的电路。在预定的时延后，第二晶体管导通。第一晶体管和第二晶体管用作对应电路的电流通路。因此，唤醒时的冲击电流被控制在可接受的值。当工作电压值为低时，第一晶体管和第二晶体管在大约相同的时间导通。

内存宏

图1是根据一些实施例的静态随机存储器（SRAM）宏100的框图。SRAM用于说明。其他类型的存储器也在各个实施例的范围内。

内存宏100是对称的。例如，以解码器112、局部控制电路（LCTRL）114和全局控制电路（GCTRL）110作为参照，内存宏100左边的电路元件类似于右边的电路元件。对于另一实例，内存宏100包括两个存储器阵列，一个在左边而另一个在右边。为了进行说明，右边的一个存储器阵列标注为具有宽度为X和高度为Y的存储器阵列138。

内存宏100包括多个内存段104。示出两个内存段104以用作说明。不同数目的内存段104均在各个实施例的范围内。每个内存段104都包括四个内存条102，两个内存条在左边，两个内存条在右边。在内存宏100的左边和右边，两个内存条102都共享一行多个局部输入-输出电路（LIO）106。内存条102中的存储单元以行和列的方式排列。因此，内存段104和存储器阵列138中的存储单元也以行和列的方式排列。内存段104的不同配置均在各个实施例的范围内。

标注为解码器112的X地址解码器112提供将在X方向或行方向上的读或写操作而被访问的存储单元的地址。局部控制电路（LCTRL）114控制LIO106。全局输入-输出电路（GIO）116用于在存储单元和内存宏100外部的电路之间传输数据。全局控制电路（GCTRL）110为内存宏100提供地址预解码、时钟信号和其他信号。GCTRL110也控制存储单元和内存宏100外部的电路之间的数据传输。

具有尾部的示例性电路

图2A是根据一些实施例的电路200的示图。电路200用于示出图1中的GIO116与对应的尾部电路213的连接。

每个尾部电路或尾部213-1至213-L都对应于一个GIO116。为了进行说明，示出了从GIO116-1至GIO116-L的L个GIO116。类似地，示出了L个对应的尾部213-1至213-L。尾部213用作对应GIO116的电流通路。每个尾部213都包括一对N型金属氧化物半导体（NMOS）晶体管N1和N2。在一些实施例中，在内存宏100的唤醒时间内并且因此也是在GIO116的唤醒时间内，取决于工作电压VDD的电压值，晶体管N1和晶体管N2在不同时间或同时被导通。例如，当工作电压值VDD为高时，首先导通晶体管N1，并且在预定的时延后，导通晶体管N2。与之相反，当工作电压值VDD为低时，晶体管N1和晶体管N2在大约相同的时间被导通。在一些实施例中，因为尾部213用作GIO116的电流通路，所以尾部213被称作电流电路。因为尾部213中的晶体管N1和晶体管N2被导通和截止以分别打开和关闭GIO116，所以尾部213也被称作开关电路。

延迟电路210接收来自控制电路242的控制信号SLPb并生成使控制信号SLPb延迟T210（未标出）的控制信号SLPb_dly。在一些实施例中，延迟电路210包括多个延迟元件212-1至212-L。每一个延迟元件212都对应于一个GIO116和一个尾部213。控制信号SLPb和SLPb_dly用于在不同时间导通尾部213的晶体管N1和晶体管N2。

控制电路242向延迟电路210和尾部电路213中的晶体管N1的栅极提供控制信号SLPb。控制电路242还接收控制信号SLPb_dly，并且基于控制信号SLPb_dly在节点E处生成被尾部213中的晶体管N2的栅极接收的控制信号。因为节点E上的控制信号控制晶体管N2，所以实际上，尾部213中的晶体管N2被控制信号SLPb_dly控制。在一些实施例中，控制电路242被内存宏100中的一行GIO116使用。换言之，一行GIO116包括内存宏100的左边和右边两侧的L个GIO116。GIO116用于说明。在一些实施例中，解码器112用于替代GIO116，并且类似于控制电路242的另一个控制电路被一列解码器112使用。在一些实施例中，控制电路242是图1中的GCTRL110的一部分。

图2B是根据一些实施例的电路250的示图。电路250用于示出GIO116、尾部213、延迟电路210和控制电路242的操作。

尾部213中的NMOS晶体管N1和N2用作GIO116的电流通路。实际上，晶体管N1和N2打开或关闭GIO116。例如，当晶体管N1和N2均截止时，尾部213充当开路，并且与GIO116电断开。但是当晶体管N1和N2完全导通时，晶体管N1和N2用作流过晶体管N1和N2的源极和漏极的电流Iio的电流通路。在一些实施例中，晶体管N1和N2的源极都接收参考电压VSS，其在一些实施例中是接地电压。实际上，电流Iio从GIO116流过晶体管N1和N2到达接地端。

在一些实施例中，当内存宏100处于唤醒模式时，如果工作电压VDD高于被认为是高工作电压条件的预定电压值时，晶体管N1首先导通。然后，在预定的时间段T210后，晶体管N2导通，这将在下文进行解释。但是当工作电压值VDD的值低于被认为是低工作电压条件的预定电压值时，晶体管N1和N2在大约相同的时间导通。在一些实施例中，工作电压VDD的高工作电压值约为工作电压VDD标称值的110%，而工作电压VDD的低工作电压值约为工作电压VDD标称值的90%，并且工作电压VDD的标称值是0.9V。

为了进行说明，高工作电压值VDD中的电流Iio被称作Iioh（未标出），而低工作电压值中的电路Iio被称作Iiol（未标出）。在一些实施例中，确定晶体管N1和N2的尺寸，使得电流比Irat（未标出）约为1/3。数学表示为，Irat=Iiol/Iioh=1/3。

延迟电路210生成使控制电路242输出端或晶体管N1的栅极处的信号SLPb延迟的时延T210。例如，NMOS晶体管N3的栅极和p型金属氧化物半导体（PMOS）晶体管P1的栅极处的信号SLPb_dly是晶体管N1栅极处的信号SLPb被延迟T210的信号。然后，信号SLPb_dly用于导通和截止NMOS晶体管N3和PMOS晶体管P1，这样确定节点D处的信号的逻辑值。节点E处的控制信号受节点D上的信号影响，并且用于导通和截止晶体管N2。实际上，晶体管N2基于控制信号SLPb_dly而导通和截止。在一些实施例中，选择时延T210使得距离子控制电路245最远的尾部电路213中的晶体管N2在时延T210后导通。最远电路的实例是图2A中的电路213-L。因此，在一些实施例中，从控制电路245输出端的信号SLPb开始经过时延T210，行中的晶体管N2准备导通并生成可接受范围内的冲击电流。

在一些实施例中，延迟电路210中的延迟元件212包括一对反相器。换言之，一个反相器对212对应于图2A中的GIO116。示出的具有多个反相器对212的电路210用于说明。其他提供时延T210的电路均在各个实施例的范围内。

NOR门215形式的逻辑电路在节点E的NOR门215的输出端或晶体管N2的栅极处提供信号以导通或截止晶体管N2。例如，当NOR门215输入端的节点D和F上的信号均为逻辑低时，节点E上的信号为逻辑高，这导通NMOS晶体管N2。

反相器220使信号SLPb反转以在NOR门215输入端的节点F处生成信号。

PMOS晶体管P1的栅极和NMOS晶体管N3的栅极连接在一起并被配置为接收信号SLPb_dly。当信号SLPb_dly为逻辑低时，PMOS晶体管P1导通，而NMOS晶体管N3截止。但是当信号SLPb_dly为逻辑高时，PMOS晶体管P1截止，而NMOS晶体管N3。PMOS晶体管P1用于控制反相器225。例如，当晶体管P1的栅极处的信号SLPb_dly为逻辑低时，晶体管P1导通，这又使反相器225导通。在这种情况下，节点D上的信号是反相器225的输入端处的节点Cb上的信号的反转。实际上，PMOS晶体管P1控制节点D上的信号。相反，当信号SLPb_dly为逻辑高时，晶体管P1截止，这也使反相器225截止。然后，节点D上的逻辑值由NMOS晶体管N3提供。实际上，NMOS晶体管N3也控制节点D上的信号。例如，当节点D上的信号为逻辑高并且NMOS晶体管N3导通时，NMOS晶体管N3将节点D上的信号拉至地电压或NMOS晶体管N3源极处的逻辑低值。

信号SLPb和信号SLP是彼此互补的。例如，当信号SLPb是逻辑低时，信号SLP是逻辑高，反之亦然。此外，当信号SLP是逻辑高且信号SLPb是逻辑低时，反相器230导通，并且将节点C上的信号反转以提供节点Cb上的信号。但是当信号SLP是逻辑低且信号SLPb是逻辑高时，反相器230截止。由电压保持器电路233或电压保持器233提供节点Cb上的信号。在一些实施例中，存储在电压保持器233中的逻辑值是节点Cb的前一逻辑值。

反相器235和PMOS晶体管P2形成锁存器。例如，当节点B上的信号是逻辑高时，节点C上的信号是逻辑低并且导通PMOS晶体管P2。因此，节点B上的信号继续是逻辑高，因为节点B上的信号被拉至PMOS晶体管P2的源极处的工作电压VDD（未标注）。但是当节点C是逻辑高时，晶体管P2截止，反相器235使节点B上的逻辑值反转以提供节点C上的反转逻辑值。

PMOS晶体管P3和NMOS晶体管N4形成将节点A上的信号反转成节点B上的信号的反相器。在一些实施例中，当节点A上的信号是逻辑高但工作电压VDD为低时，节点A上的逻辑高值中的低电压值不足以导通晶体管N4。

NMOS晶体管N5用作NMOS晶体管N4的电流通路。例如，当晶体管N5导通时，电流IB流过晶体管N5的源极，在一些实施例中，晶体管N5的源极接收参考电压VSS或接地电压。但是当晶体管N5截止时，晶体管N4和晶体管N5充当开路。

反相器240使信号SLPb反转以提供节点A上的信号。

图3A是根据一些实施例的电路300A的示图。电路300A是图2B中的反相器230和被配置为接收控制信号SLPb和SLP的附加晶体管的实现。

PMOS晶体管P310和NMOS晶体管N310用于导通或截止包括PMOS晶体管315和NMOS晶体管N315的反相器230，由PMOS晶体管315和NMOS晶体管N315执行反转功能。例如，当信号SLPb是逻辑低且信号SLP是逻辑高时，晶体管P310和晶体管N310导通。当节点C上的信号是逻辑低时，PMOS晶体管315导通，而NMOS晶体管N315截止。因此，节点Cb上的信号被拉至电压VDD或PMOS晶体管P310源极处的逻辑高值。相反，当节点C上的信号是逻辑高时，PMOS晶体管P315截止，而NMOS晶体管N315导通。因此，节点Cb上的信号被拉至接地电压或晶体管N310源极处的低逻辑值。当信号SLPb是逻辑高且信号SLP是逻辑低时，晶体管P310和晶体管N310截止，并且反相器230充当开路。

图3B是根据一些实施例的电路300B的示图。电路300B是反相器225和PMOS晶体管P1的实现。

PMOS晶体管P1用于导通或截止PMOS晶体管P365和NMOS晶体管N365，由PMOS晶体管P365和NMOS晶体管N365执行反转功能。例如，当信号SLPb_dly是逻辑低时，PMOS晶体管P1导通。当节点Cb上的信号是逻辑低时，PMOS晶体管P365导通，而NMOS晶体管N365截止。因此，节点D上的信号被拉至电压VDD或PMOS晶体管P1源极处的高逻辑值。相反，当节点Cb上的信号是逻辑高时，PMOS晶体管P365截止，而NMOS晶体管N365导通。因此，节点D上的信号被拉至接地电压或NMOS晶体管N365源极处的逻辑低值。然而，当信号SLPb_dly是逻辑高时，PMOS晶体管P1截止，并且反相器225充当开路。

正常读或写模式

图4是根据一些实施例的电路250的工作表400。除非另有说明，否则在以下描述中，电路250已处在长于时延T210的对应状态。因此，信号SLPb_dly的逻辑值与信号SLPb的逻辑值相同。

参照行410，电路250工作在正常读（“R”）或写（“W”）模式。NMOS晶体管N1栅极处的信号SLPb为逻辑高。因此，晶体管N1导通。晶体管N2也如以下所解释而导通。晶体管N1和N2用作GIO116的电流通路。例如，在图2B的电路250中，电流Iio流过晶体管N1和N2的漏极和源极。

信号SLP是信号SLPb的反转，因此为逻辑低。节点F具有信号SLPb反转得到的信号，因此为逻辑低。节点A具有信号SLPb通过反相器240反转得到的信号，因此为逻辑低。通过由PMOS晶体管P3和NMOS晶体管N4形成的反相器，节点B为逻辑高。类似地，通过反相器235，节点C为逻辑低。

因为信号SLPb为逻辑高且信号SLP为逻辑低，所以反相器230截止。因此，因为节点Cb具有存储在电压保持器233中的逻辑值，所以节点Cb是表示低或高逻辑值的“x”。

NMOS晶体管N3和PMOS晶体管P1栅极处为逻辑高的信号SLPb_dly导通NMOS晶体管N3并截止PMOS晶体管P1。因此，节点D上的信号被拉至接地电压或NMOS晶体管N3源极处的逻辑低值。因为节点D和节点F上的信号都是逻辑低，所以节点E上的信号是逻辑高。因此，NMOS晶体管N2导通。

具有低工作电压VDD的睡眠模式

参照行420，当工作电压VDD具有约为标准工作电压VDD值的90%的低电压值时，电路250工作在睡眠模式。

在该模式中，NMOS晶体管N1栅极处的信号SLPb为逻辑低。因此，晶体管N1截止。晶体管N2也如以下所解释而截止。

信号SLP是信号SLPb的反转，因此为逻辑高。

节点F具有将信号SLPb反转得到的信号，因此为逻辑高。因为节点F为逻辑高，所以不管节点D上的信号的逻辑值如何，通过NOR门215的操作，节点E上的信号都是逻辑低。因此，NMOS晶体管N2截止。

节点A具有通过反相器240将信号SLPb反转得到的信号，因此为逻辑高。

因为工作电压VDD具有标准电压VDD值的90%的低值，因此节点A的高逻辑值不足以导通晶体管N4。因此，晶体管N4和晶体管N5截止，并且对节点B没有电效应。因此，节点B继续具有由PMOS晶体管P2提供的来自之前状态的高逻辑值。

通过反相器235，节点C为逻辑低。因为信号SLPb为逻辑低且SLP为逻辑高，所以反相器230导通，并且节点Cb通过反相器230为逻辑高。

NMOS晶体管N3和PMOS晶体管P1栅极处为逻辑低的信号SLPb_dly截止NMOS晶体管N3并且导通PMOS晶体管P1。因此，反相器225导通，并且晶体管N3对节点D没有电效应。因此，节点D上的信号通过反相器225将节点Cb上的信号反转而得到，并且具有低逻辑值。

因为节点F为逻辑高且节点D为逻辑低，所以节点E上的信号为逻辑低。因此，NMOS晶体管N2截止。

因为信号SLPb为逻辑低且信号SLP为逻辑高，所以反相器230导通。

具有高工作电压VDD的睡眠模式

参照行430，当工作电压VDD具有约为标准工作电压VDD值的110%的高电压值时，电路250工作在睡眠模式。

在该模式中，NMOS晶体管N1栅极处的信号SLPb为逻辑低。因此，晶体管N1截止。晶体管N2也如以下所解释而截止。

信号SLP是信号SLPb的反转，因此为逻辑高。

节点F具有将信号SLPb反转得到的信号，因此为逻辑高。因为节点F为逻辑高，所以不管节点D上的信号的逻辑值如何，通过NOR门215的操作，节点E上的信号都为逻辑低。因此，NMOS晶体管N2截止。

节点A具有通过反相器240将信号SLPb反转得到的信号，因此为逻辑高。

当工作电压VDD具有高电压值时，NMOS晶体管N4和N5导通。因此，节点B被拉至接地电压或晶体管N5源极处的低逻辑值。通过反相器235，节点C为逻辑高。通过反相器230，节点Cb为逻辑低。

NMOS晶体管N3栅极处为逻辑低的信号SLPb_dly截止NMOS晶体管N3并导通PMOS晶体管P1。因此，晶体管N3对节点D没有电效应。导通的晶体管P1导通反相器225。因此，节点D上的信号是将节点Cb上的信号反转而得到的，因此具有高逻辑值。

因为节点F为逻辑高且节点D为逻辑高，所以节点E上的信号为逻辑低，其使NMOS晶体管N2截止。

因为信号SLPb为逻辑低且信号SLP为逻辑高，所以反相器230导通。

当工作电压值为低时唤醒至正常读或写模式

参照行440，当工作电压VDD处于诸如标准工作电压VDD值的90%的低电压值时，电路250从唤醒模式转化为正常读或写模式。

NMOS晶体管N1栅极处的信号SLPb为逻辑高。因此，晶体管N1导通。晶体管N2也如以下所解释而导通。

信号SLPb_dly是将信号SLPb延迟了时延T210，并且也为逻辑高。信号SLP是信号SLPb的反转，并且为逻辑低。

节点F具有将信号SLPb反转得到的信号，并且为逻辑低。

节点A具有通过反相器240将信号SLPb反转得到的信号，并且为逻辑低。

因为节点A为逻辑低，所以晶体管P3导通，并且节点B被拉至在PMOS晶体管P3源极处的电压VDD或逻辑高值。因此，通过反相器235的操作，节点C为逻辑低。

因为信号SLPb为逻辑高且信号SLP为逻辑低，所以反相器230截止。然而，基于由电压保持器233提供的数据，节点Cb为逻辑高。

NMOS晶体管N3和PMOS晶体管P1栅极处为逻辑高的信号SLPb_dly导通NMOS晶体管N3并截止PMOS晶体管P1。因此，节点D上的信号被拉至接地电压或晶体管N3源极处的逻辑低值。

因为节点D和节点F上的信号均为逻辑低，所以节点E上的信号为逻辑高，这使晶体管N2导通。

因为信号SLPb为逻辑高且信号SLP为逻辑低，所以反相器230截止。

当工作电压值为高时唤醒至正常读或写模式

参照行450，当工作电压VDD处于诸如标准工作电压VDD值的110%的高电压值时，电路250从唤醒模式转化为正常读或写的模式。在该实例中，晶体管N1和N2开始时均截止。提供信号SLPb，但是时间段T210还没有完全过去。

NMOS晶体管N1栅极处的信号SLPb为逻辑高。因此，晶体管N1导通。然而，晶体管N2如以下所解释继续截止。

信号SLP是信号SLPb的反转，因此为逻辑低。

节点F具有将信号SLPb反转得到的信号，因此为逻辑低。

节点A具有通过反相器240将信号SLPb反转得到的信号，因此为逻辑低。

因为节点A为逻辑低，所以PMOS晶体管P3导通，这将节点B拉至电压VDD或PMOS晶体管P3源极处的高逻辑值。通过反相器235，节点C为逻辑低。因此，PMOS晶体管P2导通并且通过将节点B拉至PMOS晶体管P2源极处的电压VDD而使节点B保持在高逻辑值。

因为信号SLPb为逻辑高且信号SLP为逻辑低，所以反相器230截止。由存储在电压保持器233中的数据提供节点Cb，其为节点Cb之前的逻辑值。

因为时延T210还没有完全过去，所以即使信号SLPb为逻辑高，NMOS晶体管N3和PMOS晶体管P1栅极处的信号SLPb_dly继续为逻辑低。因此，NMOS晶体管N3截止且PMOS晶体管P1导通。节点D上的信号由节点Cb上的信号反转得到，因此为逻辑高。

因为节点D上的信号为逻辑高且节点F上的信号为逻辑低，所以节点E上的信号为逻辑低。因此，NMOS晶体管N2继续截止。

因为信号SLPb为逻辑高且信号SLP为逻辑低，所以反相器230截止。

在时间T210过去之后，电路250处于正常的读或写模式。对应信号和节点的数据与行410中的数据相同。例如，在时间T210过去之后，因为信号SLPb为逻辑高，所以NMOS晶体管N3和PMOS晶体管P1的栅极处的信号SLPb_dly为逻辑高。因此，PMOS晶体管P1和反相器225截止。同时，NMOS晶体管N3导通，并且将节点D拉至接地电压或晶体管N3源极处的低逻辑值。因为节点D和节点F均为逻辑低，所以节点E为逻辑高，并且NMOS晶体管N2导通。

在一些现有方法中，一个晶体管用于导通或截止GIO116。该晶体管的尺寸与本发明的NMOS晶体管N1的尺寸相比较大。本发明各个实施例是有益的，因为当电路250处在高工作电压条件时，NMOS晶体管N1导通但NMOS晶体管N2截止。NMOS晶体管N1消耗更少的电流量，因此使得冲击电流小于一些现有方法中的冲击电流。

具有头部的示例性电路

图5A是根据一些实施例的电路500的示图。电路500用于示出图1中的GIO116与对应的头部电路513的连接。

每个头部电路或头部513-1至513-L都对应于一个GIO116。为了进行说明，示出了从GIO116-1至GIO116-L的L个GIO116。类似地，示出了L个对应的头部513-1至513-L。头部513用作对应GIO116的电流通路。每个头部513都包括一对PMOS晶体管MP1和MP2。在一些实施例中，在内存宏100的唤醒时间并且因此是GIO116的唤醒时间内，根据工作电压VDD的电压值，晶体管MP1和MP2在不同时间或在相同时间导通。例如，当工作电压值VDD为高时，晶体管MP1首先导通，并且在预定的时间延迟后，晶体管MP2导通。相反，当工作电压值VDD为低时，晶体管MP1和MP2在大约相同的时间导通。在一些实施例中，因为头部513用作GIO116的电流通路，所以头部513称为电流电路。头部513也称作开关电路，因为在头部513中的NMOS晶体管N1和N2导通或截止以分别打开或关闭对应的GIO116。

延迟电路510接收来自控制电路542的控制信号PSLP，并生成控制信号PSLP延迟了时延T510（未标出）而得到的控制信号PSLP_dly。在一些实施例中，延迟电路510包括多个延迟元件512-1至512-L。每个延迟元件512都对应于GIO116和头部513。控制信号PSLP和控制信号PSLP_dly用于在不同时间导通头部513中的晶体管MP1和MP2。

控制电路542为延迟电路510和头部电路513中的PMOS晶体管MP1的栅极提供控制信号PSLP。控制电路542也接收控制信号PSLP_dly，并且基于控制信号PSLP_dly，生成节点PE上被头部513中的晶体管MP2的栅极接收的控制信号。因为节点PE上的控制信号控制PMOS晶体管MP2，所以实际上头部513的PMOS晶体管MP2被控制信号PSLP_dly所控制。在一些实施例中，控制电路542被内存宏100中的一行GIO116使用。换言之，一行GIO116包括内存宏100的左边和右边的L个GIO116。GIO116用作说明。在一些实施例中，解码器112用于替代GIO116，并且类似于控制电路542的另一个控制电路被一列解码器112使用。在一些实施例中，控制电路542是图1中GCTRL110的一部分。

图5B是根据一些实施例的电路550的示图。电路550用于示出GIO116、头部513、延迟电路510和控制电路542的工作。

头部513中的PMOS晶体管MP1和MP2用作GIO116的电流通路。实际上，晶体管MP1和MP2打开或关闭GIO116。例如，当晶体管MP1和MP2截止时，头部513充当开路，并且与GIO116电断开。但是当晶体管MP1和MP2都完全导通时，晶体管MP1和MP2都充当流过晶体管MP1和MP2的源极和漏极的电流PIio的电流通路。在一些实施例中，晶体管MP1和MP2的源极都接收工作电压VDD。实际上，电流PIio从工作电压VDD节点流过晶体管MP1和MP2以及GIO116。

在一些实施例中，当内存宏100处于唤醒模式时，如果工作电压VDD高于被认为是高工作电压条件的预定电压值时，晶体管MP1首先导通。然后在预定的时间段T510后，晶体管MP2导通，这将在下文进行解释。但是当工作电压值VDD的值低于被认为是低工作电压条件的预定电压值时，晶体管MP1和MP2在大约相同的时间导通。在一些实施例中，工作电压VDD的高工作电压值约为工作电压VDD标称值的110%，而工作电压VDD的低值约为工作电压VDD标称值的90%，并且工作电压VDD的标称值是0.9V。

为了进行说明，高工作电压值VDD中的电流PIio被称作PIioh（未标出），而低工作电压值中的电流PIio被称作PIiol（未标出）。在一些实施例中，确定晶体管MP1和MP2的尺寸，使得电流比PIrat（未标出）约为1/3。数学表示为PIrat=PIiol/PIioh=1/3。

延迟电路510生成使控制电路542输出端或晶体管MP1的栅极处的信号PSLP延迟的时延T510。例如，PMOS晶体管MP3和NMOS晶体管MN1的栅极处的信号PSLP_dly是晶体管N1栅极处的信号PSLP被延迟时延T510的信号。然后，信号PSLP_dly用于导通和截止PMOS晶体管MP3和NMOS晶体管MN1，这确定了节点PD上的信号的逻辑值。节点PE上的信号受节点PD上的信号影响，并且用于导通和截止晶体管MP2。实际上，晶体管MP2基于控制信号PSLP_dly而导通和截止。在一些实施例中，选择时延T510使得距离子控制电路545最远的电路513中的晶体管MP2在时延T510后导通。最远电路的实例是图5A中的电路513-L。因此，在一些实施例中，通过从控制电路545输出端的信号PSLP开始到经过时延T510，行中的晶体管MP2准备好导通，并生成可接受范围内的冲击电流。

在一些实施例中，延迟电路510中的延迟元件512包括一对反相器。换言之，一对反相器512对应于图5A中的GIO116。示出具有多对反相器512的电路510用于说明。其他提供时延T510的电路也在各个实施例的范围内。

NAND门515形式的逻辑电路提供了位于节点PE的NAND门515的输出端或晶体管MP2栅极处的信号以导通或截止晶体管MP2。例如，当NAND门515输入端的节点PD和PF处的信号均为逻辑高时，节点PE上的信号为逻辑低，这使PMOS晶体管MP2导通。

反相器520使信号PSLP反转以生成NAND门515输入端的节点PF上的信号。

NMOS晶体管MN1和PMOS晶体管MP3的栅极连接在一起并且被配置为接收信号PSLP_dly。当信号PSLP_dly为逻辑高时，NMOS晶体管MN1导通而PMOS晶体管MP3截止。但是当信号PSLP_dly为逻辑低时，NMOS晶体管MN1截止而PMOS晶体管MP3导通。NMOS晶体管MN1用于控制反相器525。例如，当晶体管MN1栅极处的信号PSLP_dly为逻辑高时，晶体管MN1导通，这又使得反相器525截止。在这种情况下，节点PD上的信号是反相器525输入端处的节点PCb上的信号的反转。实际上，晶体管MN1控制节点PD上的信号。相反，当信号PSLP_dly为逻辑低时，晶体管MN1截止，这又使得反相器525截止。然后，由PMOS晶体管MP3提供节点PD上的逻辑值。实际上，PMOS晶体管MP3也控制节点PD上的信号。例如，当节点PD上的信号为逻辑高且PMOS晶体管MP3导通时，PMOS晶体管MP3将节点PD上的信号拉至工作电压VDD或PMOS晶体管MP3源极处的逻辑高值。

信号PSLPb和信号PSLP彼此互补。例如，当信号PSLPb为逻辑低时，信号PSLP为逻辑高，反之亦然。此外，当信号PSLP为逻辑高且信号PSLPb为逻辑低时，反相器530导通，并且将节点PC上的信号反转以提供节点PCb上的信号。但是当信号PSLP为逻辑低且信号PSLPb为逻辑高时，反相器530截止。由电压保持器电路533或电压保持器533提供节点PCb上的信号。在一些实施例中，存储在电压保持器533的逻辑值是节点PCb之前的逻辑值。

反相器535和NMOS晶体管MN2形成锁存器。例如，当节点PB上的信号为逻辑低时，节点PC上的信号为逻辑高并且导通NMOS晶体管MN2。因此，节点PB上的信号继续为逻辑低，因为节点PB上的信号被拉至NMOS晶体管MN2的源极处的参考电压VSS（未标注）。但是当节点PC为逻辑低时，晶体管MN2截止，反相器535使节点PB上的逻辑值反转以提供节点PC上的反转信号。

NMOS晶体管MN3和PMOS晶体管MP4形成将节点PA上的信号反转成节点PB上的信号的反相器。在一些实施例中，当节点PA上的信号为逻辑低但工作电压VDD为高时，节点PA上的逻辑低的高电压值不足以导通PMOS晶体管MP4。

PMOS晶体管MP5用作PMOS晶体管MP4的电流通路。例如，当晶体管MP5导通时，电流PIB从接收工作电压VDD的晶体管MP5的源极开始流动。但是当晶体管MP5截止时，晶体管MP4和MP5充当开路。

反相器540使信号PSLP反转以提供节点PA上的信号。

图6A是根据一些实施例的电路600A的示图。电路600A是反相器530和被配置为接收控制信号PSLPb和PSLP的附加晶体管的实现。

NMOS晶体管MN610和PMOS晶体管MP610用于导通或截止包括PMOS晶体管MP615和NMOS晶体管MN615的反相器530，由PMOS晶体管MP615和NMOS晶体管MN615执行反转功能。例如，当信号PSLPb为逻辑低且信号PSLP为逻辑高时，晶体管MP610和晶体管MN610导通。当节点PC上的信号为逻辑低时，PMOS晶体管MP615导通而NMOS晶体管MN615截止。因此，节点PCb上的信号被拉至电压VDD或PMOS晶体管MP610源极处的逻辑高值。相反，当节点PC上的信号为逻辑高时，PMOS晶体管MP615截止而NMOS晶体管MN615导通。因此节点PCb上的信号被拉至接地电压或晶体管MN610源极处的低逻辑值。当信号PSLPb为逻辑高且信号PSLP为逻辑低时，晶体管MP610和MN610截止，并且反相器530充当开路。

图6B是根据一些实施例的电路600B的示图。电路600B是反相器525和NMOS晶体管MN1的实现。

NMOS晶体管MN1用于导通或截止PMOS晶体管MP665和NMOS晶体管MN665，由PMOS晶体管MP665和NMOS晶体管MN665执行反转功能。例如，当信号PSLP_dly为逻辑高时，晶体管MN1导通。当节点PCb上的信号为逻辑高时，PMOS晶体管MP665截止而NMOS晶体管MN665导通。因此，节点PD上的信号被拉至电压VSS或接地电压或NMOS晶体管MN1源极处的低逻辑值。相反，当节点PCb上的信号为逻辑低时，PMOS晶体管MP665导通而NMOS晶体管MN665截止。因此，节点PD上的信号被拉至工作电压VDD或PMOS晶体管MP665源极处的高逻辑值。然而，当信号PSLP_dly为逻辑低时，NMOS晶体管MN1截止，并且反相器525充当开路。

正常读或写模式

图7是根据一些实施例示出的电路550的操作的表700。除非另有说明，否则在以下描述中，电路550处在长于时延T510的对应状态中。因此，信号PSLP_dly的逻辑值与信号PSLP的逻辑值相同。

参照行710，电路550工作在正常读（“R”）或写（“W”）模式。PMOS晶体管MP1栅极处的信号PSLP为逻辑低。因此，晶体管MP1导通。晶体管MP2也如以下所解释而导通。晶体管MP1和MP2都用作GIO116的电流通路。例如，在图5B的电路550中，电流PIio流过晶体管MP1和MP2的漏极和源极以及GIO116。

信号PSLPb是信号PSLP的反转，因此为逻辑高。节点PF具有将信号PSLP反转得到的信号，因此为逻辑高。节点PA具有通过反相器540将信号PSLP反转得到的信号，因此为逻辑高。通过由NMOS晶体管MN3和PMOS晶体管MP4形成的反相器，节点PB为逻辑低。类似地，通过反相器535，节点PC为逻辑高。

因为信号PSLP为逻辑低且信号PSLPb为逻辑高，所以反相器530截止。因此，因为节点PCb具有存储在电压保持器533中的逻辑值，所以节点PCb是表示低或高逻辑值的“x”。

PMOS晶体管MP3和NMOS晶体管MN1栅极处为逻辑低的信号PSLP_dly导通PMOS晶体管MP3并截止NMOS晶体管MN1。因此，节点PD上的信号被拉至工作电压或PMOS晶体管MP3源极处的高逻辑值。因为节点PD和节点PF上的信号均为逻辑高，所以节点PE上的信号为逻辑低。因此，PMOS晶体管MP2导通。

具有低工作电压VDD的睡眠模式

参照行720，当工作电压VDD具有约为标准工作电压VDD值的90%的低电压值时，电路550工作在睡眠模式。

在该模式中，PMOS晶体管MP1栅极处的信号PSLP为逻辑高。因此，晶体管MP1截止。晶体管MP2也如以下所解释而截止。

信号PSLPb是信号PSLP的反转，因此为逻辑低。

节点PF具有将信号PSLP反转得到的信号，因此为逻辑低。因为节点PF为逻辑低，所以通过NAND门515的操作，不管节点PD上的信号的逻辑值如何，节点PE上的信号都为逻辑高。因此，PMOS晶体管MP2截止。

节点PA具有通过反相器540将信号PSLP反转得到的信号，因此为逻辑低。

当工作电压VDD具有低电压值时，PMOS晶体管MP4和MP5导通。因此，节点PB被拉至工作电压VDD或PMOS晶体管MP5源极处的高逻辑值。通过反相器535，节点PC为逻辑高。通过反相器530，节点PCb为逻辑低。

PMOS晶体管MP3栅极处为逻辑高的信号PSLP_dly截止PMOS晶体管MP3并导通NMOS晶体管MN1。因此，晶体管MP3对节点PD没有电效应。导通的晶体管MN1导通反相器525。因此，节点PD上的信号由节点PCb上的信号反转得到，因此具有高逻辑值。

因为节点PF为逻辑低且节点PD为逻辑高，所以节点PE上的信号为逻辑低，这使晶体管MP2截止。

因为信号PSLP为逻辑高且信号PSLPb为逻辑低，所以反相器530导通。

具有高工作电压VDD的睡眠模式

参照行730，当工作电压VDD具有约为标准工作电压VDD值的110%的高电压值时，电路550工作在睡眠模式。

在该模式中，PMOS晶体管MP1栅极处的信号PSLP为逻辑高。因此，晶体管MP1截止。晶体管MP2也如以下所解释而截止。

信号PSLPb是信号PSLP的反转，因此为逻辑低。

节点PF具有将信号PSLP反转得到的信号，因此为逻辑低。因为节点PF为逻辑低，所以通过NAND门515的操作，不管节点PD上的信号的逻辑值如何，节点PE上的信号都为逻辑高。因此，PMOS晶体管MP2截止。

节点PA具有通过反相器540将信号PSLP反转得到的信号，因此为逻辑低。

因为工作电压VDD具有标准电压VDD值的110%的高压值，所以节点PA的低逻辑值太高并且不足以低到导通PMOS晶体管MP4。因此，PMOS晶体管MP4和MP5截止，并且对节点PB没有电效应。因此，节点PB继续具有由PMOS晶体管MP2提供的之前状态的高逻辑值。

通过反相器535，节点PC为逻辑低。因为信号PSLP为逻辑高且信号PSLPb为逻辑低，所以反相器530导通，并且通过反相器530，节点PCb为逻辑高。

PMOS晶体管MP3和NMOS晶体管MN1的栅极处为逻辑高的信号PSLP_dly截止PMOS晶体管MP3并导通NMOS晶体管MN1。因此，反相器525导通，并且晶体管MP3对节点PD没有电效应。因此，节点PD上的信号通过反相器525将节点PCb上信号反转而得到，因此具有低逻辑值。

因为节点PF为逻辑低且节点PD为逻辑低，所以节点PE上的信号为逻辑高。因此，PMOS晶体管MP2截止。

因为信号PSLP为逻辑高且信号PSLPb为逻辑低，所以反相器530导通。

当工作电压值为低时唤醒至正常读或写模式

参照行740，当工作电压VDD处于诸如标准工作电压VDD值的90%的低电压值时，电路550从唤醒模式转化为正常读或写模式。

PMOS晶体管MP1栅极处的信号PSLP为逻辑低。因此，晶体管MP1导通。晶体管MP2也如以下所解释而导通。

信号PSPL_dly是将信号PSPL延迟了时延T510，并且也为逻辑低。信号PSLPb是信号PSLP的反转，并且为逻辑高。

节点PF具有将信号PSLP反转得到的信号，并且为逻辑高。

节点PA具有通过反相器540将信号PSLP反转得到的信号，并且为逻辑高。

因为节点PA为逻辑高，所以晶体管MN3导通，并且节点PB被拉至参考电压VSS或NMOS晶体管MN3源极处的接地电压或逻辑低值。因此通过反相器535的操作，节点PC为逻辑高。

因为信号PSLP为逻辑低且信号PSLPb为逻辑高，所以反相器530截止。然而，基于由电压保持器533提供的数据，节点PCb为逻辑低。

PMOS晶体管MP3和NMOS晶体管MN1栅极处为逻辑低的信号PSLP_dly导通PMOS晶体管MP3并截止NMOS晶体管MN1。因此，节点PD上的信号被拉至工作电压VDD或晶体管MP3源极处的高逻辑值。

因为节点PD和节点PF上的信号均为逻辑高，所以节点PE上的信号为逻辑低，这使PMOS晶体管MP2导通。

因为信号PSLP为逻辑低且信号PSLPb为逻辑高，所以反相器530截止。

当工作电压值为高时唤醒至正常读或写模式

参照行750，当工作电压VDD处于诸如标准工作电压VDD值的110%的高电压值时，电路550从唤醒模式转化为正常读或写模式。在该实例中，晶体管MP1和MP2开始时均截止。提供信号PSLP但是时间段T510还没有完全过去。

PMOS晶体管MP1栅极处的信号PSLP为逻辑低。因此，晶体管MP1导通。然而，晶体管N2如以下所解释继续截止。

信号PSLPb是信号PSLP的反转，因此为逻辑高。

节点PF具有将信号PSLP反转得到的信号，因此为逻辑高。

节点PA具有通过反相器540将信号PSLP反转得到的信号，因此为逻辑高。

因为节点PA为逻辑高，所以NMOS晶体管MN3导通，这将节点PB拉至参考电压VSS或晶体管MN3源极处的低逻辑值。通过反相器535，节点PC为逻辑高。因此，NMOS晶体管MN2导通并且通过将节点PB拉至NMOS晶体管MN2源极处的电压VSS而使节点PB保持在低逻辑值。

因为信号PSLP为逻辑低并且信号PSLPb为逻辑高，所以反相器530截止。由存储在电压保持器533中的数据提供节点PCb，其实节点PCb之前的逻辑值。

因为时延T510还没有完全过去，所以即使信号PSLP为逻辑低，PMOS晶体管MP3和NMOS晶体管MN1栅极处的信号PSLP_dly继续为逻辑高。因此，PMOS晶体管MP3截止并且NMOS晶体管MN1导通。节点PD上的信号由节点PCb上的信号反转得到，因此为逻辑低。

因为节点PD上的信号为逻辑低且节点PF上的信号为逻辑高，所以节点PE上的信号为逻辑高。因此，PMOS晶体管MP2继续截止。

因为信号PSLP为逻辑低且信号PSLPb为逻辑高，所以反相器530截止。

在时间T510完全经过之后，电路550处于正常的读或写模式。对应信号和节点的数据与行710中的数据相同。例如，在时间T510经过后，因为信号PSLP为逻辑低，所以PMOS晶体管MP3和NMOS晶体管MN1栅极处的信号PSLP_dly为逻辑低。因此，NMOS晶体管MN1和反相器525截止。同时，PMOS晶体管MP3导通，并且将节点PD拉至工作电压VDD或PMOS晶体管MP3源极处的高逻辑值。因为节点PD和节点PF均为逻辑高，所以节点PE为逻辑低，并且晶体管MP2导通。

在一些现有方法中，一个晶体管用于打开或关闭GIO116。该晶体管的尺寸与本发明的晶体管MP1的尺寸相比较大。本发明的各个实施例是有益的，因为当电路550处在高工作电压条件时，晶体管MP1导通，但是晶体管MP2关闭。晶体管MP1消耗更少量的电流，因此使得冲击电流小于一些现有方法中的冲击电流。

已经描述了多个实施例。然而，应理解在不背离本发明的精神和保护范围的情况下，可做出各种修改。例如，被示为具体掺杂类型（例如，N型或P型金属氧化物半导体（NMOS或PMOS））的各个晶体管是用作说明的目的。本发明的实施例不限于具体的类型。选择特定晶体管的不同掺杂类型均在各个实施例的范围内。以上描述中所采用的各个信号的低或高逻辑值也是用于说明。当信号启用和/或停止时，各个实施例不局限于特定电平。选择不同的电平均在各个实施例的范围内。在各个实施例中，晶体管充当开关。替代晶体管所使用的开关电路在各个实施例的范围内。

在一些实施例中，基于提供给第一晶体管的第一端的第一控制信号，导通第一晶体管。基于第一控制信号延迟了一时延得到的第二控制信号，导通第二晶体管。第一晶体管的第二端与第二晶体管的第二端连接。第二控制信号用于控制逻辑器件的第一输入信号。逻辑器件接收将第一控制信号反转得到的第二输入信号。逻辑器件的输出信号用于控制第二晶体管的第一端。

在一些实施例中，一种电路包括第一晶体管、第二晶体管、延迟电路和逻辑器件。第一晶体管的第一端被配置为接收第一控制信号。第一晶体管的第二端与第二晶体管的第二端连接。第二晶体管的第一端与逻辑器件的输出端连接。逻辑器件的第一输入端被配置为接收第一输入信号，其中第一输入信号被第一控制信号延迟了延迟电路所提供的时延得到的第二控制信号所控制。逻辑器件的第二输入端被配置为接收将第一控制信号反转得到的第二输入信号。

在一些实施例中，一种电路包括多个电流电路、控制电路、多个子电路和延迟电路。多个电流电路中的每一个电流电路都被配置为接收由控制电路提供的第一控制信号，并且被配置为多个子电路中的对应子电路的电流通路。延迟电路被配置为提供将第一控制信号延迟一时延所得到的第二控制信号。控制电路被配置为基于第二控制信号生成第三控制信号。第三控制信号用于控制多个电流电路。

以上实例包括示例性的步骤，但是这些步骤不必要按照所示的顺序执行。根据所公开的实施例的精神和范围，步骤可被酌情添加、取代、改变顺序和/或删除。

Claims (10)

1.一种方法，包括：

基于提供给第一晶体管的第一端的第一控制信号导通所述第一晶体管；以及

基于提供给第二晶体管的第一端的第二控制信号导通所述第二晶体管，将所述第一控制信号延迟一时延得到所述第二控制信号，

其中，

所述第一晶体管的第二端与所述第二晶体管的第二端连接；

所述第二控制信号用于控制逻辑器件的第一输入信号；

所述逻辑器件接收将所述第一控制信号反转得到的第二输入信号；并且

所述逻辑器件的输出信号用于控制所述第二晶体管的第一端。

2.根据权利要求1所述的方法，其中，

所述第一晶体管与所述第二晶体管一起对应于内存宏的全局输入-输出电路或解码器电路。

3.根据权利要求1所述的方法，其中，

与所述第二晶体管的第二端连接的所述第一晶体管的第二端与内存宏的全局输入-输出电路或解码器电路连接。

4.根据权利要求1所述的方法，其中，

所述逻辑器件是NOR门或NAND门；

所述第二控制信号被第三晶体管的第一端和第四晶体管的第一端接收；

所述第三晶体管的掺质物不同于所述第四晶体管的掺质物；

所述第四晶体管被配置为控制反相器；以及

所述反相器提供所述第一输入信号。

5.一种电路，包括：

第一晶体管；

第二晶体管；

延迟电路；以及

逻辑器件，

其中，

所述第一晶体管的第一端被配置为接收第一控制信号；

所述第二晶体管的第一端与所述逻辑器件的输出端连接；

所述第一晶体管的第二端与所述第二晶体管的第二端连接；

所述逻辑器件的第一输入端被配置为接收第一输入信号，所述第一输入信号被所述第一控制信号延迟了所述延迟电路所提供的时延而得到的第二控制信号所控制；并且

所述逻辑器件的第二输入端被配置为接收将所述第一控制信号反转得到的第二输入信号。

6.根据权利要求5所述的电路，进一步包括：

第三晶体管；以及

第四晶体管，

其中，

所述第三晶体管的第一端与所述第四晶体管的第一端连接并且被配置为接收所述第二控制信号；

所述第三晶体管被配置为生成所述第一输入端的第一逻辑值；并且

所述第四晶体管被配置为生成所述第一输入端的第二逻辑值。

7.根据权利要求6所述的电路，进一步包括：

第一反相器，与所述第三晶体管和所述第四晶体管连接；以及

保持器电路，

其中，

所述第四晶体管被配置为控制所述第一反相器以生成所述第一输入端的第二逻辑值；

所述第三晶体管被配置为在所述第一反相器的输出端处生成所述第一输入端的第一逻辑值；并且

所述保持器电路被配置为在所述第一反相器的输入端处提供第一反相器输入。

8.根据权利要求7所述的电路，进一步包括：

第二反相器；

第三反相器；以及

第五晶体管，

其中，

所述第二反相器被配置为被所述第一控制信号和所述第一控制信号的反转信号所控制；

所述第二反相器的输出端与所述第一反相器的输入端连接；并且

所述第五晶体管连接在所述第三反相器的输入端和输出端之间，并且与所述第三反相器一起配置成锁存器。

9.根据权利要求8所述的电路，进一步包括：

第六晶体管；

第七晶体管；

第八晶体管；以及

第四反相器，

其中，

所述第六晶体管和所述第七晶体管被配置为反相器；

所述第八晶体管被配置为所述第六晶体管和所述第七晶体管的电路通路；

所述第四反相器的输出端与由所述第六晶体管和所述第七晶体管配置成的反相器的输入端连接；并且

所述第四反相器的输入端被配置为接收所述第一控制信号。

10.一种电路，包括：

多个电流电路；

控制电路；

多个子电路；以及

延迟电路，

其中，

所述多个电流电路中的每一个电流电路都被配置为接收由所述控制电路提供的第一控制信号并且被配置成用于所述多个子电路中的对应子电路的电流通路；

所述延迟电路被配置为提供将所述第一控制信号延迟一时延得到的第二控制信号；

所述控制电路被配置为基于所述第二控制信号生成第三控制信号；并且

所述第三控制信号用于控制所述多个电流电路。

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