CN107230491B - 储存装置的控制方法 - Google Patents

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Abstract

一种储存装置的控制方法，包括下列步骤：提供储存装置，其中该储存装置包括第一反相器、第二反相器、第一晶体管、第二晶体管、第三晶体管以及第四晶体管；根据第一控制信号来控制第一晶体管，以选择性地将第一数据节点耦接至第一输入输出节点；根据第二控制信号来控制第二晶体管，以选择性地将第一数据节点耦接至第一输入输出节点；根据第一控制信号来控制第三晶体管，以选择性地将第二数据节点耦接至第二输入输出节点；以及根据第二控制信号来控制第四晶体管，以选择性地将第二数据节点耦接至第二输入输出节点。本发明可同时改善储存装置的静态噪声容限和写噪声容限，从而强化储存装置的存储效能。

Description

储存装置的控制方法
技术领域
本发明关于一种储存装置的控制方法，特别是关于一种可同时提升静态噪声容限(Static Noise Margin，SNM)和写噪声容限(Write Noise Margin，WNM)的储存装置及其控制方法。
背景技术
静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。所谓的“静态”的意义，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。反之，当电力供应停止时，静态随机存取存储器所储存的数据就会立刻消失，故其亦被称为易失性存储器(Volatile Memory)。
然而，随着半导体制程越来越微缩，晶片的电压供应也逐渐变低。在低电压供应的环境下，静态随机存取存储器的静态噪声容限(Static Noise Margin，SNM)和写噪声容限(Write Noise Margin，WNM)等两项指标都会同时下滑，此趋势恐不利于静态随机存取存储器的实际应用效能。有鉴于此，确实有必要提出一种全新的电路设计，以克服先前技术所面临的问题。
发明内容
在一较佳实施例中，本发明提供一种储存装置的控制方法，包括下列步骤：提供一储存装置，其中该储存装置包括一第一反相器、一第二反相器、一第一晶体管、一第二晶体管、一第三晶体管以及一第四晶体管，其中该第一反相器的一输出端和该第二反相器的一输入端皆耦接至一第一数据节点，而该第一反相器的一输入端和该第二反相器的一输出端皆耦接至一第二数据节点；根据一第一控制信号来控制该第一晶体管，以选择性地将该第一数据节点耦接至一第一输入输出节点；根据一第二控制信号来控制该第二晶体管，以选择性地将该第一数据节点耦接至该第一输入输出节点；根据该第一控制信号来控制该第三晶体管，以选择性地将该第二数据节点耦接至一第二输入输出节点；以及根据该第二控制信号来控制该第四晶体管，以选择性地将该第二数据节点耦接至该第二输入输出节点。
在一些实施例中，该控制方法还包括：于一读取模式中延迟该第二控制信号，使得该第二控制信号相较于该第一控制信号具有较晚的启动时间以及较短的脉冲宽度。
在一些实施例中，该控制方法还包括：于一写入模式中不延迟该第二控制信号，使得该第二控制信号与该第一控制信号具有相同的启动时间以及等长的脉冲宽度。
在一些实施例中，该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管用于提升该储存装置的静态噪声容限(Static Noise Margin，SNM)和写噪声容限(WriteNoise Margin，WNM)。
在一些实施例中，该第一晶体管的一控制端用于接收该第一控制信号，该第一晶体管的一第一端耦接至该第一数据节点，该第一晶体管的一第二端耦接至该第一输入输出节点，该第二晶体管的一控制端用于接收该第二控制信号，该第二晶体管的一第一端耦接至该第一数据节点，该第二晶体管的一第二端耦接至该第一输入输出节点，该第三晶体管的一控制端用于接收该第一控制信号，该第三晶体管的一第一端耦接至该第二输入输出节点，而该第三晶体管的一第二端耦接至该第二数据节点，该第四晶体管的一控制端用于接收该第二控制信号，该第四晶体管的一第一端耦接至该第二输入输出节点，而该第四晶体管的一第二端耦接至该第二数据节点。
在一些实施例中，该第一控制信号由一第一字线所提供，而该第二控制信号由一第二字线所提供。
在一些实施例中，该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管皆为N型金属氧化物半导体场效应晶体管(N-channel Metal-Oxide-SemiconductorField-Effect Transistor，NMOS Transistor)。
在一些实施例中，该第一控制信号和该第二控制信号皆由一控制电路所产生。
在一些实施例中，该控制电路包括：一解码器，根据一地址信号来产生一解码信号；一第三反相器，具有一输入端和一输出端，其中该第三反相器的该输入端用于接收该解码信号；以及一第四反相器，具有一输入端和一输出端，其中该第四反相器的该输入端耦接至该第三反相器的该输出端，而该第四反相器的该输出端用于输出该第一控制信号。
在一些实施例中，该控制电路还包括：一延迟器，延迟该解码信号，以产生一延迟信号；一多工器，根据一调整信号来选择该解码信号或该延迟信号两者之一作为一选择信号；一与非门，具有一第一输入端、一第二输入端以及一输出端，其中该与非门的该第一输入端用于接收该解码信号，而该与非门的该第二输入端用于接收该选择信号；以及一第五反相器，具有一输入端和一输出端，其中该第五反相器的该输入端耦接至该与非门的该输出端，而该第五反相器的该输出端用于输出该第二控制信号。
本发明可同时改善储存装置的静态噪声容限和写噪声容限，从而强化储存装置的存储效能。
附图说明
图1是显示根据本发明一实施例所述的储存装置的示意图；
图2是显示根据本发明一实施例所述的储存装置的示意图；
图3是显示根据本发明一实施例所述的储存装置的控制方法的流程图；
图4A是显示根据本发明一实施例所述的储存装置操作于读取模式时的信号波形图；
图4B是显示根据本发明一实施例所述的储存装置操作于写入模式时的信号波形图；以及
图5是显示根据本发明一实施例所述的控制电路的示意图。
其中，附图中符号的简单说明如下：100、200～储存装置；110、210～第一反相器；120、220～第二反相器；130～第三反相器；140～第四反相器；150～第五反相器；550～控制电路；560～解码器；570～延迟器；580～多工器；590～与非门；M1～第一晶体管；M2～第二晶体管；M3～第三晶体管；M4～第四晶体管；M5～第五晶体管；M6～第六晶体管；M7～第七晶体管；M8～第八晶体管；ND1～第一数据节点；ND2～第二数据节点；NIO1～第一输入输出节点；NIO2～第二输入输出节点；SC1～第一控制信号；SC2～第二控制信号；SD～延迟信号；SE～选择信号；SR～解码信号；SS～调整信号；TD～延迟时间；VD1～第一数据电位；VD2～第二数据电位；W1、W2～脉冲宽度；WL1～第一字线；WL2～第二字线。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地电性连接至该第二装置。
图1是显示根据本发明一实施例所述的储存装置100的示意图。储存装置(StorageDevice)100可以是一静态随机存取存储器(Static Random-Access Memory，SRAM)的一储存单元(Storage Unit)。如图1所示，储存装置100至少包括：一第一反相器(Inverter)110、一第二反相器120、一第一晶体管(Transistor)M1、一第二晶体管M2、一第三晶体管M3以及一第四晶体管M4。第一反相器110和第二反相器120彼此头尾相连，以形成一封闭电路循环，其中一第一数据电位VD1和一第二数据电位VD2可分别维持于此封闭电路循环的一第一数据节点ND1和一第二数据节点ND2上，而第一数据电位VD1和第二数据电位VD2可以具有相反的逻辑电平。第一晶体管M1和第二晶体管M2共同形成一第一开关电路(Switch Circuit)，其中第一开关电路可选择性地将第一数据节点ND1耦接至一第一输入输出(Input/Output，I/O)节点NIO1。第三晶体管M3和第四晶体管M4共同形成一第二开关电路，其中第二开关电路可选择性地将第二数据节点ND2耦接至一第二输入输出节点NIO2。第一开关电路和第二开关电路根据一第一控制信号SC1和一第二控制信号SC2来选择性地导通(Closed)或不导通(Open)。在一些实施例中，第一输入输出节点NIO1耦接至一位线(Bit Line)，而第二输入输出节点NIO2耦接至另一位线，其中此二位线可用于写入数据至第一数据节点ND1和第二数据节点ND2，或是由第一数据节点ND1和第二数据节点ND2读取数据出来。
详细而言，储存装置100的电路结构可如下列所述。第一反相器110具有一输入端和一输出端，其中第一反相器110的输入端耦接至第二数据节点ND2，而第一反相器110的输出端耦接至第一数据节点ND1。第二反相器120具有一输入端和一输出端，其中第二反相器120的输入端耦接至第一数据节点ND1，而第二反相器120的输出端耦接至第二数据节点ND2。在图1的实施例中，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4皆为N型金属氧化物半导体场效应晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)。第一晶体管M1具有一控制端、一第一端以及一第二端，其中第一晶体管M1的控制端用于接收第一控制信号SC1，第一晶体管M1的第一端耦接至第一数据节点ND1，而第一晶体管M1的第二端耦接至第一输入输出节点NIO1。第二晶体管M2具有一控制端、一第一端以及一第二端，其中第二晶体管M2的控制端用于接收第二控制信号SC2，第二晶体管M2的第一端耦接至第一数据节点ND1，而第二晶体管M2的第二端耦接至第一输入输出节点NIO1。第三晶体管M3具有一控制端、一第一端以及一第二端，其中第三晶体管M3的控制端用于接收第一控制信号SC1，第三晶体管M3的第一端耦接至第二输入输出节点NIO2，而第三晶体管M3的第二端耦接至第二数据节点ND2。第四晶体管M4具有一控制端、一第一端以及一第二端，其中第四晶体管M4的控制端用于接收第二控制信号SC2，第四晶体管M4的该第一端耦接至第二输入输出节点NIO2，而第四晶体管M4的该第二端耦接至第二数据节点ND2。必须注意的是，在前述每一晶体管中，控制端可为晶体管的一栅极(Gate)，而第一端和第二端其中之一者可为晶体管的一源极(Source)，另一者可为晶体管的一漏极(Drain)。图1中所示的源极符号(晶体管上的箭号)仅为参考，实际上可能因为施加电位的不同造成晶体管的源极和漏极互相对调。在另一些实施例中，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4亦可改成以P型金属氧化物半导体场效应晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)来实施。
在本发明较佳实施例中，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4用于提升储存装置100的静态噪声容限(Static Noise Margin，SNM)和写噪声容限(Write Noise Margin，WNM)。举例而言，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4可用下列方式进行操作。
于一读取模式(Read Mode)中，由第一晶体管M1和第二晶体管M2所形成的第一开关电路可部分导通(亦即，第一晶体管M1和第二晶体管M2的其中一者导通，但另一者不导通)，使得第一输入输出节点NIO1和第一数据节点ND1之间具有相对较大的电阻值；而由第三晶体管M3和第四晶体管M4所形成的第二开关电路亦可部分导通(亦即，第三晶体管M3和第四晶体管M4的其中一者导通，但另一者不导通)，使得第二输入输出节点NIO2和第二数据节点ND2之间具有相对较大的电阻值。在读取模式期间，因为第一开关电路和第二开关电路皆提供较大的电阻值，第一数据节点ND1的第一数据电位VD1和第二数据节点ND2的第二数据电位VD2皆不易被改变，故能有效地加强储存装置100的静态噪声容限。
于一写入模式(Write Mode)中，由第一晶体管M1和第二晶体管M2所形成的第一开关电路可完全导通(亦即，第一晶体管M1和第二晶体管M2两者皆导通)，使得第一输入输出节点NIO1和第一数据节点ND1之间具有相对较小的电阻值；而由第三晶体管M3和第四晶体管M4所形成的第二开关电路亦可完全导通(亦即，第三晶体管M3和第四晶体管M4两者皆导通)，使得第二输入输出节点NIO2和第二数据节点ND2之间具有相对较小的电阻值。在写入模式期间，因为第一开关电路和第二开关电路皆提供较小的电阻值，第一数据节点ND1的第一数据电位VD1和第二数据节点ND2的第二数据电位VD2皆更容易改变，故能有效地加强储存装置100的写噪声容限。
必须注意的是，传统的静态随机存取存储器的改良方案通常仅能强化静态噪声容限或写噪声容限两者择一。与之相比，本发明可同时提升静态噪声容限及写噪声容限，故可显著改善储存装置100的操作性能。
图2是显示根据本发明一实施例所述的储存装置200的示意图。图2和图1相似。在图2的实施例中，储存装置200还包括一第一字线(Word Line)WL1和一第二字线WL2。第一字线WL1耦接至第一晶体管M1的控制端和第三晶体管M3的控制端，以提供第一控制信号SC1给第一晶体管M1和第三晶体管M3。第二字线WL2耦接至第二晶体管M2的控制端和第四晶体管M4的控制端，以提供第二控制信号SC2给第二晶体管M2和第四晶体管M4。
储存装置200的一第一反相器210包括一第五晶体管M5和一第六晶体管M6，其中第五晶体管M5可为P型金属氧化物半导体场效应晶体管，而第六晶体管M6可为N型金属氧化物半导体场效应晶体管。第五晶体管M5具有一控制端、一第一端以及一第二端，其中第五晶体管M5的控制端耦接至第二数据节点ND2，第五晶体管M5的第一端耦接至一供应电位(SupplyVoltage)VDD，而第五晶体管M5的第二端耦接至第一数据节点ND1。第六晶体管M6具有一控制端、一第一端以及一第二端，其中第六晶体管M6的控制端耦接至第二数据节点ND2，第六晶体管M6的第一端耦接至一接地电位(Ground Voltage)VSS，而第六晶体管M6的第二端耦接至第一数据节点ND1。储存装置200的一第二反相器220包括一第七晶体管M7和一第八晶体管M8，其中第七晶体管M7可为P型金属氧化物半导体场效应晶体管，而第八晶体管M8可为N型金属氧化物半导体场效应晶体管。第七晶体管M7具有一控制端、一第一端以及一第二端，其中第七晶体管M7的控制端耦接至第一数据节点ND1，第七晶体管M7的第一端耦接至供应电位VDD，而第七晶体管M7的第二端耦接至第二数据节点ND2。第八晶体管M8具有一控制端、一第一端以及一第二端，其中第八晶体管M8的控制端耦接至第一数据节点ND1，第八晶体管M8的第一端耦接至接地电位VSS，而第八晶体管M8的第二端耦接至第二数据节点ND2。
在一些实施例中，储存装置200的晶体管尺寸(Transistor Size，亦即晶体管的W/L比值大小，其中W代表晶体管的栅极宽度，L代表晶体管的栅极长度)由大至小依序为：第一晶体管M1和第二晶体管M2两者的组合、第六晶体管M6、第二晶体管M2、第一晶体管M1、第五晶体管M5(亦即，M1+M2>M6>M2>M1>M5)。
在一些实施例中，储存装置200的晶体管尺寸由大至小依序为：第三晶体管M3和第四晶体管M4两者的组合、第八晶体管M8、第四晶体管M4、第三晶体管M3、第七晶体管M7(亦即，M3+M4>M8>M4>M3>M7)。
在一些实施例中，第一晶体管M1和第三晶体管M3具有相同的晶体管尺寸(亦即，M1＝M3)，第二晶体管M2和第四晶体管M4具有相同的晶体管尺寸(亦即，M2＝M4)，第五晶体管M5和第七晶体管M7具有相同的晶体管尺寸(亦即，M5＝M7)，而第六晶体管M6和第八晶体管M8具有相同的晶体管尺寸(亦即，M6＝M8)。
以上晶体管尺寸根据多次实验结果而得出，其有助于最佳化储存装置200的静态噪声容限和写噪声容限，可使它们都达其最大值。图2的储存装置200的其余特征皆与图1的储存装置200类似，故此二实施例均可达成相似的操作效果。
图3是显示根据本发明一实施例所述的储存装置100(或200)的控制方法的流程图。此控制方法可与图1的储存装置100或图2的储存装置200搭配，并包括下列步骤。首先，在步骤S310，提供一储存装置100(或200)，其中储存装置100(或200)包括一第一反相器110(或210)、一第二反相器120(或220)、一第一晶体管M1、一第二晶体管M2、一第三晶体管M3以及一第四晶体管M4，其中第一反相器110(或210)的一输出端和第二反相器120(或220)的一输入端皆耦接至一第一数据节点ND1，而第一反相器110(或210)的一输入端和第二反相器120(或220)的一输出端皆耦接至一第二数据节点ND2。在步骤S320，根据一第一控制信号SC1来控制第一晶体管M1，以选择性地将第一数据节点ND1耦接至一第一输入输出节点NIO1。在步骤S330，根据一第二控制信号SC2来控制第二晶体管M2，以选择性地将第一数据节点ND1耦接至第一输入输出节点NIO1。在步骤S340，根据第一控制信号SC1来控制第三晶体管M3，以选择性地将第二数据节点ND2耦接至一第二输入输出节点NIO2。最后，在步骤S350，根据第二控制信号SC2来控制第四晶体管M4，以选择性地将第二数据节点ND2耦接至第二输入输出节点NIO2。必须注意的是，以上步骤无须依次执行，且图1、2的实施例的所有特征皆可套用至图3的控制方法当中，在此不再赘述。
图4A是显示根据本发明一实施例所述的储存装置100(或200)操作于读取模式时的信号波形图。在图4A的实施例中，前述的控制方法还包括：于一读取模式中，延迟第二控制信号SC2，使得第二控制信号SC2相较于第一控制信号SC1具有较晚的启动时间以及较短的脉冲宽度。此处的脉冲宽度是指各个控制信号于高逻辑电平区间的时间长度。详细而言，第二控制信号SC2被延迟一延迟时间TD，使得第二控制信号SC2的脉冲宽度W2较第一控制信号SC1的脉冲宽度W1更短。延迟时间TD和第二控制信号SC2的脉冲宽度W2两者的总和可恰等于第一控制信号SC1的脉冲宽度W1(亦即，TD+W2＝W1)。在一些实施例中，延迟时间TD约占第一控制信号SC1的脉冲宽度W1的10％至50％，较佳约为20％。在读取模式的延迟时间TD期间，仅有第一晶体管M1和第三晶体管M3导通，而第二晶体管M2和第四晶体管M4则不导通。如前所述，因为第一晶体管M1和第三晶体管M3的尺寸小于第二晶体管M2和第四晶体管M4的尺寸，此设计可提高第一输入输出节点NIO1和第一数据节点ND1之间的电阻值，以及提高第二输入输出节点NIO2和第二数据节点ND2之间的电阻值，故能有效地强化储存装置100(或200)的静态噪声容限。在读取模式的延迟时间TD过后，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4皆全部导通，以更加快储存装置100(或200)的读取速度。
图4B是显示根据本发明一实施例所述的储存装置100(或200)操作于写入模式时的信号波形图。在图4B的实施例中，前述控制方法还包括：于一写入模式中，不延迟第二控制信号SC2，使得第二控制信号SC2与第一控制信号SC1具有相同的启动时间以及等长的脉冲宽度。此处的脉冲宽度是指各个控制信号于高逻辑电平区间的时间长度。详细而言，第二控制信号SC2未被延迟，使得第二控制信号SC2的脉冲宽度W2与第一控制信号SC1的脉冲宽度W1两者等长(亦即，W2＝W1)。在整个写入模式期间，第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4皆导通，此设计可降低第一输入输出节点NIO1和第一数据节点ND1之间的电阻值，以及降低第二输入输出节点NIO2和第二数据节点ND2之间的电阻值，故能有效地强化储存装置100(或200)的写噪声容限。
如图4A、4B所示的第一控制信号SC1和第二控制信号SC2可由一控制电路所产生。以下实施例将说明此控制电路的结构，然而其仅为举例，并非用于限制本发明的范围。
图5是显示根据本发明一实施例所述的控制电路550的示意图。控制电路550可与前述的储存装置100(或200)搭配使用，以控制第一字线WL1和第二字线WL2。在图5的实施例中，控制电路550包括：一解码器(Decoder)560、一延迟器(Delay Unit)570、一多工器(Multiplexer)580、一第三反相器130、一第四反相器140、一第五反相器150以及一与非门(NAND Gate)590。解码器560可根据一地址信号(Address Signal)SA来产生一解码信号SR。例如，当有多个储存装置一起使用时，地址信号SA可指示这些储存装置其中一者的地址，以选择一储存装置，并对其执行一读取程序或一写入程序。被选择的储存装置将收到具有高逻辑电平脉冲的解码信号SR，而其他未被选择的储存装置将收到恒为低逻辑电平的解码信号SR。
第三反相器130具有一输入端和一输出端，其中第三反相器的输入端用于接收解码信号SR。第四反相器140具有一输入端和一输出端，其中第四反相器140的输入端耦接至第三反相器130的输出端，而第四反相器140的输出端用于输出第一控制信号SC1。延迟器570可将解码信号SR延迟一延迟时间TD，以产生一延迟信号SD。多工器580可根据一调整信号SS来选择解码信号SR或延迟信号SD两者之一作为一选择信号SE。例如，当调整信号SS为高逻辑电平时(亦即，逻辑“1”)，多工器580可选择解码信号SR作为选择信号SE(亦即，SE＝SR)；而当调整信号SS为低逻辑电平时(亦即，逻辑“0”)，多工器580可选择延迟信号SD作为选择信号SE(亦即，SE＝SD)。与非门590具有一第一输入端、一第二输入端以及一输出端，其中与非门590的第一输入端用于接收解码信号SR，而与非门590的第二输入端用于接收选择信号SE。第五反相器150具有一输入端和一输出端，其中第五反相器150的输入端耦接至与非门590的输出端，而第五反相器150的输出端用于输出第二控制信号SC2。在图5的实施例中，若调整信号SS为高逻辑电平，则第二控制信号SC2将不会被延迟，其可适用于储存装置100(或200)的写入模式(如图4B所示)；反之，若调整信号SS为低逻辑电平，则第二控制信号SC2将被延迟一延迟时间TD，其可适用于储存装置100(或200)的读取模式(如图4A所示)。
本发明提出一种新颖的储存装置及其控制方法，即使在制程微缩、低供应电压的环境下，其仍可同时改善储存装置的静态噪声容限和写噪声容限，以强化储存装置的存储效能。另外，本发明的结构简单，适合于各种电路中大量生产制造，故享有商业上的实际应用价值。
值得注意的是，以上所述的电压值、电流值、电阻值等元件参数皆非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。本发明的储存装置及其控制方法并不仅限于图1-5所图示的状态。本发明可以仅包括图1-5的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的储存装置及其控制方法当中。
在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (10)

1.一种储存装置的控制方法，其特征在于，包括下列步骤：
提供储存装置，其中该储存装置包括第一反相器、第二反相器、第一晶体管、第二晶体管、第三晶体管以及第四晶体管，其中该第一反相器的输出端和该第二反相器的输入端皆耦接至第一数据节点，而该第一反相器的输入端和该第二反相器的输出端皆耦接至第二数据节点；
根据第一控制信号来控制该第一晶体管，以选择性地将该第一数据节点耦接至第一输入输出节点；
根据第二控制信号来控制该第二晶体管，以选择性地将该第一数据节点耦接至该第一输入输出节点；
根据该第一控制信号来控制该第三晶体管，以选择性地将该第二数据节点耦接至第二输入输出节点；以及
根据该第二控制信号来控制该第四晶体管，以选择性地将该第二数据节点耦接至该第二输入输出节点，
其中，于读取模式中，相对于该第一控制信号延迟该第二控制信号，使得该第二控制信号相较于该第一控制信号具有较晚的启动时间；
于写入模式中，相对于该第一控制信号不延迟该第二控制信号，使得该第二控制信号与该第一控制信号具有相同的启动时间。
2.根据权利要求1所述的控制方法，其特征在于，还包括：
于该读取模式中延迟该第二控制信号，使得该第二控制信号相较于该第一控制信号还具有较短的脉冲宽度。
3.根据权利要求1所述的控制方法，其特征在于，还包括：
于该写入模式中不延迟该第二控制信号，使得该第二控制信号与该第一控制信号还具有等长的脉冲宽度。
4.根据权利要求1所述的控制方法，其特征在于，该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管用于提升该储存装置的静态噪声容限和写噪声容限。
5.根据权利要求1所述的控制方法，其特征在于，该第一晶体管的控制端用于接收该第一控制信号，该第一晶体管的第一端耦接至该第一数据节点，该第一晶体管的第二端耦接至该第一输入输出节点，该第二晶体管的控制端用于接收该第二控制信号，该第二晶体管的第一端耦接至该第一数据节点，该第二晶体管的第二端耦接至该第一输入输出节点，该第三晶体管的控制端用于接收该第一控制信号，该第三晶体管的第一端耦接至该第二输入输出节点，而该第三晶体管的第二端耦接至该第二数据节点，该第四晶体管的控制端用于接收该第二控制信号，该第四晶体管的第一端耦接至该第二输入输出节点，而该第四晶体管的第二端耦接至该第二数据节点。
6.根据权利要求1所述的控制方法，其特征在于，该第一控制信号由第一字线所提供，而该第二控制信号由第二字线所提供。
7.根据权利要求1所述的控制方法，其特征在于，该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管皆为N型金属氧化物半导体场效应晶体管。
8.根据权利要求1所述的控制方法，其特征在于，该第一控制信号和该第二控制信号皆由控制电路所产生。
9.根据权利要求8所述的控制方法，其特征在于，该控制电路包括：
解码器，根据地址信号来产生解码信号；
第三反相器，具有输入端和输出端，其中该第三反相器的该输入端用于接收该解码信号；以及
第四反相器，具有输入端和输出端，其中该第四反相器的该输入端耦接至该第三反相器的该输出端，而该第四反相器的该输出端用于输出该第一控制信号。
10.根据权利要求9所述的控制方法，其特征在于，该控制电路还包括：
延迟器，延迟该解码信号，以产生延迟信号；
多工器，根据调整信号来选择该解码信号或该延迟信号两者之一作为选择信号；
与非门，具有第一输入端、第二输入端以及输出端，其中该与非门的该第一输入端用于接收该解码信号，而该与非门的该第二输入端用于接收该选择信号；以及
第五反相器，具有输入端和输出端，其中该第五反相器的该输入端耦接至该与非门的该输出端，而该第五反相器的该输出端用于输出该第二控制信号。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273361A (ja) * 1995-03-30 1996-10-18 Seiko Epson Corp 多値スタティックランダムアクセスメモリセル回路
CN1433025A (zh) * 2001-12-19 2003-07-30 三星电子株式会社 用于控制半导体存储设备的ac定时参数的电路及其方法
CN1941185A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 半导体存储装置
CN102163455A (zh) * 2011-01-28 2011-08-24 中国航天科技集团公司第九研究院第七七一研究所 一种高可靠静态存储单元及其应用方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510076B1 (en) * 2002-02-12 2003-01-21 Pmc-Sierra, Inc. Variable read/write margin high-performance soft-error tolerant SRAM bit cell
US7251172B2 (en) * 2005-03-03 2007-07-31 Promos Technologies Inc. Efficient register for additive latency in DDR2 mode of operation
US20080031029A1 (en) * 2006-08-05 2008-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device with split bit-line structure
US9171608B2 (en) * 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US9349437B2 (en) * 2014-05-16 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory cell having built-in read and write assist

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273361A (ja) * 1995-03-30 1996-10-18 Seiko Epson Corp 多値スタティックランダムアクセスメモリセル回路
CN1433025A (zh) * 2001-12-19 2003-07-30 三星电子株式会社 用于控制半导体存储设备的ac定时参数的电路及其方法
CN1941185A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 半导体存储装置
CN102163455A (zh) * 2011-01-28 2011-08-24 中国航天科技集团公司第九研究院第七七一研究所 一种高可靠静态存储单元及其应用方法

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