JP4496069B2

JP4496069B2 - Ｍｏｓ型半導体集積回路装置

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Publication number: JP4496069B2
Application number: JP2004368209A
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Inventors: 桂一櫛田; 修平林
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Description

本発明は、スタンバイ時に回路の電源を遮断して低消費電力化を実現するＭＯＳ型半導体集積回路装置に関する。

最近の半導体業界では、携帯用電子機器市場の拡大に伴い、低消費電力化が図られた半導体集積回路装置が望まれている。半導体集積回路装置の消費電力を決定する要因として、アクティブ時、すなわち動作時の消費電流と、動作が不要な期間であるスタンバイ時のリーク電流が挙げられる。また、ＭＯＳトランジスタ等の半導体素子におけるスタンバイ時のリーク電流は、トランジスタのオフリーク電流とゲートリーク電流を含む。

図１０は、低消費電力化が図られた従来の半導体集積回路装置の一部の構成を示している。この回路は、直列接続された２個のＣＭＯＳインバータ回路101、102と、電源電圧ＶＤＤの供給ノードと２個のＣＭＯＳインバータ回路101、102のＰチャネルＭＯＳトランジスタ側の共通ソースとの間に接続されたスイッチ用のＰチャネルＭＯＳトランジスタ103とを有する。スイッチ用のトランジスタ103は、アクティブ時はオン状態にされ、スタンバイ時はオフ状態とされる。

図１０の従来回路では、スタンバイ時にトランジスタ103がオフ状態にされ、回路全体の電源が遮断されるので、上述したようなオフリーク電流やゲートリーク電流が大幅に削減される。

しかし、スタンバイから通常動作に移行する際、あるいはその逆の過程の際に、電源間に不要な貫通電流が流れる。また、スタンバイ時に各ノードの電位が不定になるために、誤動作が発生する恐れがある。

図１１は、低消費電力化が図られた従来の別の半導体集積回路装置の一部の構成を示している。この回路は、直列接続された２個のＣＭＯＳインバータ回路101、102と、一方のＣＭＯＳインバータ回路101のＮチャネルＭＯＳトランジスタ側のソースと接地電圧ＶＳＳの供給ノードとの間に接続されたスイッチ用のＮチャネルＭＯＳトランジスタ104と、他方のＣＭＯＳインバータ回路102のＰチャネルＭＯＳトランジスタ側のソースと電源電圧ＶＤＤの供給ノードとの間に接続されたスイッチ用のＰチャネルＭＯＳトランジスタ105とを有する。スイッチ用のトランジスタ104、105は共に、アクティブ時はオン状態にされ、スタンバイ時はオフ状態にされる。

図１１の従来回路では、スタンバイ時にトランジスタ104、105がオフ状態にされ、回路全体の電源が遮断されるので、上述したようなオフリーク電流の削減が実現される。さらに、各ノードの電位が不定になることによる誤動作の発生が防止できる。

しかし、一方のＣＭＯＳインバータ回路101に電源電圧ＶＤＤが常に供給されているので、スタンバイ時にゲートリーク電流が流れる。すなわち、図１１の従来回路では、スタンバイ時におけるゲートリーク電流の削減を図ることができない。

このように低消費電力化が図られた従来の回路では、貫通電流や誤動作の発生防止と、オフリーク電流及びゲートリーク電流の削減とを共に達成することができないという問題がある。

なお、非特許文献１及び非特許文献２には、それぞれ、スタンバイ時に電源電圧の値を低下させることで、リーク電流の削減を図ったＳＲＡＭが記載されている。
A 90nm Low Power 32K-Byte Embedded SRAM with Gate Leakage Suppression Circuit for Mobile Application, 2003 Symposium on VLSI Circuits Digest of Technical Papers, pp247-250（Fig.4） 17.2 16.7fA/cell Tunnel-Leakage-Suppressed 16Mb SRAM for Handling Cosmic-Ray-Induced Multi-Errors, 2003 IEEE International Solid-State Circuits Conference（ISSCC 2003/February 12, 2003/Salon 1-6/9:00AM）

本発明は上記のような事情を考慮してなされたものであり、その目的は、貫通電流や誤動作の発生を防止することができると共に、オフリーク電流及びゲートリーク電流の削減を図ることができるＭＯＳ型半導体集積回路装置を提供することである。

本発明のＭＯＳ型半導体集積回路装置は、それぞれＰチャネル及びＮチャネルＭＯＳトランジスタを有し、前段の出力信号が後段に入力信号として供給されるように多段接続された複数のＭＯＳ型回路と、前記複数のＭＯＳ型回路のうち、最終段からみて奇数段目のＭＯＳ型回路それぞれの電源供給ノードと第１の電源電圧ノードとの間に挿入された第１のスイッチ素子と、前記複数のＭＯＳ型回路のうち、最終段からみて偶数段のＭＯＳ型回路それぞれの電源供給ノードと前記第１の電源電圧ノードとの間に挿入された第２のスイッチ素子と、それぞれスタンバイ状態にされている前記複数のＭＯＳ型回路をスタンバイ状態からアクティブ状態に復帰させる際に、始めに前記第２のスイッチ素子が導通し、この後、前記第１のスイッチ素子が導通するように前記第１、第２のスイッチ素子を制御する制御回路とを具備している。

本発明のＭＯＳ型半導体集積回路装置は、メモリセルが接続されたワード線と、前記ワード線を駆動する駆動回路と、前記駆動回路の動作を制御する第１の制御回路とを具備し、前記駆動回路は、それぞれＰチャネル及びＮチャネルＭＯＳトランジスタを有し、前段の出力信号が後段に入力信号として供給されるように多段接続された複数のＭＯＳ型回路と、前記複数のＭＯＳ型回路のうち、最終段からみて奇数段目のＭＯＳ型回路それぞれの電源供給ノードと第１の電源電圧ノードとの間に挿入された第１のスイッチ素子と、前記複数のＭＯＳ型回路のうち、最終段からみて偶数段のＭＯＳ型回路それぞれの電源供給ノードと前記第１の電源電圧ノードとの間に挿入された第２のスイッチ素子とを有し、前記第１の制御回路は、それぞれスタンバイ状態にされている前記複数のＭＯＳ型回路をスタンバイ状態からアクティブ状態に復帰させる際に、始めに前記第２のスイッチ素子を導通させ、この後、前記第１のスイッチ素子を導通させる。

本発明のＭＯＳ型半導体集積回路装置によれば、貫通電流や誤動作の発生を防止することができると共に、オフリーク電流及びゲートリーク電流の削減を図ることができる。

以下、図面を参照して本発明を実施の形態により説明する。

（第１の実施の形態）
図１は、第１の実施の形態に係るスタティック型ランダムアクセスメモリ（ＳＲＡＭ）の回路構成を示している。10はワード線駆動回路（以下、ロウデコーダと称する）である。ロウデコーダ10にはワード線ＷＬが接続されている。ワード線ＷＬには、このワード線ＷＬの信号によって選択されるそれぞれスタティック型セルからなる複数のメモリセルＭＣが接続されている。各メモリセルＭＣには、選択されたメモリセルから読み出されたデータ、及び選択されたメモリセルに供給される書き込み用データが伝達される一対のビット線ＢＬ、／ＢＬがそれぞれ接続されている。

ロウデコーダ10は内部アドレス信号をデコードしてワード線ＷＬを駆動する。ロウデコーダ10は、入力制御回路11、及びこの入力制御回路11から出力される複数ビットの内部アドレス信号をデコードする複数のＣＭＯＳ型回路を含む。本例では、複数のＣＭＯＳ型回路として、それぞれＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタからなる２入力のＮＡＮＤゲート回路12、２入力のＮＯＲゲート回路13、及び２個のインバータ回路14、15を含む。

入力制御回路11は、アクティブ時には、供給される複数ビット、本例では３ビットの内部アドレス信号に応じた信号を出力し、スタンバイ時には内部アドレス信号に関わらずにワード線ＷＬが“Ｌ”レベルに駆動されるように３ビットの出力信号の論理レベルを一義的に設定する。

ロウデコーダ10内の複数のＣＭＯＳ型回路は、前段の出力信号が後段に入力信号として供給されるように多段接続されている。すなわち、ＮＡＮＤゲート回路12には、入力制御回路11から出力される３ビットの信号のうち２ビットの信号が供給される。ＮＯＲゲート回路13には、ＮＡＮＤゲート回路12の出力信号と、入力制御回路11から出力される３ビットの信号のうち残り１ビットの信号が供給される。インバータ回路14にはＮＯＲゲート回路13の出力信号が供給される。インバータ回路15にはインバータ回路14の出力信号が供給される。そして、インバータ回路15の出力ノードはワード線ＷＬに接続されている。なお、図中、インバータ回路14に比べて大きなシンボルで示されているインバータ回路15は、その出力信号がワード線ＷＬを駆動するため、インバータ回路14よりも大きな電流が流れる。

図２は、図１中のインバータ回路14、15の具体的な回路構成の一例を示している。両インバータ回路14、15は、それぞれ１個のＰチャネル及びＮチャネルＭＯＳトランジスタを含む。ここで、インバータ回路14よりも大きな電流がインバータ回路15に流れるようにするために、Ｐ、Ｎ両チャネルのＭＯＳトランジスタのうち、少なくともＰチャネル側の素子サイズを、インバータ回路14側よりもインバータ回路15側の方が大きくなるようにしている。もちろん、Ｎチャネル側の素子サイズについても、インバータ回路14側よりもインバータ回路15側の方が大きくなるようにしてもよい。

ロウデコーダ10内に設けられた複数のＣＭＯＳ型回路のうち、最終段からみて奇数段目に相当するインバータ回路15及びＮＯＲゲート回路13それぞれの電源供給ノード、つまり各ゲート回路内のＰチャネルＭＯＳトランジスタ側のソースと、電源電圧ＶＤＤの供給ノードとの間には、ＰチャネルＭＯＳトランジスタ16のソース、ドレイン間が挿入されている。

また、最終段からみて偶数段目に相当するインバータ回路14及びＮＡＮＤゲート回路12それぞれの電源供給ノード、つまり各ゲート回路内のＰチャネルＭＯＳトランジスタ側のソースと、電源電圧ＶＤＤの供給ノードとの間には、ＰチャネルＭＯＳトランジスタ17のソース、ドレイン間が挿入されている。

さらに、最終段、つまりインバータ回路15の出力ノードと接地電圧ＶＳＳの供給ノードとの間には、ノイズ除去用のＮチャネルＭＯＳトランジスタ18のソース、ドレイン間が挿入されている。

上記トランジスタ16、18の各ゲートには制御信号SLP1が供給され、トランジスタ17のゲートには制御信号SLP2が供給される。

制御回路20は、スリープ信号SLPに応じて上記制御信号SLP1及びSLP2を生成するものであり、例えば、４個のインバータ回路21〜24、２入力のＮＯＲゲート回路25、及び２入力のＮＡＮＤゲート回路26を含む。入力制御回路11の動作も上記スリープ制御信号SLPに応じて制御される。

スリープ信号SLPは、制御回路20内のＮＯＲゲート回路25及びＮＡＮＤゲート回路26それぞれの一方の入力ノードに供給される。また、スリープ信号SLPは、直列接続された２個のインバータ回路21、22を介して、ＮＯＲゲート回路25及びＮＡＮＤゲート回路26それぞれの他方の入力ノードに供給される。ＮＯＲゲート回路25の出力信号はインバータ回路23に供給され、このインバータ回路23の出力ノードから上記制御信号SLP1が出力される。ＮＡＮＤゲート回路26の出力信号はインバータ回路24に供給され、このインバータ回路24の出力ノードから上記制御信号SLP2が出力される。

次に上記構成でなるＳＲＡＭの動作を、図３に示すタイミングチャートを用いて説明する。

アクティブ時には、スリープ信号SLPが“Ｌ”レベルにされる。スリープ信号SLPが“Ｌ”レベルのとき、制御回路20では、インバータ回路22の出力信号も“Ｌ”レベルになるので、ＮＯＲゲート回路25の出力信号が“Ｈ”レベル、インバータ回路23の出力信号、つまり制御信号SLP1が“Ｌ”レベルとなる。また、ＮＡＮＤゲート回路26の出力信号が“Ｈ”レベルとなり、インバータ回路24の出力信号、つまり制御信号SLP2が“Ｌ”レベルとなる。

このとき、ロウデコーダ10では、トランジスタ16、17が共にオン状態となる。そして、一方のトランジスタ16を介してＮＯＲゲート回路13及びインバータ回路15に対して電源電圧ＶＤＤが供給され、他方のトランジスタ17を介してＮＡＮＤゲート回路12及びインバータ回路14に対して電源電圧ＶＤＤが供給される。また、トランジスタ18はオフ状態になる。そして、入力制御回路11から出力される３ビットの信号がロウデコーダ10でデコードされ、このデコード結果に応じてワード線ＷＬが駆動される。

スタンバイ時には、スリープ信号SLPが“Ｈ”レベルにされる。スリープ信号SLPが“Ｈ”レベルのとき、制御回路20では、インバータ回路22の出力信号も“Ｈ”レベルになるので、ＮＯＲゲート回路25の出力信号が“Ｌ”レベル、インバータ回路23の出力信号、つまり制御信号SLP1が“Ｈ”レベルとなる。また、ＮＡＮＤゲート回路26の出力信号が“Ｌ”レベルとなり、インバータ回路24の出力信号、つまり制御信号SLP2が“Ｈ”レベルとなる。

このとき、ロウデコーダ10では、トランジスタ16、17が共にオフ状態となり、ロウデコーダ10内の全てのＣＭＯＳ型回路に対する電源が遮断される。また、トランジスタ18がオン状態になり、ワード線ＷＬが“Ｌ”レベルに固定される。この状態では、ロウデコーダ10の電源が遮断されているので、ロウデコーダ10内の全てのＣＭＯＳ型回路ではオフリーク電流とゲートリーク電流がほとんど流れない。なお、トランジスタ18にはゲートリーク電流が流れる。しかし、このトランジスタ18はノイズ除去用であるために、トランジスタサイズをロウデコーダ10内のものに比べて十分小さくできるので、その値は無視できる程度である。これにより、スタンバイ時におけるオフリーク電流とゲートリーク電流を削減することができる。

なお、スタンバイ時に、入力制御回路11はロウデコーダ10の出力信号が一義的に“Ｌ”レベルとなるように３ビットの出力信号の論理レベルを設定する。その理由は、ワード線ＷＬに接続されているメモリセルＭＣは、ワード線ＷＬの信号が“Ｌ”レベルのときに非選択状態となり、スタンバイ時には、モード遷移時を含めて、ワード線ＷＬの信号を“Ｌ”レベル、すなわちＶＳＳ電位にする必要があるからである。例えば、ロウデコーダ10が図１に示すように構成されている場合、入力制御回路11は、３ビットの信号の論理レベルを、図１中に示すように“Ｌ”、“Ｌ”、“Ｈ”レベルに設定する。これにより、ＮＡＮＤゲート回路12の出力信号が“Ｈ”レベル、ＮＯＲゲート回路13の出力信号が“Ｌ”レベル、インバータ回路14の出力信号が“Ｈ”レベル、インバータ回路15の出力信号が“Ｌ”レベルとなり、ワード線ＷＬの信号が“Ｈ”レベル側に上昇しないようにされる。なお、スタンバイ時に、各ＣＭＯＳ型回路は電源が遮断されているので、各ＣＭＯＳ型回路の出力信号の論理レベルは各ノードに存在している寄生容量に蓄積されている電荷によるものである。

次に、アクティブ状態からスタンバイモードに移行する際の動作を説明する。スタンバイモードに移行すると、スリープ信号SLPが“Ｌ”レベルから“Ｈ”レベルに立ち上げられる。この後、ＮＯＲゲート回路25の出力信号が直ちに“Ｌ”レベルとなり、制御信号SLP1が“Ｈ”レベルになる。これにより、ロウデコーダ10では、トランジスタ16がオフ状態となり、ＮＯＲゲート回路13及びインバータ回路15に供給されていた電源電圧ＶＤＤが遮断される。このとき、トランジスタ17はオン状態であり、最終段のインバータ回路15の前段のインバータ回路14には電源が供給されており、かつ入力制御回路11からの信号によりその出力信号は“Ｈ”レベルに設定される。このため、最も大きな貫通電流が流れる可能性のある最終段のインバータ回路15に対する電源が遮断されても、このインバータ回路15には貫通電流が流れない。また、制御信号SLP1が“Ｈ”レベルになるとトランジスタ18がオンし、ワード線ＷＬが“Ｌ”レベルに設定されるので、トランジスタ16がオフ状態になってもワード線ＷＬにノイズが加わることはない。すなわち、ノイズによる誤動作を防止することができる。

スタンバイモードに移行した後、トランジスタ16が十分にオフ状態になると、制御回路20内のインバータ回路22の出力信号SLPdが“Ｌ”レベルから“Ｈ”レベルに変化する。この後、ＮＡＮＤゲート回路25の出力信号が“Ｌ”レベルとなり、制御信号SLP2が“Ｈ”レベルになる。これにより、ロウデコーダ10では、トランジスタ17がオフ状態となり、ＮＡＮＤゲート回路12及びインバータ回路14に供給されていた電源電圧ＶＤＤが遮断される。このとき、インバータ回路15には既に電源電圧が供給されておらず、かつトランジスタ18がオンしているため、ワード線ＷＬにノイズが加わることがない。すなわち、この場合にも、ノイズによる誤動作を防止することができる。

スタンバイモードからアクティブ状態に復帰する際は、スリープ信号SLPが“Ｈ”レベルから“Ｌ”レベルに下げられる。この後、ＮＡＮＤゲート回路26の出力信号が直ちに“Ｈ”レベルとなり、制御信号SLP2が“Ｌ”レベルになる。これにより、ロウデコーダ10では、トランジスタ17がオン状態となり、ＮＡＮＤゲート回路12及びインバータ回路14に対する電源電圧ＶＤＤの供給が再開される。このとき、インバータ回路22の出力信号SLPdはまだ“Ｈ”レベルなので、ＮＯＲゲート回路25の出力信号は“Ｌ”レベルであり、制御信号SLP1は“Ｈ”レベルである。よって、トランジスタ16はオフ状態であり、最終段のインバータ回路15には電源が供給されていない。このため、ＮＡＮＤゲート回路12及びインバータ回路14に対する電源電圧ＶＤＤの供給が再開されても、このインバータ回路15に貫通電流が流れることはない。

この後、制御回路20内のインバータ回路22の出力信号SLPdが“Ｈ”レベルから“Ｌ”レベルに変化する。この後、ＮＯＲゲート回路25の出力信号が“Ｈ”レベルとなり、制御信号SLP1が“Ｌ”レベルになる。これにより、ロウデコーダ10では、トランジスタ16がオン状態となり、ＮＯＲゲート回路13及びインバータ回路15に対する電源電圧ＶＤＤの供給が再開される。このとき、最終段のインバータ回路15の前段のインバータ回路14の出力信号の論理レベルが既に確定しているので、インバータ回路15に貫通電流が流れることはない。

このように、アクティブ状態からスタンバイモードに移行する際、あるいはその逆の過程の際に、最も大きな電流が流れる最終段のインバータ回路15では貫通電流が流れない。

上述したように、本実施の形態のＳＲＡＭでは、貫通電流や誤動作の発生を防止することができると共に、オフリーク電流及びゲートリーク電流の削減を図ることができる。

（第１の実施の形態の変形例）
図４は、第１の実施の形態の変形例に係るロウデコーダ10の構成を示している。本変形例では、図１の場合とは異なり、ワード線ＷＬに接続されているメモリセルＭＣは、ワード線ＷＬの信号が“Ｌ”レベルのときに選択される。これに伴い、図４に示すロウデコーダ10は、ワード線ＷＬの駆動時には“Ｌ”レベルの信号を出力し、非動時には“Ｈ”レベルの信号を出力する。

図１に示すロウデコーダ10では、複数の各ＣＭＯＳ型回路に対する電源の供給／遮断を制御するスイッチとしてＰチャネルＭＯＳトランジスタ16、17が設けられている。これに対し、図４に示すロウデコーダ10では、上記ＰチャネルＭＯＳトランジスタ16、17に相当するスイッチとしてＮチャネルＭＯＳトランジスタ31、32が設けられる。

すなわち、一方のトランジスタ31のソース、ドレイン間は、最終段からみて奇数段目に相当するインバータ回路15及びＮＯＲゲート回路13それぞれの接地電圧側の電源供給ノード、つまり各ゲート回路内のＮチャネルＭＯＳトランジスタ側のソースと、接地電圧ＶＳＳの供給ノードとの間に挿入されている。

また、最終段からみて偶数段目に相当するインバータ回路14及びＮＡＮＤゲート回路12それぞれの接地電圧側の電源供給ノード、つまり各ゲート回路内のＮチャネルＭＯＳトランジスタ側のソースと、接地電圧ＶＳＳの供給ノードとの間に挿入されている。

この場合、トランジスタ31のゲートには制御信号SLP1の反転信号/SLP1が供給され、トランジスタ32のゲートには制御信号SLP2の反転信号/SLP2が供給される。

さらに、図１の場合とは異なり、インバータ回路15の出力ノードと電源電圧ＶＤＤの供給ノードとの間には、ノイズ除去用のＰチャネルＭＯＳトランジスタ33のソース、ドレイン間が挿入されている。

この変形例に係るＳＲＡＭにおいても、図１に示す実施形態のＳＲＡＭと同様の効果を得ることができる。

（第２の実施の形態）
図５は、第２の実施の形態に係る半導体集積回路装置のブロック構成を示している。この半導体集積回路装置では、半導体チップ40内に複数のＩＰ（Intellectual Property）ブロック41が形成されている。ＩＰブロックとは、予め用意された所定の機能を有する回路を意味する。図５では、半導体チップ40内に４個のＩＰブロック41が形成されている場合を例示している。また、半導体チップ40内には、上記４個のＩＰブロック41同士を接続するチップ内配線42が形成されている。なお、チップ外部との間で信号を入出力するための配線は図示を省略している。

上記４個の各ＩＰブロック41内には、対応するＩＰブロック内の信号をチップ内配線42に出力するインターフェース回路及びインターフェース回路の動作を制御する制御回路がそれぞれ設けられている。

図６は、各ＩＰブロック41内に設けられたインターフェース回路と制御回路とを抽出して示している。インターフェース回路50は、ＩＰブロック41内で生成された信号が入力されるプリバッファとしてのインバータ回路51と、このインバータ回路51の出力信号が入力され、チップ内配線42に対して信号を出力するメインバッファとしてのインバータ回路52とを含む。インバータ回路52の出力ノードはチップ内配線42に接続されている。上記両インバータ回路51、52はそれぞれ、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタからなるＣＭＯＳ型回路である。

なお、図中、インバータ回路51に比べて大きなシンボルで示されているインバータ回路52は、その出力信号がチップ内配線42を駆動するため、インバータ回路51よりも大きな電流が流れる。そのために、図１中のインバータ回路14、15の場合と同様に、インバータ回路51、52内のＰ、Ｎ両チャネルのＭＯＳトランジスタのうち、少なくともＰチャネル側の素子サイズを、インバータ回路51側よりもインバータ回路52側の方が大きくなるようにしている。もちろん、Ｎチャネル側の素子サイズについても、インバータ回路51側よりもインバータ回路52側の方が大きくなるようにしてもよい。

上記インバータ回路52の電源供給ノード、つまりインバータ回路内のＰチャネルＭＯＳトランジスタ側のソースと、電源電圧ＶＤＤの供給ノードとの間には、ＰチャネルＭＯＳトランジスタ53のソース、ドレイン間が挿入されている。また、上記インバータ回路51の電源供給ノード、つまりインバータ回路内のＰチャネルＭＯＳトランジスタ側のソースと、電源電圧ＶＤＤの供給ノードとの間には、ＰチャネルＭＯＳトランジスタ54のソース、ドレイン間が挿入されている。上記トランジスタ53の各ゲートには制御信号SLP1が供給され、トランジスタ54のゲートには制御信号SLP2が供給される。

制御回路60は、スリープ信号SLPに応じて上記制御信号SLP1及びSLP2を生成するものであり、例えば、図１中に示す制御回路20と同様の回路構成を有する。

次に上記構成でなる半導体集積回路装置の動作を説明する。

アクティブ時には、スリープ信号SLPが“Ｌ”レベルにされる。スリープ信号SLPが“Ｌ”レベルのときは、図１の場合と同様に、制御信号SLP1、SLP2が共に“Ｌ”レベルとなる。

このとき、インターフェース回路50では、トランジスタ53、54が共にオン状態となり、インバータ回路52、51に対して電源電圧ＶＤＤが供給され、ＩＰブロック41内で生成された信号が２個のインバータ回路52、51を介してチップ内配線42に出力される。

スタンバイ時には、スリープ信号SLPが“Ｈ”レベルにされる。スリープ信号SLPが“Ｈ”レベルのとき、図１の場合と同様に、制御信号SLP1、SLP2が共に“Ｈ”レベルとなる。

このとき、インターフェース回路50では、トランジスタ53、54が共にオフ状態となり、インバータ回路52、51に対する電源が遮断される。この状態では、インバータ回路52、51の電源が遮断されているので、インバータ回路52、51ではオフリーク電流とゲートリーク電流がほとんど流れない。これにより、スタンバイ時におけるオフリーク電流とゲートリーク電流を削減することができる。

次に、アクティブ状態からスタンバイモードに移行する際の動作を説明する。スタンバイモードに移行すると、スリープ信号SLPが“Ｌ”レベルから“Ｈ”レベルに立ち上げられる。図１の場合と同様に、この後、まず、制御信号SLP1が“Ｈ”レベルになる。制御信号SLP1が“Ｈ”レベルになると、インターフェース回路50では、トランジスタ53がオフ状態となり、最終段のインバータ回路52に供給されていた電源電圧ＶＤＤが遮断される。このとき、トランジスタ54はオン状態であり、最終段のインバータ回路52の前段のインバータ回路51には電源が供給されている。このため、最も大きな貫通電流が流れる可能性のある最終段のインバータ回路52に対する電源が遮断されても、このインバータ回路53には貫通電流が流れない。

スタンバイモードに移行した後、トランジスタ53が十分にオフ状態になると、図１の場合と同様に、制御信号SLP2が“Ｈ”レベルになる。これにより、インターフェース回路50では、トランジスタ54がオフ状態となり、インバータ回路51に供給されていた電源電圧ＶＤＤが遮断される。このとき、最終段のインバータ回路52には既に電源電圧が供給されていないため、チップ内配線42にノイズが加わることがない。すなわち、ノイズによる誤動作を防止することができる。

スタンバイモードからアクティブ状態に復帰する際は、スリープ信号SLPが“Ｈ”レベルから“Ｌ”レベルに下げられる。このとき、図１の場合と同様に、まず、制御信号SLP2が“Ｌ”レベルになる。これにより、インターフェース回路50では、トランジスタ54がオン状態となり、インバータ回路51に対する電源電圧ＶＤＤの供給が再開される。このとき、最終段のインバータ回路52には電源が供給されていないので、このインバータ回路52に貫通電流が流れることはない。

この後、図１の場合と同様に、制御信号SLP1が“Ｌ”レベルになる。これにより、インターフェース回路50では、トランジスタ53がオン状態となり、最終段のインバータ回路52に対する電源電圧ＶＤＤの供給が再開される。このとき、最終段のインバータ回路52の前段のインバータ回路51の出力信号の論理レベルが既に確定しているので、インバータ回路52に貫通電流が流れることはない。

このように、アクティブ状態からスタンバイモードに移行する際、あるいはその逆の過程の際に、最も大きな電流が流れる最終段のインバータ回路52では貫通電流が流れない。

上述したように、本実施の形態の半導体集積回路装置では、貫通電流や誤動作の発生を防止することができると共に、オフリーク電流及びゲートリーク電流の削減を図ることができる。

（第２の実施の形態の変形例）
図７は、第２の実施の形態の変形例に係る半導体集積回路装置のインターフェース回路50及び制御回路60の構成を示している。図６に示すインターフェース回路50では、２個のインバータ回路52、51に対する電源の供給／遮断を制御するスイッチとしてＰチャネルＭＯＳトランジスタ53、54を設けるようにしている。これに対し、図７に示すインターフェース回路50では、上記ＰチャネルＭＯＳトランジスタ53、54に相当するスイッチとしてＮチャネルＭＯＳトランジスタ55、56が設けられる。

すなわち、一方のトランジスタ55のソース、ドレイン間は、インバータ回路52の接地電圧側の電源供給ノード、つまりインバータ回路内のＮチャネルＭＯＳトランジスタ側のソースと、接地電圧ＶＳＳの供給ノードとの間に挿入されている。他方のトランジスタ56のソース、ドレイン間は、インバータ回路51の接地電圧側の電源供給ノード、つまりインバータ回路内のＮチャネルＭＯＳトランジスタ側のソースと、接地電圧ＶＳＳの供給ノードとの間に挿入されている。

この場合、トランジスタ55のゲートには制御信号SLP1の反転信号/SLP1が供給され、トランジスタ56のゲートには制御信号SLP2の反転信号/SLP2が供給される。

この変形例に係る半導体集積回路装置においても、図６に示す実施形態の半導体集積回路装置と同様の効果を得ることができる。

（第３の実施の形態）
図８は、第３の実施の形態に係る半導体集積回路装置の構成を示している。この半導体集積回路装置では、半導体チップ70内に、インターフェース回路80と、このインターフェース回路80の動作を制御する制御回路90とが形成されている。

インターフェース回路80は、半導体チップ70内で生成された信号をチップ外部に出力するものであり、プリバッファとしてのインバータ回路81と、このインバータ回路81の出力信号が入力されるメインバッファとしてのインバータ回路82とを含む。インバータ回路82の出力ノードはチップの出力端子OUTに接続されている。上記両インバータ回路81、82はそれぞれ、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタからなるＣＭＯＳ型回路である。

なお、図中、インバータ回路81に比べて大きなシンボルで示されているインバータ回路82は、その出力信号が出力端子OUT及びこれに接続された配線を駆動するため、インバータ回路81よりも大きな電流が流れる。そのために、図１中のインバータ回路14、15の場合と同様に、インバータ回路81、82内のＰ、Ｎ両チャネルのＭＯＳトランジスタのうち、少なくともＰチャネル側の素子サイズを、インバータ回路81側よりもインバータ回路82側の方が大きくなるようにしている。もちろん、Ｎチャネル側の素子サイズについても、インバータ回路81側よりもインバータ回路82側の方が大きくなるようにしてもよい。

上記インバータ回路82の電源供給ノード、つまりインバータ回路内のＰチャネルＭＯＳトランジスタ側のソースと、電源電圧ＶＤＤの供給ノードとの間には、ＰチャネルＭＯＳトランジスタ83のソース、ドレイン間が挿入されている。また、上記インバータ回路81の電源供給ノード、つまりインバータ回路内のＰチャネルＭＯＳトランジスタ側のソースと、電源電圧ＶＤＤの供給ノードとの間には、ＰチャネルＭＯＳトランジスタ84のソース、ドレイン間が挿入されている。上記トランジスタ83の各ゲートには制御信号SLP1が供給され、トランジスタ84のゲートには制御信号SLP2が供給される。

制御回路90は、スリープ信号SLPに応じて上記制御信号SLP1及びSLP2を生成するものであり、例えば、図１中に示す制御回路20と同様の回路構成を有する。

上記のような構成の半導体集積回路装置の動作は、図６に示すインターフェース回路50と同様であり、図６に示すインターフェース回路50と同様の効果を得ることができる。

（第３の実施の形態の変形例）
図９は、第３の実施の形態の変形例に係る半導体集積回路装置の構成を示している。図８に示す半導体集積回路装置では、インターフェース回路80を構成する２個のインバータ回路82、81に対する電源の供給／遮断を制御するスイッチとしてＰチャネルＭＯＳトランジスタ83、84が設けられている。これに対し、図９に示す半導体集積回路装置では、上記ＰチャネルＭＯＳトランジスタ83、84に相当するスイッチとしてＮチャネルＭＯＳトランジスタ85、86が設けられる。

すなわち、一方のトランジスタ85のソース、ドレイン間は、インバータ回路82の接地電圧側の電源供給ノード、つまりインバータ回路内のＮチャネルＭＯＳトランジスタ側のソースと、接地電圧ＶＳＳの供給ノードとの間に挿入されている。他方のトランジスタ86のソース、ドレイン間は、インバータ回路81の接地電圧側の電源供給ノード、つまりインバータ回路内のＮチャネルＭＯＳトランジスタ側のソースと、接地電圧ＶＳＳの供給ノードとの間に挿入されている。

この場合、トランジスタ85のゲートには制御信号SLP1の反転信号/SLP1が供給され、トランジスタ86のゲートには制御信号SLP2の反転信号/SLP2が供給される。

この変形例に係る半導体集積回路装置においても、図８に示す実施形態の半導体集積回路装置と同様の効果を得ることができる。

第１の実施の形態に係るスタティック型ランダムアクセスメモリの回路図。図１中のインバータ回路の具体的な構成の一例を示す回路図。図１のスタティック型ランダムアクセスメモリの動作の一例を示すタイミングチャート。第１の実施の形態の変形例に係るロウデコーダの構成を示す回路図。第２の実施の形態に係る半導体集積回路装置の構成を示すブロック図。図５の半導体集積回路装置に設けられたインターフェース回路と制御回路とを抽出して示す回路図。第２の実施の形態の変形例に係る半導体集積回路装置の構成を示す回路図。第３の実施の形態に係る半導体集積回路装置の構成を示す回路図。第３の実施の形態の変形例に係る半導体集積回路装置の構成を示す回路図。従来の半導体集積回路装置の構成を示す回路図。従来の半導体集積回路装置の構成を示す回路図。

符号の説明

10…ワード線駆動回路、11…入力制御回路、12…ＮＡＮＤゲート回路、13…ＮＯＲゲート回路、14、15…インバータ回路、16、17…ＰチャネルＭＯＳトランジスタ、18…ＮチャネルＭＯＳトランジスタ、20…制御回路、21〜24…インバータ回路、25…ＮＯＲゲート回路、26…ＮＡＮＤゲート回路、31、32…ＮチャネルＭＯＳトランジスタ、40…半導体チップ、41…ＩＰブロック、42…チップ内配線、50…インターフェース回路、51、52…インバータ回路、53、54…ＰチャネルＭＯＳトランジスタ、55、56…ＮチャネルＭＯＳトランジスタ、60…制御回路、70…半導体チップ、80…インターフェース回路、81、82…インバータ回路、83、84…ＰチャネルＭＯＳトランジスタ、85、86…ＮチャネルＭＯＳトランジスタ、90…制御回路。

Claims

それぞれＰチャネル及びＮチャネルＭＯＳトランジスタを有し、前段の出力信号が後段に入力信号として供給されるように多段接続された複数のＭＯＳ型回路と、
前記複数のＭＯＳ型回路のうち、最終段からみて奇数段目のＭＯＳ型回路それぞれの電源供給ノードと第１の電源電圧ノードとの間に挿入された第１のスイッチ素子と、
前記複数のＭＯＳ型回路のうち、最終段からみて偶数段のＭＯＳ型回路それぞれの電源供給ノードと前記第１の電源電圧ノードとの間に挿入された第２のスイッチ素子と、
それぞれスタンバイ状態にされている前記複数のＭＯＳ型回路をスタンバイ状態からアクティブ状態に復帰させる際に、始めに前記第２のスイッチ素子が導通し、この後、前記第１のスイッチ素子が導通するように前記第１、第２のスイッチ素子を制御する制御回路
とを具備したことを特徴とするＭＯＳ型半導体集積回路装置。
前記制御回路は、前記複数のＭＯＳ型回路をアクティブ状態からスタンバイ状態に移行させる際に、始めに前記第１のスイッチ素子が非導通となり、この後、前記第２のスイッチ素子が非導通となるように前記第１、第２のスイッチ素子を制御することを特徴とする請求項１記載のＭＯＳ型半導体集積回路装置。
メモリセルが接続されたワード線と、
前記ワード線を駆動する駆動回路と、
前記駆動回路の動作を制御する第１の制御回路とを具備し、
前記駆動回路は、
それぞれＰチャネル及びＮチャネルＭＯＳトランジスタを有し、前段の出力信号が後段に入力信号として供給されるように多段接続された複数のＭＯＳ型回路と、
前記複数のＭＯＳ型回路のうち、最終段からみて奇数段目のＭＯＳ型回路それぞれの電源供給ノードと第１の電源電圧ノードとの間に挿入された第１のスイッチ素子と、
前記複数のＭＯＳ型回路のうち、最終段からみて偶数段のＭＯＳ型回路それぞれの電源供給ノードと前記第１の電源電圧ノードとの間に挿入された第２のスイッチ素子とを有し、
前記第１の制御回路は、それぞれスタンバイ状態にされている前記複数のＭＯＳ型回路をスタンバイ状態からアクティブ状態に復帰させる際に、始めに前記第２のスイッチ素子を導通させ、この後、前記第１のスイッチ素子を導通させることを特徴とするＭＯＳ型半導体集積回路装置。
前記第１の制御回路は、前記複数のＭＯＳ型回路をアクティブ状態からスタンバイ状態に移行させる際に、始めに前記第１のスイッチ素子が非導通となり、この後、前記第２のスイッチ素子が非導通となるように前記第１、第２のスイッチ素子を制御することを特徴とする請求項３記載のＭＯＳ型半導体集積回路装置。
前記スタンバイ状態にされているときに、前記駆動回路の出力信号が低レベルとなるように前記駆動回路の入力信号の論理レベルを設定する第２の制御回路をさらに具備したことを特徴とする請求項３記載のＭＯＳ型半導体集積回路装置。
前記複数のＭＯＳ型回路のうち最終段のＭＯＳ型回路の出力ノードと第２の電源電圧ノードとの間に挿入され、前記スタンバイ状態のときに導通するように制御される第３のスイッチ素子をさらに具備したことを特徴とする請求項３記載のＭＯＳ型半導体集積回路装置。