JP3968560B2 - ドライバ回路及びデコーダ回路 - Google Patents
ドライバ回路及びデコーダ回路 Download PDFInfo
- Publication number
- JP3968560B2 JP3968560B2 JP2001368672A JP2001368672A JP3968560B2 JP 3968560 B2 JP3968560 B2 JP 3968560B2 JP 2001368672 A JP2001368672 A JP 2001368672A JP 2001368672 A JP2001368672 A JP 2001368672A JP 3968560 B2 JP3968560 B2 JP 3968560B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- low potential
- high potential
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、半導体記憶装置のワード線を駆動するためのドライバ回路、及び該ドライバ回路が最終段に配置される、アドレス信号をデコードするためのデコーダ回路に関する。
【0002】
【従来の技術】
図23は半導体記憶装置の一構成例を示すブロック図である。なお、図23に示した半導体記憶装置はSRAM(Static Random Access Memory)の構成例を示している。
【0003】
図23に示すように、半導体記憶装置は、データが格納されるM行L列(M、Lは正の整数)のメモリセルからなるメモリセルアレイ1と、メモリセルアレイ1に対してデータを読み書きするための制御を行うコントローラ2と、メモリセルアレイ1に格納されたデータを読み出すための読み出し回路3と、データの書き込み/読み出しを行うメモリセルに対してアクセスするためにアドレス信号をデコードするデコーダ回路4と、メモリセルアレイ1に書き込むデータ及びメモリセルアレイ1から読み出されたデータを一時的に保持する、外部とデータの送受信を行うためのデータI/O5とを有する構成である。
【0004】
デコーダ回路4はその最終段にワード線を駆動するためのM個のドライバ回路を備えている。また、読み出し回路は読み出されたデータを再生するためのL個のセンスアンプを2本のビット線毎にそれぞれ備えている。コントローラにはチップイネーブル信号CE、書き込みイネーブル信号WE、クロックCLK等の半導体記憶装置を制御するための制御信号がそれぞれ供給される。
【0005】
このような構成において、次に図23に示した半導体記憶装置が有するデコーダ回路及び該デコーダ回路の最終段に備えるドライバ回路について図24〜27を用いて説明する。
【0006】
図24は図23に示した半導体記憶装置が有するデコーダ回路の従来の構成を示す回路図である。また、図25は図24に示したデコーダ回路が備えるドライバ回路の従来の構成を示す回路図であり、図26は図24に示したデコーダ回路が備えるNANDゲートの構成を示す回路図である。図27は図24に示したデコーダ回路の動作を示すタイミングチャートである。なお、図24に示すデコーダ回路は4ビットのアドレス信号を16のデコード信号にデコードする場合の構成例を示している。
【0007】
図24に示すように、従来のデコーダ回路は、アドレス信号を各ビット毎に反転させる複数のインバータ11と、デコード結果を出力させるためのタイミングクロック信号の入力で、アドレス信号及びインバータの出力信号をそれぞれ出力する、複数のNANDゲート及びインバータを備えた第1の論理積回路12と、第1の論理積回路12の出力信号のうち、アドレス信号の2ビット毎に、アドレス信号及びインバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する複数のNANDゲート及びインバータを備えた第2の論理積回路13と、第2の論理積回路13の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する複数のNANDゲート及びインバータを備えた第3の論理積回路14とを有する構成である。なお、第3の論理積回路14が備えるインバータはそれぞれワード線を駆動するためのドライバ回路となる。
【0008】
図25に示すように、従来のドライバ回路は、出力信号を電源電位側(以下、高電位と称す)に遷移させるPMOSトランジスタQP1と、PMOSトランジスタQP1とゲートどうしが共通に接続され、出力信号を接地電位側(以下低電位と称す)に遷移させるNMOSトランジスタQN1とを有する構成である。ここで、PMOSトランジスタQP1とNMOSトランジスタQN1のサイズ比は、出力信号を低電位から高電位に遷移させる時間と高電位から低電位に遷移させる時間とが等しくなるような値に設定される。
【0009】
なお、図24に示したデコーダ回路が有するインバータは、図25に示したドライバ回路と同様の構成であり、各インバータのPMOSトランジスタとNMOSトランジスタのサイズ比は、出力信号を低電位から高電位に遷移させる時間と高電位から低電位に遷移させる時間とが等しくなるような値にそれぞれ設定される。
【0010】
図26に示すように、デコーダ回路が有するNANDゲートは、出力信号を高電位に遷移させる並列に接続された2つのPMOSトランジスタQP2,QP3と、出力信号を低電位に遷移させる直列に接続された2つのNMOSトランジスタQN2,QN3とを有する構成である。PMOSトランジスタQP2とNMOSトランジスタQN2とはそれぞれのゲートどうしが共通に接続され、入力信号IN1が入力される。また、PMOSトランジスタQP3とNMOSトランジスタQN3とはそれぞれのゲートどうしが共通に接続され、入力信号IN2が入力される。ここで、PMOSトランジスタQP2とNMOSトランジスタQN2のサイズ比、及びPMOSトランジスタQP3とNMOSトランジスタQN3のサイズ比は、上記ドライバ回路やインバータと同様に、出力信号OUTを低電位から高電位に遷移させる時間と高電位から低電位に遷移させる時間とが等しくなるような値にそれぞれ設定される。
【0011】
このような構成において、次に図24に示した従来のデコーダ回路の動作について図27を用いて説明する。
【0012】
外部から供給されるアドレス信号が確定すると、デコーダ回路からデコード結果を出力させるために、図27に示すような所定のパルス幅を有するタイミングクロック信号がコントローラから供給される。
【0013】
上述したように、デコーダ回路の各NANDゲート、インバータ、及びドライバ回路は、出力信号が低電位から高電位に遷移する時間と高電位から低電位に遷移する時間とが等しくなるように、それぞれのPMOSトランジスタとNMOSトランジスタのサイズ比が設定されている。したがって、図24に示すノードN01、ノードN02、及びアドレス信号で一意に決まるドライバ回路の出力からは、タイミングクロック信号と同様のパルス幅を有するデコード信号が所定の遅延時間を有して出力される(以下、活性化と称する場合もある)。
【0014】
【発明が解決しようとする課題】
近年のSRAMなどの半導体記憶装置は、CPUによる処理の高速化に対応してアクセス時間の高速化がより一層求められている。また、携帯電話機やPDA(Personal Digital Assistance)等の移動端末装置でも用いられるために消費電流の低減も要求される。
【0015】
図25や図26に示した従来のインバータやNANDゲートを用いたデコーダ回路は、回路構成が簡単であるために消費電流が比較的少なくて済むが、高速化させるためには各素子の特性を改善するしか方法がないため、高速化が困難であるという問題があった。
【0016】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、消費電流を大きく増大させることなく高速化を実現するデコーダ回路を提供することを目的とする。
【0017】
【課題を解決するための手段】
上記目的を達成するため本発明のドライバ回路は、ゲートに入力される第1のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタ、及びゲートに入力される第2のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号を出力するラッチ部と、
を有する構成である。
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を低電位で保ってもよい。
【0018】
また、本発明の他のドライバ回路は、ゲートに入力される第1のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタ、及びゲートに入力される第2のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号とその反転信号である第3のパルス信号を出力するラッチ部と、
外部より供給される1個もしくは複数個の入力信号と前記第3のパルス信号が入力され、前記第1のパルス信号を出力する入力制御回路と、
を有する構成である。
【0019】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を低電位から高電位に遷移させ、かつ、前記第3のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を低電位で保ち、かつ、前記第3のパルス信号を高電位で保ってもよく、
前記入力制御回路は、
外部より供給される1個もしくは複数個の入力信号の論理演算結果に応答して、第1のパルス信号を高電位から低電位に遷移させ、
前記第3のパルス信号が高電位から低電位に切り換わることで、第1のパルス信号を低電位から高電位に遷移させてもよい。
【0020】
また、本発明の他のドライバ回路は、複数種類の入力信号がそれぞれ高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、直列に接続された複数のPMOSトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
または、複数種類の入力信号のうち、いずれか1つが高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、並列に接続された複数のPMOSトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
【0021】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を低電位で保ってもよい。
【0022】
また、本発明の他のドライバ回路は、ゲートに入力される第1のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタ、ゲートに入力される第2のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号を出力するラッチ部と、
を有する構成である。
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を高電位で保ってもよい。
【0023】
また、本発明の他のドライバ回路は、ゲートに入力される第1のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタ、ゲートに入力される第2のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号とその反転信号である第3のパルス信号を出力するラッチ部と、
外部より供給される1個もしくは複数個の入力信号と前記第3のパルス信号が入力され、前記第1のパルス信号を出力する入力制御回路と、
を有する構成である。
【0024】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を高電位から低電位に遷移させ、かつ前記第3のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を高電位で保ち、かつ、前記第3のパルス信号を低電位で保ってもよく、
前記入力制御回路は、
外部より供給される1個もしくは複数個の入力信号の論理演算結果に応答して、第1のパルス信号を低電位から高電位に遷移させ、
前記第3のパルス信号が低電位から高電位に切り換わることで、第1のパルス信号を高電位から低電位に遷移させてもよい。
【0025】
さらに、本発明の他のドライバ回路は、複数種類の入力信号がそれぞれ低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、直列に接続された複数のNMOSトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
または、複数種類の入力信号のうち、いずれか1つが低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、並列に接続された複数のNMOSトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
【0026】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を高電位で保ってもよい。
【0027】
一方、本発明のデコーダ回路は、アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力で、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する第1の論理積回路と、
前記第1の論理積回路の出力信号のうち、前記アドレス信号の2ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する第2の論理積回路と、
前記第2の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する第3の論理積回路と、
を有し、前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記第1の論理積回路、前記第2の論理積回路、あるいは前記第3の論理積回路がそれぞれ有するNANDゲートのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第1の論理積回路、前記第2の論理積回路、あるいは前記第3の論理積回路ががそれぞれ有するインバータのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第2の論理積回路、または前記第3の論理積回路から入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、複数の上記ドライバ回路を有する構成である。
【0028】
上記のように構成されたドライバ回路では、出力駆動部を構成するPMOSトランジスタとNMOSトランジスタが入力信号またはリセット信号により個別に駆動されるため、入力信号またはリセット信号を供給する回路からみた負荷容量が従来のドライバ回路よりも低減する。
【0029】
また、ラッチ部により、出力駆動部が活性化されたときのみリセット信号で不活性化することで、ドライバ回路の不要な動作が抑制される。
【0030】
上記のように構成されたデコーダ回路では、第1の論理積回路、第2の論理積回路、あるいは第3の論理積回路がそれぞれ有するNANDゲートのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、第1の論理積回路、第2の論理積回路、あるいは第3の論理積回路がそれぞれ有するインバータのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定されることで、第1の論理積回路に入力された活性化タイミングクロック信号の立ち上がりエッジのタイミングが最終段まで高速に伝達される。
【0031】
また、デコーダ回路の最終段に本発明のデコーダ回路を用いることで、不活性化タイミングクロック信号により高速にデコード結果の出力が停止される。
【0032】
このとき、ドライバ回路にラッチ部を備えることで、デコード結果を出力しているドライバ回路のみ不活性化タイミングクロック信号でデコード結果の出力が停止される。
【0033】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【0034】
(第1の実施の形態)
図1は本発明の半導体記憶装置が有するドライバ回路の第1の実施の形態の構成を示す回路図であり、図2は図1に示したドライバ回路を最終段に備えたデコーダ回路の構成を示す回路図である。なお、図2に示すデコーダ回路は4ビットのアドレス信号を16個の信号にデコードする場合の構成例を示している。アドレス信号は4ビットに限定されるものではなく、メモリセルアレイの記憶容量に応じて、例えば、8、16、32ビット等に設定される。
【0035】
図1に示すように、第1の実施の形態のドライバ回路は、不図示の負荷をドライブするための出力駆動部101と、出力信号OUTを保持するための出力保持部102とを有する構成である。
【0036】
出力駆動部101は、入力信号INが供給される、出力信号OUTを高電位に遷移させるPMOSトランジスタQP11と、外部からリセット信号RSが供給される、出力信号OUTを低電位に遷移させるNMOSトランジスタQN11とを有する構成である。
【0037】
出力保持部102は、互いの入力と出力がそれぞれ接続された2つのインバータを備え、その接続端が出力駆動部101の出力端に接続されている。
【0038】
このような構成では、出力駆動部を構成するPMOSトランジスタQP11とNMOSトランジスタQN11とが、入力信号INまたはリセット信号RSにより個別に駆動されるため、入力信号IN及びリセット信号RSを供給する回路からみた負荷容量が従来のドライバ回路よりも低減する。したがって、従来の構成に比べて高速に動作するドライバ回路を得ることができる。
【0039】
なお、図1に示した構成では、出力駆動部101のPMOSトランジスタQP11に入力信号INが供給され、NMOSトランジスタQN11にリセット信号RSが供給される構成を示しているが、PMOSトランジスタQP11にリセット信号RSが供給され、NMOSトランジスタQN11に入力信号INが供給される構成であってもよい。その場合、入力信号IN及びリセット信号RSに対する出力信号OUTの論理が逆になる。
【0040】
図2に示すように、第1の実施の形態のデコーダ回路は、図24に示した従来のデコーダ回路の第3の論理積回路の最終段が図1に示したドライバ回路に変更された構成である。
【0041】
また、デコーダ回路からデコード結果を出力させるための活性化タイミングクロック信号の入力端から奇数段目に配置されたNANDゲートは、その出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるように、PMOSトランジスタとNMOSトランジスタのサイズ比がそれぞれ設定されている(レシオ 大)。
【0042】
さらに、活性化タイミングクロック信号の入力端から偶数段目に配置されるインバータは、その出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるように、PMOSトランジスタとNMOSトランジスタのサイズ比がそれぞれ設定されている(レシオ 小)。
【0043】
このように、デコーダ回路が有する各NANDゲート及びインバータのPMOSトランジスタとNMOSトランジスタのサイズ比をそれぞれ設定することで、活性化タイミングクロック信号の立ち上がりエッジからドライバ回路の出力パルスが立ち上がるまでの遅延量を従来のデコーダ回路に比べて少なくすることができる。具体的には、従来のデコーダ回路に比べて約70%程度の遅延量が実現できる。
【0044】
また、本実施形態のデコーダ回路では、最終段に配置された各ドライバ回路に対して、出力信号OUTを高電位から低電位に遷移させるための不活性化タイミングクロック信号をリセット信号RSとして供給する。このような不活性化タイミングクロック信号を用いてドライバ回路の出力信号OUTを高電位から低電位に遷移させることで、活性化タイミングクロック信号によって高電位に遷移したドライバ回路の出力信号OUTを不活性化タイミングクロック信号のタイミングで高速に低電位に遷移させることができる。したがって、図24に示した従来の構成よりも高速に動作するデコーダ回路が得られる。
【0045】
次に、図2に示したデコーダ回路の動作について図3を用いて説明する。
【0046】
図3は図2に示したデコーダ回路の動作を示すタイミングチャートである。
【0047】
図3に示すように、本実施形態のデコーダ回路では、活性化タイミングクロック信号の初期値は低電位であり、デコード信号の初期値は低電位である。また、不活性化タイミングクロック信号の初期値は低電位である。
【0048】
このような状態で外部から供給されるアドレス信号が確定すると、図3に示すように活性化タイミングクロック信号が低電位から高電位に遷移し、所定の時間が経過した後、高電位から低電位に遷移する。すなわち、所定のパルス幅を有する活性化タイミングクロック信号がコントローラから供給される。
【0049】
活性化タイミングクロック信号が低電位から高電位に遷移すると、図2に示したノードN01、ノードN02も低電位から高電位に遷移する。このとき、デコーダ回路が有するNANDゲート及びインバータのPMOSトランジスタとNMOSトランジスタのサイズ比がそれぞれ上述したように設定されているため、ドライバ回路には従来のデコーダ回路よりも少ない遅延量で高電位から低電位に遷移する入力信号が供給される。
【0050】
また、活性化タイミングクロック信号が高電位から低電位に遷移すると、図2に示したノードN01、ノードN02は、従来のデコーダ回路よりも多い遅延量で高電位から低電位に遷移し、図3に示すようにパルス幅が広がっていく。
【0051】
デコーダ回路の最終段では、活性化タイミングクロック信号が低電位から高電位に遷移すると、アドレス信号で一意に決まるドライバ回路にのみ高電位から低電位に遷移する入力信号INが供給され、そのドライバ回路の出力信号OUT(デコード信号)が低電位から高電位に遷移する。この状態は、活性化タイミングクロック信号が高電位から低電位に遷移して入力信号が低電位から高電位に遷移しても出力保持部102により維持される。
【0052】
続いて、不活性化タイミングクロック信号が低電位から高電位に遷移すると、各ドライバ回路が有する出力駆動部のNMOSトランジスタがそれぞれオンし、高電位状態にあったドライバ回路の出力信号OUTが低電位に遷移する。すなわち、活性化タイミングクロック信号により高電位に遷移したドライバ回路の出力を不活性化タイミングクロック信号のタイミングで低電位に遷移させることができる。
【0053】
ここで、本実施形態のデコーダ回路を正しく動作させるためには、ドライバ回路内で電源電位から接地電位に直接電流が流れる貫通電流が生じないように、ノードN02が高電位の間は不活性化タイミングクロック信号(リセット信号RS)を低電位から高電位に遷移させない必要がある。
【0054】
なお、ドライバ回路がPMOSトランジスタQP11にリセット信号RSが供給され、NMOSトランジスタQN11に入力信号INが供給される構成である場合は、上述したように入力信号及びリセット信号に対する出力信号の論理が反転する。したがって、この場合は、第3の論理積回路のNANDゲートをANDゲートに変更し、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる構成にすればよい。
【0055】
(第2の実施の形態)
次に本発明の半導体記憶装置の第2の実施の形態について図面を参照して説明する。
【0056】
図4は本発明の半導体記憶装置が有するドライバ回路の第2の実施の形態の構成を示す回路図であり、図5は図4に示したラッチ部の構成を示す回路図である。
【0057】
デコーダ回路では最終段に配置された複数のドライバ回路のうち、アドレス信号で一意に決まるいずれか1つが選択されて入力信号が供給される(活性化される)。第1の実施の形態のデコーダ回路では、活性化されていないドライバ回路も不活性化タイミングクロック信号によって動作させるため、消費電流が不必要に多くなる問題がある。そこで、第2の実施の形態では、活性化されたドライバ回路のみ不活性化タイミングクロック信号で動作させるようにする。
【0058】
図4に示すように、第2の実施の形態のドライバ回路は、不図示の負荷をドライブするための出力駆動部201と、出力信号OUTを保持するための出力保持部202と、出力信号OUTに応じてリセット信号RSで動作させるか否かを制御するラッチ部203とを有する構成である。
【0059】
出力駆動部201は、入力信号INが供給される、出力信号OUTを高電位に遷移させるPMOSトランジスタQP21と、ラッチ部203の内部ノード信号RS1が供給される、出力信号OUTを低電位に遷移させるNMOSトランジスタQN21とを備えた構成である。
【0060】
出力保持部202は、互いの入力と出力がそれぞれ接続された2つのインバータを備え、その接続端が出力駆動部201の出力端に接続されている。
【0061】
図5に示すように、ラッチ部203は、リセット信号RSが入力される第1のNANDゲート21と、第1のNANDゲート21の出力を反転する第1のインバータ22と、出力駆動部201の出力信号OUTを反転する第2のインバータ23と、第2のインバータ23の出力信号及び第1のNANDゲート21の出力信号が入力される第2のNANDゲート24とを有する構成である。第2のNANDゲート24の出力信号は第1のNANDゲート21の入力に帰還される。なお、デコーダ回路は図2に示した第1の実施の形態と同様の構成であるため、その説明は省略する。
【0062】
次に、図4に示したドライバ回路の動作について図6を用いて説明する。
【0063】
図6は図4に示したドライバ回路の動作を示すタイミングチャートである。
【0064】
まず、図6に示す時刻t1〜時刻t4について以下のように定義する。
【0065】
時刻t1:入力信号INが高電位から低電位に遷移する時刻
時刻t2:入力信号INが低電位から高電位に遷移する時刻
時刻t3:内部ノード信号RS1が低電位から高電位に遷移する時刻
時刻t4:内部ノード信号RS1が高電位から低電位に遷移する時刻
図6に示すように、入力信号INの初期値は高電位であり、出力信号OUTの初期値は低電位である。また、リセット信号RSの初期値は低電位である。ここで、時刻t1において入力信号INが高電位から低電位に遷移すると、出力駆動部201のPMOSトランジスタQP21がオンし、出力信号OUTが低電位から高電位に遷移する。このとき、ラッチ部203の内部ノードLTが低電位から高電位にセットされる。
【0066】
この状態では、リセット信号RSによる動作が有効になり、図6に示すようにラッチ部203の内部ノード信号RS1がリセット信号RSと同様に遷移する。すなわち、時刻t3において、リセット信号RSが低電位から高電位に遷移すると、ラッチ部203の内部ノード信号RS1も低電位から高電位に遷移する。この結果、出力駆動部201のNMOSトランジスタQN21がオンし、出力信号OUTが高電位から低電位に遷移する。
【0067】
続いて、時刻t4において、リセット信号RSが高電位から低電位に遷移すると、ラッチ部203の内部ノード信号RS1が高電位から低電位に遷移し、同時にラッチ部203の内部ノードLTが高電位から低電位にリセットされて一連の動作を終了する。
【0068】
ここで、入力信号INが高電位で維持され、出力信号OUTが低電位で維持されていると、ラッチ部203の内部ノードLTが低電位で維持されるため、リセット信号RSが低電位から高電位に遷移しても、内部ノード信号RS1は低電位で維持される。したがって出力駆動部201のNMOSトランジスタQN21がオンすることなく、ドライバ回路は全く動作しない。
【0069】
したがって、図2に示すデコーダ回路の最終段に本実施形態のドライバ回路を備えれば、活性化されたドライバ回路のみ不活性化タイミングクロック信号で動作するため、デコーダ回路の消費電流を低減することができる。
【0070】
なお、本実施形態のデコーダ回路を正しく動作させるためには、ドライバ回路内で電源電位から接地電位に直接電流が流れる貫通電流が生じないように、入力信号INが低電位から高電位に遷移する前にリセット信号RS(不活性化タイミングクロック信号)を低電位から高電位に遷移しないようにする。また、リセット信号RSが高電位から低電位に遷移する前に次の入力信号INを高電位から低電位に遷移しないように(次の活性化タイミング信号を低電位から高電位に遷移しないように)する必要がある。
【0071】
本実施形態のデコーダ回路と第1の実施の形態のデコーダ回路のリセット動作時の消費電流を比較すると、以下のようになる。
【0072】
図4に示したドライバ回路をファンアウト4程度で設計すると、リセット信号RSの入力容量は「1」、出力駆動部のNMOSトランジスタの入力容量は「10」、信号線容量は「100」となる。このとき、第1の実施の形態のデコーダ回路ではリセット動作時に充放電されるトランジスタ容量が以下のようになる。
【0073】
10×16+100×1=260
これに対して、本実施形態のデコーダ回路では、リセット動作時に充放電されるトランジスタ容量が以下のようになる。但し、ラッチ部203の内部容量を5とする。
【0074】
1×16+5×1+10×1+100×1=131
したがって、リセット動作時に充放電されるトランジスタ容量を半減できる。特にアドレス信号のビット数が増大すればこの差は大きくなる。例えば、アドレス信号が8ビットの場合、出力される信号線の本数は256本である。したがって、リセット動作時に充放電されるトランジスタ容量は、第1の実施の形態では2660となり、本実施形態では371となるため、第1の実施の形態のデコーダ回路の消費電流の14%程度にまで削減できる。
【0075】
(第3の実施の形態)
図7は本発明の半導体記憶装置が有するドライバ回路の第3の実施の形態の構成を示す回路図である。
【0076】
第3の実施の形態のドライバ回路は、出力駆動部301が複数の入力信号(図7ではIN1,IN2)にしたがって不図示の負荷をドライブする点で第2の実施の形態と異なっている。出力保持部及びラッチ部の構成は第2の実施の形態と同様であるため、その説明は省略する。
【0077】
本実施形態の出力駆動部301は、出力信号OUTを高電位に遷移させる、直列に接続された複数のPMOSトランジスタ(図7ではQP31,QP32)と、ラッチ部から出力される内部ノード信号RS1が入力される、出力信号OUTを低電位に遷移させるNMOSトランジスタQN31とを有する構成である。
【0078】
このように複数のPMOSトランジスタを直列に接続し、それぞれに入力信号を供給することで、出力駆動部301に複数入力の論理積演算結果を出力する機能を持たせることができる。
【0079】
なお、出力駆動部301が有するPMOSトランジスタは直列に接続されている必要はなく、複数のPMOSトランジスタを並列に接続する構成にしてもよい。その場合、出力駆動部301に複数入力の論理和演算結果を出力する機能を持たせることができる。また、出力駆動部301が有するPMOSトランジスタを直列及び並列に接続すれば、出力駆動部301に論理積と論理和とを組み合わせた所望の論理演算機能を持たせることができる。
【0080】
第3の実施の形態のドライバ回路は、出力駆動部301に備えた論理演算機能にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号OUTが供給される。その他の動作は第2の実施の形態と同様であるため、その説明は省略する。
【0081】
本実施形態のように、ドライバ回路の出力駆動部301に所望の論理演算機能を備えることで、デコーダ回路の最終段に配置されるドライバ回路にその前段のNANDゲートの機能を持たせることができる。したがって、図8に示すように、デコーダ回路の第3の論理積回路が有するNANDゲートを削減できるため、デコーダ回路の消費電流を第2の実施の形態よりもさらに低減することができる。
【0082】
(第4の実施の形態)
図9は本発明の半導体記憶装置が有するドライバ回路の第4の実施の形態の構成を示す回路図である。
【0083】
第4の実施の形態のドライバ回路は、図4に示した第2の実施の形態のドライバ回路に、複数の入力信号(図8ではIN1、IN2)が供給される、所定の論理回路(図9では2入力NANDゲート)404を追加した構成である。
【0084】
論理回路404の出力信号は出力駆動部のPMOSトランジスタに供給される。論理回路404の構成は、NANDゲート、NORゲート、あるいはそれらを組み合わせたどのような回路であってもよい。その他の構成は第2の実施の形態と同様であるため、その説明は省略する。
【0085】
第4の実施の形態のドライバ回路では、論理回路404にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号OUTが供給される。その他の動作は第2の実施の形態と同様であるため、その説明は省略する。
【0086】
本実施形態では、ドライバ回路に所望の論理回路404を備えることで、デコーダ回路の最終段に配置されるドライバ回路に、その前段の論理ゲートの機能を持たせている。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第3の実施の形態と同様に図8に示す回路で構成される。
【0087】
(第5の実施の形態)
図10は本発明の半導体記憶装置が有するドライバ回路の第5の実施の形態の構成を示す回路図であり、図11は図10に示したラッチ回路の構成を示す回路図である。
【0088】
第5の実施の形態のドライバ回路は、図4に示した第2の実施の形態のドライバ回路に、入力信号及びリセット信号のタイミング条件を緩和するための入力制御回路505を追加した構成である。また、図11に示すように、本実施形態のラッチ部503は、図5に示した第2の実施の形態と同様構成のラッチ部が有する第1のNANDゲート51から内部ノード信号RSBを出力させる構成である。その他の構成は第2の実施の形態と同様であるため、その説明は省略する。
【0089】
図10に示すように、入力制御回路505は、出力信号を高電位に遷移させる、並列に接続された3つのPMOSトランジスタQP51,QP52,QP53と、出力信号を低電位に遷移させる、直列に接続された3つのNMOSトランジスタQN51,QN52,QN53とを有する構成である。PMOSトランジスタQP51とNMOSトランジスタQN51とはそれぞれのゲートどうしが共通に接続され、入力信号IN1が入力される。また、PMOSトランジスタQP52とNMOSトランジスタQN52とはそれぞれのゲートどうしが共通に接続され、入力信号IN2が入力される。さらに、PMOSトランジスタQP53とNMOSトランジスタQN53とはそれぞれのゲートどうしが共通に接続され、ラッチ部503から出力される内部ノード信号RSBが入力される。
【0090】
なお、入力制御回路505は、複数の入力信号(図10ではIN1、IN2)の論理積演算を出力する機能も備えている。入力信号が1つの場合は、PMOSトランジスタQP51とNMOSトランジスタQN51、あるいはPMOSトランジスタQP52とNMOSトランジスタQN52のいずれか一方が不要になる。入力制御回路505は、内部ノード信号RSBで出力駆動部のPMOSトランジスタをオフさせるPMOSトランジスタQP53とNMOSトランジスタQN53を備えていれば、どのような論理演算機能を備えていてもよい。
【0091】
上述したように、第2の実施の形態のドライバ回路では、入力信号INが低電位から高電位に遷移する前にリセット信号RS(不活性化タイミングクロック信号)を低電位から高電位に遷移しないようにする必要があった。また、リセット信号RSが高電位から低電位に遷移する前に次の入力信号INを高電位から低電位に遷移しないように(次の活性化タイミング信号を低電位から高電位に遷移しないように)する必要があった。
【0092】
本実施形態のドライバ回路では、図12に示すように、入力信号INが高電位から低電位に遷移する(入力制御回路にNANDゲート機能を備えているため第2の実施の形態とは論理が逆になっている)前にリセット信号RSが低電位から高電位に遷移しても、入力制御回路505により出力駆動部のPMOSトランジスタがオフされるため、出力駆動部は貫通電流を生ずることなく動作する。
【0093】
なお、図10に示した入力制御回路では、リセット信号が高電位から低電位に遷移する前に入力信号INが高電位から低電位に遷移する必要がある。
【0094】
また、本実施形態では、上述したように入力制御回路505に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第3の実施の形態と同様に図8に示す回路で構成される。
【0095】
(第6の実施の形態)
図13は本発明の半導体記憶装置が有するドライバ回路の第6の実施の形態の構成を示す回路図である。
【0096】
第6の実施の形態のドライバ回路は、入力制御回路に出力駆動部の出力信号OUTを帰還させる構成であり、第5の実施の形態の入力制御回路よりも入力信号及びリセット信号のタイミング条件をさらに緩和させた構成である、その他の構成は第5の実施の形態と同様であるため、その説明は省略する。
【0097】
本実施形態のドライバ回路が有する入力制御回路605は、出力を低電位に遷移させる直列に接続された3つのNMOSトランジスタQN61,QN62,QN63と、ラッチ部から出力される内部ノード信号RSBが入力される、出力を高電位に遷移させるPMOSトランジスタQP61と、出力駆動部の出力信号OUTを反転するインバータ61と、インバータ61の出力信号が入力される、出力を高電位に遷移させるPMOSトランジスタQP62とを有する構成である。
【0098】
なお、入力制御回路605は、複数の入力信号(図13ではIN1、IN2)の論理積演算を出力する機能も備えている。入力信号が1つの場合は、NMOSトランジスタQN61、あるいはNMOSトランジスタQN62のいずれか一方が不要になる。入力制御回路605は、出力駆動部の出力信号OUTで駆動されるインバータ61及びPMOSトランジスタQP62を備えていればどのような論理演算機能を備えていてもよい。
【0099】
図13に示した入力制御回路605の論理積演算を行う回路構成では、内部ノード信号RSBが高電位のときに入力信号IN1,IN2の少なくとも一方が低電位になると、出力駆動部のPMOSトランジスタのゲート電圧が不定状態になる。そこで、PMOSトランジスタQP62をオンさせて出力駆動部のPMOSトランジスタのゲート電圧を高電位に確定させる。
【0100】
このような構成にすることで、リセット信号RSが低電位から高電位に遷移する前に入力信号IN1,IN2が高電位から低電位に遷移しても、入力制御回路605により出力駆動部のPMOSトランジスタがオフされるため、出力駆動部が貫通電流を生ずることなく動作する。特に、出力信号OUTが低電位から高電位に遷移すれば、出力駆動部のPMOSトランジスタが入力制御回路605でオフされるため、第5の実施の形態のように、リセット信号が高電位から低電位に遷移する前に入力信号INを高電位から低電位に遷移させる必要もなくなる。
【0101】
また、本実施形態では、上述したように入力制御回路605に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第3の実施の形態と同様に図8に示す回路で構成される。
【0102】
(第7の実施の形態)
図14は本発明の半導体記憶装置が有するドライバ回路の第7の実施の形態の構成を示す回路図であり、図15は図13に示したラッチ回路の構成を示す回路図である。
【0103】
図14に示すように、第7の実施の形態のドライバ回路は、不図示の負荷をドライブするための出力駆動部701と、出力信号OUTを保持するための出力保持部702と、出力信号OUTに応じてリセット信号RSで動作させるか否かを制御するラッチ部703とを有する構成である。
【0104】
出力駆動部701は、入力信号INが供給される、出力信号OUTを低電位に遷移させるNMOSトランジスタQN71と、ラッチ部703の内部ノード信号RS1が供給される、出力信号OUTを高電位に遷移させるPMOSトランジスタQP71とを備えた構成である。
【0105】
出力保持部702は、互いの入力と出力がそれぞれ接続された2つのインバータを備え、その接続端が出力駆動部701の出力端に接続されている。
【0106】
図15に示すように、ラッチ部703は、リセット信号RSが入力される第1のNORゲート71と、第1のNORゲート71の出力を反転する第1のインバータ72と、出力駆動部701の出力信号OUTを反転する第2のインバータ73と、第2のインバータ73の出力信号及び第1のNORゲート71の出力信号が入力される第2のNORゲート74とを有する構成である。第2のNORゲート74の出力信号は第1のNORゲート71の入力に帰還される。
【0107】
なお、本実施形態のドライバ回路を最終段に有するデコーダ回路は、図2に示した構成のうち、第3の論理積回路のNANDゲートをANDゲートに変更し、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる構成である。その他の構成は第1の実施の形態と同様であるため、その説明は省略する。
【0108】
次に、図14に示したドライバ回路の動作について図16を用いて説明する。
【0109】
図16は図14に示したドライバ回路の動作を示すタイミングチャートである。
【0110】
まず、図16に示す時刻t5〜時刻t8について以下のように定義する。
【0111】
時刻t5:入力信号INが低電位から高電位に遷移する時刻
時刻t6:入力信号INが高電位から低電位に遷移する時刻
時刻t7:内部ノード信号RS1が高電位から低電位に遷移する時刻
時刻t8:内部ノード信号RS1が低電位から高電位に遷移する時刻
図16に示すように、入力信号INの初期値は低電位であり、出力信号OUTの初期値は高電位である。また、リセット信号RSの初期値は高電位である。ここで、時刻t5において入力信号INが低電位から高電位に遷移すると、出力駆動部701のPMOSトランジスタQP71がオンし、出力信号OUTが高電位から低電位に遷移する。このとき、ラッチ部703の内部ノードLTが高電位から低電位にセットされる。
【0112】
この状態では、リセット信号RSによる動作が有効になり、図16に示すようにラッチ部703の内部ノード信号RS1がリセット信号RSと同様に遷移する。すなわち、時刻t7において、リセット信号RSが高電位から低電位に遷移すると、ラッチ部703の内部ノード信号RS1も高電位から低電位に遷移する。この結果、出力駆動部701のPMOSトランジスタQP71がオンし、出力信号OUTが低電位から高電位に遷移する。
【0113】
続いて、時刻t8において、リセット信号RSが低電位から高電位に遷移すると、ラッチ部703の内部ノード信号RS1が低電位から高電位に遷移し、同時にラッチ部703の内部ノードLTが低電位から高電位にリセットされて一連の動作を終了する。
【0114】
ここで、入力信号INが低電位で維持され、出力信号OUTが高電位で維持されていると、ラッチ部703の内部ノードLTが高電位で維持されるため、リセット信号RSが高電位から低電位に遷移しても、内部ノード信号RS1は高電位で維持される。したがって出力駆動部701のPMOSトランジスタQP71がオンすることなく、ドライバ回路は全く動作しない。
【0115】
したがって、第2の実施の形態と同様に、デコーダ回路の最終段に本実施形態のドライバ回路を備えれば、活性化されたドライバ回路のみ不活性化タイミングクロック信号で動作するため、デコーダ回路の消費電流を低減することができる。
【0116】
なお、本実施形態のドライバ回路は、第2の実施の形態で示したドライバ回路に対して入力信号に対する出力信号の論理が逆であるため、上述したように、図2に示したデコーダ回路の構成のうち、第3の論理積回路のNANDゲートをANDゲートに変更し、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる。
【0117】
また、本実施形態のデコーダ回路を正しく動作させるためには、ドライバ回路内で電源電位から接地電位に直接電流が流れる貫通電流が生じないように、入力信号INが高電位から低電位に遷移する前にリセット信号RS(不活性化タイミングクロック信号)を高電位から低電位に遷移しないようにする。また、リセット信号RSが低電位から高電位に遷移する前に次の入力信号INを低電位から高電位に遷移しないように(次の活性化タイミング信号を低電位から高電位に遷移しないように)する必要がある。
【0118】
(第8の実施の形態)
図17は本発明の半導体記憶装置が有するドライバ回路の第8の実施の形態の構成を示す回路図である。
【0119】
第8の実施の形態のドライバ回路は、出力駆動部801が複数の入力信号(図17ではIN1,IN2)にしたがって不図示の負荷をドライブする点で第7の実施の形態と異なっている。出力保持部及びラッチ部の構成は第7の実施の形態と同様であるため、その説明は省略する。
【0120】
本実施形態の出力駆動部801は、出力信号OUTを低電位に遷移させる、直列に接続された複数のNMOSトランジスタ(図17ではQN81,QN82)と、ラッチ部から出力される内部ノード信号RS1が入力される、出力信号OUTを高電位に遷移させるPMOSトランジスタQP81とを有する構成である。
【0121】
このように複数のNMOSトランジスタを直列に接続し、それぞれに入力信号を供給することで、出力駆動部801に複数入力の論理積演算結果を出力する機能を持たせることができる。
【0122】
なお、出力駆動部801が有するNMOSトランジスタは直列に接続されている必要はなく、複数のNMOSトランジスタを並列に接続する構成にしてもよい。その場合、出力駆動部801に複数入力の論理和演算結果を出力する機能を持たせることができる。また、出力駆動部801が有するNMOSトランジスタを直列及び並列に接続すれば、出力駆動部801に論理積と論理和とを組み合わせた所望の論理演算機能を備えることができる。
【0123】
第8の実施の形態のドライバ回路は、出力駆動部801に備えた論理演算機能にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号OUTが供給される。その他の動作は第7の実施の形態と同様であるため、その説明は省略する。
【0124】
本実施形態のように、ドライバ回路の出力駆動部801に所望の論理演算機能を備えることで、デコーダ回路の最終段に配置されるドライバ回路にその前段のNANDゲートの機能を持たせることができる。したがって、第3の実施の形態と同様に、第3の論理積回路が有するNANDゲートを削減できるため、デコーダ回路の消費電流を第7の実施の形態よりもさらに低減することができる。
【0125】
なお、本実施形態のドライバ回路は、第3の実施の形態で示したドライバ回路に対して入力信号に対する出力信号の論理が逆であるため、図8に示したデコーダ回路の構成のうち、第2の論理積回路のインバータを無くし、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる。
【0126】
(第9の実施の形態)
図18は本発明の半導体記憶装置が有するドライバ回路の第9の実施の形態の構成を示す回路図である。
【0127】
第9の実施の形態のドライバ回路は、図14に示した第7の実施の形態のドライバ回路に、複数の入力信号(図18ではIN1、IN2)が供給される、所定の論理回路(図19では2入力NORゲート)904を追加した構成である。
【0128】
論理回路904の出力信号は出力駆動部のNMOSトランジスタに供給される。論理回路904の構成は、NANDゲート、NORゲート、あるいはそれらを組み合わせたどのような回路であってもよい。その他の構成は第7の実施の形態と同様であるため、その説明は省略する。
【0129】
第7の実施の形態のドライバ回路は、論理回路904にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号OUTが供給される。その他の動作は第7の実施の形態と同様であるため、その説明は省略する。
【0130】
本実施形態では、ドライバ回路に所望の論理回路904を備えることで、デコーダ回路の最終段に配置されるドライバ回路に、その前段の論理ゲートの機能を持たせている。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第8の実施の形態と同様の構成である。
【0131】
(第10の実施の形態)
図19は本発明の半導体記憶装置が有するドライバ回路の第10の実施の形態の構成を示す回路図であり、図20は図19に示したラッチ回路の構成を示す回路図である。
【0132】
第10の実施の形態のドライバ回路は、図14に示した第7の実施の形態のドライバ回路に、入力信号及びリセット信号のタイミング条件を緩和するための入力制御回路1005を追加した構成である。また、図20に示すように、本実施形態のラッチ部1003は、図15に示した第7の実施の形態と同様構成のラッチ部が有する第1のNORゲートから内部ノード信号RSBを出力させる構成である。その他の構成は第7の実施の形態と同様であるため、その説明は省略する。
【0133】
図19に示すように、入力制御回路1005は、出力信号を低電位に遷移させる、並列に接続された3つのNMOSトランジスタQN101,QN102,QN103と、出力信号を高電位に遷移させる、直列に接続された3つのPMOSトランジスタQP101,QP102,QP103とを有する構成である。PMOSトランジスタQP101とNMOSトランジスタQN101とはそれぞれのゲートどうしが共通に接続され、入力信号IN1が入力される。また、PMOSトランジスタQP102とNMOSトランジスタQN102とはそれぞれのゲートどうしが共通に接続され、入力信号IN2が入力される。さらに、PMOSトランジスタQP103とNMOSトランジスタQN103とはそれぞれのゲートどうしが共通に接続され、ラッチ部1003から出力される内部ノード信号RSBが入力される。
【0134】
なお、入力制御回路1005は、複数の入力信号(図19ではIN1、IN2)の論理積演算を出力する機能も備えている。入力信号が1つの場合は、PMOSトランジスタQP101とNMOSトランジスタQN101、あるいはPMOSトランジスタQP102とNMOSトランジスタQN102のいずれか一方が不要になる。入力制御回路1005は、内部ノード信号RSBで出力駆動部のNMOSトランジスタをオフさせるPMOSトランジスタQP103とNMOSトランジスタQN103を備えていれば、どのような論理演算機能を備えていてもよい。
【0135】
上述したように、第7の実施の形態のドライバ回路では、入力信号INが高電位から低電位に遷移する前にリセット信号RS(不活性化タイミングクロック信号)を高電位から低電位に遷移しないようにする必要があった。また、リセット信号RSが低電位から高電位に遷移する前に次の入力信号INを低電位から高電位に遷移しないように(次の活性化タイミング信号を低電位から高電位に遷移しないように)する必要があった。
【0136】
本実施形態のドライバ回路では、図21に示すように、入力信号INが低電位から高電位に遷移する(入力制御回路にNANDゲート機能を備えているため第7の実施の形態とは論理が逆になっている)前にリセット信号RSが高電位から低電位に遷移しても、入力制御回路1005により出力駆動部のNMOSトランジスタがオフされるため、出力駆動部は貫通電流を生ずることなく動作する。
【0137】
なお、図19に示した入力制御回路で1005は、リセット信号が低電位から高電位に遷移する前に入力信号INが低電位から高電位に遷移する必要がある。
【0138】
また、本実施形態では、上述したように入力制御回路1005に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第8の実施の形態と同様の構成である。
【0139】
(第11実施例)
図22は本発明の半導体記憶装置が有するドライバ回路の第11の実施の形態の構成を示す回路図である。
【0140】
第11の実施の形態のドライバ回路は、入力制御回路に出力駆動部の出力信号OUTを帰還させる構成であり、第10の実施の形態の入力制御回路よりも入力信号及びリセット信号のタイミング条件をさらに緩和させた構成である、その他の構成は第10の実施の形態と同様であるため、その説明は省略する。
【0141】
本実施形態のドライバ回路が有する入力制御回路1105は、出力を高電位に遷移させる直列に接続された3つのPMOSトランジスタQP111,QP112,QP113と、ラッチ部から出力される内部ノード信号RSBが入力される、出力を低電位に遷移させるNMOSトランジスタQN111と、出力駆動部の出力信号OUTを反転するインバータ106と、インバータ1106の出力信号が入力される、出力を低電位に遷移させるNMOSトランジスタQN112とを有する構成である。
【0142】
なお、入力制御回路1105は、複数の入力信号(図22ではIN1、IN2)の論理積演算を出力する機能も備えている。入力信号が1つの場合は、PMOSトランジスタQP111、あるいはPMOSトランジスタQP112のいずれか一方が不要になる。入力制御回路1105は、出力駆動部の出力信号OUTで駆動されるインバータ1106及びNMOSトランジスタQN112を備えていればどのような論理演算機能を備えていてもよい。
【0143】
図22に示した入力制御回路1105の論理積演算を行う回路構成では、内部ノード信号RSBが低電位のときに入力信号IN1,IN2の少なくとも一方が高電位になると、出力駆動部のNMOSトランジスタのゲート電圧が不定状態になる。そこで、NMOSトランジスタQN112をオンさせて出力駆動部のNMOSトランジスタのゲート電圧を低電位に確定させる。
【0144】
このような構成にすることで、リセット信号RSが高電位から低電位に遷移する前に入力信号IN1,IN2が低電位から高電位に遷移しても、入力制御回路1105により出力駆動部のNMOSトランジスタがオフされるため、出力駆動部が貫通電流を生ずることなく動作する。特に、出力信号OUTが高電位から低電位に遷移すれば、出力駆動部のNMOSトランジスタが入力制御回路1105でオフされるため、第10の実施の形態のように、リセット信号が低電位から高電位に遷移する前に入力信号INを低電位から高電位に遷移させる必要もなくなる。
【0145】
また、本実施形態では、上述したように入力制御回路1105に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第8の実施の形態と同様の回路で構成される。
【0146】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【0147】
本発明のドライバ回路は、出力駆動部を構成するPMOSトランジスタとNMOSトランジスタが入力信号またはリセット信号により個別に駆動されるため、入力信号またはリセット信号を供給する回路からみた負荷容量が従来のドライバ回路よりも低減する。したがって、従来の構成よりも高速に動作するドライバ回路が得られる。
【0148】
また、ラッチ部により、出力駆動部が活性化されたときのみリセット信号で不活性化することで、ドライバ回路の不要な動作が抑制される。
【0149】
一方、本発明のデコーダ回路は、第1の論理積回路、第2の論理積回路、あるいは第3の論理積回路がそれぞれ有するNANDゲートのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、第1の論理積回路、第2の論理積回路、あるいは第3の論理積回路がそれぞれ有するインバータのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定されることで、第1の論理積回路に入力された活性化タイミングクロック信号の立ち上がりエッジのタイミングが最終段まで高速に伝達される。
【0150】
また、デコーダ回路の最終段に本発明のデコーダ回路を用いることで、不活性化タイミングクロック信号により高速にデコード結果の出力が停止される。
【0151】
したがって、従来の構成よりも高速に動作するデコーダ回路が得られる。
【0152】
このとき、ドライバ回路にラッチ部を備えることで、デコード結果を出力しているドライバ回路のみ不活性化タイミングクロック信号でデコード結果の出力が停止されるため、デコーダ回路の消費電流を低減することができる。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置が有するドライバ回路の第1の実施の形態の構成を示す回路図である。
【図2】図1に示したドライバ回路を最終段に備えたデコーダ回路の構成を示す回路図である。
【図3】図2に示したデコーダ回路の動作を示すタイミングチャートである。
【図4】本発明の半導体記憶装置が有するドライバ回路の第2の実施の形態の構成を示す回路図である。
【図5】図4に示したラッチ回路の構成を示す回路図である。
【図6】図4に示したドライバ回路の動作を示すタイミングチャートである。
【図7】本発明の半導体記憶装置が有するドライバ回路の第3の実施の形態の構成を示す回路図である。
【図8】図7に示したドライバ回路を最終段に備えたデコーダ回路の構成を示す回路図である。
【図9】本発明の半導体記憶装置が有するドライバ回路の第4の実施の形態の構成を示す回路図である。
【図10】本発明の半導体記憶装置が有するドライバ回路の第5の実施の形態の構成を示す回路図である。
【図11】図10に示したラッチ回路の構成を示す回路図である。
【図12】図10に示したドライバ回路の動作を示すタイミングチャートである。
【図13】本発明の半導体記憶装置が有するドライバ回路の第6の実施の形態の構成を示す回路図である。
【図14】本発明の半導体記憶装置が有するドライバ回路の第7の実施の形態の構成を示す回路図である。
【図15】図13に示したラッチ回路の構成を示す回路図である。
【図16】図14に示したドライバ回路の動作を示すタイミングチャートである。
【図17】本発明の半導体記憶装置が有するドライバ回路の第8の実施の形態の構成を示す回路図である。
【図18】本発明の半導体記憶装置が有するドライバ回路の第9の実施の形態の構成を示す回路図である。
【図19】本発明の半導体記憶装置が有するドライバ回路の第10の実施の形態の構成を示す回路図である。
【図20】図19に示したラッチ回路の構成を示す回路図である。
【図21】図19に示したドライバ回路の動作を示すタイミングチャートである。
【図22】本発明の半導体記憶装置が有するドライバ回路の第11の実施の形態の構成を示す回路図である。
【図23】半導体記憶装置の一構成例を示すブロック図である。
【図24】図23に示した半導体記憶装置が有するデコーダ回路の従来の構成を示す回路図である。
【図25】図24に示したデコーダ回路が備えるドライバ回路の従来の構成を示す回路図である。
【図26】図24に示したデコーダ回路が備えるNANDゲートの構成を示す回路図である。
【図27】図24に示したデコーダ回路の動作を示すタイミングチャートである。
【符号の説明】
21、51 第1のNANDゲート
22 第1のインバータ
23 第2のインバータ
24 第2のNANDゲート
61、1106 インバータ
71 第1のNORゲート
72 第1のインバータ
73 第2のインバータ
74 第2のNORゲート
101、201、301、701、801 出力駆動部
102、202、702 出力保持部
203、503、703、1003 ラッチ部
404、904 論理回路
505、605、1005、1105 入力制御回路
1006 第1のNORゲート
QP11、QP21、QP31、QP32、QP51−QP53、QP61、QP62、QP71、QP81、QP101−QP103、QP111−QP113 PMOSトランジスタ
QN11、QN21、QN31、QN51−QN53、QN61−QN63、QN71、QN81、QN82、QN101−QN103、QN111、QN112 NMOSトランジスタ
Claims (20)
- ゲートに入力される第1のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタ、及びゲートに入力される第2のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号を出力するラッチ部と、
を有するドライバ回路。 - 前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を低電位で保つ請求項1記載のドライバ回路。 - ゲートに入力される第1のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタ、及びゲートに入力される第2のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号とその反転信号である第3のパルス信号を出力するラッチ部と、
外部より供給される1個もしくは複数個の入力信号と前記第3のパルス信号が入力され、前記第1のパルス信号を出力する入力制御回路と、
を有するドライバ回路。 - 前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を低電位から高電位に遷移させ、かつ、前記第3のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を低電位で保ち、かつ、前記第3のパルス信号を高電位で保つ請求項3記載のドライバ回路。 - 前記入力制御回路は、
外部より供給される1個もしくは複数個の入力信号の論理演算結果に応答して、第1のパルス信号を高電位から低電位に遷移させ、
前記第3のパルス信号が高電位から低電位に切り換わることで、第1のパルス信号を低電位から高電位に遷移させる請求項4記載のドライバ回路。 - 複数種類の入力信号がそれぞれ高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、直列に接続された複数のPMOSトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。 - 複数種類の入力信号のうち、いずれか1つが高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、並列に接続された複数のPMOSトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。 - 前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を低電位で保つ請求項6または7記載のドライバ回路。 - ゲートに入力される第1のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタ、ゲートに入力される第2のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号を出力するラッチ部と、
を有するドライバ回路。 - 前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を高電位で保つ請求項9記載のドライバ回路。 - ゲートに入力される第1のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用NMOSトランジスタ、ゲートに入力される第2のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第2のパルス信号とその反転信号である第3のパルス信号を出力するラッチ部と、
外部より供給される1個もしくは複数個の入力信号と前記第3のパルス信号が入力され、前記第1のパルス信号を出力する入力制御回路と、
を有するドライバ回路。 - 前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第2のパルス信号を高電位から低電位に遷移させ、かつ前記第3のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第2のパルス信号を高電位で保ち、かつ、前記第3のパルス信号を低電位で保つ請求項11記載のドライバ回路。 - 前記入力制御回路は、
外部より供給される1個もしくは複数個の入力信号の論理演算結果に応答して、第1のパルス信号を低電位から高電位に遷移させ、
前記第3のパルス信号が低電位から高電位に切り換わることで、第1のパルス信号を高電位から低電位に遷移させる請求項12記載のドライバ回路。 - 複数種類の入力信号がそれぞれ低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、直列に接続された複数のNMOSトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。 - 複数種類の入力信号のうち、いずれか1つが低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、並列に接続された複数のNMOSトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用PMOSトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された2つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。 - 前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を高電位で保つ請求項14または15記載のドライバ回路。 - アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力で、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のNANDゲート及びインバータから成る第1の論理積回路と、
前記第1の論理積回路の出力信号のうち、前記アドレス信号の2ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のNANDゲート及びインバータを備えた第2の論理積回路と、
前記第2の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のNANDゲートを備えた第3の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記NANDゲートのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第1の論理積回路、及び前記第2の論理積回路がそれぞれ有するインバータのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第3の論理積回路が有するNANDゲートから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、請求項1乃至5のいずれか1項に記載された複数のドライバ回路を有するデコーダ回路。 - アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力タイミングで、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のNANDゲート及びインバータから成る第1の論理積回路と、
前記第1の論理積回路の出力信号のうち、前記アドレス信号の2ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のNANDゲート及びインバータを備えた第2の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記NANDゲートのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第1の論理積回路、及び前記第2の論理積回路がそれぞれ有するインバータのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第2の論理積回路が有するインバータから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、前記第2の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、請求項6乃至8のいずれか1項に記載されたドライバ回路を有するデコーダ回路。 - アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力で、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のNANDゲート及びインバータから成る第1の論理積回路と、
前記第1の論理積回路の出力信号のうち、前記アドレス信号の2ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のNANDゲート及びインバータを備えた第2の論理積回路と、
前記第2の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のANDゲートを備えた第3の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記NANDゲート及びANDゲートのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第1の論理積回路、及び前記第2の論理積回路がそれぞれ有するインバータのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第3の論理積回路が有するANDゲートから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、請求項9乃至13のいずれか1項に記載された複数のドライバ回路を有するデコーダ回路。 - アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力タイミングで、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のNANDゲート及びインバータから成る第1の論理積回路と、
前記第1の論理積回路の出力信号のうち、前記アドレス信号の2ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のNANDゲートを備えた第2の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記NANDゲートのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第1の論理積回路が有するインバータのPMOSトランジスタとNMOSトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第2の論理積回路が有するNANDゲートから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、前記第2の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、請求項14乃至16のいずれか1項に記載されたドライバ回路を有するデコーダ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001368672A JP3968560B2 (ja) | 2001-12-03 | 2001-12-03 | ドライバ回路及びデコーダ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001368672A JP3968560B2 (ja) | 2001-12-03 | 2001-12-03 | ドライバ回路及びデコーダ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003173684A JP2003173684A (ja) | 2003-06-20 |
JP3968560B2 true JP3968560B2 (ja) | 2007-08-29 |
Family
ID=19178224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001368672A Expired - Fee Related JP3968560B2 (ja) | 2001-12-03 | 2001-12-03 | ドライバ回路及びデコーダ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3968560B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008072649A1 (ja) * | 2006-12-12 | 2008-06-19 | Nec Corporation | 論理回路とアドレスデコーダ回路及び半導体記憶装置 |
KR100930393B1 (ko) * | 2008-09-30 | 2009-12-08 | 주식회사 하이닉스반도체 | 내부전압 제어 장치 및 이를 이용한 반도체 메모리 장치 |
-
2001
- 2001-12-03 JP JP2001368672A patent/JP3968560B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003173684A (ja) | 2003-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5853104B2 (ja) | レベルシフト回路 | |
US7463545B2 (en) | System and method for reducing latency in a memory array decoder circuit | |
JP5923674B2 (ja) | レベルシフタを含むセンスアンプ | |
JP5209083B2 (ja) | 半導体装置 | |
US8824237B2 (en) | Pre-decoder for dual power memory | |
JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
JP3953691B2 (ja) | 集積回路及び同期型半導体メモリ装置 | |
US20120044009A1 (en) | Level-Shifting Latch | |
US6992506B2 (en) | Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same | |
US20230378939A1 (en) | Latch circuit and memory device | |
JP2004054547A (ja) | バスインタフェース回路及びレシーバ回路 | |
US7449924B2 (en) | Latch-based serial port output buffer | |
US9947388B2 (en) | Reduced swing bit-line apparatus and method | |
JP5763659B2 (ja) | 半導体記憶装置 | |
JP3968560B2 (ja) | ドライバ回路及びデコーダ回路 | |
WO2006059379A1 (ja) | ダイナミック回路を用いた半導体装置 | |
JP4496069B2 (ja) | Mos型半導体集積回路装置 | |
US8717064B2 (en) | Semiconductor integrated circuit | |
JP2016029863A (ja) | レベルシフト回路 | |
JP3550168B2 (ja) | 半導体記憶装置 | |
JP2014164777A (ja) | Sram | |
KR200205375Y1 (ko) | 데이타 입력 버퍼 | |
CN116264091A (zh) | 半导体器件 | |
JPH0945082A (ja) | 半導体メモリ | |
JP2005151170A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041202 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041202 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070509 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070522 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |