JP2003173684A

JP2003173684A - ドライバ回路及びデコーダ回路

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Publication number: JP2003173684A
Application number: JP2001368672A
Authority: JP
Inventors: Koichi Takeda; 晃一武田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-12-03
Filing date: 2001-12-03
Publication date: 2003-06-20
Anticipated expiration: 2021-12-03
Also published as: JP3968560B2

Abstract

(57)【要約】【課題】消費電流を大きく増大させることなく高速化
を実現するデコーダ回路を提供する。【解決手段】入力信号が高電位から低電位に切り換わ
ることで出力信号を低電位から高電位に遷移させるＰＭ
ＯＳトランジスタ、及び外部から供給されるリセット信
号が低電位から高電位に切り換わることで出力信号を高
電位から低電位に遷移させるＮＭＯＳトランジスタを備
えた出力駆動部と、互いの入力と出力がそれぞれ接続さ
れた２つのインバータを備え、出力駆動部の出力信号を
保持するための出力保持部と、出力駆動部の出力信号が
低電位のとき、リセット信号が高電位になっても、出力
駆動部のＮＭＯＳトランジスタのゲート電位を低電位に
保ち、該ＮＭＯＳトランジスタをオンさせないためのラ
ッチ部とを有するドライバ回路をデコーダ回路の最終段
に設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
ワード線を駆動するためのドライバ回路、及び該ドライ
バ回路が最終段に配置される、アドレス信号をデコード
するためのデコーダ回路に関する。

【０００２】

【従来の技術】図２３は半導体記憶装置の一構成例を示
すブロック図である。なお、図２３に示した半導体記憶
装置はＳＲＡＭ（Static Random Access Memory）の構
成例を示している。

【０００３】図２３に示すように、半導体記憶装置は、
データが格納されるＭ行Ｌ列（Ｍ、Ｌは正の整数）のメ
モリセルからなるメモリセルアレイ１と、メモリセルア
レイ１に対してデータを読み書きするための制御を行う
コントローラ２と、メモリセルアレイ１に格納されたデ
ータを読み出すための読み出し回路３と、データの書き
込み／読み出しを行うメモリセルに対してアクセスする
ためにアドレス信号をデコードするデコーダ回路４と、
メモリセルアレイ１に書き込むデータ及びメモリセルア
レイ１から読み出されたデータを一時的に保持する、外
部とデータの送受信を行うためのデータＩ／Ｏ５とを有
する構成である。

【０００４】デコーダ回路４はその最終段にワード線を
駆動するためのＭ個のドライバ回路を備えている。ま
た、読み出し回路は読み出されたデータを再生するため
のＬ個のセンスアンプを２本のビット線毎にそれぞれ備
えている。コントローラにはチップイネーブル信号Ｃ
Ｅ、書き込みイネーブル信号ＷＥ、クロックＣＬＫ等の
半導体記憶装置を制御するための制御信号がそれぞれ供
給される。

【０００５】このような構成において、次に図２３に示
した半導体記憶装置が有するデコーダ回路及び該デコー
ダ回路の最終段に備えるドライバ回路について図２４〜
２７を用いて説明する。

【０００６】図２４は図２３に示した半導体記憶装置が
有するデコーダ回路の従来の構成を示す回路図である。
また、図２５は図２４に示したデコーダ回路が備えるド
ライバ回路の従来の構成を示す回路図であり、図２６は
図２４に示したデコーダ回路が備えるＮＡＮＤゲートの
構成を示す回路図である。図２７は図２４に示したデコ
ーダ回路の動作を示すタイミングチャートである。な
お、図２４に示すデコーダ回路は４ビットのアドレス信
号を１６のデコード信号にデコードする場合の構成例を
示している。

【０００７】図２４に示すように、従来のデコーダ回路
は、アドレス信号を各ビット毎に反転させる複数のイン
バータ１１と、デコード結果を出力させるためのタイミ
ングクロック信号の入力で、アドレス信号及びインバー
タの出力信号をそれぞれ出力する、複数のＮＡＮＤゲー
ト及びインバータを備えた第１の論理積回路１２と、第
１の論理積回路１２の出力信号のうち、アドレス信号の
２ビット毎に、アドレス信号及びインバータの出力信号
の全ての組み合わせにおける論理積をそれぞれ出力する
複数のＮＡＮＤゲート及びインバータを備えた第２の論
理積回路１３と、第２の論理積回路１３の出力信号の全
ての組み合わせにおける論理積をそれぞれ出力する複数
のＮＡＮＤゲート及びインバータを備えた第３の論理積
回路１４とを有する構成である。なお、第３の論理積回
路１４が備えるインバータはそれぞれワード線を駆動す
るためのドライバ回路となる。

【０００８】図２５に示すように、従来のドライバ回路
は、出力信号を電源電位側（以下、高電位と称す）に遷
移させるＰＭＯＳトランジスタＱＰ１と、ＰＭＯＳトラ
ンジスタＱＰ１とゲートどうしが共通に接続され、出力
信号を接地電位側（以下低電位と称す）に遷移させるＮ
ＭＯＳトランジスタＱＮ１とを有する構成である。ここ
で、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジス
タＱＮ１のサイズ比は、出力信号を低電位から高電位に
遷移させる時間と高電位から低電位に遷移させる時間と
が等しくなるような値に設定される。

【０００９】なお、図２４に示したデコーダ回路が有す
るインバータは、図２５に示したドライバ回路と同様の
構成であり、各インバータのＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのサイズ比は、出力信号を低電位か
ら高電位に遷移させる時間と高電位から低電位に遷移さ
せる時間とが等しくなるような値にそれぞれ設定され
る。

【００１０】図２６に示すように、デコーダ回路が有す
るＮＡＮＤゲートは、出力信号を高電位に遷移させる並
列に接続された２つのＰＭＯＳトランジスタＱＰ２，Ｑ
Ｐ３と、出力信号を低電位に遷移させる直列に接続され
た２つのＮＭＯＳトランジスタＱＮ２，ＱＮ３とを有す
る構成である。ＰＭＯＳトランジスタＱＰ２とＮＭＯＳ
トランジスタＱＮ２とはそれぞれのゲートどうしが共通
に接続され、入力信号ＩＮ１が入力される。また、ＰＭ
ＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３
とはそれぞれのゲートどうしが共通に接続され、入力信
号ＩＮ２が入力される。ここで、ＰＭＯＳトランジスタ
ＱＰ２とＮＭＯＳトランジスタＱＮ２のサイズ比、及び
ＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱ
Ｎ３のサイズ比は、上記ドライバ回路やインバータと同
様に、出力信号ＯＵＴを低電位から高電位に遷移させる
時間と高電位から低電位に遷移させる時間とが等しくな
るような値にそれぞれ設定される。

【００１１】このような構成において、次に図２４に示
した従来のデコーダ回路の動作について図２７を用いて
説明する。

【００１２】外部から供給されるアドレス信号が確定す
ると、デコーダ回路からデコード結果を出力させるため
に、図２７に示すような所定のパルス幅を有するタイミ
ングクロック信号がコントローラから供給される。

【００１３】上述したように、デコーダ回路の各ＮＡＮ
Ｄゲート、インバータ、及びドライバ回路は、出力信号
が低電位から高電位に遷移する時間と高電位から低電位
に遷移する時間とが等しくなるように、それぞれのＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が
設定されている。したがって、図２４に示すノードＮ０
１、ノードＮ０２、及びアドレス信号で一意に決まるド
ライバ回路の出力からは、タイミングクロック信号と同
様のパルス幅を有するデコード信号が所定の遅延時間を
有して出力される（以下、活性化と称する場合もあ
る）。

【００１４】

【発明が解決しようとする課題】近年のＳＲＡＭなどの
半導体記憶装置は、ＣＰＵによる処理の高速化に対応し
てアクセス時間の高速化がより一層求められている。ま
た、携帯電話機やＰＤＡ（Personal Digital Assistanc
e）等の移動端末装置でも用いられるために消費電流の
低減も要求される。

【００１５】図２５や図２６に示した従来のインバータ
やＮＡＮＤゲートを用いたデコーダ回路は、回路構成が
簡単であるために消費電流が比較的少なくて済むが、高
速化させるためには各素子の特性を改善するしか方法が
ないため、高速化が困難であるという問題があった。

【００１６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、消費電
流を大きく増大させることなく高速化を実現するデコー
ダ回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
本発明のドライバ回路は、入力信号が高電位から低電位
に切り換わると出力信号を低電位から高電位に遷移させ
る駆動用ＰＭＯＳトランジスタ、及び外部から供給され
るリセット信号が低電位から高電位に切り換わると前記
出力信号を高電位から低電位に遷移させる駆動用ＮＭＯ
Ｓトランジスタを備えた出力駆動部と、互いの入力と出
力がそれぞれ接続された２つのインバータを備え、前記
出力駆動部の出力信号を保持するための出力保持部と、
を有する構成である。

【００１８】ここで、前記出力駆動部の出力信号が低電
位のとき、前記リセット信号が高電位になっても、前記
駆動用ＮＭＯＳトランジスタのゲート電位を低電位に保
ち、前記駆動用ＮＭＯＳトランジスタをオンさせないた
めのラッチ部を有していてもよく、前記リセット信号が
低電位から高電位に切り換わると、前記駆動用ＰＭＯＳ
トランジスタをオフさせるための入力制御回路を有して
いてもよい。

【００１９】なお、前記入力制御回路は、前記入力信号
が供給される論理用ＮＭＯＳトランジスタと、前記ラッ
チ部から出力される前記駆動用ＮＭＯＳトランジスタに
供給する信号を反転させた制御信号が入力され、前記論
理用ＮＭＯＳトランジスタと直列に接続される、前記駆
動用ＰＭＯＳトランジスタを駆動するための制御用ＮＭ
ＯＳトランジスタ及び制御用ＰＭＯＳトランジスタと、
前記制御信号が高電位で、かつ前記入力信号が低電位の
とき、前記制御用ＮＭＯＳトランジスタ及び前記制御用
ＰＭＯＳトランジスタの出力電位を高電位に設定して前
記駆動用ＰＭＯＳトランジスタをオフさせる電位設定用
ＰＭＯＳトランジスタと、を有していてもよく、複数種
類の入力信号の論理演算結果を前記駆動用ＰＭＯＳトラ
ンジスタに供給してもよい。

【００２０】または、複数種類の入力信号がそれぞれ高
電位から低電位に切り換わると出力信号を低電位から高
電位に遷移させる、直列に接続された複数のＰＭＯＳト
ランジスタ、及び外部から供給されるリセット信号が低
電位から高電位に切り換わると前記出力信号を高電位か
ら低電位に遷移させるＮＭＯＳトランジスタを備えた出
力駆動部と、互いの入力と出力がそれぞれ接続された２
つのインバータを備え、前記出力駆動部の出力信号を保
持するための出力保持部と、を有する構成であり、複数
種類の入力信号のうち、いずれか１つが高電位から低電
位に切り換わると出力信号を低電位から高電位に遷移さ
せる、並列に接続された複数のＰＭＯＳトランジスタ、
及び外部から供給されるリセット信号が低電位から高電
位に切り換わると前記出力信号を高電位から低電位に遷
移させるＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有する構成である。

【００２１】ここで、前記出力駆動部の出力信号が低電
位のとき、前記リセット信号が高電位になっても、前記
ＮＭＯＳトランジスタのゲート電位を低電位に保ち、前
記ＮＭＯＳトランジスタをオンさせないためのラッチ部
を有していてもよい。

【００２２】本発明のドライバ回路の他の構成は、入力
信号が低電位から高電位に切り換わると出力信号を高電
位から低電位に遷移させる駆動用ＮＭＯＳトランジス
タ、及び外部から供給されるリセット信号が高電位から
低電位に切り換わると前記出力信号を低電位から高電位
に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力
駆動部と、互いの入力と出力がそれぞれ接続された２つ
のインバータを備え、前記出力駆動部の出力信号を保持
するための出力保持部と、を有する構成である。

【００２３】ここで、前記出力駆動部の出力信号が高電
位のとき、前記リセット信号が低電位になっても、前記
駆動用ＰＭＯＳトランジスタのゲート電位を高電位に保
ち、前記駆動用ＰＭＯＳトランジスタをオンさせないた
めのラッチ部を有していてもよく、前記リセット信号が
高電位から低電位に切り換わると、前記駆動用ＮＭＯＳ
トランジスタをオフさせるための入力制御回路を有して
いてもよい。

【００２４】なお、前記入力制御回路は、前記入力信号
が供給される論理用ＰＭＯＳトランジスタと、前記ラッ
チ部から出力される前記駆動用ＰＭＯＳトランジスタに
供給する信号を反転させた制御信号が入力され、前記論
理用ＰＭＯＳトランジスタと直列に接続される、前記駆
動用ＮＭＯＳトランジスタを駆動するための制御用ＮＭ
ＯＳトランジスタ及び制御用ＰＭＯＳトランジスタと、
前記制御信号が低電位で、かつ前記入力信号が高電位の
とき、前記制御用ＮＭＯＳトランジスタ及び前記制御用
ＰＭＯＳトランジスタの出力電位を低電位に設定して前
記駆動用ＮＭＯＳトランジスタをオフさせる電位設定用
ＮＭＯＳトランジスタと、を有していてもよく、複数種
類の入力信号の論理演算結果を前記駆動用ＮＭＯＳトラ
ンジスタに供給してもよい。

【００２５】または、複数種類の入力信号がそれぞれ低
電位から高電位に切り換わると出力信号を高電位から低
電位に遷移させる、直列に接続された複数のＮＭＯＳト
ランジスタ、及び外部から供給されるリセット信号が高
電位から低電位に切り換わると前記出力信号を低電位か
ら高電位に遷移させるＰＭＯＳトランジスタを備えた出
力駆動部と、互いの入力と出力がそれぞれ接続された２
つのインバータを備え、前記出力駆動部の出力信号を保
持するための出力保持部と、を有する構成であり、複数
種類の入力信号のうち、いずれか１つが低電位から高電
位に切り換わると出力信号を高電位から低電位に遷移さ
せる、並列に接続された複数のＮＭＯＳトランジスタ、
及び外部から供給されるリセット信号が高電位から低電
位に切り換わると前記出力信号を低電位から高電位に遷
移させるＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有する構成である。

【００２６】ここで、前記出力駆動部の出力信号が高電
位のとき、前記リセット信号が低電位になっても、前記
ＰＭＯＳトランジスタのゲート電位を高電位に保ち、前
記ＰＭＯＳトランジスタをオンさせないためのラッチ部
を有していてもよい。

【００２７】一方、本発明のデコーダ回路は、アドレス
信号を各ビット毎に反転させる複数のインバータと、デ
コード結果を出力させるための活性化タイミングクロッ
ク信号の入力で、前記アドレス信号及び前記インバータ
の出力信号をそれぞれ出力する第１の論理積回路と、前
記第１の論理積回路の出力信号のうち、前記アドレス信
号の２ビット毎に、前記アドレス信号及び前記インバー
タの出力信号の全ての組み合わせにおける論理積をそれ
ぞれ出力する第２の論理積回路と、前記第２の論理積回
路の出力信号の全ての組み合わせにおける論理積をそれ
ぞれ出力する第３の論理積回路と、を有し、前記アドレ
ス信号のデコード結果を出力するデコーダ回路であっ
て、前記第１の論理積回路、前記第２の論理積回路、あ
るいは前記第３の論理積回路がそれぞれ有するＮＡＮＤ
ゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
のサイズ比が、出力信号が低電位から高電位に遷移する
時間よりも高電位から低電位に遷移する時間が短くなる
ようにそれぞれ設定され、前記第１の論理積回路、前記
第２の論理積回路、あるいは前記第３の論理積回路がが
それぞれ有するインバータのＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのサイズ比が、出力信号が高電位か
ら低電位に遷移する時間よりも低電位から高電位に遷移
する時間が短くなるようにそれぞれ設定され、前記第２
の論理積回路、または前記第３の論理積回路から入力信
号が供給され、リセット信号として前記デコード結果の
出力を停止させるための不活性化タイミングクロック信
号が供給される、複数の上記ドライバ回路を有する構成
である。

【００２８】上記のように構成されたドライバ回路で
は、出力駆動部を構成するＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタが入力信号またはリセット信号により
個別に駆動されるため、入力信号またはリセット信号を
供給する回路からみた負荷容量が従来のドライバ回路よ
りも低減する。

【００２９】また、ラッチ部により、出力駆動部が活性
化されたときのみリセット信号で不活性化することで、
ドライバ回路の不要な動作が抑制される。

【００３０】上記のように構成されたデコーダ回路で
は、第１の論理積回路、第２の論理積回路、あるいは第
３の論理積回路がそれぞれ有するＮＡＮＤゲートのＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタのサイズ比
が、出力信号が低電位から高電位に遷移する時間よりも
高電位から低電位に遷移する時間が短くなるようにそれ
ぞれ設定され、第１の論理積回路、第２の論理積回路、
あるいは第３の論理積回路がそれぞれ有するインバータ
のＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイ
ズ比が、出力信号が高電位から低電位に遷移する時間よ
りも低電位から高電位に遷移する時間が短くなるように
それぞれ設定されることで、第１の論理積回路に入力さ
れた活性化タイミングクロック信号の立ち上がりエッジ
のタイミングが最終段まで高速に伝達される。

【００３１】また、デコーダ回路の最終段に本発明のデ
コーダ回路を用いることで、不活性化タイミングクロッ
ク信号により高速にデコード結果の出力が停止される。

【００３２】このとき、ドライバ回路にラッチ部を備え
ることで、デコード結果を出力しているドライバ回路の
み不活性化タイミングクロック信号でデコード結果の出
力が停止される。

【００３３】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００３４】（第１の実施の形態）図１は本発明の半導
体記憶装置が有するドライバ回路の第１の実施の形態の
構成を示す回路図であり、図２は図１に示したドライバ
回路を最終段に備えたデコーダ回路の構成を示す回路図
である。なお、図２に示すデコーダ回路は４ビットのア
ドレス信号を１６個の信号にデコードする場合の構成例
を示している。アドレス信号は４ビットに限定されるも
のではなく、メモリセルアレイの記憶容量に応じて、例
えば、８、１６、３２ビット等に設定される。

【００３５】図１に示すように、第１の実施の形態のド
ライバ回路は、不図示の負荷をドライブするための出力
駆動部１０１と、出力信号ＯＵＴを保持するための出力
保持部１０２とを有する構成である。

【００３６】出力駆動部１０１は、入力信号ＩＮが供給
される、出力信号ＯＵＴを高電位に遷移させるＰＭＯＳ
トランジスタＱＰ１１と、外部からリセット信号ＲＳが
供給される、出力信号ＯＵＴを低電位に遷移させるＮＭ
ＯＳトランジスタＱＮ１１とを有する構成である。

【００３７】出力保持部１０２は、互いの入力と出力が
それぞれ接続された２つのインバータを備え、その接続
端が出力駆動部１０１の出力端に接続されている。

【００３８】このような構成では、出力駆動部を構成す
るＰＭＯＳトランジスタＱＰ１１とＮＭＯＳトランジス
タＱＮ１１とが、入力信号ＩＮまたはリセット信号ＲＳ
により個別に駆動されるため、入力信号ＩＮ及びリセッ
ト信号ＲＳを供給する回路からみた負荷容量が従来のド
ライバ回路よりも低減する。したがって、従来の構成に
比べて高速に動作するドライバ回路を得ることができ
る。

【００３９】なお、図１に示した構成では、出力駆動部
１０１のＰＭＯＳトランジスタＱＰ１１に入力信号ＩＮ
が供給され、ＮＭＯＳトランジスタＱＮ１１にリセット
信号ＲＳが供給される構成を示しているが、ＰＭＯＳト
ランジスタＱＰ１１にリセット信号ＲＳが供給され、Ｎ
ＭＯＳトランジスタＱＮ１１に入力信号ＩＮが供給され
る構成であってもよい。その場合、入力信号ＩＮ及びリ
セット信号ＲＳに対する出力信号ＯＵＴの論理が逆にな
る。

【００４０】図２に示すように、第１の実施の形態のデ
コーダ回路は、図２４に示した従来のデコーダ回路の第
３の論理積回路の最終段が図１に示したドライバ回路に
変更された構成である。

【００４１】また、デコーダ回路からデコード結果を出
力させるための活性化タイミングクロック信号の入力端
から奇数段目に配置されたＮＡＮＤゲートは、その出力
信号が低電位から高電位に遷移する時間よりも高電位か
ら低電位に遷移する時間が短くなるように、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのサイズ比がそれぞ
れ設定されている（レシオ大）。

【００４２】さらに、活性化タイミングクロック信号の
入力端から偶数段目に配置されるインバータは、その出
力信号が高電位から低電位に遷移する時間よりも低電位
から高電位に遷移する時間が短くなるように、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのサイズ比がそれ
ぞれ設定されている（レシオ小）。

【００４３】このように、デコーダ回路が有する各ＮＡ
ＮＤゲート及びインバータのＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのサイズ比をそれぞれ設定すること
で、活性化タイミングクロック信号の立ち上がりエッジ
からドライバ回路の出力パルスが立ち上がるまでの遅延
量を従来のデコーダ回路に比べて少なくすることができ
る。具体的には、従来のデコーダ回路に比べて約７０％
程度の遅延量が実現できる。

【００４４】また、本実施形態のデコーダ回路では、最
終段に配置された各ドライバ回路に対して、出力信号Ｏ
ＵＴを高電位から低電位に遷移させるための不活性化タ
イミングクロック信号をリセット信号ＲＳとして供給す
る。このような不活性化タイミングクロック信号を用い
てドライバ回路の出力信号ＯＵＴを高電位から低電位に
遷移させることで、活性化タイミングクロック信号によ
って高電位に遷移したドライバ回路の出力信号ＯＵＴを
不活性化タイミングクロック信号のタイミングで高速に
低電位に遷移させることができる。したがって、図２４
に示した従来の構成よりも高速に動作するデコーダ回路
が得られる。

【００４５】次に、図２に示したデコーダ回路の動作に
ついて図３を用いて説明する。

【００４６】図３は図２に示したデコーダ回路の動作を
示すタイミングチャートである。

【００４７】図３に示すように、本実施形態のデコーダ
回路では、活性化タイミングクロック信号の初期値は低
電位であり、デコード信号の初期値は低電位である。ま
た、不活性化タイミングクロック信号の初期値は低電位
である。

【００４８】このような状態で外部から供給されるアド
レス信号が確定すると、図３に示すように活性化タイミ
ングクロック信号が低電位から高電位に遷移し、所定の
時間が経過した後、高電位から低電位に遷移する。すな
わち、所定のパルス幅を有する活性化タイミングクロッ
ク信号がコントローラから供給される。

【００４９】活性化タイミングクロック信号が低電位か
ら高電位に遷移すると、図２に示したノードＮ０１、ノ
ードＮ０２も低電位から高電位に遷移する。このとき、
デコーダ回路が有するＮＡＮＤゲート及びインバータの
ＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ
比がそれぞれ上述したように設定されているため、ドラ
イバ回路には従来のデコーダ回路よりも少ない遅延量で
高電位から低電位に遷移する入力信号が供給される。

【００５０】また、活性化タイミングクロック信号が高
電位から低電位に遷移すると、図２に示したノードＮ０
１、ノードＮ０２は、従来のデコーダ回路よりも多い遅
延量で高電位から低電位に遷移し、図３に示すようにパ
ルス幅が広がっていく。

【００５１】デコーダ回路の最終段では、活性化タイミ
ングクロック信号が低電位から高電位に遷移すると、ア
ドレス信号で一意に決まるドライバ回路にのみ高電位か
ら低電位に遷移する入力信号ＩＮが供給され、そのドラ
イバ回路の出力信号ＯＵＴ（デコード信号）が低電位か
ら高電位に遷移する。この状態は、活性化タイミングク
ロック信号が高電位から低電位に遷移して入力信号が低
電位から高電位に遷移しても出力保持部１０２により維
持される。

【００５２】続いて、不活性化タイミングクロック信号
が低電位から高電位に遷移すると、各ドライバ回路が有
する出力駆動部のＮＭＯＳトランジスタがそれぞれオン
し、高電位状態にあったドライバ回路の出力信号ＯＵＴ
が低電位に遷移する。すなわち、活性化タイミングクロ
ック信号により高電位に遷移したドライバ回路の出力を
不活性化タイミングクロック信号のタイミングで低電位
に遷移させることができる。

【００５３】ここで、本実施形態のデコーダ回路を正し
く動作させるためには、ドライバ回路内で電源電位から
接地電位に直接電流が流れる貫通電流が生じないよう
に、ノードＮ０２が高電位の間は不活性化タイミングク
ロック信号（リセット信号ＲＳ）を低電位から高電位に
遷移させない必要がある。

【００５４】なお、ドライバ回路がＰＭＯＳトランジス
タＱＰ１１にリセット信号ＲＳが供給され、ＮＭＯＳト
ランジスタＱＮ１１に入力信号ＩＮが供給される構成で
ある場合は、上述したように入力信号及びリセット信号
に対する出力信号の論理が反転する。したがって、この
場合は、第３の論理積回路のＮＡＮＤゲートをＡＮＤゲ
ートに変更し、不活性化タイミングクロック信号の初期
値を高電位に設定して動作時に低電位に遷移させる構成
にすればよい。

【００５５】（第２の実施の形態）次に本発明の半導体
記憶装置の第２の実施の形態について図面を参照して説
明する。

【００５６】図４は本発明の半導体記憶装置が有するド
ライバ回路の第２の実施の形態の構成を示す回路図であ
り、図５は図４に示したラッチ部の構成を示す回路図で
ある。

【００５７】デコーダ回路では最終段に配置された複数
のドライバ回路のうち、アドレス信号で一意に決まるい
ずれか１つが選択されて入力信号が供給される（活性化
される）。第１の実施の形態のデコーダ回路では、活性
化されていないドライバ回路も不活性化タイミングクロ
ック信号によって動作させるため、消費電流が不必要に
多くなる問題がある。そこで、第２の実施の形態では、
活性化されたドライバ回路のみ不活性化タイミングクロ
ック信号で動作させるようにする。

【００５８】図４に示すように、第２の実施の形態のド
ライバ回路は、不図示の負荷をドライブするための出力
駆動部２０１と、出力信号ＯＵＴを保持するための出力
保持部２０２と、出力信号ＯＵＴに応じてリセット信号
ＲＳで動作させるか否かを制御するラッチ部２０３とを
有する構成である。

【００５９】出力駆動部２０１は、入力信号ＩＮが供給
される、出力信号ＯＵＴを高電位に遷移させるＰＭＯＳ
トランジスタＱＰ２１と、ラッチ部２０３の内部ノード
信号ＲＳ１が供給される、出力信号ＯＵＴを低電位に遷
移させるＮＭＯＳトランジスタＱＮ２１とを備えた構成
である。

【００６０】出力保持部２０２は、互いの入力と出力が
それぞれ接続された２つのインバータを備え、その接続
端が出力駆動部２０１の出力端に接続されている。

【００６１】図５に示すように、ラッチ部２０３は、リ
セット信号ＲＳが入力される第１のＮＡＮＤゲート２１
と、第１のＮＡＮＤゲート２１の出力を反転する第１の
インバータ２２と、出力駆動部２０１の出力信号ＯＵＴ
を反転する第２のインバータ２３と、第２のインバータ
２３の出力信号及び第１のＮＡＮＤゲート２１の出力信
号が入力される第２のＮＡＮＤゲート２４とを有する構
成である。第２のＮＡＮＤゲート２４の出力信号は第１
のＮＡＮＤゲート２１の入力に帰還される。なお、デコ
ーダ回路は図２に示した第１の実施の形態と同様の構成
であるため、その説明は省略する。

【００６２】次に、図４に示したドライバ回路の動作に
ついて図６を用いて説明する。

【００６３】図６は図４に示したドライバ回路の動作を
示すタイミングチャートである。

【００６４】まず、図６に示す時刻ｔ１〜時刻ｔ４につ
いて以下のように定義する。

【００６５】時刻ｔ１：入力信号ＩＮが高電位から低電位に遷移する
時刻時刻ｔ２：入力信号ＩＮが低電位から高電位に遷移する
時刻時刻ｔ３：内部ノード信号ＲＳ１が低電位から高電位に
遷移する時刻時刻ｔ４：内部ノード信号ＲＳ１が高電位から低電位に
遷移する時刻図６に示すように、入力信号ＩＮの初期値は高電位であ
り、出力信号ＯＵＴの初期値は低電位である。また、リ
セット信号ＲＳの初期値は低電位である。ここで、時刻
ｔ１において入力信号ＩＮが高電位から低電位に遷移す
ると、出力駆動部２０１のＰＭＯＳトランジスタＱＰ２
１がオンし、出力信号ＯＵＴが低電位から高電位に遷移
する。このとき、ラッチ部２０３の内部ノードＬＴが低
電位から高電位にセットされる。

【００６６】この状態では、リセット信号ＲＳによる動
作が有効になり、図６に示すようにラッチ部２０３の内
部ノード信号ＲＳ１がリセット信号ＲＳと同様に遷移す
る。すなわち、時刻ｔ３において、リセット信号ＲＳが
低電位から高電位に遷移すると、ラッチ部２０３の内部
ノード信号ＲＳ１も低電位から高電位に遷移する。この
結果、出力駆動部２０１のＮＭＯＳトランジスタＱＮ２
１がオンし、出力信号ＯＵＴが高電位から低電位に遷移
する。

【００６７】続いて、時刻ｔ４において、リセット信号
ＲＳが高電位から低電位に遷移すると、ラッチ部２０３
の内部ノード信号ＲＳ１が高電位から低電位に遷移し、
同時にラッチ部２０３の内部ノードＬＴが高電位から低
電位にリセットされて一連の動作を終了する。

【００６８】ここで、入力信号ＩＮが高電位で維持さ
れ、出力信号ＯＵＴが低電位で維持されていると、ラッ
チ部２０３の内部ノードＬＴが低電位で維持されるた
め、リセット信号ＲＳが低電位から高電位に遷移して
も、内部ノード信号ＲＳ１は低電位で維持される。した
がって出力駆動部２０１のＮＭＯＳトランジスタＱＮ２
１がオンすることなく、ドライバ回路は全く動作しな
い。

【００６９】したがって、図２に示すデコーダ回路の最
終段に本実施形態のドライバ回路を備えれば、活性化さ
れたドライバ回路のみ不活性化タイミングクロック信号
で動作するため、デコーダ回路の消費電流を低減するこ
とができる。

【００７０】なお、本実施形態のデコーダ回路を正しく
動作させるためには、ドライバ回路内で電源電位から接
地電位に直接電流が流れる貫通電流が生じないように、
入力信号ＩＮが低電位から高電位に遷移する前にリセッ
ト信号ＲＳ（不活性化タイミングクロック信号）を低電
位から高電位に遷移しないようにする。また、リセット
信号ＲＳが高電位から低電位に遷移する前に次の入力信
号ＩＮを高電位から低電位に遷移しないように（次の活
性化タイミング信号を低電位から高電位に遷移しないよ
うに）する必要がある。

【００７１】本実施形態のデコーダ回路と第１の実施の
形態のデコーダ回路のリセット動作時の消費電流を比較
すると、以下のようになる。

【００７２】図４に示したドライバ回路をファンアウト
４程度で設計すると、リセット信号ＲＳの入力容量は
「１」、出力駆動部のＮＭＯＳトランジスタの入力容量
は「１０」、信号線容量は「１００」となる。このと
き、第１の実施の形態のデコーダ回路ではリセット動作
時に充放電されるトランジスタ容量が以下のようにな
る。

【００７３】１０×１６＋１００×１＝２６０これに対して、本実施形態のデコーダ回路では、リセッ
ト動作時に充放電されるトランジスタ容量が以下のよう
になる。但し、ラッチ部２０３の内部容量を５とする。

【００７４】１×１６＋５×１＋１０×１＋１００×１＝１３１したがって、リセット動作時に充放電されるトランジス
タ容量を半減できる。特にアドレス信号のビット数が増
大すればこの差は大きくなる。例えば、アドレス信号が
８ビットの場合、出力される信号線の本数は２５６本で
ある。したがって、リセット動作時に充放電されるトラ
ンジスタ容量は、第１の実施の形態では２６６０とな
り、本実施形態では３７１となるため、第１の実施の形
態のデコーダ回路の消費電流の１４％程度にまで削減で
きる。

【００７５】（第３の実施の形態）図７は本発明の半導
体記憶装置が有するドライバ回路の第３の実施の形態の
構成を示す回路図である。

【００７６】第３の実施の形態のドライバ回路は、出力
駆動部３０１が複数の入力信号（図７ではＩＮ１，ＩＮ
２）にしたがって不図示の負荷をドライブする点で第２
の実施の形態と異なっている。出力保持部及びラッチ部
の構成は第２の実施の形態と同様であるため、その説明
は省略する。

【００７７】本実施形態の出力駆動部３０１は、出力信
号ＯＵＴを高電位に遷移させる、直列に接続された複数
のＰＭＯＳトランジスタ（図７ではＱＰ３１，ＱＰ３
２）と、ラッチ部から出力される内部ノード信号ＲＳ１
が入力される、出力信号ＯＵＴを低電位に遷移させるＮ
ＭＯＳトランジスタＱＮ３１とを有する構成である。

【００７８】このように複数のＰＭＯＳトランジスタを
直列に接続し、それぞれに入力信号を供給することで、
出力駆動部３０１に複数入力の論理積演算結果を出力す
る機能を持たせることができる。

【００７９】なお、出力駆動部３０１が有するＰＭＯＳ
トランジスタは直列に接続されている必要はなく、複数
のＰＭＯＳトランジスタを並列に接続する構成にしても
よい。その場合、出力駆動部３０１に複数入力の論理和
演算結果を出力する機能を持たせることができる。ま
た、出力駆動部３０１が有するＰＭＯＳトランジスタを
直列及び並列に接続すれば、出力駆動部３０１に論理積
と論理和とを組み合わせた所望の論理演算機能を持たせ
ることができる。

【００８０】第３の実施の形態のドライバ回路は、出力
駆動部３０１に備えた論理演算機能にしたがって各入力
信号が所定の条件を満たしたときのみ不図示の負荷に出
力信号ＯＵＴが供給される。その他の動作は第２の実施
の形態と同様であるため、その説明は省略する。

【００８１】本実施形態のように、ドライバ回路の出力
駆動部３０１に所望の論理演算機能を備えることで、デ
コーダ回路の最終段に配置されるドライバ回路にその前
段のＮＡＮＤゲートの機能を持たせることができる。し
たがって、図８に示すように、デコーダ回路の第３の論
理積回路が有するＮＡＮＤゲートを削減できるため、デ
コーダ回路の消費電流を第２の実施の形態よりもさらに
低減することができる。

【００８２】（第４の実施の形態）図９は本発明の半導
体記憶装置が有するドライバ回路の第４の実施の形態の
構成を示す回路図である。

【００８３】第４の実施の形態のドライバ回路は、図４
に示した第２の実施の形態のドライバ回路に、複数の入
力信号（図８ではＩＮ１、ＩＮ２）が供給される、所定
の論理回路（図９では２入力ＮＡＮＤゲート）４０４を
追加した構成である。

【００８４】論理回路４０４の出力信号は出力駆動部の
ＰＭＯＳトランジスタに供給される。論理回路４０４の
構成は、ＮＡＮＤゲート、ＮＯＲゲート、あるいはそれ
らを組み合わせたどのような回路であってもよい。その
他の構成は第２の実施の形態と同様であるため、その説
明は省略する。

【００８５】第４の実施の形態のドライバ回路では、論
理回路４０４にしたがって各入力信号が所定の条件を満
たしたときのみ不図示の負荷に出力信号ＯＵＴが供給さ
れる。その他の動作は第２の実施の形態と同様であるた
め、その説明は省略する。

【００８６】本実施形態では、ドライバ回路に所望の論
理回路４０４を備えることで、デコーダ回路の最終段に
配置されるドライバ回路に、その前段の論理ゲートの機
能を持たせている。したがって、本実施形態のドライバ
回路を最終段に有するデコーダ回路は、第３の実施の形
態と同様に図８に示す回路で構成される。

【００８７】（第５の実施の形態）図１０は本発明の半
導体記憶装置が有するドライバ回路の第５の実施の形態
の構成を示す回路図であり、図１１は図１０に示したラ
ッチ回路の構成を示す回路図である。

【００８８】第５の実施の形態のドライバ回路は、図４
に示した第２の実施の形態のドライバ回路に、入力信号
及びリセット信号のタイミング条件を緩和するための入
力制御回路５０５を追加した構成である。また、図１１
に示すように、本実施形態のラッチ部５０３は、図５に
示した第２の実施の形態と同様構成のラッチ部が有する
第１のＮＡＮＤゲート５１から内部ノード信号ＲＳＢを
出力させる構成である。その他の構成は第２の実施の形
態と同様であるため、その説明は省略する。

【００８９】図１０に示すように、入力制御回路５０５
は、出力信号を高電位に遷移させる、並列に接続された
３つのＰＭＯＳトランジスタＱＰ５１，ＱＰ５２，ＱＰ
５３と、出力信号を低電位に遷移させる、直列に接続さ
れた３つのＮＭＯＳトランジスタＱＮ５１，ＱＮ５２，
ＱＮ５３とを有する構成である。ＰＭＯＳトランジスタ
ＱＰ５１とＮＭＯＳトランジスタＱＮ５１とはそれぞれ
のゲートどうしが共通に接続され、入力信号ＩＮ１が入
力される。また、ＰＭＯＳトランジスタＱＰ５２とＮＭ
ＯＳトランジスタＱＮ５２とはそれぞれのゲートどうし
が共通に接続され、入力信号ＩＮ２が入力される。さら
に、ＰＭＯＳトランジスタＱＰ５３とＮＭＯＳトランジ
スタＱＮ５３とはそれぞれのゲートどうしが共通に接続
され、ラッチ部５０３から出力される内部ノード信号Ｒ
ＳＢが入力される。

【００９０】なお、入力制御回路５０５は、複数の入力
信号（図１０ではＩＮ１、ＩＮ２）の論理積演算を出力
する機能も備えている。入力信号が１つの場合は、ＰＭ
ＯＳトランジスタＱＰ５１とＮＭＯＳトランジスタＱＮ
５１、あるいはＰＭＯＳトランジスタＱＰ５２とＮＭＯ
ＳトランジスタＱＮ５２のいずれか一方が不要になる。
入力制御回路５０５は、内部ノード信号ＲＳＢで出力駆
動部のＰＭＯＳトランジスタをオフさせるＰＭＯＳトラ
ンジスタＱＰ５３とＮＭＯＳトランジスタＱＮ５３を備
えていれば、どのような論理演算機能を備えていてもよ
い。

【００９１】上述したように、第２の実施の形態のドラ
イバ回路では、入力信号ＩＮが低電位から高電位に遷移
する前にリセット信号ＲＳ（不活性化タイミングクロッ
ク信号）を低電位から高電位に遷移しないようにする必
要があった。また、リセット信号ＲＳが高電位から低電
位に遷移する前に次の入力信号ＩＮを高電位から低電位
に遷移しないように（次の活性化タイミング信号を低電
位から高電位に遷移しないように）する必要があった。

【００９２】本実施形態のドライバ回路では、図１２に
示すように、入力信号ＩＮが高電位から低電位に遷移す
る（入力制御回路にＮＡＮＤゲート機能を備えているた
め第２の実施の形態とは論理が逆になっている）前にリ
セット信号ＲＳが低電位から高電位に遷移しても、入力
制御回路５０５により出力駆動部のＰＭＯＳトランジス
タがオフされるため、出力駆動部は貫通電流を生ずるこ
となく動作する。

【００９３】なお、図１０に示した入力制御回路では、
リセット信号が高電位から低電位に遷移する前に入力信
号ＩＮが高電位から低電位に遷移する必要がある。

【００９４】また、本実施形態では、上述したように入
力制御回路５０５に論理演算機能を備えているため、デ
コーダ回路の最終段に配置されるドライバ回路にその前
段の論理ゲートの機能を持たせることができる。したが
って、本実施形態のドライバ回路を最終段に有するデコ
ーダ回路は、第３の実施の形態と同様に図８に示す回路
で構成される。

【００９５】（第６の実施の形態）図１３は本発明の半
導体記憶装置が有するドライバ回路の第６の実施の形態
の構成を示す回路図である。

【００９６】第６の実施の形態のドライバ回路は、入力
制御回路に出力駆動部の出力信号ＯＵＴを帰還させる構
成であり、第５の実施の形態の入力制御回路よりも入力
信号及びリセット信号のタイミング条件をさらに緩和さ
せた構成である、その他の構成は第５の実施の形態と同
様であるため、その説明は省略する。

【００９７】本実施形態のドライバ回路が有する入力制
御回路６０５は、出力を低電位に遷移させる直列に接続
された３つのＮＭＯＳトランジスタＱＮ６１，ＱＮ６
２，ＱＮ６３と、ラッチ部から出力される内部ノード信
号ＲＳＢが入力される、出力を高電位に遷移させるＰＭ
ＯＳトランジスタＱＰ６１と、出力駆動部の出力信号Ｏ
ＵＴを反転するインバータ６１と、インバータ６１の出
力信号が入力される、出力を高電位に遷移させるＰＭＯ
ＳトランジスタＱＰ６２とを有する構成である。

【００９８】なお、入力制御回路６０５は、複数の入力
信号（図１３ではＩＮ１、ＩＮ２）の論理積演算を出力
する機能も備えている。入力信号が１つの場合は、ＮＭ
ＯＳトランジスタＱＮ６１、あるいはＮＭＯＳトランジ
スタＱＮ６２のいずれか一方が不要になる。入力制御回
路６０５は、出力駆動部の出力信号ＯＵＴで駆動される
インバータ６１及びＰＭＯＳトランジスタＱＰ６２を備
えていればどのような論理演算機能を備えていてもよ
い。

【００９９】図１３に示した入力制御回路６０５の論理
積演算を行う回路構成では、内部ノード信号ＲＳＢが高
電位のときに入力信号ＩＮ１，ＩＮ２の少なくとも一方
が低電位になると、出力駆動部のＰＭＯＳトランジスタ
のゲート電圧が不定状態になる。そこで、ＰＭＯＳトラ
ンジスタＱＰ６２をオンさせて出力駆動部のＰＭＯＳト
ランジスタのゲート電圧を高電位に確定させる。

【０１００】このような構成にすることで、リセット信
号ＲＳが低電位から高電位に遷移する前に入力信号ＩＮ
１，ＩＮ２が高電位から低電位に遷移しても、入力制御
回路６０５により出力駆動部のＰＭＯＳトランジスタが
オフされるため、出力駆動部が貫通電流を生ずることな
く動作する。特に、出力信号ＯＵＴが低電位から高電位
に遷移すれば、出力駆動部のＰＭＯＳトランジスタが入
力制御回路６０５でオフされるため、第５の実施の形態
のように、リセット信号が高電位から低電位に遷移する
前に入力信号ＩＮを高電位から低電位に遷移させる必要
もなくなる。

【０１０１】また、本実施形態では、上述したように入
力制御回路６０５に論理演算機能を備えているため、デ
コーダ回路の最終段に配置されるドライバ回路にその前
段の論理ゲートの機能を持たせることができる。したが
って、本実施形態のドライバ回路を最終段に有するデコ
ーダ回路は、第３の実施の形態と同様に図８に示す回路
で構成される。

【０１０２】（第７の実施の形態）図１４は本発明の半
導体記憶装置が有するドライバ回路の第７の実施の形態
の構成を示す回路図であり、図１５は図１３に示したラ
ッチ回路の構成を示す回路図である。

【０１０３】図１４に示すように、第７の実施の形態の
ドライバ回路は、不図示の負荷をドライブするための出
力駆動部７０１と、出力信号ＯＵＴを保持するための出
力保持部７０２と、出力信号ＯＵＴに応じてリセット信
号ＲＳで動作させるか否かを制御するラッチ部７０３と
を有する構成である。

【０１０４】出力駆動部７０１は、入力信号ＩＮが供給
される、出力信号ＯＵＴを低電位に遷移させるＮＭＯＳ
トランジスタＱＮ７１と、ラッチ部７０３の内部ノード
信号ＲＳ１が供給される、出力信号ＯＵＴを高電位に遷
移させるＰＭＯＳトランジスタＱＰ７１とを備えた構成
である。

【０１０５】出力保持部７０２は、互いの入力と出力が
それぞれ接続された２つのインバータを備え、その接続
端が出力駆動部７０１の出力端に接続されている。

【０１０６】図１５に示すように、ラッチ部７０３は、
リセット信号ＲＳが入力される第１のＮＯＲゲート７１
と、第１のＮＯＲゲート７１の出力を反転する第１のイ
ンバータ７２と、出力駆動部７０１の出力信号ＯＵＴを
反転する第２のインバータ７３と、第２のインバータ７
３の出力信号及び第１のＮＯＲゲート７１の出力信号が
入力される第２のＮＯＲゲート７４とを有する構成であ
る。第２のＮＯＲゲート７４の出力信号は第１のＮＯＲ
ゲート７１の入力に帰還される。

【０１０７】なお、本実施形態のドライバ回路を最終段
に有するデコーダ回路は、図２に示した構成のうち、第
３の論理積回路のＮＡＮＤゲートをＡＮＤゲートに変更
し、不活性化タイミングクロック信号の初期値を高電位
に設定して動作時に低電位に遷移させる構成である。そ
の他の構成は第１の実施の形態と同様であるため、その
説明は省略する。

【０１０８】次に、図１４に示したドライバ回路の動作
について図１６を用いて説明する。

【０１０９】図１６は図１４に示したドライバ回路の動
作を示すタイミングチャートである。

【０１１０】まず、図１６に示す時刻ｔ５〜時刻ｔ８に
ついて以下のように定義する。

【０１１１】時刻ｔ５：入力信号ＩＮが低電位から高電位に遷移する
時刻時刻ｔ６：入力信号ＩＮが高電位から低電位に遷移する
時刻時刻ｔ７：内部ノード信号ＲＳ１が高電位から低電位に
遷移する時刻時刻ｔ８：内部ノード信号ＲＳ１が低電位から高電位に
遷移する時刻図１６に示すように、入力信号ＩＮの初期値は低電位で
あり、出力信号ＯＵＴの初期値は高電位である。また、
リセット信号ＲＳの初期値は高電位である。ここで、時
刻ｔ５において入力信号ＩＮが低電位から高電位に遷移
すると、出力駆動部７０１のＰＭＯＳトランジスタＱＰ
７１がオンし、出力信号ＯＵＴが高電位から低電位に遷
移する。このとき、ラッチ部７０３の内部ノードＬＴが
高電位から低電位にセットされる。

【０１１２】この状態では、リセット信号ＲＳによる動
作が有効になり、図１６に示すようにラッチ部７０３の
内部ノード信号ＲＳ１がリセット信号ＲＳと同様に遷移
する。すなわち、時刻ｔ７において、リセット信号ＲＳ
が高電位から低電位に遷移すると、ラッチ部７０３の内
部ノード信号ＲＳ１も高電位から低電位に遷移する。こ
の結果、出力駆動部７０１のＰＭＯＳトランジスタＱＰ
７１がオンし、出力信号ＯＵＴが低電位から高電位に遷
移する。

【０１１３】続いて、時刻ｔ８において、リセット信号
ＲＳが低電位から高電位に遷移すると、ラッチ部７０３
の内部ノード信号ＲＳ１が低電位から高電位に遷移し、
同時にラッチ部７０３の内部ノードＬＴが低電位から高
電位にリセットされて一連の動作を終了する。

【０１１４】ここで、入力信号ＩＮが低電位で維持さ
れ、出力信号ＯＵＴが高電位で維持されていると、ラッ
チ部７０３の内部ノードＬＴが高電位で維持されるた
め、リセット信号ＲＳが高電位から低電位に遷移して
も、内部ノード信号ＲＳ１は高電位で維持される。した
がって出力駆動部７０１のＰＭＯＳトランジスタＱＰ７
１がオンすることなく、ドライバ回路は全く動作しな
い。

【０１１５】したがって、第２の実施の形態と同様に、
デコーダ回路の最終段に本実施形態のドライバ回路を備
えれば、活性化されたドライバ回路のみ不活性化タイミ
ングクロック信号で動作するため、デコーダ回路の消費
電流を低減することができる。

【０１１６】なお、本実施形態のドライバ回路は、第２
の実施の形態で示したドライバ回路に対して入力信号に
対する出力信号の論理が逆であるため、上述したよう
に、図２に示したデコーダ回路の構成のうち、第３の論
理積回路のＮＡＮＤゲートをＡＮＤゲートに変更し、不
活性化タイミングクロック信号の初期値を高電位に設定
して動作時に低電位に遷移させる。

【０１１７】また、本実施形態のデコーダ回路を正しく
動作させるためには、ドライバ回路内で電源電位から接
地電位に直接電流が流れる貫通電流が生じないように、
入力信号ＩＮが高電位から低電位に遷移する前にリセッ
ト信号ＲＳ（不活性化タイミングクロック信号）を高電
位から低電位に遷移しないようにする。また、リセット
信号ＲＳが低電位から高電位に遷移する前に次の入力信
号ＩＮを低電位から高電位に遷移しないように（次の活
性化タイミング信号を低電位から高電位に遷移しないよ
うに）する必要がある。

【０１１８】（第８の実施の形態）図１７は本発明の半
導体記憶装置が有するドライバ回路の第８の実施の形態
の構成を示す回路図である。

【０１１９】第８の実施の形態のドライバ回路は、出力
駆動部８０１が複数の入力信号（図１７ではＩＮ１，Ｉ
Ｎ２）にしたがって不図示の負荷をドライブする点で第
７の実施の形態と異なっている。出力保持部及びラッチ
部の構成は第７の実施の形態と同様であるため、その説
明は省略する。

【０１２０】本実施形態の出力駆動部８０１は、出力信
号ＯＵＴを低電位に遷移させる、直列に接続された複数
のＮＭＯＳトランジスタ（図１７ではＱＮ８１，ＱＮ８
２）と、ラッチ部から出力される内部ノード信号ＲＳ１
が入力される、出力信号ＯＵＴを高電位に遷移させるＰ
ＭＯＳトランジスタＱＰ８１とを有する構成である。

【０１２１】このように複数のＮＭＯＳトランジスタを
直列に接続し、それぞれに入力信号を供給することで、
出力駆動部８０１に複数入力の論理積演算結果を出力す
る機能を持たせることができる。

【０１２２】なお、出力駆動部８０１が有するＮＭＯＳ
トランジスタは直列に接続されている必要はなく、複数
のＮＭＯＳトランジスタを並列に接続する構成にしても
よい。その場合、出力駆動部８０１に複数入力の論理和
演算結果を出力する機能を持たせることができる。ま
た、出力駆動部８０１が有するＮＭＯＳトランジスタを
直列及び並列に接続すれば、出力駆動部８０１に論理積
と論理和とを組み合わせた所望の論理演算機能を備える
ことができる。

【０１２３】第８の実施の形態のドライバ回路は、出力
駆動部８０１に備えた論理演算機能にしたがって各入力
信号が所定の条件を満たしたときのみ不図示の負荷に出
力信号ＯＵＴが供給される。その他の動作は第７の実施
の形態と同様であるため、その説明は省略する。

【０１２４】本実施形態のように、ドライバ回路の出力
駆動部８０１に所望の論理演算機能を備えることで、デ
コーダ回路の最終段に配置されるドライバ回路にその前
段のＮＡＮＤゲートの機能を持たせることができる。し
たがって、第３の実施の形態と同様に、第３の論理積回
路が有するＮＡＮＤゲートを削減できるため、デコーダ
回路の消費電流を第７の実施の形態よりもさらに低減す
ることができる。

【０１２５】なお、本実施形態のドライバ回路は、第３
の実施の形態で示したドライバ回路に対して入力信号に
対する出力信号の論理が逆であるため、図８に示したデ
コーダ回路の構成のうち、第２の論理積回路のインバー
タを無くし、不活性化タイミングクロック信号の初期値
を高電位に設定して動作時に低電位に遷移させる。

【０１２６】（第９の実施の形態）図１８は本発明の半
導体記憶装置が有するドライバ回路の第９の実施の形態
の構成を示す回路図である。

【０１２７】第９の実施の形態のドライバ回路は、図１
４に示した第７の実施の形態のドライバ回路に、複数の
入力信号（図１８ではＩＮ１、ＩＮ２）が供給される、
所定の論理回路（図１９では２入力ＮＯＲゲート）９０
４を追加した構成である。

【０１２８】論理回路９０４の出力信号は出力駆動部の
ＮＭＯＳトランジスタに供給される。論理回路９０４の
構成は、ＮＡＮＤゲート、ＮＯＲゲート、あるいはそれ
らを組み合わせたどのような回路であってもよい。その
他の構成は第７の実施の形態と同様であるため、その説
明は省略する。

【０１２９】第７の実施の形態のドライバ回路は、論理
回路９０４にしたがって各入力信号が所定の条件を満た
したときのみ不図示の負荷に出力信号ＯＵＴが供給され
る。その他の動作は第７の実施の形態と同様であるた
め、その説明は省略する。

【０１３０】本実施形態では、ドライバ回路に所望の論
理回路９０４を備えることで、デコーダ回路の最終段に
配置されるドライバ回路に、その前段の論理ゲートの機
能を持たせている。したがって、本実施形態のドライバ
回路を最終段に有するデコーダ回路は、第８の実施の形
態と同様の構成である。

【０１３１】（第１０の実施の形態）図１９は本発明の
半導体記憶装置が有するドライバ回路の第１０の実施の
形態の構成を示す回路図であり、図２０は図１９に示し
たラッチ回路の構成を示す回路図である。

【０１３２】第１０の実施の形態のドライバ回路は、図
１４に示した第７の実施の形態のドライバ回路に、入力
信号及びリセット信号のタイミング条件を緩和するため
の入力制御回路１００５を追加した構成である。また、
図２０に示すように、本実施形態のラッチ部１００３
は、図１５に示した第７の実施の形態と同様構成のラッ
チ部が有する第１のＮＯＲゲートから内部ノード信号Ｒ
ＳＢを出力させる構成である。その他の構成は第７の実
施の形態と同様であるため、その説明は省略する。

【０１３３】図１９に示すように、入力制御回路１００
５は、出力信号を低電位に遷移させる、並列に接続され
た３つのＮＭＯＳトランジスタＱＮ１０１，ＱＮ１０
２，ＱＮ１０３と、出力信号を高電位に遷移させる、直
列に接続された３つのＰＭＯＳトランジスタＱＰ１０
１，ＱＰ１０２，ＱＰ１０３とを有する構成である。Ｐ
ＭＯＳトランジスタＱＰ１０１とＮＭＯＳトランジスタ
ＱＮ１０１とはそれぞれのゲートどうしが共通に接続さ
れ、入力信号ＩＮ１が入力される。また、ＰＭＯＳトラ
ンジスタＱＰ１０２とＮＭＯＳトランジスタＱＮ１０２
とはそれぞれのゲートどうしが共通に接続され、入力信
号ＩＮ２が入力される。さらに、ＰＭＯＳトランジスタ
ＱＰ１０３とＮＭＯＳトランジスタＱＮ１０３とはそれ
ぞれのゲートどうしが共通に接続され、ラッチ部１００
３から出力される内部ノード信号ＲＳＢが入力される。

【０１３４】なお、入力制御回路１００５は、複数の入
力信号（図１９ではＩＮ１、ＩＮ２）の論理積演算を出
力する機能も備えている。入力信号が１つの場合は、Ｐ
ＭＯＳトランジスタＱＰ１０１とＮＭＯＳトランジスタ
ＱＮ１０１、あるいはＰＭＯＳトランジスタＱＰ１０２
とＮＭＯＳトランジスタＱＮ１０２のいずれか一方が不
要になる。入力制御回路１００５は、内部ノード信号Ｒ
ＳＢで出力駆動部のＮＭＯＳトランジスタをオフさせる
ＰＭＯＳトランジスタＱＰ１０３とＮＭＯＳトランジス
タＱＮ１０３を備えていれば、どのような論理演算機能
を備えていてもよい。

【０１３５】上述したように、第７の実施の形態のドラ
イバ回路では、入力信号ＩＮが高電位から低電位に遷移
する前にリセット信号ＲＳ（不活性化タイミングクロッ
ク信号）を高電位から低電位に遷移しないようにする必
要があった。また、リセット信号ＲＳが低電位から高電
位に遷移する前に次の入力信号ＩＮを低電位から高電位
に遷移しないように（次の活性化タイミング信号を低電
位から高電位に遷移しないように）する必要があった。

【０１３６】本実施形態のドライバ回路では、図２１に
示すように、入力信号ＩＮが低電位から高電位に遷移す
る（入力制御回路にＮＡＮＤゲート機能を備えているた
め第７の実施の形態とは論理が逆になっている）前にリ
セット信号ＲＳが高電位から低電位に遷移しても、入力
制御回路１００５により出力駆動部のＮＭＯＳトランジ
スタがオフされるため、出力駆動部は貫通電流を生ずる
ことなく動作する。

【０１３７】なお、図１９に示した入力制御回路で１０
０５は、リセット信号が低電位から高電位に遷移する前
に入力信号ＩＮが低電位から高電位に遷移する必要があ
る。

【０１３８】また、本実施形態では、上述したように入
力制御回路１００５に論理演算機能を備えているため、
デコーダ回路の最終段に配置されるドライバ回路にその
前段の論理ゲートの機能を持たせることができる。した
がって、本実施形態のドライバ回路を最終段に有するデ
コーダ回路は、第８の実施の形態と同様の構成である。

【０１３９】（第１１実施例）図２２は本発明の半導体
記憶装置が有するドライバ回路の第１１の実施の形態の
構成を示す回路図である。

【０１４０】第１１の実施の形態のドライバ回路は、入
力制御回路に出力駆動部の出力信号ＯＵＴを帰還させる
構成であり、第１０の実施の形態の入力制御回路よりも
入力信号及びリセット信号のタイミング条件をさらに緩
和させた構成である、その他の構成は第１０の実施の形
態と同様であるため、その説明は省略する。

【０１４１】本実施形態のドライバ回路が有する入力制
御回路１１０５は、出力を高電位に遷移させる直列に接
続された３つのＰＭＯＳトランジスタＱＰ１１１，ＱＰ
１１２，ＱＰ１１３と、ラッチ部から出力される内部ノ
ード信号ＲＳＢが入力される、出力を低電位に遷移させ
るＮＭＯＳトランジスタＱＮ１１１と、出力駆動部の出
力信号ＯＵＴを反転するインバータ１０６と、インバー
タ１１０６の出力信号が入力される、出力を低電位に遷
移させるＮＭＯＳトランジスタＱＮ１１２とを有する構
成である。

【０１４２】なお、入力制御回路１１０５は、複数の入
力信号（図２２ではＩＮ１、ＩＮ２）の論理積演算を出
力する機能も備えている。入力信号が１つの場合は、Ｐ
ＭＯＳトランジスタＱＰ１１１、あるいはＰＭＯＳトラ
ンジスタＱＰ１１２のいずれか一方が不要になる。入力
制御回路１１０５は、出力駆動部の出力信号ＯＵＴで駆
動されるインバータ１１０６及びＮＭＯＳトランジスタ
ＱＮ１１２を備えていればどのような論理演算機能を備
えていてもよい。

【０１４３】図２２に示した入力制御回路１１０５の論
理積演算を行う回路構成では、内部ノード信号ＲＳＢが
低電位のときに入力信号ＩＮ１，ＩＮ２の少なくとも一
方が高電位になると、出力駆動部のＮＭＯＳトランジス
タのゲート電圧が不定状態になる。そこで、ＮＭＯＳト
ランジスタＱＮ１１２をオンさせて出力駆動部のＮＭＯ
Ｓトランジスタのゲート電圧を低電位に確定させる。

【０１４４】このような構成にすることで、リセット信
号ＲＳが高電位から低電位に遷移する前に入力信号ＩＮ
１，ＩＮ２が低電位から高電位に遷移しても、入力制御
回路１１０５により出力駆動部のＮＭＯＳトランジスタ
がオフされるため、出力駆動部が貫通電流を生ずること
なく動作する。特に、出力信号ＯＵＴが高電位から低電
位に遷移すれば、出力駆動部のＮＭＯＳトランジスタが
入力制御回路１１０５でオフされるため、第１０の実施
の形態のように、リセット信号が低電位から高電位に遷
移する前に入力信号ＩＮを低電位から高電位に遷移させ
る必要もなくなる。

【０１４５】また、本実施形態では、上述したように入
力制御回路１１０５に論理演算機能を備えているため、
デコーダ回路の最終段に配置されるドライバ回路にその
前段の論理ゲートの機能を持たせることができる。した
がって、本実施形態のドライバ回路を最終段に有するデ
コーダ回路は、第８の実施の形態と同様の回路で構成さ
れる。

【０１４６】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【０１４７】本発明のドライバ回路は、出力駆動部を構
成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが
入力信号またはリセット信号により個別に駆動されるた
め、入力信号またはリセット信号を供給する回路からみ
た負荷容量が従来のドライバ回路よりも低減する。した
がって、従来の構成よりも高速に動作するドライバ回路
が得られる。

【０１４８】また、ラッチ部により、出力駆動部が活性
化されたときのみリセット信号で不活性化することで、
ドライバ回路の不要な動作が抑制される。

【０１４９】一方、本発明のデコーダ回路は、第１の論
理積回路、第２の論理積回路、あるいは第３の論理積回
路がそれぞれ有するＮＡＮＤゲートのＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのサイズ比が、出力信号が
低電位から高電位に遷移する時間よりも高電位から低電
位に遷移する時間が短くなるようにそれぞれ設定され、
第１の論理積回路、第２の論理積回路、あるいは第３の
論理積回路がそれぞれ有するインバータのＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのサイズ比が、出力信
号が高電位から低電位に遷移する時間よりも低電位から
高電位に遷移する時間が短くなるようにそれぞれ設定さ
れることで、第１の論理積回路に入力された活性化タイ
ミングクロック信号の立ち上がりエッジのタイミングが
最終段まで高速に伝達される。

【０１５０】また、デコーダ回路の最終段に本発明のデ
コーダ回路を用いることで、不活性化タイミングクロッ
ク信号により高速にデコード結果の出力が停止される。

【０１５１】したがって、従来の構成よりも高速に動作
するデコーダ回路が得られる。

【０１５２】このとき、ドライバ回路にラッチ部を備え
ることで、デコード結果を出力しているドライバ回路の
み不活性化タイミングクロック信号でデコード結果の出
力が停止されるため、デコーダ回路の消費電流を低減す
ることができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置が有するドライバ回路
の第１の実施の形態の構成を示す回路図である。

【図２】図１に示したドライバ回路を最終段に備えたデ
コーダ回路の構成を示す回路図である。

【図３】図２に示したデコーダ回路の動作を示すタイミ
ングチャートである。

【図４】本発明の半導体記憶装置が有するドライバ回路
の第２の実施の形態の構成を示す回路図である。

【図５】図４に示したラッチ回路の構成を示す回路図で
ある。

【図６】図４に示したドライバ回路の動作を示すタイミ
ングチャートである。

【図７】本発明の半導体記憶装置が有するドライバ回路
の第３の実施の形態の構成を示す回路図である。

【図８】図７に示したドライバ回路を最終段に備えたデ
コーダ回路の構成を示す回路図である。

【図９】本発明の半導体記憶装置が有するドライバ回路
の第４の実施の形態の構成を示す回路図である。

【図１０】本発明の半導体記憶装置が有するドライバ回
路の第５の実施の形態の構成を示す回路図である。

【図１１】図１０に示したラッチ回路の構成を示す回路
図である。

【図１２】図１０に示したドライバ回路の動作を示すタ
イミングチャートである。

【図１３】本発明の半導体記憶装置が有するドライバ回
路の第６の実施の形態の構成を示す回路図である。

【図１４】本発明の半導体記憶装置が有するドライバ回
路の第７の実施の形態の構成を示す回路図である。

【図１５】図１３に示したラッチ回路の構成を示す回路
図である。

【図１６】図１４に示したドライバ回路の動作を示すタ
イミングチャートである。

【図１７】本発明の半導体記憶装置が有するドライバ回
路の第８の実施の形態の構成を示す回路図である。

【図１８】本発明の半導体記憶装置が有するドライバ回
路の第９の実施の形態の構成を示す回路図である。

【図１９】本発明の半導体記憶装置が有するドライバ回
路の第１０の実施の形態の構成を示す回路図である。

【図２０】図１９に示したラッチ回路の構成を示す回路
図である。

【図２１】図１９に示したドライバ回路の動作を示すタ
イミングチャートである。

【図２２】本発明の半導体記憶装置が有するドライバ回
路の第１１の実施の形態の構成を示す回路図である。

【図２３】半導体記憶装置の一構成例を示すブロック図
である。

【図２４】図２３に示した半導体記憶装置が有するデコ
ーダ回路の従来の構成を示す回路図である。

【図２５】図２４に示したデコーダ回路が備えるドライ
バ回路の従来の構成を示す回路図である。

【図２６】図２４に示したデコーダ回路が備えるＮＡＮ
Ｄゲートの構成を示す回路図である。

【図２７】図２４に示したデコーダ回路の動作を示すタ
イミングチャートである。

【符号の説明】

２１、５１第１のＮＡＮＤゲート２２第１のインバータ２３第２のインバータ２４第２のＮＡＮＤゲート６１、１１０６インバータ７１第１のＮＯＲゲート７２第１のインバータ７３第２のインバータ７４第２のＮＯＲゲート１０１、２０１、３０１、７０１、８０１出力駆動
部１０２、２０２、７０２出力保持部２０３、５０３、７０３、１００３ラッチ部４０４、９０４論理回路５０５、６０５、１００５、１１０５入力制御回路１００６第１のＮＯＲゲートＱＰ１１、ＱＰ２１、ＱＰ３１、ＱＰ３２、ＱＰ５１−
ＱＰ５３、ＱＰ６１、ＱＰ６２、ＱＰ７１、ＱＰ８１、
ＱＰ１０１−ＱＰ１０３、ＱＰ１１１−ＱＰ１１３
ＰＭＯＳトランジスタＱＮ１１、ＱＮ２１、ＱＮ３１、ＱＮ５１−ＱＮ５３、
ＱＮ６１−ＱＮ６３、ＱＮ７１、ＱＮ８１、ＱＮ８２、
ＱＮ１０１−ＱＮ１０３、ＱＮ１１１、ＱＮ１１２
ＮＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】入力信号が高電位から低電位に切り換わ
ると出力信号を低電位から高電位に遷移させる駆動用Ｐ
ＭＯＳトランジスタ、及び外部から供給されるリセット
信号が低電位から高電位に切り換わると前記出力信号を
高電位から低電位に遷移させる駆動用ＮＭＯＳトランジ
スタを備えた出力駆動部と、互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有するドライバ回路。
【請求項２】前記出力駆動部の出力信号が低電位のと
き、前記リセット信号が高電位になっても、前記駆動用ＮＭ
ＯＳトランジスタのゲート電位を低電位に保ち、前記駆
動用ＮＭＯＳトランジスタをオンさせないためのラッチ
部を有する請求項１記載のドライバ回路。
【請求項３】前記リセット信号が低電位から高電位に
切り換わると、前記駆動用ＰＭＯＳトランジスタをオフ
させるための入力制御回路を有する請求項２記載のドラ
イバ回路。
【請求項４】前記入力制御回路は、前記入力信号が供給される論理用ＮＭＯＳトランジスタ
と、前記ラッチ部から出力される前記駆動用ＮＭＯＳトラン
ジスタに供給する信号を反転させた制御信号が入力さ
れ、前記論理用ＮＭＯＳトランジスタと直列に接続され
る、前記駆動用ＰＭＯＳトランジスタを駆動するための
制御用ＮＭＯＳトランジスタ及び制御用ＰＭＯＳトラン
ジスタと、前記制御信号が高電位で、かつ前記入力信号が低電位の
とき、前記制御用ＮＭＯＳトランジスタ及び前記制御用
ＰＭＯＳトランジスタの出力電位を高電位に設定して前
記駆動用ＰＭＯＳトランジスタをオフさせる電位設定用
ＰＭＯＳトランジスタと、を有する請求項３記載のドラ
イバ回路。
【請求項５】前記入力制御回路は、複数種類の入力信号の論理演算結果を前記駆動用ＰＭＯ
Ｓトランジスタに供給する請求項３または４記載のドラ
イバ回路。
【請求項６】複数種類の入力信号がそれぞれ高電位か
ら低電位に切り換わると出力信号を低電位から高電位に
遷移させる、直列に接続された複数のＰＭＯＳトランジ
スタ、及び外部から供給されるリセット信号が低電位か
ら高電位に切り換わると前記出力信号を高電位から低電
位に遷移させるＮＭＯＳトランジスタを備えた出力駆動
部と、互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有するドライバ回路。
【請求項７】複数種類の入力信号のうち、いずれか１
つが高電位から低電位に切り換わると出力信号を低電位
から高電位に遷移させる、並列に接続された複数のＰＭ
ＯＳトランジスタ、及び外部から供給されるリセット信
号が低電位から高電位に切り換わると前記出力信号を高
電位から低電位に遷移させるＮＭＯＳトランジスタを備
えた出力駆動部と、互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有するドライバ回路。
【請求項８】前記出力駆動部の出力信号が低電位のと
き、前記リセット信号が高電位になっても、前記ＮＭＯＳト
ランジスタのゲート電位を低電位に保ち、前記ＮＭＯＳ
トランジスタをオンさせないためのラッチ部を有する請
求項６または７記載のドライバ回路。
【請求項９】入力信号が低電位から高電位に切り換わ
ると出力信号を高電位から低電位に遷移させる駆動用Ｎ
ＭＯＳトランジスタ、及び外部から供給されるリセット
信号が高電位から低電位に切り換わると前記出力信号を
低電位から高電位に遷移させる駆動用ＰＭＯＳトランジ
スタを備えた出力駆動部と、互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有するドライバ回路。
【請求項１０】前記出力駆動部の出力信号が高電位の
とき、前記リセット信号が低電位になっても、前記駆動用ＰＭ
ＯＳトランジスタのゲート電位を高電位に保ち、前記駆
動用ＰＭＯＳトランジスタをオンさせないためのラッチ
部を有する請求項９記載のドライバ回路。
【請求項１１】前記リセット信号が高電位から低電位
に切り換わると、前記駆動用ＮＭＯＳトランジスタをオ
フさせるための入力制御回路を有する請求項１０記載の
ドライバ回路。
【請求項１２】前記入力制御回路は、前記入力信号が供給される論理用ＰＭＯＳトランジスタ
と、前記ラッチ部から出力される前記駆動用ＰＭＯＳトラン
ジスタに供給する信号を反転させた制御信号が入力さ
れ、前記論理用ＰＭＯＳトランジスタと直列に接続され
る、前記駆動用ＮＭＯＳトランジスタを駆動するための
制御用ＮＭＯＳトランジスタ及び制御用ＰＭＯＳトラン
ジスタと、前記制御信号が低電位で、かつ前記入力信号が高電位の
とき、前記制御用ＮＭＯＳトランジスタ及び前記制御用
ＰＭＯＳトランジスタの出力電位を低電位に設定して前
記駆動用ＮＭＯＳトランジスタをオフさせる電位設定用
ＮＭＯＳトランジスタと、を有する請求項１１記載のド
ライバ回路。
【請求項１３】前記入力制御回路は、複数種類の入力
信号の論理演算結果を前記駆動用ＮＭＯＳトランジスタ
に供給する請求項１１または１２記載のドライバ回路。
【請求項１４】複数種類の入力信号がそれぞれ低電位
から高電位に切り換わると出力信号を高電位から低電位
に遷移させる、直列に接続された複数のＮＭＯＳトラン
ジスタ、及び外部から供給されるリセット信号が高電位
から低電位に切り換わると前記出力信号を低電位から高
電位に遷移させるＰＭＯＳトランジスタを備えた出力駆
動部と、互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有するドライバ回路。
【請求項１５】複数種類の入力信号のうち、いずれか
１つが低電位から高電位に切り換わると出力信号を高電
位から低電位に遷移させる、並列に接続された複数のＮ
ＭＯＳトランジスタ、及び外部から供給されるリセット
信号が高電位から低電位に切り換わると前記出力信号を
低電位から高電位に遷移させるＰＭＯＳトランジスタを
備えた出力駆動部と、互いの入力と出力がそれぞれ接続された２つのインバー
タを備え、前記出力駆動部の出力信号を保持するための
出力保持部と、を有するドライバ回路。
【請求項１６】前記出力駆動部の出力信号が高電位の
とき、前記リセット信号が低電位になっても、前記ＰＭＯＳト
ランジスタのゲート電位を高電位に保ち、前記ＰＭＯＳ
トランジスタをオンさせないためのラッチ部を有する請
求項１４または１５記載のドライバ回路。
【請求項１７】アドレス信号を各ビット毎に反転させ
る複数のインバータと、デコード結果を出力させるための活性化タイミングクロ
ック信号の入力で、前記アドレス信号及び前記インバー
タの出力信号をそれぞれ出力する、複数のＮＡＮＤゲー
ト及びインバータから成る第１の論理積回路と、前記第１の論理積回路の出力信号のうち、前記アドレス
信号の２ビット毎に、前記アドレス信号及び前記インバ
ータの出力信号の全ての組み合わせにおける論理積をそ
れぞれ出力する、複数のＮＡＮＤゲート及びインバータ
を備えた第２の論理積回路と、前記第２の論理積回路の出力信号の全ての組み合わせに
おける論理積をそれぞれ出力する、複数のＮＡＮＤゲー
トを備えた第３の論理積回路と、を有し、前記アドレス
信号のデコード結果を出力するデコーダ回路であって、前記ＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのサイズ比が、出力信号が低電位から高電
位に遷移する時間よりも高電位から低電位に遷移する時
間が短くなるようにそれぞれ設定され、前記第１の論理積回路、及び前記第２の論理積回路がそ
れぞれ有するインバータのＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタのサイズ比が、出力信号が高電位から
低電位に遷移する時間よりも低電位から高電位に遷移す
る時間が短くなるようにそれぞれ設定され、前記第３の論理演算回路が有するＮＡＮＤゲートから入
力信号が供給され、リセット信号として前記デコード結
果の出力を停止させるための不活性化タイミングクロッ
ク信号が供給される、請求項１乃至５のいずれか１項に
記載された複数のドライバ回路を有するデコーダ回路。
【請求項１８】アドレス信号を各ビット毎に反転させ
る複数のインバータと、デコード結果を出力させるための活性化タイミングクロ
ック信号の入力タイミングで、前記アドレス信号及び前
記インバータの出力信号をそれぞれ出力する、複数のＮ
ＡＮＤゲート及びインバータから成る第１の論理積回路
と、前記第１の論理積回路の出力信号のうち、前記アドレス
信号の２ビット毎に、前記アドレス信号及び前記インバ
ータの出力信号の全ての組み合わせにおける論理積をそ
れぞれ出力する、複数のＮＡＮＤゲート及びインバータ
を備えた第２の論理積回路と、を有し、前記アドレス信
号のデコード結果を出力するデコーダ回路であって、前記ＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのサイズ比が、出力信号が低電位から高電
位に遷移する時間よりも高電位から低電位に遷移する時
間が短くなるようにそれぞれ設定され、前記第１の論理積回路、及び前記第２の論理積回路がそ
れぞれ有するインバータのＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタのサイズ比が、出力信号が高電位から
低電位に遷移する時間よりも低電位から高電位に遷移す
る時間が短くなるようにそれぞれ設定され、前記第２の論理演算回路が有するインバータから入力信
号が供給され、リセット信号として前記デコード結果の
出力を停止させるための不活性化タイミングクロック信
号が供給される、前記第２の論理演算回路の出力信号の
全ての組み合わせにおける論理積をそれぞれ出力する、
請求項６乃至８のいずれか１項に記載されたドライバ回
路を有するデコーダ回路。
【請求項１９】アドレス信号を各ビット毎に反転させ
る複数のインバータと、デコード結果を出力させるための活性化タイミングクロ
ック信号の入力で、前記アドレス信号及び前記インバー
タの出力信号をそれぞれ出力する、複数のＮＡＮＤゲー
ト及びインバータから成る第１の論理積回路と、前記第１の論理積回路の出力信号のうち、前記アドレス
信号の２ビット毎に、前記アドレス信号及び前記インバ
ータの出力信号の全ての組み合わせにおける論理積をそ
れぞれ出力する、複数のＮＡＮＤゲート及びインバータ
を備えた第２の論理積回路と、前記第２の論理積回路の出力信号の全ての組み合わせに
おける論理積をそれぞれ出力する、複数のＡＮＤゲート
を備えた第３の論理積回路と、を有し、前記アドレス信
号のデコード結果を出力するデコーダ回路であって、前記ＮＡＮＤゲート及びＡＮＤゲートのＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのサイズ比が、出力信号
が低電位から高電位に遷移する時間よりも高電位から低
電位に遷移する時間が短くなるようにそれぞれ設定さ
れ、前記第１の論理積回路、及び前記第２の論理積回路がそ
れぞれ有するインバータのＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタのサイズ比が、出力信号が高電位から
低電位に遷移する時間よりも低電位から高電位に遷移す
る時間が短くなるようにそれぞれ設定され、前記第３の論理演算回路が有するＡＮＤゲートから入力
信号が供給され、リセット信号として前記デコード結果
の出力を停止させるための不活性化タイミングクロック
信号が供給される、請求項９乃至１３のいずれか１項に
記載された複数のドライバ回路を有するデコーダ回路。
【請求項２０】アドレス信号を各ビット毎に反転させ
る複数のインバータと、デコード結果を出力させるための活性化タイミングクロ
ック信号の入力タイミングで、前記アドレス信号及び前
記インバータの出力信号をそれぞれ出力する、複数のＮ
ＡＮＤゲート及びインバータから成る第１の論理積回路
と、前記第１の論理積回路の出力信号のうち、前記アドレス
信号の２ビット毎に、前記アドレス信号及び前記インバ
ータの出力信号の全ての組み合わせにおける論理積をそ
れぞれ出力する、複数のＮＡＮＤゲートを備えた第２の
論理積回路と、を有し、前記アドレス信号のデコード結
果を出力するデコーダ回路であって、前記ＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのサイズ比が、出力信号が低電位から高電
位に遷移する時間よりも高電位から低電位に遷移する時
間が短くなるようにそれぞれ設定され、前記第１の論理積回路が有するインバータのＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのサイズ比が、出力
信号が高電位から低電位に遷移する時間よりも低電位か
ら高電位に遷移する時間が短くなるようにそれぞれ設定
され、前記第２の論理演算回路が有するＮＡＮＤゲートから入
力信号が供給され、リセット信号として前記デコード結
果の出力を停止させるための不活性化タイミングクロッ
ク信号が供給される、前記第２の論理演算回路の出力信
号の全ての組み合わせにおける論理積をそれぞれ出力す
る、請求項１４乃至１６のいずれか１項に記載されたド
ライバ回路を有するデコーダ回路。