JP3550168B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、スタティクランダムアクセスメモリ（以下、ＳＲＡＭという）或いはリードオンリーメモリ（以下、ＲＯＭという）等で構成され、チップイネーブル信号によって高速でアクセスし、かつ低消費電力で動作する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献１；特開昭５９−１１００９０ 号公報
文献２；特開昭６０−１２５９９２ 号公報
文献３；特開昭６１−１０４４９０ 号公報
文献４；特開昭６４− ３９６８８ 号公報
現在、ＳＲＡＭ等で構成された半導体記憶装置には、動作時の高速アクセスと低消費電力化の両方が求められている。しかしながら、高速化と低消費電力化とは、相反することが多く、一方の特性を良くすると他方の特性が劣化している。図２は、従来の入力初段回路を示す回路図である。この入力初段回路はＣＭＯＳ（相補型ＭＯＳトランジスタ）で構成されたＳＲＡＭに備えられ、外部のＴＴＬ（トランジスタ−トランジスタ論理回路）出力であるＴＴＬレベルの信号を、ＣＭＯＳレベルの信号に変換する回路である。図２の入力初段回路は、ＣＭＯＳインバータで構成され、電源電位ＶＣＣにソースが接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１と、接地電位ＶＳＳにソースが接続されたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２と、これらのドレインに接続されたインバータ３とを有し、入力端子Ｔ１に与えられたＴＴＬレベルの信号がそれらＰＭＯＳ１及びＮＭＯＳ２のゲートにそれぞれ入力され、インバータ３に接続された出力端子Ｔ２からＣＭＯＳレベルの信号が出力されるようになっている。
図３は、図２の入・出力信号を示す図であり、この図はＴＴＬレベルとＣＭＯＳレベルの信号の電圧を示している。図３を参照しつつ図２の入力初段回路の動作を説明する。例えば、“Ｌ”レベルである０．８ＶのＴＴＬレベルの信号が、この入力初段回路に入力した場合、ＰＭＯＳ１がオン状態、ＮＭＯＳ２がオフ状態となり、インバータ３を介して出力信号のレベルは、例えば接地電位ＶＳＳの０Ｖとなる。次に、“Ｈ”レベルである２．２ＶのＴＴＬレベルの信号が入力した場合、ＮＭＯＳ２が導通し、インバータ３を介して出力信号のレベルは、例えば電源電位ＶＣＣの５Ｖとなる。再び０．８ＶのＴＴＬレベルの信号が入力初段回路に入力した場合、ＮＭＯＳ２がオフ状態となり、ＰＭＯＳ１が導通する。インバータ３を介した出力信号のレベルは、例えば接地電位ＶＳＳの０Ｖとなる。その結果、ＴＴＬレベルの信号が、図３のようにＣＭＯＳレベルの信号に変換される。
【０００３】
以上の動作過程において、図２の入力初段回路で信号の遅延と電力の消費が生じている。図４は、図２の動作波形と消費電流を示す図である。
信号の遅延は、図２の入力初段回路が、ＣＭＯＳレベルの出力信号Ｂに対して低いＴＴＬレベルの“Ｈ”信号Ａを変換するために発生するものである。即ち、電圧の低いＴＴＬレベルの“Ｈ”を検出しやすくするために、ＰＭＯＳ１の駆動能力をＮＭＯＳ２に比べて下げている。このため、入力のＴＴＬレベルの信号が、“Ｈ”から“Ｌ”に変化する場合のほうが、“Ｌ”から“Ｈ”に変化する場合よりもスピードが遅くなる。また、入力のＴＴＬの信号入力が、“Ｈ”から“Ｌ”及び“Ｌ”から“Ｈ”に変化するとき、過渡的に貫通電流ＩがＰＭＯＳ１とＮＭＯＳ２を介して電源電位ＶＣＣから接地電位ＶＳＳに流れる。入力信号が“Ｈ”のときには、そのＴＴＬレベルの“Ｈ”がＰＭＯＳのしきい値を越えた中間的電位のためＰＭＯＳ１が完全にオフ状態にならず、電源電位ＶＣＣから接地電位ＶＳＳに貫通電流Ｉが、ＰＭＯＳ１とＮＭＯＳ２を介して定常的に流れる。そのため、この入力初段回路は多大な電力消費をする。一方、入力がＴＴＬレベルの“Ｌ”の場合は、ＮＭＯＳ２がほぼオフ状態となるので消費電流が小さい。また、ＣＭＯＳレベルの“Ｈ”又は“Ｌ”が入力される場合も消費電流は小さい。
従来、ＳＲＡＭの高速アクセスを実現するために、障害となる信号の遅延をトランジスタのディメンジョンを大きくすることで対処している。即ち、入力初段回路を構成するＭＯＳトランジスタのゲートの幅を大きくするか或いはゲートの長さを細くする方法を採っていた。一方、消費電力を低減するために、トランジスタのディメンジョンを小さくしていた。即ち、入力初段回路を構成するＭＯＳトランジスタのゲートの幅を小さくするか或いはゲートの長さを太くする方法によって、貫通電流Ｉを低減していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のＣＭＯＳ構成のＳＲＡＭの半導体記憶装置においては、次のような課題があった。
インバータ、ＮＡＮＤゲート、ＮＯＲゲート等で構成された入力初段回路において、ＴＴＬレベルの入力信号がＣＭＯＳレベルの信号に変換されるので、信号に遅延が発生すると共に貫通電流Ｉが流れて大きな電力が消費される。これらを解決するための方法に、ＳＲＡＭの入力初段回路のトランジスタのディメンジョンを変化させて、アクセス時の高速化と低消費電力化をする方法がある。しかし、このアクセス時の高速化と低消費電力化をする方法は、相反する改善をトランジスタのゲートに対して施すことである。即ち、高速化と低消費電力化とは、一方の特性を良くすると他方の特性が劣化することになり、両方の特性を改善するには、限界が在った。
本発明は、前記従来技術が持っていた課題として、入力されたＴＴＬレベルの信号に遅延が発生して高速アクセスを困難にしている点と消費電力が大である点について解決をした半導体記憶装置を提供するものである。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、情報を記憶するためのメモリセルアレイを含む内部回路と、前記内部回路の動作制御に用いられる制御信号を生成する制御信号出力回路とを有する半導体記憶装置において、前記制御信号出力回路は、ＴＴＬレベルの第１の入力信号及びＴＴＬレベルの第２の入力信号が入力され、該第１及び第２の入力信号に基づいて前記制御信号を生成するものであり、前記第１の入力信号を受信してＣＭＯＳレベルの信号に変換する第１の入力回路と、前記第２の入力信号を受信してＣＭＯＳレベルの信号に変換する第２の入力回路とを有し、前記第１の入力回路を構成する、前記第１の入 力信号を受信するトランジスタのディメンジョンは、前記第２の入力回路を構成する、前記第２の入力信号を受信するトランジスタのディメンジョンより大きい。
第２の発明は、情報を記憶するためのメモリセルアレイを含む内部回路と、前記内部回路の動作制御に用いられる制御信号を生成する制御信号出力回路とを有する半導体記憶装置において、前記制御信号出力回路は、ＴＴＬレベルの第１の入力信号及びＴＴＬレベルの第２の入力信号が入力され、該第１及び第２の入力信号に基づいて前記制御信号を生成するものであり、前記第１の入力信号を受信してＣＭＯＳレベルの信号に変換する第１の入力回路と、前記第２の入力信号を受信してＣＭＯＳレベルの信号に変換する第２の入力回路と、前記第１及び第２の入力回路からの出力信号を受信して、これらの出力信号の論理レベルの組合せに基づく論理レベルを有する前記制御信号を出力する論理回路とを有し、前記第１の入力回路は、前記第２の入力回路からの出力信号に応じて動作が制御されるものであり、前記第１の入力回路を構成する、前記第１の入力信号を受信するトランジスタのディメンジョンは、前記第２の入力回路を構成する、前記第２の入力信号を受信するトランジスタのディメンジョンより大きい。
第３の発明は、半導体記憶装置において、情報を記憶するためのメモリセルアレイを含む内部回路と、制御信号に応じて、入力されるデータ信号の前記内部回路への転送が制御されるデータ信号転送回路と、ＴＴＬレベルの第１の入力信号及びＴＴＬレベルの第２の入力信号が入力され、該第１及び第２の入力信号に基づいてＣＭＯＳレベルの前記制御信号を出力する制御信号出力回路とを有し、前記制御信号出力回路は、ＣＭＯＳ回路で構成され、前記第１の入力信号を受信するＭＯＳトランジスタのディメンジョンは、前記第２の入力信号を受信するトランジスタのディメンジョンより大きい。
第４の発明は、半導体記憶装置において、活性化信号に応じて動作可能とされ、制御信号に基づいて所望の動作を実行する、情報を記憶するためのメモリセルアレイを含む内部回路と、前記活性化信号に応じて動作が制御され、受信したＴＴＬレベルの入力信号をＣＭＯＳレベルに変換して前記制御信号とし、該制御信号を前記内部回路へ転送する受信回路と、ＴＴＬレベルの活性化のための信号が 入力され、該活性化のための信号をＣＭＯＳレベルに変換して、該活性化のための信号の論理レベルに応じた論理レベルを有する前記活性化信号を出力する活性化信号出力回路とを有し、前記活性化信号出力回路を構成する、前記活性化のための信号を受信するＭＯＳトランジスタは、前記受信回路を構成する、前記入力信号を受信するＭＯＳトランジスタよりディメンジョンが大きいトランジスタを用いて構成されている。
第５の発明は、第１または第２の発明の半導体記憶装置において、前記第１の入力信号は、チップイネーブル信号である。
第６の発明は、第１、第２または第５の発明の半導体記憶装置において、前記第１の入力回路の構成に用いられるトランジスタのディメンジョンを大きくすることは、前記第１の入力回路を構成するのに用いられるトランジスタのゲート幅を前記第２の入力回路を構成するのに用いられるトランジスタのゲート幅より大きくする、或いは前記第１の入力回路を構成するのに用いられるトランジスタのゲートの長さを前記第２の入力回路を構成するのに用いられるトランジスタのゲートの長さより細くすることである。
第７の発明は、第３の発明の半導体記憶装置において、前記第１及び前記第２の入力信号の少なくとも一方は、チップイネーブル信号である。
第８の発明は、第３または第７の発明の半導体記憶装置において、前記第１の入力信号を受信するＭＯＳトランジスタのディメンジョンを大きくすることは、前記第１の入力信号を受信するＭＯＳトランジスタのゲート幅を前記第２の入力信号を受信するＭＯＳトランジスタのゲート幅より大きくする、或いは前記第１の入力信号を受信するＭＯＳトランジスタのゲートの長さを前記第２の入力信号を受信するＭＯＳトランジスタのゲートの長さより細くすることである。
第９の発明は、第４の発明の半導体記憶装置において、前記活性化のための信号は、チップイネーブル信号である。
第１０の発明は、第４の発明の半導体記憶装置において、前記活性化のための信号を受信するＭＯＳトランジスタのディメンジョンを大きくすることは、前記活性化のための信号を受信するＭＯＳトランジスタのゲート幅を前記入力信号を受信するＭＯＳトランジスタのゲート幅より大きくするか、或いは前記活性化の ための信号を受信するＭＯＳトランジスタのゲートの長さを前記入力信号を受信するＭＯＳトランジスタのゲートの長さより細くすることである。
第１１の発明は、第４、第９または第１０の発明の半導体記憶装置において、前記入力信号は、前記メモリセルアレイへ書込むためのデータ、該書込みを制御する書込み制御信号、前記メモリセルアレイ内の位置を指示するアドレスデータ、前記内部回路からの出力信号を制御する出力制御信号のいずれかである。
【０００６】
【作用】
第１、第２、第５及び第６の発明によれば、以上のように半導体記憶装置を構成したので、内部回路の動作制御に用いられる制御信号が制御信号出力回路で生成される。ここで、制御信号出力回路内で第１の入力信号をＣＭＯＳレベルに変換する第１の入力回路と、第２の入力信号をＣＭＯＳレベルに変換する第２の入力回路とが、差別化され、第１の入力回路を構成するトランジスタは、第２の入力回路を構成するトランジスタよりもディメンジョンが大きなものが用いられる。これにより、例えば高速化が要求される第１の入力回路の第１の入力信号のみの信号取込み速度が速くなる。
第３、第７及び第８の発明によれば、データ信号転送回路が行う内部回路へのデータ信号の転送が、制御信号に応じて制御される。制御信号出力回路が、ＴＴＬレベルの第１及び第２の入力信号からＣＭＯＳレベルのその制御信号を生成する。ここで、制御信号出力回路において、第１の入力信号を受信するＭ０Ｓトランジスタは、第２の入力信号を受信するＭ０Ｓトランジスタよりもディメンジョンが大きく形成されているので、該第１の入力信号を受信するＭ０Ｓトランジスタの動作により、制御信号の生成速度が速くなる。
第４、第９、第１０及び第１１の発明によれば、活性化信号出力回路から活性化信号が出力されると、受信回路の動作が制御され、該受信回路から制御信号が出力される。活性化信号により内部回路が動作可能になり、制御信号に基づいて該内部回路が所望の動作を行う。ここで、活性化信号出力回路を構成するＭＯＳトランジスタは、受信回路を構成するＭＯＳトランジスタよりディメンジョンが大きいので、活性化信号の生成速度が速くなる。従って、前記課題を解決できるのである。
【０００７】
【実施例】
図１は、本発明の実施例の半導体記憶装置の構成ブロック図である。
この半導体記憶装置は、ＣＭＯＳで構成されたＳＲＡＭであり、複数のチップの内からチップイネーブル信号によって選択されて動作する。
図１の半導体記憶装置は、複数の入力初段回路１０，２０，３０，４０，５０，６０と、内部回路１００とを備えている。入力初段回路１０〜６０は、内部回路１００の動作制御に用いる制御信号を生成する制御信号出力回路に相当するものである。また、入力初段回路１０及び２０により、或いは入力初段回路１０，２０及び２入力のＮＡＮＤゲート７２により、制御信号出力回路或いは活性化信号出力回路が構成されている。その内、入力初段回路１０は、選択時にＴＴＬレベルの第１の入力信号である負論理のチップイネーブル信号ＣＥ１／（但し、／は反転を意味する）をＣＭＯＳレベルに変換する第１の入力回路である。
入力初段回路１０に対し、入力初段回路２０〜６０は、チップイネーブル信号ＣＥ１／とは異なる第２の入力信号であるチップイネーブル信号ＣＥ２、入力データＤｉｎ、ライトイネーブル信号ＷＥ／、アウトプットイネーブル信号ＯＥ／、或いはアドレスＡＤＲをそれぞれ入力する第２の入力回路を構成している。また、入力初段回路３０はデータ信号転送回路に相当する。入力初段回路２０は、この半導体記憶装置の動作中、信号ＣＥ１／に対して相補的な信号となる正論理のチップイネーブル信号ＣＥ２を入力し、入力初段回路３０は、活性化することによってデータ信号である入力データＤｉｎを伝達し、入力初段回路４０は、書込み制御信号である負論理のライトイネーブル信号ＷＥ／を入力し、入力初段回路５０は、出力制御信号である負論理のアウトプットイネーブル信号ＯＥ／を入力し、入力初段回路６０は、メモリセルアレイに対するアドレスＡＤＲを入力するようになっている。図１の半導体記憶装置には、さらに、入力初段回路１０の出力と、インバータ７１を介した入力初段回路２０の出力とから、各入力初段回路３０，４０，５０，６０を活性化させるための制御信号或いは活性化信号を出力するＮＡＮＤゲート７２が設けられている。各入力初段回路３０，４０，５０，６０はチップイネーブル信号ＣＥ１／，ＣＥ２のレベルによってそれぞれ活性化される。
【０００８】
内部回路１００は、各入力初段回路３０，４０，５０，６０及びＮＡＮＤゲート７２からの信号を入力してアクセス動作をする構成になっている。内部回路１００には、例えば、ＣＭＯＳで構成されてデータを保持するＳＲＡＭのメモリセルアレイ１１０と、入力初段回路６０からの行アドレス及び列アドレスをそれぞれデコードする行アドレスデコーダ１２０及び列アドレスデコーダ１３０と、入力初段回路３０からのデータＤｉｎを開閉する入力データ制御回路１４０と、各デコーダ１２０，１３０によって選定されたメモリセルに対して書込み用データ或いは読出し用データを入出力するＲ／Ｗ入出力回路１５０と、アウトプットイネーブル信号ＯＥ／とチップイネーブルＣＥ／によって活性化して読出し用データを外部へ出力するデータ出力制御回路１６０とを備えている。
入力初段回路１０は、２入力のＮＡＮＤゲートで構成され、その入力端子Ｔ１０からチップイネーブル信号ＣＥ１／が入力されてＴＴＬレベルの信号ＣＥ１／を、ＣＭＯＳレベルに変換する。入力端子Ｔ１０は、ドレイン同士が接続されたＣＭＯＳのＰＭＯＳ１１及びＮＭＯＳ１２のゲート電極に接続され、そのＰＭＯＳ１１のソースは、電源電位ＶＣＣに接続されている。また入力初段回路１０は、ＰＭＯＳ１３及びＮＭＯＳ１４を有し、ＰＭＯＳ１３及びＮＭＯＳ１４のゲート電極には、入力初段回路２０の出力がインバータ７１を介して入力されている。ＰＭＯＳ１３のソースは、ＰＭＯＳ１１と並列に電源電位ＶＣＣに接続され、ＮＭＯＳ１４のソースが、接地電位ＶＳＳに接続されている。ＰＭＯＳ１３とＮＭＯＳ１４のドレインは、ＮＭＯＳ１２を介して接続されている。
【０００９】
入力初段回路２０は、選択時にチップイネーブル信号ＣＥ１／に対して反転したＴＴＬレベルの信号ＣＥ２を入力端子Ｔ２０から入力してＣＭＯＳレベルに変換する回路であり、この入力初段回路２０は、ＰＭＯＳ２１及びＮＭＯＳ２２のＣＭＯＳインバータで構成されている。
入力初段回路３０は、２入力のＮＡＮＤゲートで構成され、ＴＴＬレベルのデータＤｉｎを入力端子Ｔ３０から入力し、他方の入力にはＮＡＮＤゲート７２の出力信号ＣＥ／が入力されている。入力端子Ｔ３０は、ドレイン同士が接続されたＰＭＯＳ３１及びＮＭＯＳ３２のゲート電極に接続され、そのＮＭＯＳ３２のソースは、接地電位ＶＳＳに接続されている。他方のＰＭＯＳ３３及びＮＭＯＳ３４のゲート電極には、ＮＡＮＤゲート７２の出力が共通に入力されている。ＮＭＯＳ３４のソースは、ＮＭＯＳ３２と並列に接地電位ＶＳＳに接続され、ＰＭＯＳ３３のソースが、電源電位ＶＣＣに接続されている。ＰＭＯＳ３３とＮＭＯＳ３４のドレインは、ＰＭＯＳ３１を介して接続されている。各ＴＴＬレベルのライトイネーブル信号ＷＥ／、アウトプットイネーブル信号ＯＥ／及びアドレスＡＤＲをそれぞれＣＭＯＳレベルに変換する各入力初段回路４０，５０，６０は、入力初段回路３０と同一の構成で図示しないトランジスタ４１〜４４，５１〜５４，６１〜６４をそれぞれ有している。
入力初段回路１０内の各トランジスタ１１〜１４のディメンジョンは、入力初段回路２０内のトランジスタ２１，２２或いは入力初段回路３０〜６０内のトランジスタ３１〜３４，４１〜４４，５１〜５４，６１〜６４のディメンジョンより大きく設定されている。即ち、入力初段回路２０〜６０内の各ＮＭＯＳまたはＰＭＯＳは、入力初段回路１０内の各ＰＭＯＳ及びＮＭＯＳに対して、それぞれゲート幅が大きくされているか、またはゲート長が細くされている。
【００１０】
次に、図１の半導体記憶装置の動作を説明する。
複数のチップの内から選択されると、この半導体記憶装置において入力端子Ｔ１０にＴＴＬレベルの“Ｌ”のチップイネーブル信号ＣＥ１／が入力される。この時、入力端子Ｔ２０にはＴＴＬレベルの“Ｈ”のチップイネーブル信号ＣＥ２が入力される。チップイネーブル信号ＣＥ２は、入力初段回路２０でＣＭＯＳレベルに変換され、さらにインバータ７１を介して反転される。このチップが選択されているときは、入力初段回路１０は、“Ｈ”を出力する。この時、ＮＡＮＤゲート７２の２入力は、共に“Ｈ”であるので、ＮＡＮＤゲート７２からの“Ｌ”の出力信号ＣＥ／が各入力初段回路３０，４０，５０，６０のＰＭＯＳ３３，４３，５３，６３へ入力される。これによって、各入力初段回路３０，４０，５０，６０が活性化される。活性化された各入力初段回路３０，４０，５０，６０は、内部回路１００中の各回路へ信号或いはデータを伝達する。この結果、この半導体記憶装置は、動作してメモリセルに対して書込みと読出しの動作を実施する。
書込み動作において、アドレスＡＤＲが行アドレスデコーダ１２０と列アドレスデコーダ１３０に伝達され、アドレスＡＤＲは、各デコーダ１２０，１３０でデコードされる。デコードの結果、メモリセルアレイ１１０中のワード線とビット線が活性化され、所望のメモリセルが選択される。データＤｉｎは、入力データ制御回路１４０に入力され、入力データ制御回路１４０は、ライトイネーブル信号ＷＥ／によって開閉してそのデータＤｉｎをＲ／Ｗ入出力回路１５０に伝える。Ｒ／Ｗ入出力回路１５０に入力されたデータＤｉｎは、活性化されたビット線を介して所望のメモリセルに伝達されて書込まれる。
【００１１】
読出し時にも、アドレスＡＤＲが行アドレスデコーダ１２０と列アドレスデコーダ１３０に伝達され、アドレスＡＤＲは、各デコーダ１２０，１３０でデコードされる。デコードの結果、メモリセルアレイ１１０中のワード線とビット線が活性化され、所望のメモリセルが選択される。メモリセルに保持されていたデータは、活性化されたビット線を介して、Ｒ／Ｗ入出力回路１５０に伝達される。Ｒ／Ｗ入出力回路１５０に接続されたデータ出力制御回路１６０が、チップイネーブル信号ＣＥ／とアウトプットイネーブル信号ＯＥ／を受けて、メモリセルから読出されたデータを外部へ出力する。
チップ非選択の場合、チップイネーブル信号ＣＥ１／に“Ｈ”が入力されるか或いはチップイネーブル信号ＣＥ２に“Ｌ”が入力される。そのため、各入力初段回路３０，４０，５０，６０が非活性状態となる。チップイネーブル信号ＣＥ２に“Ｌ”が入力されているとき、入力初段回路１０も非活性状態となる。
【００１２】
次に、チップイネーブル信号ＣＥ１／，ＣＥ２を入力してから、データが読出されるまでのアクセス時間Ｔｃｏが高速になる理由と、この半導体記憶装置の動作時の消費電流である動作時電流ＩＣＡ及び非選択時の消費電流であるスタンバイ電流ＩＣＳが低減される理由を説明する。（１）は、アクセス時間Ｔｃｏが高速になる理由を示し、（２）は、動作時電流ＩＣＡ及びスタンバイ電流ＩＣＳが低い理由を示している。
（１）入力初段回路１０の内のＰＭＯＳ１１，１３及びＮＭＯＳ１２，１４のゲートのディメンジョンが大きくされている。そのため、チップイネーブル信号ＣＥ１／の取込みスピードが速くなり、結果として、アクセス時間Ｔｃｏが短縮されて高速となる。一方、ＴＴＬレベルの信号をＣＭＯＳレベルに変換する場合、“Ｌ”から“Ｈ”に変換するほうが“Ｈ”から“Ｌ”にするよりも速い。チップイネーブル信号ＣＥ２は、選択時に“Ｌ”から“Ｈ”となるので、入力初段回路１０での変換よりも入力初段回路２０でＴＴＬレベルのチップイネーブル信号ＣＥ２をＣＭＯＳレベルに変換する方が速い。そのため、入力初段回路２０のＰＭＯＳ２１及びＮＭＯＳ２２のディメンジョンは、大きくする必要がない。
（２）半導体記憶装置が動作中、チップイネーブル信号ＣＥ１／は、“Ｌ”である。チップイネーブル信号ＣＥ１／が“Ｌ”で動作するように設定された半導体記憶装置においては、入力初段回路１０において、ＴＴＬレベルの“Ｌ”が、入力された状態では、図４に示されたように、貫通する電流Ｉは小さい。なお、他の入力初段回路２０，３０，４０，５０，６０内のトランジスタのディメンジョンは、大きくされていないので、動作時電流ＩＣＡは増加することはない。そのため、低消費電力化が達成される。
【００１３】
一方、非選択時において、ＣＭＯＳレベルのチップイネーブル信号ＣＥ１／，ＣＥ２を入力する構成の場合、入力がＣＭＯＳレベルであるので、入力初段回路１０の内のＰＭＯＳ１１，１３及びＮＭＯＳ１２，１４のディメンジョンを大きくしても消費電流は少ない。この時、各入力初段回路３０，４０，５０，６０は、非活性状態となり、消費電流が流れない。このため、スタンバイ電流ＩＣＳが増加せず低消費電力である。また、非選択時に、ＴＴＬレベルのチップイネーブル信号ＣＥ１／，ＣＥ２を入力する構成の場合、この時のチップイネーブル信号ＣＥ２を“Ｌ”と設定すれば、入力初段回路１０が非活性状態となる。そのため、消費電流が流れず、低消費電力である。
以上のように、本実施例では、入力初段回路１０中のＰＭＯＳ１１，１３及びＮＭＯＳ１２，１４のディメンジョンを他の入力初段回路２０，３０，４０，５０，６０内のトランジスタのディメンジョンより大きくすることで、スタンバイ電流ＩＣＳ及び動作時電流ＩＣＡを増加させずに、アクセスを高速化することができる。
なお、本発明は、上記実施例に限定されず種々の変形が可能である。その変形例としては、例えば、ＳＲＡＭで構成された半導体記憶装置は、ＲＯＭで構成された半導体記憶装置としても、同様に、低消費電力の高速アクセスを実施することができる。
【００１４】
【発明の効果】
以上詳細に説明したように、第１、第２、第５及び第６の発明によれば、制御信号出力回路で、第１の入力信号を受信してＣＭＯＳレベルの信号に変換する第１の入力回路のトランジスタは、第２の入力回路を構成するトランジスタよりディメンジョンを大きくしたので、例えば高速化が要求される第１の入力回路の第１の入力信号の信号取込み速度が速くなり、結果的にメモリセルアレイに対するアクセスを速くできる。
第３、第７及び第８の発明によれば、制御信号に応じて、入力されるデータ信号の内部回路への転送が制御されるデータ信号転送回路と、第１及び第２の入力信号に基づいてＣＭＯＳレベルの制御信号を出力する制御信号出力回路とを有する半導体記憶装置において、制御信号出力回路で第１の入力信号を受信するＭＯＳトランジスタのディメンジョンを、第２の入力信号を受信するトランジスタよりディメンジョンが大きくしたので、その第１の入力信号を受信するＭＯＳトランジスタの動作により、制御信号の生成速度が速くなり、結果的にメモリセルアレイに対するアクセスを速くできる。さらに、第１の入力信号を受信するＭＯＳトランジスタのディメンジョンを大きくしても、第２の入力信号を受信するＭＯＳトランジスタのディメンジョンは特に大きくしていないので、例えば第１の入力信号がＴＴＬレベルの“Ｌ”のときに半導体記憶装置が動作するようにしておけば、動作中の消費電力が従来に比べて増加しない。また、半導体記憶装置でアクセスを行わない非選択時には、第１の入力信号をＣＭＯＳレベルの信号にしたり、第１の入力信号を受信するＭＯＳトランジスタをオンさせない回路を設けておけば、該非選択時にも消費電力は増加しない。つまり、低消費電力を確保した状態で、高速アクセスを可能にできる。
第４、第９、第１０及び第１１の発明によれば、活性化のための信号を受信するＭＯＳトランジスタは、入力信号を受信するＭＯＳトランジスタよりディメンジョンが大きいトランジスタを用いて構成されているので、例えば高速化が要求される活性化のための信号の取込み速度が速くなり、結果的にメモリセルアレイに対するアクセスを速くできる。さらに、活性化のための信号を受信するＭＯＳトランジスタのディメンジョンを大きくしても、入力信号を受信するＭＯＳトランジスタのディメンジョンは特に大きくしていないので、低消費電力を確保した状態で、高速アクセスを可能にできる。
【図面の簡単な説明】
【図１】本発明の実施例の半導体記憶装置を示す構成ブロック図である。
【図２】従来の入力初段回路を示す回路図である。
【図３】図２の入・出力信号を示す図てある。
【図４】図２の動作波形と消費電流を示す図である。
【符号の説明】
１０〜６０ 入力初段回路
１００ 内部回路
１１０ メモリセルアレイ
【産業上の利用分野】
本発明は、スタティクランダムアクセスメモリ（以下、ＳＲＡＭという）或いはリードオンリーメモリ（以下、ＲＯＭという）等で構成され、チップイネーブル信号によって高速でアクセスし、かつ低消費電力で動作する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献１；特開昭５９−１１００９０ 号公報
文献２；特開昭６０−１２５９９２ 号公報
文献３；特開昭６１−１０４４９０ 号公報
文献４；特開昭６４− ３９６８８ 号公報
現在、ＳＲＡＭ等で構成された半導体記憶装置には、動作時の高速アクセスと低消費電力化の両方が求められている。しかしながら、高速化と低消費電力化とは、相反することが多く、一方の特性を良くすると他方の特性が劣化している。図２は、従来の入力初段回路を示す回路図である。この入力初段回路はＣＭＯＳ（相補型ＭＯＳトランジスタ）で構成されたＳＲＡＭに備えられ、外部のＴＴＬ（トランジスタ−トランジスタ論理回路）出力であるＴＴＬレベルの信号を、ＣＭＯＳレベルの信号に変換する回路である。図２の入力初段回路は、ＣＭＯＳインバータで構成され、電源電位ＶＣＣにソースが接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１と、接地電位ＶＳＳにソースが接続されたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２と、これらのドレインに接続されたインバータ３とを有し、入力端子Ｔ１に与えられたＴＴＬレベルの信号がそれらＰＭＯＳ１及びＮＭＯＳ２のゲートにそれぞれ入力され、インバータ３に接続された出力端子Ｔ２からＣＭＯＳレベルの信号が出力されるようになっている。
図３は、図２の入・出力信号を示す図であり、この図はＴＴＬレベルとＣＭＯＳレベルの信号の電圧を示している。図３を参照しつつ図２の入力初段回路の動作を説明する。例えば、“Ｌ”レベルである０．８ＶのＴＴＬレベルの信号が、この入力初段回路に入力した場合、ＰＭＯＳ１がオン状態、ＮＭＯＳ２がオフ状態となり、インバータ３を介して出力信号のレベルは、例えば接地電位ＶＳＳの０Ｖとなる。次に、“Ｈ”レベルである２．２ＶのＴＴＬレベルの信号が入力した場合、ＮＭＯＳ２が導通し、インバータ３を介して出力信号のレベルは、例えば電源電位ＶＣＣの５Ｖとなる。再び０．８ＶのＴＴＬレベルの信号が入力初段回路に入力した場合、ＮＭＯＳ２がオフ状態となり、ＰＭＯＳ１が導通する。インバータ３を介した出力信号のレベルは、例えば接地電位ＶＳＳの０Ｖとなる。その結果、ＴＴＬレベルの信号が、図３のようにＣＭＯＳレベルの信号に変換される。
【０００３】
以上の動作過程において、図２の入力初段回路で信号の遅延と電力の消費が生じている。図４は、図２の動作波形と消費電流を示す図である。
信号の遅延は、図２の入力初段回路が、ＣＭＯＳレベルの出力信号Ｂに対して低いＴＴＬレベルの“Ｈ”信号Ａを変換するために発生するものである。即ち、電圧の低いＴＴＬレベルの“Ｈ”を検出しやすくするために、ＰＭＯＳ１の駆動能力をＮＭＯＳ２に比べて下げている。このため、入力のＴＴＬレベルの信号が、“Ｈ”から“Ｌ”に変化する場合のほうが、“Ｌ”から“Ｈ”に変化する場合よりもスピードが遅くなる。また、入力のＴＴＬの信号入力が、“Ｈ”から“Ｌ”及び“Ｌ”から“Ｈ”に変化するとき、過渡的に貫通電流ＩがＰＭＯＳ１とＮＭＯＳ２を介して電源電位ＶＣＣから接地電位ＶＳＳに流れる。入力信号が“Ｈ”のときには、そのＴＴＬレベルの“Ｈ”がＰＭＯＳのしきい値を越えた中間的電位のためＰＭＯＳ１が完全にオフ状態にならず、電源電位ＶＣＣから接地電位ＶＳＳに貫通電流Ｉが、ＰＭＯＳ１とＮＭＯＳ２を介して定常的に流れる。そのため、この入力初段回路は多大な電力消費をする。一方、入力がＴＴＬレベルの“Ｌ”の場合は、ＮＭＯＳ２がほぼオフ状態となるので消費電流が小さい。また、ＣＭＯＳレベルの“Ｈ”又は“Ｌ”が入力される場合も消費電流は小さい。
従来、ＳＲＡＭの高速アクセスを実現するために、障害となる信号の遅延をトランジスタのディメンジョンを大きくすることで対処している。即ち、入力初段回路を構成するＭＯＳトランジスタのゲートの幅を大きくするか或いはゲートの長さを細くする方法を採っていた。一方、消費電力を低減するために、トランジスタのディメンジョンを小さくしていた。即ち、入力初段回路を構成するＭＯＳトランジスタのゲートの幅を小さくするか或いはゲートの長さを太くする方法によって、貫通電流Ｉを低減していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のＣＭＯＳ構成のＳＲＡＭの半導体記憶装置においては、次のような課題があった。
インバータ、ＮＡＮＤゲート、ＮＯＲゲート等で構成された入力初段回路において、ＴＴＬレベルの入力信号がＣＭＯＳレベルの信号に変換されるので、信号に遅延が発生すると共に貫通電流Ｉが流れて大きな電力が消費される。これらを解決するための方法に、ＳＲＡＭの入力初段回路のトランジスタのディメンジョンを変化させて、アクセス時の高速化と低消費電力化をする方法がある。しかし、このアクセス時の高速化と低消費電力化をする方法は、相反する改善をトランジスタのゲートに対して施すことである。即ち、高速化と低消費電力化とは、一方の特性を良くすると他方の特性が劣化することになり、両方の特性を改善するには、限界が在った。
本発明は、前記従来技術が持っていた課題として、入力されたＴＴＬレベルの信号に遅延が発生して高速アクセスを困難にしている点と消費電力が大である点について解決をした半導体記憶装置を提供するものである。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、情報を記憶するためのメモリセルアレイを含む内部回路と、前記内部回路の動作制御に用いられる制御信号を生成する制御信号出力回路とを有する半導体記憶装置において、前記制御信号出力回路は、ＴＴＬレベルの第１の入力信号及びＴＴＬレベルの第２の入力信号が入力され、該第１及び第２の入力信号に基づいて前記制御信号を生成するものであり、前記第１の入力信号を受信してＣＭＯＳレベルの信号に変換する第１の入力回路と、前記第２の入力信号を受信してＣＭＯＳレベルの信号に変換する第２の入力回路とを有し、前記第１の入力回路を構成する、前記第１の入 力信号を受信するトランジスタのディメンジョンは、前記第２の入力回路を構成する、前記第２の入力信号を受信するトランジスタのディメンジョンより大きい。
第２の発明は、情報を記憶するためのメモリセルアレイを含む内部回路と、前記内部回路の動作制御に用いられる制御信号を生成する制御信号出力回路とを有する半導体記憶装置において、前記制御信号出力回路は、ＴＴＬレベルの第１の入力信号及びＴＴＬレベルの第２の入力信号が入力され、該第１及び第２の入力信号に基づいて前記制御信号を生成するものであり、前記第１の入力信号を受信してＣＭＯＳレベルの信号に変換する第１の入力回路と、前記第２の入力信号を受信してＣＭＯＳレベルの信号に変換する第２の入力回路と、前記第１及び第２の入力回路からの出力信号を受信して、これらの出力信号の論理レベルの組合せに基づく論理レベルを有する前記制御信号を出力する論理回路とを有し、前記第１の入力回路は、前記第２の入力回路からの出力信号に応じて動作が制御されるものであり、前記第１の入力回路を構成する、前記第１の入力信号を受信するトランジスタのディメンジョンは、前記第２の入力回路を構成する、前記第２の入力信号を受信するトランジスタのディメンジョンより大きい。
第３の発明は、半導体記憶装置において、情報を記憶するためのメモリセルアレイを含む内部回路と、制御信号に応じて、入力されるデータ信号の前記内部回路への転送が制御されるデータ信号転送回路と、ＴＴＬレベルの第１の入力信号及びＴＴＬレベルの第２の入力信号が入力され、該第１及び第２の入力信号に基づいてＣＭＯＳレベルの前記制御信号を出力する制御信号出力回路とを有し、前記制御信号出力回路は、ＣＭＯＳ回路で構成され、前記第１の入力信号を受信するＭＯＳトランジスタのディメンジョンは、前記第２の入力信号を受信するトランジスタのディメンジョンより大きい。
第４の発明は、半導体記憶装置において、活性化信号に応じて動作可能とされ、制御信号に基づいて所望の動作を実行する、情報を記憶するためのメモリセルアレイを含む内部回路と、前記活性化信号に応じて動作が制御され、受信したＴＴＬレベルの入力信号をＣＭＯＳレベルに変換して前記制御信号とし、該制御信号を前記内部回路へ転送する受信回路と、ＴＴＬレベルの活性化のための信号が 入力され、該活性化のための信号をＣＭＯＳレベルに変換して、該活性化のための信号の論理レベルに応じた論理レベルを有する前記活性化信号を出力する活性化信号出力回路とを有し、前記活性化信号出力回路を構成する、前記活性化のための信号を受信するＭＯＳトランジスタは、前記受信回路を構成する、前記入力信号を受信するＭＯＳトランジスタよりディメンジョンが大きいトランジスタを用いて構成されている。
第５の発明は、第１または第２の発明の半導体記憶装置において、前記第１の入力信号は、チップイネーブル信号である。
第６の発明は、第１、第２または第５の発明の半導体記憶装置において、前記第１の入力回路の構成に用いられるトランジスタのディメンジョンを大きくすることは、前記第１の入力回路を構成するのに用いられるトランジスタのゲート幅を前記第２の入力回路を構成するのに用いられるトランジスタのゲート幅より大きくする、或いは前記第１の入力回路を構成するのに用いられるトランジスタのゲートの長さを前記第２の入力回路を構成するのに用いられるトランジスタのゲートの長さより細くすることである。
第７の発明は、第３の発明の半導体記憶装置において、前記第１及び前記第２の入力信号の少なくとも一方は、チップイネーブル信号である。
第８の発明は、第３または第７の発明の半導体記憶装置において、前記第１の入力信号を受信するＭＯＳトランジスタのディメンジョンを大きくすることは、前記第１の入力信号を受信するＭＯＳトランジスタのゲート幅を前記第２の入力信号を受信するＭＯＳトランジスタのゲート幅より大きくする、或いは前記第１の入力信号を受信するＭＯＳトランジスタのゲートの長さを前記第２の入力信号を受信するＭＯＳトランジスタのゲートの長さより細くすることである。
第９の発明は、第４の発明の半導体記憶装置において、前記活性化のための信号は、チップイネーブル信号である。
第１０の発明は、第４の発明の半導体記憶装置において、前記活性化のための信号を受信するＭＯＳトランジスタのディメンジョンを大きくすることは、前記活性化のための信号を受信するＭＯＳトランジスタのゲート幅を前記入力信号を受信するＭＯＳトランジスタのゲート幅より大きくするか、或いは前記活性化の ための信号を受信するＭＯＳトランジスタのゲートの長さを前記入力信号を受信するＭＯＳトランジスタのゲートの長さより細くすることである。
第１１の発明は、第４、第９または第１０の発明の半導体記憶装置において、前記入力信号は、前記メモリセルアレイへ書込むためのデータ、該書込みを制御する書込み制御信号、前記メモリセルアレイ内の位置を指示するアドレスデータ、前記内部回路からの出力信号を制御する出力制御信号のいずれかである。
【０００６】
【作用】
第１、第２、第５及び第６の発明によれば、以上のように半導体記憶装置を構成したので、内部回路の動作制御に用いられる制御信号が制御信号出力回路で生成される。ここで、制御信号出力回路内で第１の入力信号をＣＭＯＳレベルに変換する第１の入力回路と、第２の入力信号をＣＭＯＳレベルに変換する第２の入力回路とが、差別化され、第１の入力回路を構成するトランジスタは、第２の入力回路を構成するトランジスタよりもディメンジョンが大きなものが用いられる。これにより、例えば高速化が要求される第１の入力回路の第１の入力信号のみの信号取込み速度が速くなる。
第３、第７及び第８の発明によれば、データ信号転送回路が行う内部回路へのデータ信号の転送が、制御信号に応じて制御される。制御信号出力回路が、ＴＴＬレベルの第１及び第２の入力信号からＣＭＯＳレベルのその制御信号を生成する。ここで、制御信号出力回路において、第１の入力信号を受信するＭ０Ｓトランジスタは、第２の入力信号を受信するＭ０Ｓトランジスタよりもディメンジョンが大きく形成されているので、該第１の入力信号を受信するＭ０Ｓトランジスタの動作により、制御信号の生成速度が速くなる。
第４、第９、第１０及び第１１の発明によれば、活性化信号出力回路から活性化信号が出力されると、受信回路の動作が制御され、該受信回路から制御信号が出力される。活性化信号により内部回路が動作可能になり、制御信号に基づいて該内部回路が所望の動作を行う。ここで、活性化信号出力回路を構成するＭＯＳトランジスタは、受信回路を構成するＭＯＳトランジスタよりディメンジョンが大きいので、活性化信号の生成速度が速くなる。従って、前記課題を解決できるのである。
【０００７】
【実施例】
図１は、本発明の実施例の半導体記憶装置の構成ブロック図である。
この半導体記憶装置は、ＣＭＯＳで構成されたＳＲＡＭであり、複数のチップの内からチップイネーブル信号によって選択されて動作する。
図１の半導体記憶装置は、複数の入力初段回路１０，２０，３０，４０，５０，６０と、内部回路１００とを備えている。入力初段回路１０〜６０は、内部回路１００の動作制御に用いる制御信号を生成する制御信号出力回路に相当するものである。また、入力初段回路１０及び２０により、或いは入力初段回路１０，２０及び２入力のＮＡＮＤゲート７２により、制御信号出力回路或いは活性化信号出力回路が構成されている。その内、入力初段回路１０は、選択時にＴＴＬレベルの第１の入力信号である負論理のチップイネーブル信号ＣＥ１／（但し、／は反転を意味する）をＣＭＯＳレベルに変換する第１の入力回路である。
入力初段回路１０に対し、入力初段回路２０〜６０は、チップイネーブル信号ＣＥ１／とは異なる第２の入力信号であるチップイネーブル信号ＣＥ２、入力データＤｉｎ、ライトイネーブル信号ＷＥ／、アウトプットイネーブル信号ＯＥ／、或いはアドレスＡＤＲをそれぞれ入力する第２の入力回路を構成している。また、入力初段回路３０はデータ信号転送回路に相当する。入力初段回路２０は、この半導体記憶装置の動作中、信号ＣＥ１／に対して相補的な信号となる正論理のチップイネーブル信号ＣＥ２を入力し、入力初段回路３０は、活性化することによってデータ信号である入力データＤｉｎを伝達し、入力初段回路４０は、書込み制御信号である負論理のライトイネーブル信号ＷＥ／を入力し、入力初段回路５０は、出力制御信号である負論理のアウトプットイネーブル信号ＯＥ／を入力し、入力初段回路６０は、メモリセルアレイに対するアドレスＡＤＲを入力するようになっている。図１の半導体記憶装置には、さらに、入力初段回路１０の出力と、インバータ７１を介した入力初段回路２０の出力とから、各入力初段回路３０，４０，５０，６０を活性化させるための制御信号或いは活性化信号を出力するＮＡＮＤゲート７２が設けられている。各入力初段回路３０，４０，５０，６０はチップイネーブル信号ＣＥ１／，ＣＥ２のレベルによってそれぞれ活性化される。
【０００８】
内部回路１００は、各入力初段回路３０，４０，５０，６０及びＮＡＮＤゲート７２からの信号を入力してアクセス動作をする構成になっている。内部回路１００には、例えば、ＣＭＯＳで構成されてデータを保持するＳＲＡＭのメモリセルアレイ１１０と、入力初段回路６０からの行アドレス及び列アドレスをそれぞれデコードする行アドレスデコーダ１２０及び列アドレスデコーダ１３０と、入力初段回路３０からのデータＤｉｎを開閉する入力データ制御回路１４０と、各デコーダ１２０，１３０によって選定されたメモリセルに対して書込み用データ或いは読出し用データを入出力するＲ／Ｗ入出力回路１５０と、アウトプットイネーブル信号ＯＥ／とチップイネーブルＣＥ／によって活性化して読出し用データを外部へ出力するデータ出力制御回路１６０とを備えている。
入力初段回路１０は、２入力のＮＡＮＤゲートで構成され、その入力端子Ｔ１０からチップイネーブル信号ＣＥ１／が入力されてＴＴＬレベルの信号ＣＥ１／を、ＣＭＯＳレベルに変換する。入力端子Ｔ１０は、ドレイン同士が接続されたＣＭＯＳのＰＭＯＳ１１及びＮＭＯＳ１２のゲート電極に接続され、そのＰＭＯＳ１１のソースは、電源電位ＶＣＣに接続されている。また入力初段回路１０は、ＰＭＯＳ１３及びＮＭＯＳ１４を有し、ＰＭＯＳ１３及びＮＭＯＳ１４のゲート電極には、入力初段回路２０の出力がインバータ７１を介して入力されている。ＰＭＯＳ１３のソースは、ＰＭＯＳ１１と並列に電源電位ＶＣＣに接続され、ＮＭＯＳ１４のソースが、接地電位ＶＳＳに接続されている。ＰＭＯＳ１３とＮＭＯＳ１４のドレインは、ＮＭＯＳ１２を介して接続されている。
【０００９】
入力初段回路２０は、選択時にチップイネーブル信号ＣＥ１／に対して反転したＴＴＬレベルの信号ＣＥ２を入力端子Ｔ２０から入力してＣＭＯＳレベルに変換する回路であり、この入力初段回路２０は、ＰＭＯＳ２１及びＮＭＯＳ２２のＣＭＯＳインバータで構成されている。
入力初段回路３０は、２入力のＮＡＮＤゲートで構成され、ＴＴＬレベルのデータＤｉｎを入力端子Ｔ３０から入力し、他方の入力にはＮＡＮＤゲート７２の出力信号ＣＥ／が入力されている。入力端子Ｔ３０は、ドレイン同士が接続されたＰＭＯＳ３１及びＮＭＯＳ３２のゲート電極に接続され、そのＮＭＯＳ３２のソースは、接地電位ＶＳＳに接続されている。他方のＰＭＯＳ３３及びＮＭＯＳ３４のゲート電極には、ＮＡＮＤゲート７２の出力が共通に入力されている。ＮＭＯＳ３４のソースは、ＮＭＯＳ３２と並列に接地電位ＶＳＳに接続され、ＰＭＯＳ３３のソースが、電源電位ＶＣＣに接続されている。ＰＭＯＳ３３とＮＭＯＳ３４のドレインは、ＰＭＯＳ３１を介して接続されている。各ＴＴＬレベルのライトイネーブル信号ＷＥ／、アウトプットイネーブル信号ＯＥ／及びアドレスＡＤＲをそれぞれＣＭＯＳレベルに変換する各入力初段回路４０，５０，６０は、入力初段回路３０と同一の構成で図示しないトランジスタ４１〜４４，５１〜５４，６１〜６４をそれぞれ有している。
入力初段回路１０内の各トランジスタ１１〜１４のディメンジョンは、入力初段回路２０内のトランジスタ２１，２２或いは入力初段回路３０〜６０内のトランジスタ３１〜３４，４１〜４４，５１〜５４，６１〜６４のディメンジョンより大きく設定されている。即ち、入力初段回路２０〜６０内の各ＮＭＯＳまたはＰＭＯＳは、入力初段回路１０内の各ＰＭＯＳ及びＮＭＯＳに対して、それぞれゲート幅が大きくされているか、またはゲート長が細くされている。
【００１０】
次に、図１の半導体記憶装置の動作を説明する。
複数のチップの内から選択されると、この半導体記憶装置において入力端子Ｔ１０にＴＴＬレベルの“Ｌ”のチップイネーブル信号ＣＥ１／が入力される。この時、入力端子Ｔ２０にはＴＴＬレベルの“Ｈ”のチップイネーブル信号ＣＥ２が入力される。チップイネーブル信号ＣＥ２は、入力初段回路２０でＣＭＯＳレベルに変換され、さらにインバータ７１を介して反転される。このチップが選択されているときは、入力初段回路１０は、“Ｈ”を出力する。この時、ＮＡＮＤゲート７２の２入力は、共に“Ｈ”であるので、ＮＡＮＤゲート７２からの“Ｌ”の出力信号ＣＥ／が各入力初段回路３０，４０，５０，６０のＰＭＯＳ３３，４３，５３，６３へ入力される。これによって、各入力初段回路３０，４０，５０，６０が活性化される。活性化された各入力初段回路３０，４０，５０，６０は、内部回路１００中の各回路へ信号或いはデータを伝達する。この結果、この半導体記憶装置は、動作してメモリセルに対して書込みと読出しの動作を実施する。
書込み動作において、アドレスＡＤＲが行アドレスデコーダ１２０と列アドレスデコーダ１３０に伝達され、アドレスＡＤＲは、各デコーダ１２０，１３０でデコードされる。デコードの結果、メモリセルアレイ１１０中のワード線とビット線が活性化され、所望のメモリセルが選択される。データＤｉｎは、入力データ制御回路１４０に入力され、入力データ制御回路１４０は、ライトイネーブル信号ＷＥ／によって開閉してそのデータＤｉｎをＲ／Ｗ入出力回路１５０に伝える。Ｒ／Ｗ入出力回路１５０に入力されたデータＤｉｎは、活性化されたビット線を介して所望のメモリセルに伝達されて書込まれる。
【００１１】
読出し時にも、アドレスＡＤＲが行アドレスデコーダ１２０と列アドレスデコーダ１３０に伝達され、アドレスＡＤＲは、各デコーダ１２０，１３０でデコードされる。デコードの結果、メモリセルアレイ１１０中のワード線とビット線が活性化され、所望のメモリセルが選択される。メモリセルに保持されていたデータは、活性化されたビット線を介して、Ｒ／Ｗ入出力回路１５０に伝達される。Ｒ／Ｗ入出力回路１５０に接続されたデータ出力制御回路１６０が、チップイネーブル信号ＣＥ／とアウトプットイネーブル信号ＯＥ／を受けて、メモリセルから読出されたデータを外部へ出力する。
チップ非選択の場合、チップイネーブル信号ＣＥ１／に“Ｈ”が入力されるか或いはチップイネーブル信号ＣＥ２に“Ｌ”が入力される。そのため、各入力初段回路３０，４０，５０，６０が非活性状態となる。チップイネーブル信号ＣＥ２に“Ｌ”が入力されているとき、入力初段回路１０も非活性状態となる。
【００１２】
次に、チップイネーブル信号ＣＥ１／，ＣＥ２を入力してから、データが読出されるまでのアクセス時間Ｔｃｏが高速になる理由と、この半導体記憶装置の動作時の消費電流である動作時電流ＩＣＡ及び非選択時の消費電流であるスタンバイ電流ＩＣＳが低減される理由を説明する。（１）は、アクセス時間Ｔｃｏが高速になる理由を示し、（２）は、動作時電流ＩＣＡ及びスタンバイ電流ＩＣＳが低い理由を示している。
（１）入力初段回路１０の内のＰＭＯＳ１１，１３及びＮＭＯＳ１２，１４のゲートのディメンジョンが大きくされている。そのため、チップイネーブル信号ＣＥ１／の取込みスピードが速くなり、結果として、アクセス時間Ｔｃｏが短縮されて高速となる。一方、ＴＴＬレベルの信号をＣＭＯＳレベルに変換する場合、“Ｌ”から“Ｈ”に変換するほうが“Ｈ”から“Ｌ”にするよりも速い。チップイネーブル信号ＣＥ２は、選択時に“Ｌ”から“Ｈ”となるので、入力初段回路１０での変換よりも入力初段回路２０でＴＴＬレベルのチップイネーブル信号ＣＥ２をＣＭＯＳレベルに変換する方が速い。そのため、入力初段回路２０のＰＭＯＳ２１及びＮＭＯＳ２２のディメンジョンは、大きくする必要がない。
（２）半導体記憶装置が動作中、チップイネーブル信号ＣＥ１／は、“Ｌ”である。チップイネーブル信号ＣＥ１／が“Ｌ”で動作するように設定された半導体記憶装置においては、入力初段回路１０において、ＴＴＬレベルの“Ｌ”が、入力された状態では、図４に示されたように、貫通する電流Ｉは小さい。なお、他の入力初段回路２０，３０，４０，５０，６０内のトランジスタのディメンジョンは、大きくされていないので、動作時電流ＩＣＡは増加することはない。そのため、低消費電力化が達成される。
【００１３】
一方、非選択時において、ＣＭＯＳレベルのチップイネーブル信号ＣＥ１／，ＣＥ２を入力する構成の場合、入力がＣＭＯＳレベルであるので、入力初段回路１０の内のＰＭＯＳ１１，１３及びＮＭＯＳ１２，１４のディメンジョンを大きくしても消費電流は少ない。この時、各入力初段回路３０，４０，５０，６０は、非活性状態となり、消費電流が流れない。このため、スタンバイ電流ＩＣＳが増加せず低消費電力である。また、非選択時に、ＴＴＬレベルのチップイネーブル信号ＣＥ１／，ＣＥ２を入力する構成の場合、この時のチップイネーブル信号ＣＥ２を“Ｌ”と設定すれば、入力初段回路１０が非活性状態となる。そのため、消費電流が流れず、低消費電力である。
以上のように、本実施例では、入力初段回路１０中のＰＭＯＳ１１，１３及びＮＭＯＳ１２，１４のディメンジョンを他の入力初段回路２０，３０，４０，５０，６０内のトランジスタのディメンジョンより大きくすることで、スタンバイ電流ＩＣＳ及び動作時電流ＩＣＡを増加させずに、アクセスを高速化することができる。
なお、本発明は、上記実施例に限定されず種々の変形が可能である。その変形例としては、例えば、ＳＲＡＭで構成された半導体記憶装置は、ＲＯＭで構成された半導体記憶装置としても、同様に、低消費電力の高速アクセスを実施することができる。
【００１４】
【発明の効果】
以上詳細に説明したように、第１、第２、第５及び第６の発明によれば、制御信号出力回路で、第１の入力信号を受信してＣＭＯＳレベルの信号に変換する第１の入力回路のトランジスタは、第２の入力回路を構成するトランジスタよりディメンジョンを大きくしたので、例えば高速化が要求される第１の入力回路の第１の入力信号の信号取込み速度が速くなり、結果的にメモリセルアレイに対するアクセスを速くできる。
第３、第７及び第８の発明によれば、制御信号に応じて、入力されるデータ信号の内部回路への転送が制御されるデータ信号転送回路と、第１及び第２の入力信号に基づいてＣＭＯＳレベルの制御信号を出力する制御信号出力回路とを有する半導体記憶装置において、制御信号出力回路で第１の入力信号を受信するＭＯＳトランジスタのディメンジョンを、第２の入力信号を受信するトランジスタよりディメンジョンが大きくしたので、その第１の入力信号を受信するＭＯＳトランジスタの動作により、制御信号の生成速度が速くなり、結果的にメモリセルアレイに対するアクセスを速くできる。さらに、第１の入力信号を受信するＭＯＳトランジスタのディメンジョンを大きくしても、第２の入力信号を受信するＭＯＳトランジスタのディメンジョンは特に大きくしていないので、例えば第１の入力信号がＴＴＬレベルの“Ｌ”のときに半導体記憶装置が動作するようにしておけば、動作中の消費電力が従来に比べて増加しない。また、半導体記憶装置でアクセスを行わない非選択時には、第１の入力信号をＣＭＯＳレベルの信号にしたり、第１の入力信号を受信するＭＯＳトランジスタをオンさせない回路を設けておけば、該非選択時にも消費電力は増加しない。つまり、低消費電力を確保した状態で、高速アクセスを可能にできる。
第４、第９、第１０及び第１１の発明によれば、活性化のための信号を受信するＭＯＳトランジスタは、入力信号を受信するＭＯＳトランジスタよりディメンジョンが大きいトランジスタを用いて構成されているので、例えば高速化が要求される活性化のための信号の取込み速度が速くなり、結果的にメモリセルアレイに対するアクセスを速くできる。さらに、活性化のための信号を受信するＭＯＳトランジスタのディメンジョンを大きくしても、入力信号を受信するＭＯＳトランジスタのディメンジョンは特に大きくしていないので、低消費電力を確保した状態で、高速アクセスを可能にできる。
【図面の簡単な説明】
【図１】本発明の実施例の半導体記憶装置を示す構成ブロック図である。
【図２】従来の入力初段回路を示す回路図である。
【図３】図２の入・出力信号を示す図てある。
【図４】図２の動作波形と消費電流を示す図である。
【符号の説明】
１０〜６０ 入力初段回路
１００ 内部回路
１１０ メモリセルアレイ
Claims (7)
- 情報を記憶するためのメモリセルアレイを含む内部回路と、前記内部回路の動作制御に用いられる制御信号を生成する制御信号出力回路とを有する半導体記憶装置において、
前記制御信号出力回路は、ＴＴＬレベルの第１の入力信号を受け、該第１の入力信号の電圧レベルをＣＭＯＳレベルに変換する第１の入力初段回路と、ＴＴＬレベルの第２の入力信号を受け、該第２の入力信号の電圧レベルをＣＭＯＳレベルに変換する第２の入力初段回路と、前記第１の入力初段回路の出力と前記第２の入力初段回路の出力を受けて前記制御信号を出力する論理回路を有し、前記第１の入力初段回路は、高電位側にＰチャンネルＭＯＳトランジスタが接続され、低電位側にＮチャンネルＭＯＳトランジスタが接続された第１のＣＭＯＳインバータと、該第１のＣＭＯＳインバータの電流通路には、前記第２の入力初段回路から出力された信号に応じて導通状態あるいは非導通状態となる動作をし、前記第１のＣＭＯＳインバータの動作状態を制御するＭＯＳトランジスタが挿入された構成であり、前記第２の入力初段回路は、高電位側にＰチャンネルＭＯＳトランジスタが接続され、低電位側にＮチャンネルＭＯＳトランジスタが接続された第２のＣＭＯＳインバータで構成され、前記ＭＯＳトランジスタは、前記ＴＴＬレベルの第１の入力信号が第１の電圧レベルの期間は導通状態となり、第１の電圧レベルよりも電圧が高い第２の電圧レベルの期間は非導通状態となるように制御され、前記制御信号出力回路は、第１の電圧レベルから該第１の電圧レベルより高い第２の電圧レベルとなった前記第２の入力信号を受信している時に、前記第２の電圧レベルから前記第１の電圧レベルとなる前記第１の入力信号を受信することにより前記半導体記憶装置を動作させる電圧レベルを有する前記制御信号を前記論理回路の出力として生成するものであり、前記第１の入力初段回路を構成する前記ＭＯＳトランジスタのディメンジョンは、前記第２の入力初段回路を構成する前記ＭＯＳトランジスタのディメンジョンより大きいことを特徴とする半導体記憶装置。 - 前記第１の入力信号及び前記第２の入力信号の少なくとも一方は、チップイネーブル信号であることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１の入力初段回路の構成に用いられるＭＯＳトランジスタのディメンジョンを大きくすることは、前記第１の入力初段回路を構成するのに用いられるＭＯＳトランジスタのゲート幅を前記第２の入力初段回路を構成するのに用いられるＭＯＳトランジスタのゲート幅より大きくする、或いは前記第１の入力初段回路を構成するのに用いられるＭＯＳトランジスタのゲートの長さを前記第２の入力初段回路を構成するのに用いられるＭＯＳトランジスタゲートの長さより細くすることであることを特徴とする請求項１または請求項２記載の半導体記憶装置。
- 前記半導体記憶装置は、受信したＴＴＬレベルの第３の入力信号をＣＭＯＳレベルに変換して、前記半導体記憶装置の動作で用いられる前記内部回路へ転送する受信回路を有し、前記受信回路を構成するＭＯＳトランジスタのディメンジョンは前記第１の入力初段回路を構成するＭＯＳトランジスタのディメンジョンより小さいことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
- 前記受信回路は、前記制御信号によって動作状態が制御されることを特徴とする請求項４記載の半導体記憶装置。
- 前記受信回路を構成するＭＯＳトランジスタのディメンジョンを小さくすることは、前記制御信号を受信するＭＯＳトランジスタのゲート幅を前記第１の入力信号を受信するＭＯＳトランジスタのゲート幅より小さくする、或いは前記制御信号を受信するＭＯＳトランジスタのゲートの長さを前記第１の入力信号を受信するＭＯＳトランジスタのゲートの長さより太くすることであることを特徴とする請求項４または請求項５記載の半導体記憶装置。
- 前記第３の入力信号は、前記メモリセルアレイへ書込むためのデータ、該書込みを制御する書込み制御信号、前記メモリセルアレイ内の位置を指示するアドレスデータ、前記内部回路からの出力信号の出力を制御する出力制御信号のいずれかであることを特徴とする請求項４〜６のいずれか１つに記載の半導体記憶装置。
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