JPH0765577A - 半導体記憶装置の出力回路 - Google Patents
半導体記憶装置の出力回路Info
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- JPH0765577A JPH0765577A JP5214485A JP21448593A JPH0765577A JP H0765577 A JPH0765577 A JP H0765577A JP 5214485 A JP5214485 A JP 5214485A JP 21448593 A JP21448593 A JP 21448593A JP H0765577 A JPH0765577 A JP H0765577A
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Abstract
(57)【要約】
【目的】 ニブルモードやページモード等のサイクルタ
イムを短くし、さらにパイプライン制御を行うシステム
にも対応できる。 【構成】 モード切替え信号Ｐによってスイッチ手段４
３をオンすれば、スイッチ手段４１，４２がオフとな
り、通常の読出しモードとなる。信号Ｐによってスイッ
チ手段４３をオフにすると共に、スイッチ手段４１，４
２をオンにすれば、１サイクルディレイの読出しモード
となる。このモードでは、外部クロックの立上りと立下
りそれぞれに同期して第１と第２のスイッチ手段４１，
４２が交互にオン，オフ動作する。スイッチ手段４１が
オンすると、出力情報ＤＯがラッチ回路５１にラッチさ
れる。ラッチ回路５１の情報は、次にオン状態となるス
イッチ手段４２を通してラッチ回路５２にラッチされ、
そのラッチ情報が出力バッファ６０で駆動されて出力デ
ータＤout が出力される。
イムを短くし、さらにパイプライン制御を行うシステム
にも対応できる。 【構成】 モード切替え信号Ｐによってスイッチ手段４
３をオンすれば、スイッチ手段４１，４２がオフとな
り、通常の読出しモードとなる。信号Ｐによってスイッ
チ手段４３をオフにすると共に、スイッチ手段４１，４
２をオンにすれば、１サイクルディレイの読出しモード
となる。このモードでは、外部クロックの立上りと立下
りそれぞれに同期して第１と第２のスイッチ手段４１，
４２が交互にオン，オフ動作する。スイッチ手段４１が
オンすると、出力情報ＤＯがラッチ回路５１にラッチさ
れる。ラッチ回路５１の情報は、次にオン状態となるス
イッチ手段４２を通してラッチ回路５２にラッチされ、
そのラッチ情報が出力バッファ６０で駆動されて出力デ
ータＤout が出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ニブルモードやページ
モード等の機能を有する半導体記憶装置において、記憶
部からの読出しデータ等を出力する半導体記憶装置の出
力回路に関するものである。
モード等の機能を有する半導体記憶装置において、記憶
部からの読出しデータ等を出力する半導体記憶装置の出
力回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；特開昭６２−７２２２３号公報 図２は、前記文献に記載された従来の半導体記憶装置に
おける出力回路の回路図である。この半導体記憶装置の
出力回路は、ニブル機能を有するダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）におけ
るデータ出力回路であり、記憶部からの相補的な出力情
報ＤＯ，ＤＯN （但し、Ｎは反転を意味する）をラッチ
するラッチ回路１０と、該ラッチ回路１０の出力の導通
／遮断を制御する制御回路２０と、該制御回路２０の出
力を駆動して出力データＤout を出力する出力バッファ
３０とを備え、該ラッチ回路１０を相補的な出力情報Ｄ
Ｏ，ＤＯNに対応してスタティック論理により動作さ
せ、出力データＤout を出力するようになっている。ラ
ッチ回路１０は、ディプレッション型のＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという）１１，１２、
及びエンハンスメント型のＮＭＯＳ１３，１４，１５，
１６，１７，１８を有し、そのＮＭＯＳ１１，１３，１
５，１７が電源電位Ｖｃｃとグランド（ＧＮＤ）との間
に直列接続されると共に、そのＮＭＯＳ１２，１４，１
６，１８が電源電位ＶｃｃとＧＮＤとの間に接続されて
いる。ＮＭＯＳ１１，１２は、そのソース及びゲートが
それぞれ共通接続されて常時オン状態となっている。Ｎ
ＭＯＳ１３，１４は信号φR によってゲート制御され、
ＮＭＯＳ１５は出力情報ＤＯによってゲート制御され、
及びＮＭＯＳ１６は出力情報ＤＯN によってゲート制御
されるようになっている。ＮＭＯＳ１７のゲートはＮＭ
ＯＳ１６のソース側ノードＮ２に接続され、ＮＭＯＳ１
８のゲートがＮＭＯＳ１５のソース側ノードＮ１に接続
されている。制御回路２０は、信号φG によってゲート
制御されるエンハンスメント型のＮＭＯＳ２１，２２
と、信号φF によってゲート制御されるエンハンスメン
ト型のＮＭＯＳ２３，２４とを有している。ノードＮ
１，Ｎ２にはＮＭＯＳ２１，２２のドレインがそれぞれ
接続され、それらのソースとＧＮＤとの間に、ＮＭＯＳ
２３，２４が接続されている。出力バッファ３０は、Ｎ
ＭＯＳ２１，２２のソース側電位によってゲート制御さ
れるエンハンスメント型のＮＭＯＳ３１，３２を有し、
そのＮＭＯＳ３１，３２が電源電位ＶｃｃとＧＮＤとの
間に直列接続されている。
例えば次のような文献に記載されるものがあった。 文献；特開昭６２−７２２２３号公報 図２は、前記文献に記載された従来の半導体記憶装置に
おける出力回路の回路図である。この半導体記憶装置の
出力回路は、ニブル機能を有するダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）におけ
るデータ出力回路であり、記憶部からの相補的な出力情
報ＤＯ，ＤＯN （但し、Ｎは反転を意味する）をラッチ
するラッチ回路１０と、該ラッチ回路１０の出力の導通
／遮断を制御する制御回路２０と、該制御回路２０の出
力を駆動して出力データＤout を出力する出力バッファ
３０とを備え、該ラッチ回路１０を相補的な出力情報Ｄ
Ｏ，ＤＯNに対応してスタティック論理により動作さ
せ、出力データＤout を出力するようになっている。ラ
ッチ回路１０は、ディプレッション型のＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという）１１，１２、
及びエンハンスメント型のＮＭＯＳ１３，１４，１５，
１６，１７，１８を有し、そのＮＭＯＳ１１，１３，１
５，１７が電源電位Ｖｃｃとグランド（ＧＮＤ）との間
に直列接続されると共に、そのＮＭＯＳ１２，１４，１
６，１８が電源電位ＶｃｃとＧＮＤとの間に接続されて
いる。ＮＭＯＳ１１，１２は、そのソース及びゲートが
それぞれ共通接続されて常時オン状態となっている。Ｎ
ＭＯＳ１３，１４は信号φR によってゲート制御され、
ＮＭＯＳ１５は出力情報ＤＯによってゲート制御され、
及びＮＭＯＳ１６は出力情報ＤＯN によってゲート制御
されるようになっている。ＮＭＯＳ１７のゲートはＮＭ
ＯＳ１６のソース側ノードＮ２に接続され、ＮＭＯＳ１
８のゲートがＮＭＯＳ１５のソース側ノードＮ１に接続
されている。制御回路２０は、信号φG によってゲート
制御されるエンハンスメント型のＮＭＯＳ２１，２２
と、信号φF によってゲート制御されるエンハンスメン
ト型のＮＭＯＳ２３，２４とを有している。ノードＮ
１，Ｎ２にはＮＭＯＳ２１，２２のドレインがそれぞれ
接続され、それらのソースとＧＮＤとの間に、ＮＭＯＳ
２３，２４が接続されている。出力バッファ３０は、Ｎ
ＭＯＳ２１，２２のソース側電位によってゲート制御さ
れるエンハンスメント型のＮＭＯＳ３１，３２を有し、
そのＮＭＯＳ３１，３２が電源電位ＶｃｃとＧＮＤとの
間に直列接続されている。
【０００３】図３は、図２に示す出力回路の動作波形図
であり、この図を参照しつつ図２の動作を説明する。図
３において、ＲＡＳN は反転ロウアドレスストローブ信
号、ＣＡＳN は反転カラムアドレスストローブ信号、信
号φR は信号ＲＡＳN に同期する信号、信号φG は信号
ＣＡＳN と逆相の信号、信号φF は信号φG の逆相の信
号である。信号ＲＡＳN が“Ｌ”の時のニブルサイクル
期間は、プリチャージ期間Ｐ１，Ｐ２とアクティブ期間
ＮＡ１，ＮＡ２とからなる。信号φR は信号ＲＡＳN が
“Ｌ”の時のニブルサイクル期間において常に“Ｈ”と
なっている。そのため、ニブル動作中では、ＮＭＯＳ１
３，１４がオンしている。信号ＣＡＳN が“Ｈ”の時に
は、信号φG は“Ｌ”であり、ＮＭＯＳ２１，２２がオ
フしている。信号φF は“Ｈ”であり、ＮＭＯＳ２３，
２４がオンしている。そのため、ＮＭＯＳ３１，３２の
ゲートがＧＮＤレベルとなり、該出力バッファ３０の出
力端子がハイインピーダンス状態となる。信号ＣＡＳN
が“Ｈ”になると、半導体記憶装置内の記憶部からの出
力情報ＤＯ，ＤＯN がラッチ回路１０にラッチされる。
例えば、出力情報ＤＯが“Ｈ”の場合、ＮＭＯＳ１５が
オンし、ノードＮ１が充電されて“Ｈ”となる。一方、
出力情報ＤＯN が“Ｌ”なので、ＮＭＯＳ１６がオフし
ている。ノードＮ１が“Ｈ”となるので、ＮＭＯＳ１８
がオンし、ノードＮ２がＧＮＤレベルとなる。これによ
り、記憶部からの出力情報ＤＯ，ＤＯN に対応して、ノ
ードＮ１，Ｎ２に該出力情報ＤＯ，ＤＯN がラッチされ
る。信号ＣＡＳN が“Ｌ”になると、信号φF が“Ｌ”
となり、ＮＭＯＳ２３，２４がオフする。信号φG が
“Ｈ”となり、ＮＭＯＳ２１，２２がオンし、ノードＮ
１の“Ｈ”によってＮＭＯＳ３１のゲートが“Ｈ”とな
り、該ＮＭＯＳ３１がオンする。又、ノードＮ２はＧＮ
Ｄレベルであるから、ＮＭＯＳ３２のゲートがＧＮＤレ
ベルとなって該ＮＭＯＳ３２がオフする。これにより、
出力バッファ３０の出力データＤout が“Ｈ”となる。
この種の出力回路では、ニブル動作中の信号ＣＡＳN が
“Ｈ”であるプリチャージ期間Ｐ１，Ｐ２中において、
記憶部からの出力情報ＤＯ，ＤＯN をラッチ回路１０に
ラッチする動作が、スタティックな論理で実行される。
そのため、ラッチ回路１０のラッチ動作を軽減でき、短
時間に動作させることができるので、高速化が可能とな
る。
であり、この図を参照しつつ図２の動作を説明する。図
３において、ＲＡＳN は反転ロウアドレスストローブ信
号、ＣＡＳN は反転カラムアドレスストローブ信号、信
号φR は信号ＲＡＳN に同期する信号、信号φG は信号
ＣＡＳN と逆相の信号、信号φF は信号φG の逆相の信
号である。信号ＲＡＳN が“Ｌ”の時のニブルサイクル
期間は、プリチャージ期間Ｐ１，Ｐ２とアクティブ期間
ＮＡ１，ＮＡ２とからなる。信号φR は信号ＲＡＳN が
“Ｌ”の時のニブルサイクル期間において常に“Ｈ”と
なっている。そのため、ニブル動作中では、ＮＭＯＳ１
３，１４がオンしている。信号ＣＡＳN が“Ｈ”の時に
は、信号φG は“Ｌ”であり、ＮＭＯＳ２１，２２がオ
フしている。信号φF は“Ｈ”であり、ＮＭＯＳ２３，
２４がオンしている。そのため、ＮＭＯＳ３１，３２の
ゲートがＧＮＤレベルとなり、該出力バッファ３０の出
力端子がハイインピーダンス状態となる。信号ＣＡＳN
が“Ｈ”になると、半導体記憶装置内の記憶部からの出
力情報ＤＯ，ＤＯN がラッチ回路１０にラッチされる。
例えば、出力情報ＤＯが“Ｈ”の場合、ＮＭＯＳ１５が
オンし、ノードＮ１が充電されて“Ｈ”となる。一方、
出力情報ＤＯN が“Ｌ”なので、ＮＭＯＳ１６がオフし
ている。ノードＮ１が“Ｈ”となるので、ＮＭＯＳ１８
がオンし、ノードＮ２がＧＮＤレベルとなる。これによ
り、記憶部からの出力情報ＤＯ，ＤＯN に対応して、ノ
ードＮ１，Ｎ２に該出力情報ＤＯ，ＤＯN がラッチされ
る。信号ＣＡＳN が“Ｌ”になると、信号φF が“Ｌ”
となり、ＮＭＯＳ２３，２４がオフする。信号φG が
“Ｈ”となり、ＮＭＯＳ２１，２２がオンし、ノードＮ
１の“Ｈ”によってＮＭＯＳ３１のゲートが“Ｈ”とな
り、該ＮＭＯＳ３１がオンする。又、ノードＮ２はＧＮ
Ｄレベルであるから、ＮＭＯＳ３２のゲートがＧＮＤレ
ベルとなって該ＮＭＯＳ３２がオフする。これにより、
出力バッファ３０の出力データＤout が“Ｈ”となる。
この種の出力回路では、ニブル動作中の信号ＣＡＳN が
“Ｈ”であるプリチャージ期間Ｐ１，Ｐ２中において、
記憶部からの出力情報ＤＯ，ＤＯN をラッチ回路１０に
ラッチする動作が、スタティックな論理で実行される。
そのため、ラッチ回路１０のラッチ動作を軽減でき、短
時間に動作させることができるので、高速化が可能とな
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
出力回路では、信号ＣＡＳN の立下り時のみに同期して
記憶部からの出力情報ＤＯ，ＤＯN をラッチ回路１０に
ラッチするため、ニブルモードやページモード等のサイ
クルタイムを短くすることが困難であり、パイプライン
制御を行うシステムには対応できないという問題があ
り、それを解決することが困難であった。本発明は、前
記従来技術が持っていた課題として、ニブルモードやペ
ージモード等のサイクルタイムを短くすることが困難で
あり、パイプライン制御を行うシステムには対応できな
いという点について解決し、サイクルタイムが短く、パ
イプライン制御を行うシステムにも対応できる、半導体
記憶装置の出力回路を提供することを目的とする。
出力回路では、信号ＣＡＳN の立下り時のみに同期して
記憶部からの出力情報ＤＯ，ＤＯN をラッチ回路１０に
ラッチするため、ニブルモードやページモード等のサイ
クルタイムを短くすることが困難であり、パイプライン
制御を行うシステムには対応できないという問題があ
り、それを解決することが困難であった。本発明は、前
記従来技術が持っていた課題として、ニブルモードやペ
ージモード等のサイクルタイムを短くすることが困難で
あり、パイプライン制御を行うシステムには対応できな
いという点について解決し、サイクルタイムが短く、パ
イプライン制御を行うシステムにも対応できる、半導体
記憶装置の出力回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体記憶装置の出力回路において、外
部クロックに同期した信号によりオン，オフ動作して半
導体記憶装置内の記憶部からの出力情報を導通／遮断す
る第１のスイッチ手段と、前記第１のスイッチ手段の出
力をラッチする第１のラッチ回路と、前記外部クロック
に同期した信号により、前記第１のスイッチ手段に対し
て交互にオン，オフ動作して前記第１のラッチ回路の出
力を導通／遮断する第２のスイッチ手段とを、備えてい
る。さらに、前記第１及び第２のスイッチ手段のイネー
ブル／ディセーブルを制御するモード切替え信号によ
り、選択的にオン，オフ動作して前記出力情報を導通／
遮断する第３のスイッチ手段と、前記第２又は第３のス
イッチ手段の出力をラッチする第２のラッチ回路と、出
力イネーブル信号によりオン状態となって前記第２のラ
ッチ回路の出力を駆動する出力バッファとが、設けられ
ている。
決するために、半導体記憶装置の出力回路において、外
部クロックに同期した信号によりオン，オフ動作して半
導体記憶装置内の記憶部からの出力情報を導通／遮断す
る第１のスイッチ手段と、前記第１のスイッチ手段の出
力をラッチする第１のラッチ回路と、前記外部クロック
に同期した信号により、前記第１のスイッチ手段に対し
て交互にオン，オフ動作して前記第１のラッチ回路の出
力を導通／遮断する第２のスイッチ手段とを、備えてい
る。さらに、前記第１及び第２のスイッチ手段のイネー
ブル／ディセーブルを制御するモード切替え信号によ
り、選択的にオン，オフ動作して前記出力情報を導通／
遮断する第３のスイッチ手段と、前記第２又は第３のス
イッチ手段の出力をラッチする第２のラッチ回路と、出
力イネーブル信号によりオン状態となって前記第２のラ
ッチ回路の出力を駆動する出力バッファとが、設けられ
ている。
【０００６】
【作用】本発明によれば、以上のように半導体記憶装置
の出力回路を構成したので、第１及び第２のスイッチ手
段をイネーブルにするか否かを制御するモード切替え信
号により、第３のスイッチ手段をオン状態にすれば、第
１及び第２の切替え手段がオフ状態となり、通常の読出
しモードとなる。すると、記憶部からの出力情報が第３
のスイッチを通して出力バッファで駆動され、出力デー
タが出力される。モード切替え信号によって第３のスイ
ッチ手段をオフ状態にすれば、１サイクルディレイ読出
しモードとなる。このモードでは、信号ＣＡＳN 等の外
部クロックの例えば立上りと立下りにそれぞれに同期し
て交互にオン，オフ動作する第１及び第２のスイッチ手
段により、記憶部からの出力情報が該第１のスイッチ手
段を通して第１のラッチ回路にラッチされる。そして、
該第１のラッチ回路の情報が第２のスイッチ手段を介し
て第２のラッチ回路にラッチされ、そのラッチされた情
報が出力バッファで駆動されて出力される。これによ
り、１サイクルディレイの読出しが可能となる。このよ
うに、モード切替え信号によって１サイクルディレイの
読出しと、通常の読出しとの選択が行えるので、サイク
ルタイムの短い高速読出しが行え、さらにシステムに対
応した２種類の読出しモードを該モード切替え信号によ
って選択が行える。従って、前記課題を解決できるので
ある。
の出力回路を構成したので、第１及び第２のスイッチ手
段をイネーブルにするか否かを制御するモード切替え信
号により、第３のスイッチ手段をオン状態にすれば、第
１及び第２の切替え手段がオフ状態となり、通常の読出
しモードとなる。すると、記憶部からの出力情報が第３
のスイッチを通して出力バッファで駆動され、出力デー
タが出力される。モード切替え信号によって第３のスイ
ッチ手段をオフ状態にすれば、１サイクルディレイ読出
しモードとなる。このモードでは、信号ＣＡＳN 等の外
部クロックの例えば立上りと立下りにそれぞれに同期し
て交互にオン，オフ動作する第１及び第２のスイッチ手
段により、記憶部からの出力情報が該第１のスイッチ手
段を通して第１のラッチ回路にラッチされる。そして、
該第１のラッチ回路の情報が第２のスイッチ手段を介し
て第２のラッチ回路にラッチされ、そのラッチされた情
報が出力バッファで駆動されて出力される。これによ
り、１サイクルディレイの読出しが可能となる。このよ
うに、モード切替え信号によって１サイクルディレイの
読出しと、通常の読出しとの選択が行えるので、サイク
ルタイムの短い高速読出しが行え、さらにシステムに対
応した２種類の読出しモードを該モード切替え信号によ
って選択が行える。従って、前記課題を解決できるので
ある。
【０００７】
【実施例】図１は、本発明の実施例を示すニブルモード
やページモード等の機能を備えた半導体記憶装置におけ
る出力回路の回路図である。この出力回路は、相補的な
制御信号φ1 ，φ1Nでオン，オフ動作する第１のスイッ
チ手段４１と、相補的な制御信号φ2 ，φ2Nでオン，オ
フ動作する第２のスイッチ手段４２と、モード切替え信
号Ｐ及びそれがインバータ４４で反転された反転モード
切替え信号によってオン，オフ動作する第３のスイッチ
手段４３と、第１及び第２のラッチ回路５１，５２と、
出力バッファ６０とを、備えている。メモリセル等の記
憶部からの出力情報ＤＯを入力する入力ノードＮ４０に
は、第１のスイッチ手段４１及びラッチ回路５１を介し
てノードＮ５１が接続されている。第１のスイッチ手段
４１は、制御信号φ1 でゲート制御されるＮＭＯＳ４１
ａと、逆相の制御信号φ1Nでゲート制御されるＰチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳという）４１ｂ
とを有し、それらが並列接続されたアナログスイッチで
構成されている。第１のラッチ回路５１は、ノードＮ５
１に逆並列接続された２個のインバータ５１ａ，５１ｂ
で構成されている。ノードＮ５１は、第２のスイッチ手
段４２を介してノードＮ４３に接続されている。第２の
スイッチ手段４２は、制御信号φ2 でゲート制御される
ＮＭＯＳ４２ａと、逆相の制御信号φ2Nでゲート制御さ
れるＰＭＯＳ４２ｂを有し、それらが並列接続されたア
ナログスイッチで構成されている。また、入力ノードＮ
４０は、第３のスイッチ手段４３を介してノードＮ４３
に接続されている。第３のスイッチ手段４３は、モード
切替え信号Ｐがインバータ４４で反転された反転モード
切替え信号によってゲート制御されるＮＭＯＳ４３ａ
と、該モード切替え信号Ｐでゲート制御されるＰＭＯＳ
４３ｂとを有し、それらが並列接続されたアナログスイ
ッチで構成されている。ノードＮ４３には、第２のラッ
チ回路５２が接続されている。ラッチ回路５２は、ノー
ドＮ４３に逆並列接続された２個のインバータ５２ａ，
５２ｂで構成されている。ノードＮ４３及びラッチ回路
５２の出力側には、該ラッチ回路５２の出力を駆動して
出力ノードＮ６５から出力データＤout を出力する出力
バッファ６０が接続されている。出力バッファ６０は、
出力イネーブル信号φOEによって開閉制御される２入力
のＮＡＮＤゲート６１，６２を有し、それらの入力端子
がノードＮ４３及びラッチ回路５２の出力側にそれぞれ
接続されている。ＮＡＮＤゲート６１，６２の出力側に
は、インバータ６３，６４を介してＮＭＯＳ６５，６６
のゲートが接続され、それらのＮＭＯＳ６５，６６が電
源電位ＶｃｃとＧＮＤとの間に直列接続されている。こ
のＮＭＯＳ６５，６６の接続点の出力ノードＮ６５か
ら、出力データＤout が出力されるようになっている。
やページモード等の機能を備えた半導体記憶装置におけ
る出力回路の回路図である。この出力回路は、相補的な
制御信号φ1 ，φ1Nでオン，オフ動作する第１のスイッ
チ手段４１と、相補的な制御信号φ2 ，φ2Nでオン，オ
フ動作する第２のスイッチ手段４２と、モード切替え信
号Ｐ及びそれがインバータ４４で反転された反転モード
切替え信号によってオン，オフ動作する第３のスイッチ
手段４３と、第１及び第２のラッチ回路５１，５２と、
出力バッファ６０とを、備えている。メモリセル等の記
憶部からの出力情報ＤＯを入力する入力ノードＮ４０に
は、第１のスイッチ手段４１及びラッチ回路５１を介し
てノードＮ５１が接続されている。第１のスイッチ手段
４１は、制御信号φ1 でゲート制御されるＮＭＯＳ４１
ａと、逆相の制御信号φ1Nでゲート制御されるＰチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳという）４１ｂ
とを有し、それらが並列接続されたアナログスイッチで
構成されている。第１のラッチ回路５１は、ノードＮ５
１に逆並列接続された２個のインバータ５１ａ，５１ｂ
で構成されている。ノードＮ５１は、第２のスイッチ手
段４２を介してノードＮ４３に接続されている。第２の
スイッチ手段４２は、制御信号φ2 でゲート制御される
ＮＭＯＳ４２ａと、逆相の制御信号φ2Nでゲート制御さ
れるＰＭＯＳ４２ｂを有し、それらが並列接続されたア
ナログスイッチで構成されている。また、入力ノードＮ
４０は、第３のスイッチ手段４３を介してノードＮ４３
に接続されている。第３のスイッチ手段４３は、モード
切替え信号Ｐがインバータ４４で反転された反転モード
切替え信号によってゲート制御されるＮＭＯＳ４３ａ
と、該モード切替え信号Ｐでゲート制御されるＰＭＯＳ
４３ｂとを有し、それらが並列接続されたアナログスイ
ッチで構成されている。ノードＮ４３には、第２のラッ
チ回路５２が接続されている。ラッチ回路５２は、ノー
ドＮ４３に逆並列接続された２個のインバータ５２ａ，
５２ｂで構成されている。ノードＮ４３及びラッチ回路
５２の出力側には、該ラッチ回路５２の出力を駆動して
出力ノードＮ６５から出力データＤout を出力する出力
バッファ６０が接続されている。出力バッファ６０は、
出力イネーブル信号φOEによって開閉制御される２入力
のＮＡＮＤゲート６１，６２を有し、それらの入力端子
がノードＮ４３及びラッチ回路５２の出力側にそれぞれ
接続されている。ＮＡＮＤゲート６１，６２の出力側に
は、インバータ６３，６４を介してＮＭＯＳ６５，６６
のゲートが接続され、それらのＮＭＯＳ６５，６６が電
源電位ＶｃｃとＧＮＤとの間に直列接続されている。こ
のＮＭＯＳ６５，６６の接続点の出力ノードＮ６５か
ら、出力データＤout が出力されるようになっている。
【０００８】図４は、図１の制御信号φ1 ，φ1N，
φ2 ，φ2Nを生成する制御信号生成回路の構成例を示す
回路図である。制御信号生成回路は、外部クロック又は
外部クロックと同期した信号ＣＬＫNを入力し、モード
切替え信号Ｐによって相補的な制御信号φ1 ，φ1N，φ
2 ，φ2Nを出力する回路である。この制御信号生成回路
は、モード切替え信号Ｐを反転するインバータ７１と、
複数段のインバータからなるディレイ回路（遅延回路）
７２，７３とを有し、該インバータ７１の出力側、デイ
レイ回路７２の出力側、及び信号ＣＬＫN が、３入力の
ＮＯＲゲート７４の入力側に接続されている。信号ＣＬ
ＫN 、ディレイ回路７３の出力側、及びモード切替え信
号Ｐは、３入力のＮＡＮＤゲート７５の入力側に接続さ
れている。ＮＯＲゲート７４は、制御信号φ1 を出力す
る回路であり、その出力側に、反転制御信号φ1Nを出力
するインバータ７６が接続されている。ＮＡＮＤゲート
７５は、制御信号φ2 を出力する回路であり、その出力
側に、反転制御信号φ2Nを出力するインバータ７７が接
続されている。
φ2 ，φ2Nを生成する制御信号生成回路の構成例を示す
回路図である。制御信号生成回路は、外部クロック又は
外部クロックと同期した信号ＣＬＫNを入力し、モード
切替え信号Ｐによって相補的な制御信号φ1 ，φ1N，φ
2 ，φ2Nを出力する回路である。この制御信号生成回路
は、モード切替え信号Ｐを反転するインバータ７１と、
複数段のインバータからなるディレイ回路（遅延回路）
７２，７３とを有し、該インバータ７１の出力側、デイ
レイ回路７２の出力側、及び信号ＣＬＫN が、３入力の
ＮＯＲゲート７４の入力側に接続されている。信号ＣＬ
ＫN 、ディレイ回路７３の出力側、及びモード切替え信
号Ｐは、３入力のＮＡＮＤゲート７５の入力側に接続さ
れている。ＮＯＲゲート７４は、制御信号φ1 を出力す
る回路であり、その出力側に、反転制御信号φ1Nを出力
するインバータ７６が接続されている。ＮＡＮＤゲート
７５は、制御信号φ2 を出力する回路であり、その出力
側に、反転制御信号φ2Nを出力するインバータ７７が接
続されている。
【０００９】図５はモード切替え信号Ｐが“Ｈ”（即
ち、１サイクルディレイモード）の動作波形図、及び図
６はモード切替え信号Ｐが“Ｌ”（即ち、従来と同様の
サイクルディレイをさせない通常の読出しのノーマルモ
ード）の動作波形図である。以下、これらの図を参照し
つつ、図１の出力回路のディレイモードの動作（ａ）
と、ノーマルモードの動作（ｂ）を説明する。 （ａ） ディレイモードの動作（図５） モード切替え信号Ｐが“Ｈ”（即ち、１サイクルディレ
イモード）の動作では、該モード切替え信号Ｐが“Ｈ”
のために、図１のスイッチ手段４３がオフ状態である。
まず、ｎサイクル目の信号ＣＬＫN の立下りで、制御信
号φ1 が“Ｈ”、反転制御信号φ1Nが“Ｌ”となってス
イッチ手段４１がオンし、記憶部からの出力情報ＤＯが
ラッチ回路５１にラッチされる。この時、信号ＣＬＫN
に同期した出力イネーブル信号φOEが“Ｈ”となり、ｎ
−１サイクル目にラッチ回路５２にラッチされていた情
報が、出力バッファ６０内のＮＡＮＤゲート６１，６２
及びインバータ６３，６４を通ってＮＭＯＳ６５，６６
のゲートへ送られ、該ＮＭＯＳ６５，６６が動作して出
力データＤout が読出される。相補的な制御信号φ1 ，
φ1Nは、図４のディレイ回路７２のディレイタイム（遅
延時間）の後、該制御信号φ1 が再び“Ｌ”へ戻ると共
に、反転制御信号φ1Nが再び“Ｈ”へ戻り、図１のスイ
ッチ手段４１がオフ状態となる。この間、反転制御信号
φ2Nは“Ｈ”、制御信号φ2 は“Ｌ”のままである。
ち、１サイクルディレイモード）の動作波形図、及び図
６はモード切替え信号Ｐが“Ｌ”（即ち、従来と同様の
サイクルディレイをさせない通常の読出しのノーマルモ
ード）の動作波形図である。以下、これらの図を参照し
つつ、図１の出力回路のディレイモードの動作（ａ）
と、ノーマルモードの動作（ｂ）を説明する。 （ａ） ディレイモードの動作（図５） モード切替え信号Ｐが“Ｈ”（即ち、１サイクルディレ
イモード）の動作では、該モード切替え信号Ｐが“Ｈ”
のために、図１のスイッチ手段４３がオフ状態である。
まず、ｎサイクル目の信号ＣＬＫN の立下りで、制御信
号φ1 が“Ｈ”、反転制御信号φ1Nが“Ｌ”となってス
イッチ手段４１がオンし、記憶部からの出力情報ＤＯが
ラッチ回路５１にラッチされる。この時、信号ＣＬＫN
に同期した出力イネーブル信号φOEが“Ｈ”となり、ｎ
−１サイクル目にラッチ回路５２にラッチされていた情
報が、出力バッファ６０内のＮＡＮＤゲート６１，６２
及びインバータ６３，６４を通ってＮＭＯＳ６５，６６
のゲートへ送られ、該ＮＭＯＳ６５，６６が動作して出
力データＤout が読出される。相補的な制御信号φ1 ，
φ1Nは、図４のディレイ回路７２のディレイタイム（遅
延時間）の後、該制御信号φ1 が再び“Ｌ”へ戻ると共
に、反転制御信号φ1Nが再び“Ｈ”へ戻り、図１のスイ
ッチ手段４１がオフ状態となる。この間、反転制御信号
φ2Nは“Ｈ”、制御信号φ2 は“Ｌ”のままである。
【００１０】次に、ｎサイクル目の信号ＣＬＫN の立上
りで反転制御信号φ2Nが“Ｌ”、制御信号φ2 が“Ｈ”
となってスイッチ手段４２がオンし、ラッチ回路５１の
情報がラッチ回路５２にラッチされる。この間、制御信
号φ1 は“Ｌ”、反転制御信号φ1Nは“Ｈ”のままであ
る。相補的な制御信号φ2N，φ2 は、図４のディレイ回
路７３のディレイタイムの後、該反転制御信号φ2Nが再
び“Ｈ”になると共に、制御信号φ2 が再び“Ｌ”とな
り、スイッチ手段４２がオフ状態となる。次のｎ＋１サ
イクル目の信号ＣＬＫN の立下りを受けて、前記と同様
に、ｎサイクル目のラッチ回路５２の情報が出力バッフ
ァ６０で駆動されて出力データＤout が読出される。以
下同様に、１サイクルディレイした出力が得られる。 （ｂ） ノーマルモードの動作（図６） モード切替え信号Ｐが“Ｌ”（即ち、従来と同様にサイ
クルディレイをさせない通常の読出しモード）では、該
モード切替え信号Ｐが“Ｌ”のために、スイッチ手段４
３がオン状態のままである。スイッチ手段４３がオン状
態の場合、図４に示すように、“Ｌ”のモード切替え信
号Ｐがインバータ７１で反転されてＮＯＲゲート７４に
与えられるので、該ＮＯＲゲート７４から出力される制
御信号φ1 が“Ｌ”、反転制御信号φ1Nが“Ｈ”のまま
である。又、“Ｌ”のモード切替え信号Ｐが入力される
ＮＡＮＤゲート７５から出力される制御信号φ2 が
“Ｌ”、逆相制御信号φ2Nが“Ｈ”のままである。その
ため、図１のスイッチ手段４１，４２が共にオフ状態と
なり、記憶部からの出力情報ＤＯが信号ＣＬＫN に同期
してそのサイクル毎にスイッチ手段４３を通してラッチ
回路５２にラッチされる。出力イネーブル信号φOEの立
上りにより、ＮＡＮＤゲート６１，６２が開き、ラッチ
回路５２の情報が、該ＮＡＮＤゲート６１，６２及びイ
ンバータ６３，６４を通してＮＭＯＳ６５，６６のゲー
トへ送られ、該ＮＭＯＳ６５，６６が動作して出力デー
タＤout が読出される。
りで反転制御信号φ2Nが“Ｌ”、制御信号φ2 が“Ｈ”
となってスイッチ手段４２がオンし、ラッチ回路５１の
情報がラッチ回路５２にラッチされる。この間、制御信
号φ1 は“Ｌ”、反転制御信号φ1Nは“Ｈ”のままであ
る。相補的な制御信号φ2N，φ2 は、図４のディレイ回
路７３のディレイタイムの後、該反転制御信号φ2Nが再
び“Ｈ”になると共に、制御信号φ2 が再び“Ｌ”とな
り、スイッチ手段４２がオフ状態となる。次のｎ＋１サ
イクル目の信号ＣＬＫN の立下りを受けて、前記と同様
に、ｎサイクル目のラッチ回路５２の情報が出力バッフ
ァ６０で駆動されて出力データＤout が読出される。以
下同様に、１サイクルディレイした出力が得られる。 （ｂ） ノーマルモードの動作（図６） モード切替え信号Ｐが“Ｌ”（即ち、従来と同様にサイ
クルディレイをさせない通常の読出しモード）では、該
モード切替え信号Ｐが“Ｌ”のために、スイッチ手段４
３がオン状態のままである。スイッチ手段４３がオン状
態の場合、図４に示すように、“Ｌ”のモード切替え信
号Ｐがインバータ７１で反転されてＮＯＲゲート７４に
与えられるので、該ＮＯＲゲート７４から出力される制
御信号φ1 が“Ｌ”、反転制御信号φ1Nが“Ｈ”のまま
である。又、“Ｌ”のモード切替え信号Ｐが入力される
ＮＡＮＤゲート７５から出力される制御信号φ2 が
“Ｌ”、逆相制御信号φ2Nが“Ｈ”のままである。その
ため、図１のスイッチ手段４１，４２が共にオフ状態と
なり、記憶部からの出力情報ＤＯが信号ＣＬＫN に同期
してそのサイクル毎にスイッチ手段４３を通してラッチ
回路５２にラッチされる。出力イネーブル信号φOEの立
上りにより、ＮＡＮＤゲート６１，６２が開き、ラッチ
回路５２の情報が、該ＮＡＮＤゲート６１，６２及びイ
ンバータ６３，６４を通してＮＭＯＳ６５，６６のゲー
トへ送られ、該ＮＭＯＳ６５，６６が動作して出力デー
タＤout が読出される。
【００１１】以上のように、本実施例では、次のような
利点（１），（２）を有している。 （１） 通常の読出しモードと１サイクルディレイの読
出しモードとを、スイッチ手段４３によって１つのモー
ド切替え信号Ｐで選択できる。そのため、パイプライン
制御を行うシステムにも対応可能なデバイスを１チップ
で実現できる。 （２） １サイクルディレイの読出しモードでは、１つ
前のサイクルで記憶部からの出力情報ＤＯ（例えば、ア
ドレス）の取り込みを行えばよい。そのため、サイクル
タイムのマージンに余裕が増え、短いサイクルタイムで
の高速アクセスが可能となる。 なお、本発明は上記実施例に限定されず、種々の変形が
可能である。例えば、図１のスイッチ手段４１，４２，
４３、ラッチ回路５１，５２、及び出力バッファ６０
を、他のトランジスタやゲート等を用いて図示以外の回
路構成に変更したり、あるいは図４の制御信号生成回路
を他の回路構成に変更してもよい。
利点（１），（２）を有している。 （１） 通常の読出しモードと１サイクルディレイの読
出しモードとを、スイッチ手段４３によって１つのモー
ド切替え信号Ｐで選択できる。そのため、パイプライン
制御を行うシステムにも対応可能なデバイスを１チップ
で実現できる。 （２） １サイクルディレイの読出しモードでは、１つ
前のサイクルで記憶部からの出力情報ＤＯ（例えば、ア
ドレス）の取り込みを行えばよい。そのため、サイクル
タイムのマージンに余裕が増え、短いサイクルタイムで
の高速アクセスが可能となる。 なお、本発明は上記実施例に限定されず、種々の変形が
可能である。例えば、図１のスイッチ手段４１，４２，
４３、ラッチ回路５１，５２、及び出力バッファ６０
を、他のトランジスタやゲート等を用いて図示以外の回
路構成に変更したり、あるいは図４の制御信号生成回路
を他の回路構成に変更してもよい。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、出力バッファの前段に、第１，第２のラッチ回路
と、外部クロックに同期した信号によって交互にオン，
オフ動作する第１，第２のスイッチ手段と、該第１及び
第２のスイッチ手段をイネーブルにするか否かを制御す
るモード切替え信号によって第１又は第２のラッチ回路
のいずれか１つのみを使用できるように選択可能な第３
のスイッチ手段とを設けている。そのため、通常の読出
しモードと１サイクルディレイの読出しモードとを、第
３のスイッチ手段によって１つのモード切替え信号で選
択でき、パイプライン制御を行うシステムにも対応可能
なデバイスを１チップで実現できる。さらに、１サイク
ルディレイの読出しモードでは、１つ前のサイクルで、
記憶部からの出力情報（例えば、アドレス）の取り込み
を行えばよいので、サイクルタイムのマージンに余裕が
増え、短いサイクルタイムでの高速アクセスが可能とな
る。
れば、出力バッファの前段に、第１，第２のラッチ回路
と、外部クロックに同期した信号によって交互にオン，
オフ動作する第１，第２のスイッチ手段と、該第１及び
第２のスイッチ手段をイネーブルにするか否かを制御す
るモード切替え信号によって第１又は第２のラッチ回路
のいずれか１つのみを使用できるように選択可能な第３
のスイッチ手段とを設けている。そのため、通常の読出
しモードと１サイクルディレイの読出しモードとを、第
３のスイッチ手段によって１つのモード切替え信号で選
択でき、パイプライン制御を行うシステムにも対応可能
なデバイスを１チップで実現できる。さらに、１サイク
ルディレイの読出しモードでは、１つ前のサイクルで、
記憶部からの出力情報（例えば、アドレス）の取り込み
を行えばよいので、サイクルタイムのマージンに余裕が
増え、短いサイクルタイムでの高速アクセスが可能とな
る。
【図１】本発明の実施例を示す半導体記憶装置における
出力回路の回路図である。
出力回路の回路図である。
【図２】従来の半導体記憶装置における出力回路の回路
図である。
図である。
【図３】図２の動作波形図である。
【図４】図１の制御信号生成回路の回路図である。
【図５】図１のディレイモード（Ｐ＝“Ｈ”の時）の動
作波形図である。
作波形図である。
【図６】図１のノーマルモード（Ｐ＝“Ｌ”の時）の動
作波形図である。
作波形図である。
４１，４２，４３ 第１，第２，第３のスイッ
チ手段 ５１，５２ 第１，第２のラッチ回路 ６０ 出力バッファ ＤＯ 記憶部からの出力情報 ＤOUT 出力データ Ｐ モード切替え信号 φ1 ，φ1N，φ2 ，φ2N 制御信号 φOE 出力イネーブル信号
チ手段 ５１，５２ 第１，第２のラッチ回路 ６０ 出力バッファ ＤＯ 記憶部からの出力情報 ＤOUT 出力データ Ｐ モード切替え信号 φ1 ，φ1N，φ2 ，φ2N 制御信号 φOE 出力イネーブル信号
Claims (1)
- 【請求項１】 外部クロックに同期した信号によりオ
ン，オフ動作して半導体記憶装置内の記憶部からの出力
情報を導通／遮断する第１のスイッチ手段と、 前記第１のスイッチ手段の出力をラッチする第１のラッ
チ回路と、 前記外部クロックに同期した信号により、前記第１のス
イッチ手段に対して交互にオン，オフ動作して前記第１
のラッチ回路の出力を導通／遮断する第２のスイッチ手
段と、 前記第１及び第２のスイッチ手段のイネーブル／ディセ
ーブルを制御するモード切替え信号により、選択的にオ
ン，オフ動作して前記出力情報を導通／遮断する第３の
スイッチ手段と、 前記第２又は第３のスイッチ手段の出力をラッチする第
２のラッチ回路と、 出力イネーブル信号によりオン状態となって前記第２の
ラッチ回路の出力を駆動する出力バッファとを、 備えたことを特徴とする半導体記憶装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214485A JPH0765577A (ja) | 1993-08-30 | 1993-08-30 | 半導体記憶装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214485A JPH0765577A (ja) | 1993-08-30 | 1993-08-30 | 半導体記憶装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0765577A true JPH0765577A (ja) | 1995-03-10 |
Family
ID=16656497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214485A Withdrawn JPH0765577A (ja) | 1993-08-30 | 1993-08-30 | 半導体記憶装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0765577A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704849A2 (en) * | 1994-09-28 | 1996-04-03 | Nec Corporation | Semiconductor memory device with synchronous dram whose speed grade is not limited |
| JPH08339683A (ja) * | 1995-05-02 | 1996-12-24 | Hyundai Electron Ind Co Ltd | 同期式記憶装置の信号伝達回路 |
| KR101348209B1 (ko) * | 2006-12-27 | 2014-01-07 | 엘지전자 주식회사 | 스크롤 압축기의 밸브 장치 |
-
1993
- 1993-08-30 JP JP5214485A patent/JPH0765577A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704849A2 (en) * | 1994-09-28 | 1996-04-03 | Nec Corporation | Semiconductor memory device with synchronous dram whose speed grade is not limited |
| EP0704849A3 (en) * | 1994-09-28 | 1997-08-27 | Nec Corp | Semiconductor memory device with a synchronous DRAM, the speed of which is not limited |
| JPH08339683A (ja) * | 1995-05-02 | 1996-12-24 | Hyundai Electron Ind Co Ltd | 同期式記憶装置の信号伝達回路 |
| KR101348209B1 (ko) * | 2006-12-27 | 2014-01-07 | 엘지전자 주식회사 | 스크롤 압축기의 밸브 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |