JP3235105B2 - 演算回路 - Google Patents
演算回路Info
- Publication number
- JP3235105B2 JP3235105B2 JP04304191A JP4304191A JP3235105B2 JP 3235105 B2 JP3235105 B2 JP 3235105B2 JP 04304191 A JP04304191 A JP 04304191A JP 4304191 A JP4304191 A JP 4304191A JP 3235105 B2 JP3235105 B2 JP 3235105B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverter
- transistor
- supplied
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は演算回路、特にＤＳＰ
に用いて好適な演算回路に関する。
に用いて好適な演算回路に関する。
【０００２】
【従来の技術】従来の演算回路、例えば、ＣＰＬ（Comp
lementary Pass Transister Logic)演算回路が図６に示
されている。このＣＰＬ演算回路〔以下、単に演算回路
と称する〕８０は、図示のように供給される信号Ａ、Ｂ
の論理レベルの組み合わせによって、イクスクルーシブ
オア出力と、イクスクルーシブノア出力を得る２項演算
器である。
lementary Pass Transister Logic)演算回路が図６に示
されている。このＣＰＬ演算回路〔以下、単に演算回路
と称する〕８０は、図示のように供給される信号Ａ、Ｂ
の論理レベルの組み合わせによって、イクスクルーシブ
オア出力と、イクスクルーシブノア出力を得る２項演算
器である。
【０００３】この演算回路８０は、端子８１〜８６に加
えられる信号Ａ、Ｂの組合わせを変えることによって、
AND,NAND,OR,NOR,EXOR,EXNOR等の各種ロジック回路を構
成することができる。尚、以下の説明に於いて、論理レ
ベルの反転している信号には、“＊”を付すものとす
る。例えば、上述の信号Ａ、Ｂの論理レベルが反転して
いる信号を、“Ａ＊”、“Ｂ＊”のように表すものとす
る。
えられる信号Ａ、Ｂの組合わせを変えることによって、
AND,NAND,OR,NOR,EXOR,EXNOR等の各種ロジック回路を構
成することができる。尚、以下の説明に於いて、論理レ
ベルの反転している信号には、“＊”を付すものとす
る。例えば、上述の信号Ａ、Ｂの論理レベルが反転して
いる信号を、“Ａ＊”、“Ｂ＊”のように表すものとす
る。
【０００４】図６の構成に於いて、端子８１とインバー
タ８８の間にはパストランジスタ９０が配され、端子８
２とインバータ８８の間にはパストランジスタ９１が配
されている。端子８３とインバータ８９の間にはパスト
ランジスタ９２が配され、端子８４とインバータ８９の
間にはパストランジスタ９３が配されている。上述のパ
ストランジスタ９０、９３のゲートは端子８５に接続さ
れており、パストランジスタ９１、９２のゲートは端子
８６に接続されている。このパストランジスタ９０〜９
３は、スイッチング手段として用いられる。
タ８８の間にはパストランジスタ９０が配され、端子８
２とインバータ８８の間にはパストランジスタ９１が配
されている。端子８３とインバータ８９の間にはパスト
ランジスタ９２が配され、端子８４とインバータ８９の
間にはパストランジスタ９３が配されている。上述のパ
ストランジスタ９０、９３のゲートは端子８５に接続さ
れており、パストランジスタ９１、９２のゲートは端子
８６に接続されている。このパストランジスタ９０〜９
３は、スイッチング手段として用いられる。
【０００５】このインバータ８８、８９が用いられてい
る理由は、この種の演算回路８０ではＮチャンネルトラ
ンジスタのみでロジックが構成されているため、高速で
ある反面、ハイレベルの電位がしきい値電圧Ｖthだけ低
下してしまう。これを防止するため、演算回路８０毎に
バッファとしてのインバータ８８、８９を入れてレベル
の補正を行うと共に、ドライブ能力を強化していること
によるものである。
る理由は、この種の演算回路８０ではＮチャンネルトラ
ンジスタのみでロジックが構成されているため、高速で
ある反面、ハイレベルの電位がしきい値電圧Ｖthだけ低
下してしまう。これを防止するため、演算回路８０毎に
バッファとしてのインバータ８８、８９を入れてレベル
の補正を行うと共に、ドライブ能力を強化していること
によるものである。
【０００６】端子８２、８４には信号Ａが供給され、端
子８１、８３には信号Ａ＊が供給される。また、端子８
６には信号Ｂが供給され、端子８５には信号Ｂ＊が供給
される。パストランジスタ９０、９３、或いはパストラ
ンジスタ９１、９２の内の何れか一組が信号Ｂ、信号Ｂ
＊によって、オンすると、インバータ８８から端子９５
を介してイクスクルーシブオア出力が取出され、また、
インバータ８９から端子９６を介してイクスクルーシブ
ノア出力が取出される。インバータ８８、８９はＣＭＯ
Ｓインバータが用いられており、レベルシフト用のバッ
ファをも兼ねている。
子８１、８３には信号Ａ＊が供給される。また、端子８
６には信号Ｂが供給され、端子８５には信号Ｂ＊が供給
される。パストランジスタ９０、９３、或いはパストラ
ンジスタ９１、９２の内の何れか一組が信号Ｂ、信号Ｂ
＊によって、オンすると、インバータ８８から端子９５
を介してイクスクルーシブオア出力が取出され、また、
インバータ８９から端子９６を介してイクスクルーシブ
ノア出力が取出される。インバータ８８、８９はＣＭＯ
Ｓインバータが用いられており、レベルシフト用のバッ
ファをも兼ねている。
【０００７】
【発明が解決しようとする課題】上述の演算回路８０
は、比較的、高速ではあるが、ビデオ信号処理用のＤＳ
Ｐに適用するために、より一層の高速化が望まれてい
た。
は、比較的、高速ではあるが、ビデオ信号処理用のＤＳ
Ｐに適用するために、より一層の高速化が望まれてい
た。
【０００８】ところで、従来からレジスタを信号経路中
に配するパイプライン処理によって、高速化を実現でき
ることが知られている。このレジスタとしては、図７に
示されるようなダイナミック型のレジスタが用いられる
ことがある。
に配するパイプライン処理によって、高速化を実現でき
ることが知られている。このレジスタとしては、図７に
示されるようなダイナミック型のレジスタが用いられる
ことがある。
【０００９】図７に示されるように、ダイナミック型の
レジスタ７５は、ＮチャンネルとＰチャンネルのトラン
ジスタをトランスミッション型に組み合わせてクロック
セクション６６、６８を構成する。そして、このクロッ
クセクション６６、６８の間にインバータ６７を配し、
また、クロックセクション６８と端子７０の間にインバ
ータ６９を配してなるものである。そして、端子７１〜
７４に、２相のクロック信号を加えることによって、レ
ジスタ機能を持たせるようにしたものである。尚、６５
は端子である。
レジスタ７５は、ＮチャンネルとＰチャンネルのトラン
ジスタをトランスミッション型に組み合わせてクロック
セクション６６、６８を構成する。そして、このクロッ
クセクション６６、６８の間にインバータ６７を配し、
また、クロックセクション６８と端子７０の間にインバ
ータ６９を配してなるものである。そして、端子７１〜
７４に、２相のクロック信号を加えることによって、レ
ジスタ機能を持たせるようにしたものである。尚、６５
は端子である。
【００１０】しかしながら、一般的にレジスタを用いる
と、回路規模が大きくなり、また消費電力が増加してし
まうという問題点があった。
と、回路規模が大きくなり、また消費電力が増加してし
まうという問題点があった。
【００１１】従って、この発明の目的は、回路規模を大
きくすることなく、より一層の高速化と低消費電力化を
実現し得る演算回路を提供することにある。
きくすることなく、より一層の高速化と低消費電力化を
実現し得る演算回路を提供することにある。
【００１２】
【課題を解決するための手段】この発明に係る演算回路
では、一方の信号と他方の信号とのイクスクルーシブオ
アまたはイクスクルーシブノアを得るための演算回路で
あって、一方の信号またはその反転信号が入力され、他
方の信号またはその反転信号によりスイッチングされる
一方のパストランジスタと、一方のパストランジスタの
入力信号の反転信号が入力され、一方のパストランジス
タのスイッチング信号の反転信号によりスイッチングさ
れる他方のパストランジスタと、ラッチ機能ないしレジ
スタ機能に利用される入力容量を有するインバータと、
クロック信号によりスイッチングされ、一方のパストラ
ンジスタがオンの時には一方のパストランジスタの出力
をインバータに供給し、他方のパストランジスタがオン
の時には他方のパストランジスタの出力をインバータに
供給するトランジスタとからなる構成としている。
では、一方の信号と他方の信号とのイクスクルーシブオ
アまたはイクスクルーシブノアを得るための演算回路で
あって、一方の信号またはその反転信号が入力され、他
方の信号またはその反転信号によりスイッチングされる
一方のパストランジスタと、一方のパストランジスタの
入力信号の反転信号が入力され、一方のパストランジス
タのスイッチング信号の反転信号によりスイッチングさ
れる他方のパストランジスタと、ラッチ機能ないしレジ
スタ機能に利用される入力容量を有するインバータと、
クロック信号によりスイッチングされ、一方のパストラ
ンジスタがオンの時には一方のパストランジスタの出力
をインバータに供給し、他方のパストランジスタがオン
の時には他方のパストランジスタの出力をインバータに
供給するトランジスタとからなる構成としている。
【００１３】
【作用】一対のパストランジスタとインバータの間に、
制御信号によってスイッチングされるトランジスタが挿
入されている。インバータには入力容量が存在するた
め、トランジスタの動作時、インバータに供給される信
号によって入力容量が充電される。
制御信号によってスイッチングされるトランジスタが挿
入されている。インバータには入力容量が存在するた
め、トランジスタの動作時、インバータに供給される信
号によって入力容量が充電される。
【００１４】そして、制御信号によって上述のトランジ
スタの非動作時には、入力容量の電位が保持される。従
って、演算回路そのものに回路規模を増加させることな
くラッチ機能或いはレジスタ機能を持たせることが可能
となり、これによって、回路規模を増加させることな
く、より一層の高速化と低消費電力化を実現できる。
スタの非動作時には、入力容量の電位が保持される。従
って、演算回路そのものに回路規模を増加させることな
くラッチ機能或いはレジスタ機能を持たせることが可能
となり、これによって、回路規模を増加させることな
く、より一層の高速化と低消費電力化を実現できる。
【００１５】
【実施例】以下、この発明の一の実施例について図１及
び図２を参照して説明する。ＣＰＬ演算回路〔以下、単
に演算回路と称する〕１は、図示のように供給される信
号Ａ、Ｂの論理レベルの組み合わせによって、イクスク
ルーシブオア出力と、イクスクルーシブノア出力を得る
２項演算器である。演算回路１は、前述したように端子
１〜６に加えられる信号Ａ、Ｂの組合わせを変えること
によって、各種ロジック回路を構成することが可能であ
る。尚、以下の説明に於いて、論理レベルの反転してい
る信号には、“＊”を付すものとする。例えば、上述の
信号Ａ、Ｂの論理レベルが反転している信号を、“Ａ
＊”、“Ｂ＊”として表すものとする。
び図２を参照して説明する。ＣＰＬ演算回路〔以下、単
に演算回路と称する〕１は、図示のように供給される信
号Ａ、Ｂの論理レベルの組み合わせによって、イクスク
ルーシブオア出力と、イクスクルーシブノア出力を得る
２項演算器である。演算回路１は、前述したように端子
１〜６に加えられる信号Ａ、Ｂの組合わせを変えること
によって、各種ロジック回路を構成することが可能であ
る。尚、以下の説明に於いて、論理レベルの反転してい
る信号には、“＊”を付すものとする。例えば、上述の
信号Ａ、Ｂの論理レベルが反転している信号を、“Ａ
＊”、“Ｂ＊”として表すものとする。
【００１６】図１の構成に於いて、端子１とインバータ
８の間にはパストランジスタ１０、トランジスタ１１が
配され、端子２とインバータ８の間にはパストランジス
タ１２、トランジスタ１１が配されている。また、端子
３とインバータ９の間にはパストランジスタ１３、トラ
ンジスタ１４が配され、端子４とインバータ９の間には
パストランジスタ１５、トランジスタ１４が配されてい
る。インバータ８、９はＣＭＯＳインバータが用いられ
ている。
８の間にはパストランジスタ１０、トランジスタ１１が
配され、端子２とインバータ８の間にはパストランジス
タ１２、トランジスタ１１が配されている。また、端子
３とインバータ９の間にはパストランジスタ１３、トラ
ンジスタ１４が配され、端子４とインバータ９の間には
パストランジスタ１５、トランジスタ１４が配されてい
る。インバータ８、９はＣＭＯＳインバータが用いられ
ている。
【００１７】上述のパストランジスタ１０、１５のゲー
トは端子５に接続されており、パストランジスタ１２、
１３のゲートは端子６に接続されている。このパストラ
ンジスタ１０、１２、１３、１５は、スイッチング手段
として用いられる。
トは端子５に接続されており、パストランジスタ１２、
１３のゲートは端子６に接続されている。このパストラ
ンジスタ１０、１２、１３、１５は、スイッチング手段
として用いられる。
【００１８】上述のパストランジスタ１０、１２に接続
されているトランジスタ１１と、パストランジスタ１
３、１５に接続されているトランジスタ１４のゲートは
端子１８に接続されている。このトランジスタ１１、１
４は、制御信号としてのクロック信号CLK によって動作
が制御される。
されているトランジスタ１１と、パストランジスタ１
３、１５に接続されているトランジスタ１４のゲートは
端子１８に接続されている。このトランジスタ１１、１
４は、制御信号としてのクロック信号CLK によって動作
が制御される。
【００１９】以下、図１及び図２を参照して動作を説明
する。この時に供給される信号の論理レベルは、信号Ａ
〔＝１〕、信号Ｂ〔＝０〕とする。端子２、４を介し
て、図２Ｂに示されるハイレベルの信号Ａがパストラン
ジスタ１２、１５に供給される。また、端子１、３を介
して、図２Ａに示されるローレベルの信号Ａ＊がパスト
ランジスタ１０、１３に供給される。そして、端子５を
介して、ハイレベルの信号Ｂ＊がパストランジスタ１
０、１５に供給され、端子６を介して、ローレベルの信
号Ｂがパストランジスタ１２、１３に供給される。
する。この時に供給される信号の論理レベルは、信号Ａ
〔＝１〕、信号Ｂ〔＝０〕とする。端子２、４を介し
て、図２Ｂに示されるハイレベルの信号Ａがパストラン
ジスタ１２、１５に供給される。また、端子１、３を介
して、図２Ａに示されるローレベルの信号Ａ＊がパスト
ランジスタ１０、１３に供給される。そして、端子５を
介して、ハイレベルの信号Ｂ＊がパストランジスタ１
０、１５に供給され、端子６を介して、ローレベルの信
号Ｂがパストランジスタ１２、１３に供給される。
【００２０】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ１０、１５のみがオンするので、図
２Ａに示されるようにトランジスタ１１にはローレベル
の信号Ａ＊が供給され、図２Ｂに示されるようにトラン
ジスタ１４にはハイレベルの信号Ａが供給される。
るパストランジスタ１０、１５のみがオンするので、図
２Ａに示されるようにトランジスタ１１にはローレベル
の信号Ａ＊が供給され、図２Ｂに示されるようにトラン
ジスタ１４にはハイレベルの信号Ａが供給される。
【００２１】端子１８を介してトランジスタ１１、１４
のゲートにクロック信号CLK が、図２Ｃに示されるよう
に供給されると、クロック信号CLKのハイレベルの期間
でトランジスタ１１、１４がオンする。これによって、
パストランジスタ１０からの信号Ａ＊がトランジスタ１
１を介してインバータ８に供給される。インバータ８に
よって論理レベルの反転された信号〔＝１〕が、図２Ｄ
に示されるイクスクルーシブオア出力として端子１９か
ら取出される。また、パストランジスタ１５からの信号
Ａがトランジスタ１４を介してインバータ９に供給さ
れ、このインバータ９によって論理レベルの反転された
信号〔＝０〕がイクスクルーシブノア出力として端子２
０から取出される。
のゲートにクロック信号CLK が、図２Ｃに示されるよう
に供給されると、クロック信号CLKのハイレベルの期間
でトランジスタ１１、１４がオンする。これによって、
パストランジスタ１０からの信号Ａ＊がトランジスタ１
１を介してインバータ８に供給される。インバータ８に
よって論理レベルの反転された信号〔＝１〕が、図２Ｄ
に示されるイクスクルーシブオア出力として端子１９か
ら取出される。また、パストランジスタ１５からの信号
Ａがトランジスタ１４を介してインバータ９に供給さ
れ、このインバータ９によって論理レベルの反転された
信号〔＝０〕がイクスクルーシブノア出力として端子２
０から取出される。
【００２２】ところで、インバータ８、９にはＣＭＯＳ
インバータが用いられているため、入力容量が存在す
る。クロック信号CLK がハイレベルの期間では、トラン
ジスタ１１、１４がオンするので、インバータ８、９に
供給される信号Ａ＊、信号Ａによって上述の入力容量が
充電される。また、クロック信号CLK がローレベルの期
間では、トランジスタ１１、１４がオフするので、クロ
ック信号CLK が再びハイレベルになるまで、入力容量に
充電されている電位が保持される。これによって、クロ
ック信号CLK のローレベルの期間では、上述の信号Ａ
＊、信号Ａが保持される。
インバータが用いられているため、入力容量が存在す
る。クロック信号CLK がハイレベルの期間では、トラン
ジスタ１１、１４がオンするので、インバータ８、９に
供給される信号Ａ＊、信号Ａによって上述の入力容量が
充電される。また、クロック信号CLK がローレベルの期
間では、トランジスタ１１、１４がオフするので、クロ
ック信号CLK が再びハイレベルになるまで、入力容量に
充電されている電位が保持される。これによって、クロ
ック信号CLK のローレベルの期間では、上述の信号Ａ
＊、信号Ａが保持される。
【００２３】このように、トランジスタ１１、１４がオ
ンとされる期間にインバータ８、９からイクスクルーシ
ブオア出力、イクスクルーシブノア出力が取出されると
共に、インバータ８、９の入力容量が充電され、また、
トランジスタ１１、１４がオフとされる期間にインバー
タ８、９の入力容量の電圧が保持されるので、トランジ
スタ１１とインバータ８の間、また、トランジスタ１４
とインバータ９の間にてラッチ機能を実現することがで
きる。
ンとされる期間にインバータ８、９からイクスクルーシ
ブオア出力、イクスクルーシブノア出力が取出されると
共に、インバータ８、９の入力容量が充電され、また、
トランジスタ１１、１４がオフとされる期間にインバー
タ８、９の入力容量の電圧が保持されるので、トランジ
スタ１１とインバータ８の間、また、トランジスタ１４
とインバータ９の間にてラッチ機能を実現することがで
きる。
【００２４】この結果、演算回路１では回路規模を増す
ことなく、演算回路１そのものにラッチ機能を持たせる
ことが可能となり、これによって、回路規模を増すこと
なく、より一層の高速化と低消費電力化を実現できる。
例えば、１GHz に近い内部クロック信号CLK を用いて演
算回路１を動作させることも可能である。
ことなく、演算回路１そのものにラッチ機能を持たせる
ことが可能となり、これによって、回路規模を増すこと
なく、より一層の高速化と低消費電力化を実現できる。
例えば、１GHz に近い内部クロック信号CLK を用いて演
算回路１を動作させることも可能である。
【００２５】次いで、他の実施例について図３及び図４
を参照して説明する。この他の実施例が、前述の一の実
施例と異なる点は、インバータ８、９と端子１９、２０
の間に、更にトランジスタ及びインバータを配すること
によって、レジスタ機能を実現していることである。
尚、上述の一の実施例と共通する部分には同一符号を付
し、重複する説明を省略する。
を参照して説明する。この他の実施例が、前述の一の実
施例と異なる点は、インバータ８、９と端子１９、２０
の間に、更にトランジスタ及びインバータを配すること
によって、レジスタ機能を実現していることである。
尚、上述の一の実施例と共通する部分には同一符号を付
し、重複する説明を省略する。
【００２６】図３の構成に於いて、演算回路２５の端子
１８には制御信号としてのクロック信号CLK が供給さ
れ、また端子２６には制御信号としてのクロック信号CL
K ＊が供給される。
１８には制御信号としてのクロック信号CLK が供給さ
れ、また端子２６には制御信号としてのクロック信号CL
K ＊が供給される。
【００２７】トランジスタ１１と端子２０の間には、イ
ンバータ８、トランジスタ２７、インバータ２９が直列
に接続されている。図中、トランジスタ１１、インバー
タ８、トランジスタ２７、インバータ２９が回路ブロッ
ク３５とされる。また、トランジスタ１４と端子１９の
間には、インバータ９、トランジスタ２８、インバータ
３０が直列に接続されている。図中、トランジスタ１
４、インバータ９、トランジスタ２８、インバータ３０
が回路ブロック３６とされる。
ンバータ８、トランジスタ２７、インバータ２９が直列
に接続されている。図中、トランジスタ１１、インバー
タ８、トランジスタ２７、インバータ２９が回路ブロッ
ク３５とされる。また、トランジスタ１４と端子１９の
間には、インバータ９、トランジスタ２８、インバータ
３０が直列に接続されている。図中、トランジスタ１
４、インバータ９、トランジスタ２８、インバータ３０
が回路ブロック３６とされる。
【００２８】トランジスタ２７、２８のゲートは端子２
６に接続されており、トランジスタ２７、２８は、クロ
ック信号CLK ＊によって動作が制御される。また、イン
バータ２９、３０もＣＭＯＳインバータが用いられてい
る。
６に接続されており、トランジスタ２７、２８は、クロ
ック信号CLK ＊によって動作が制御される。また、イン
バータ２９、３０もＣＭＯＳインバータが用いられてい
る。
【００２９】以下、図３及び図４を参照して動作を説明
する。この時に供給される信号の論理レベルは、信号Ａ
〔＝１〕、信号Ｂ〔＝０〕とする。上述の一の実施例と
同様に、図４Ａに示されるようにトランジスタ１１には
ローレベルの信号Ａ＊が供給され、図４Ｂに示されるよ
うにトランジスタ１４にはハイレベルの信号Ａが供給さ
れる。
する。この時に供給される信号の論理レベルは、信号Ａ
〔＝１〕、信号Ｂ〔＝０〕とする。上述の一の実施例と
同様に、図４Ａに示されるようにトランジスタ１１には
ローレベルの信号Ａ＊が供給され、図４Ｂに示されるよ
うにトランジスタ１４にはハイレベルの信号Ａが供給さ
れる。
【００３０】端子１８を介して、トランジスタ１１、１
４のゲートにクロック信号CLK が、図４Ｃに示されるよ
うに供給されると、クロック信号CLK のハイレベルの期
間でトランジスタ１１、１４がオンする。これによっ
て、パストランジスタ１０からの信号Ａ＊がトランジス
タ１１を介してインバータ８に供給される。インバータ
８によって論理レベルの反転された信号〔＝“１”〕
が、トランジスタ２７に供給される。また、パストラン
ジスタ１５からの信号Ａがトランジスタ１４を介してイ
ンバータ９に供給され、このインバータ９によって論理
レベルの反転された信号〔＝“０”〕がトランジスタ２
８に供給される。
４のゲートにクロック信号CLK が、図４Ｃに示されるよ
うに供給されると、クロック信号CLK のハイレベルの期
間でトランジスタ１１、１４がオンする。これによっ
て、パストランジスタ１０からの信号Ａ＊がトランジス
タ１１を介してインバータ８に供給される。インバータ
８によって論理レベルの反転された信号〔＝“１”〕
が、トランジスタ２７に供給される。また、パストラン
ジスタ１５からの信号Ａがトランジスタ１４を介してイ
ンバータ９に供給され、このインバータ９によって論理
レベルの反転された信号〔＝“０”〕がトランジスタ２
８に供給される。
【００３１】クロック信号CLK がハイレベルの期間で
は、トランジスタ１１、１４がオンするので、インバー
タ８、９に供給される信号Ａ＊、信号Ａによって該イン
バータ８、９の入力容量が充電される。また、クロック
信号CLK がローレベルの期間では、トランジスタ１１、
１４がオフするので、クロック信号CLK が再びハイレベ
ルになるまで、入力容量に充電されている電位が保持さ
れる。これによって、クロック信号CLK のローレベルの
期間では、上述の信号Ａ＊、Ａが保持される。
は、トランジスタ１１、１４がオンするので、インバー
タ８、９に供給される信号Ａ＊、信号Ａによって該イン
バータ８、９の入力容量が充電される。また、クロック
信号CLK がローレベルの期間では、トランジスタ１１、
１４がオフするので、クロック信号CLK が再びハイレベ
ルになるまで、入力容量に充電されている電位が保持さ
れる。これによって、クロック信号CLK のローレベルの
期間では、上述の信号Ａ＊、Ａが保持される。
【００３２】端子２６を介して、トランジスタ２７、２
８のゲートにクロック信号CLK ＊が図４Ｅに示されるよ
うに供給されると、クロック信号CLK ＊のハイレベルの
期間でトランジスタ２７、２８がオンする。これによっ
て、インバータ８で論理レベルの反転された信号〔＝
“１”〕がトランジスタ２７を介してインバータ２９に
供給される。インバータ２９によって論理レベルの反転
された信号〔＝“０”〕が、イクスクルーシブノア出力
として端子２０から取出される。
８のゲートにクロック信号CLK ＊が図４Ｅに示されるよ
うに供給されると、クロック信号CLK ＊のハイレベルの
期間でトランジスタ２７、２８がオンする。これによっ
て、インバータ８で論理レベルの反転された信号〔＝
“１”〕がトランジスタ２７を介してインバータ２９に
供給される。インバータ２９によって論理レベルの反転
された信号〔＝“０”〕が、イクスクルーシブノア出力
として端子２０から取出される。
【００３３】また、インバータ９で論理レベルの反転さ
れた信号〔＝“０”〕が、トランジスタ２８を介してイ
ンバータ３０に供給される。インバータ３０によって論
理レベルの反転された信号〔＝“１”〕が、図４Ｆに示
されるようにイクスクルーシブオア出力として端子１９
から取出される。
れた信号〔＝“０”〕が、トランジスタ２８を介してイ
ンバータ３０に供給される。インバータ３０によって論
理レベルの反転された信号〔＝“１”〕が、図４Ｆに示
されるようにイクスクルーシブオア出力として端子１９
から取出される。
【００３４】ところで、インバータ２９、３０にはＣＭ
ＯＳインバータが用いられているため、入力容量が存在
する。クロック信号CLK ＊がハイレベルの期間では、ト
ランジスタ２７、２８がオンするので、上述のインバー
タ２９、３０に供給される信号によって上述の入力容量
が充電される。また、クロック信号CLK ＊がローレベル
の期間では、トランジスタ２７、２８がオフするので、
クロック信号CLK ＊が再びハイレベルになるまで、入力
容量に充電されている電位が保持される。
ＯＳインバータが用いられているため、入力容量が存在
する。クロック信号CLK ＊がハイレベルの期間では、ト
ランジスタ２７、２８がオンするので、上述のインバー
タ２９、３０に供給される信号によって上述の入力容量
が充電される。また、クロック信号CLK ＊がローレベル
の期間では、トランジスタ２７、２８がオフするので、
クロック信号CLK ＊が再びハイレベルになるまで、入力
容量に充電されている電位が保持される。
【００３５】図４Ｃに示されるクロック信号CLK の立ち
上がりのタイミングで、インバータ９の入力容量に保持
されることになった信号〔＝“１”〕は、該インバータ
９によって論理レベルが反転されて信号〔＝“０”〕と
される。そして、図４Ｅのクロック信号CLK ＊の立ち上
がりのタイミングで、インバータ３０の入力容量に保持
されると共に、該インバータ３０によって、信号〔＝
“０”〕の論理レベルが反転されて信号〔＝“１”〕と
される。該信号〔＝“１”〕が、インバータ３０からイ
クスクルーシブオア出力として取出される。
上がりのタイミングで、インバータ９の入力容量に保持
されることになった信号〔＝“１”〕は、該インバータ
９によって論理レベルが反転されて信号〔＝“０”〕と
される。そして、図４Ｅのクロック信号CLK ＊の立ち上
がりのタイミングで、インバータ３０の入力容量に保持
されると共に、該インバータ３０によって、信号〔＝
“０”〕の論理レベルが反転されて信号〔＝“１”〕と
される。該信号〔＝“１”〕が、インバータ３０からイ
クスクルーシブオア出力として取出される。
【００３６】この結果、図４Ｃに示されるクロック信号
CLK に対し、図４Ｆに示されるイクスクルーシブオア出
力のタイミングは(1/2) クロック分、遅れることにな
る。
CLK に対し、図４Ｆに示されるイクスクルーシブオア出
力のタイミングは(1/2) クロック分、遅れることにな
る。
【００３７】つまり、トランジスタ１１、１４がオンと
される期間にインバータ８、９に信号が供給されると共
に、該信号によってインバータ８、９の入力容量が充電
され、また、トランジスタ１１、１４がオフとされる期
間にインバータ８、９の入力容量の電位が保持される。
される期間にインバータ８、９に信号が供給されると共
に、該信号によってインバータ８、９の入力容量が充電
され、また、トランジスタ１１、１４がオフとされる期
間にインバータ８、９の入力容量の電位が保持される。
【００３８】また、トランジスタ２７、２８がオンとさ
れる期間に、インバータ８、９からインバータ２９、３
０に信号が供給されると共に、該信号によってインバー
タ２９、３０の入力容量が充電され、また、トランジス
タ２７、２８がオフとされる期間にインバータ８、９の
入力容量の電位が保持される。
れる期間に、インバータ８、９からインバータ２９、３
０に信号が供給されると共に、該信号によってインバー
タ２９、３０の入力容量が充電され、また、トランジス
タ２７、２８がオフとされる期間にインバータ８、９の
入力容量の電位が保持される。
【００３９】これによって、前述の一の実施例で説明さ
れているトランジスタ１１、１４とインバータ８、９の
間、トランジスタ２７及びインバータ２９の間、そし
て、トランジスタ２８及びインバータ３０の間にてレジ
スタ機能を持たせることが可能となる。このレジスタ機
能を有することによる効果については、上述の一の実施
例と同様なので、重複する説明を省略する。尚、上述の
クロック信号CLK 、CLK ＊の代わりに直流電圧Ｖccを加
えることによって、回路ブロック３５、３６を単なるバ
ッファとして用いることもできる。
れているトランジスタ１１、１４とインバータ８、９の
間、トランジスタ２７及びインバータ２９の間、そし
て、トランジスタ２８及びインバータ３０の間にてレジ
スタ機能を持たせることが可能となる。このレジスタ機
能を有することによる効果については、上述の一の実施
例と同様なので、重複する説明を省略する。尚、上述の
クロック信号CLK 、CLK ＊の代わりに直流電圧Ｖccを加
えることによって、回路ブロック３５、３６を単なるバ
ッファとして用いることもできる。
【００４０】次いで、更に他の実施例について図５を参
照して説明する。この他の実施例が、前述の一の実施例
及び他の実施例と異なる点は、２項演算に代え３項演算
を行える演算回路４０を対象としていることである。
尚、前述の一の実施例及び他の実施例と共通する部分に
は同一符号を付し重複する説明を省略する。
照して説明する。この他の実施例が、前述の一の実施例
及び他の実施例と異なる点は、２項演算に代え３項演算
を行える演算回路４０を対象としていることである。
尚、前述の一の実施例及び他の実施例と共通する部分に
は同一符号を付し重複する説明を省略する。
【００４１】図５の構成に於いて、端子４４には、パス
トランジスタ４８、４９が接続されており、また端子４
３には、パストランジスタ５０、５１が接続されてい
る。上述のパストランジスタ５０、４８のゲートは端子
４１に接続されており、パストランジスタ４９、５１の
ゲートは端子４２に接続されている。
トランジスタ４８、４９が接続されており、また端子４
３には、パストランジスタ５０、５１が接続されてい
る。上述のパストランジスタ５０、４８のゲートは端子
４１に接続されており、パストランジスタ４９、５１の
ゲートは端子４２に接続されている。
【００４２】パストランジスタ４８、５１は、パストラ
ンジスタ５４、５５に接続されており、また、パストラ
ンジスタ４９、５０は、パストランジスタ５６、５７に
接続されている。このパストランジスタ４８〜５１、５
４〜５７は、スイッチング手段として用いられる。
ンジスタ５４、５５に接続されており、また、パストラ
ンジスタ４９、５０は、パストランジスタ５６、５７に
接続されている。このパストランジスタ４８〜５１、５
４〜５７は、スイッチング手段として用いられる。
【００４３】パストランジスタ５５、５６のゲートは端
子４５に接続されており、パストランジスタ５４、５７
のゲートは端子４６に接続されている。そして、パスト
ランジスタ５４、５６は回路ブロック３５に接続されて
おり、パストランジスタ５５、５７は回路ブロック３６
に接続されている。この回路ブロック３５、３６の構
成、作用は、前述の他の実施例と同様であるので、重複
する説明を省略する。
子４５に接続されており、パストランジスタ５４、５７
のゲートは端子４６に接続されている。そして、パスト
ランジスタ５４、５６は回路ブロック３５に接続されて
おり、パストランジスタ５５、５７は回路ブロック３６
に接続されている。この回路ブロック３５、３６の構
成、作用は、前述の他の実施例と同様であるので、重複
する説明を省略する。
【００４４】以下、図５を参照して動作を説明する。こ
の時に供給される信号の論理レベルは、信号Ａ〔＝
１〕、信号Ｂ〔＝０〕、信号Ｃ〔＝０〕とする。端子４
１を介して、ハイレベルの信号Ａがパストランジスタ５
０、４８に供給される。また、端子４２を介して、ロー
レベルの信号Ａ＊がパストランジスタ４９、５１に供給
される。また、端子４４を介して、ハイレベルの信号Ｂ
＊がパストランジスタ４８、４９に供給され、端子４３
を介して、ローレベルの信号Ｂがパストランジスタ５
０、５１に供給される。
の時に供給される信号の論理レベルは、信号Ａ〔＝
１〕、信号Ｂ〔＝０〕、信号Ｃ〔＝０〕とする。端子４
１を介して、ハイレベルの信号Ａがパストランジスタ５
０、４８に供給される。また、端子４２を介して、ロー
レベルの信号Ａ＊がパストランジスタ４９、５１に供給
される。また、端子４４を介して、ハイレベルの信号Ｂ
＊がパストランジスタ４８、４９に供給され、端子４３
を介して、ローレベルの信号Ｂがパストランジスタ５
０、５１に供給される。
【００４５】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ４８、５０のみがオンするので、パ
ストランジスタ５６、５７にはローレベルの信号Ｂが供
給され、パストランジスタ５４、５５にはハイレベルの
信号Ｂ＊が供給される。
るパストランジスタ４８、５０のみがオンするので、パ
ストランジスタ５６、５７にはローレベルの信号Ｂが供
給され、パストランジスタ５４、５５にはハイレベルの
信号Ｂ＊が供給される。
【００４６】端子４５を介して、ハイレベルの信号Ｃ＊
がパストランジスタ５５、５６に供給され、端子４６を
介して、ローレベルの信号Ｃがパストランジスタ５４、
５７に供給される。
がパストランジスタ５５、５６に供給され、端子４６を
介して、ローレベルの信号Ｃがパストランジスタ５４、
５７に供給される。
【００４７】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ５６、５５のみがオンする。従っ
て、回路ブロック３５にはローレベルの信号Ｂが供給さ
れ、回路ブロック３６にはハイレベルの信号Ｂ＊が供給
される。
るパストランジスタ５６、５５のみがオンする。従っ
て、回路ブロック３５にはローレベルの信号Ｂが供給さ
れ、回路ブロック３６にはハイレベルの信号Ｂ＊が供給
される。
【００４８】回路ブロック３６からは端子６０を介して
ハイレベルのイクスクルーシブオア出力が取出され、回
路ブロック３５からは端子６１を介してローレベルのイ
クスクルーシブノア出力が取出される。その他の内容、
動作、効果等については、前述の一の実施例及び他の実
施例と同様であるので、重複する説明を省略する。
ハイレベルのイクスクルーシブオア出力が取出され、回
路ブロック３５からは端子６１を介してローレベルのイ
クスクルーシブノア出力が取出される。その他の内容、
動作、効果等については、前述の一の実施例及び他の実
施例と同様であるので、重複する説明を省略する。
【００４９】この実施例では、インバータ８、９、２
９、３０、６７、６９、８８、８９をＣＭＯＳインバー
タとして説明しているが、これに限定されるものではな
く、同様の機能を果たし得るものであればよい。
９、３０、６７、６９、８８、８９をＣＭＯＳインバー
タとして説明しているが、これに限定されるものではな
く、同様の機能を果たし得るものであればよい。
【００５０】上述のように、回路規模を増すことなくラ
ッチ機能或いはレジスタ機能を備え、回路規模を増すこ
となくより一層高速化され、低消費電力化されてなる演
算回路１、２５、４０には、以下のような面へ応用する
ことができる。 (1) アキュムレータ、特に冗長２進の累積回路への応用 (2) シリコンコンパイラで乗算器の自動生成をする時の
モジュール回路のコンポーネントとして (3) プログラムロジックアレイ、ロジックセルアレイの
基本モジュールとして (4) プログラム方式の超高速ビデオＤＳＰの演算コアと
して
ッチ機能或いはレジスタ機能を備え、回路規模を増すこ
となくより一層高速化され、低消費電力化されてなる演
算回路１、２５、４０には、以下のような面へ応用する
ことができる。 (1) アキュムレータ、特に冗長２進の累積回路への応用 (2) シリコンコンパイラで乗算器の自動生成をする時の
モジュール回路のコンポーネントとして (3) プログラムロジックアレイ、ロジックセルアレイの
基本モジュールとして (4) プログラム方式の超高速ビデオＤＳＰの演算コアと
して
【００５１】
【発明の効果】この発明では、一対のパストランジスタ
とインバータの間に、制御信号によってスイッチングさ
れるトランジスタが挿入され、トランジスタの動作時、
インバータに供給される信号によってインバータの入力
容量が充電され、そして、トランジスタの非動作時は、
インバータの入力容量に充電されている電位が保持され
るので、回路規模を増加させることなく演算回路そのも
のにラッチ機能或いはレジスタ機能を持たせることがで
きるという効果があり、これによって、回路規模を増加
させることなく、より一層の高速化と低消費電力化を実
現できるという効果がある。
とインバータの間に、制御信号によってスイッチングさ
れるトランジスタが挿入され、トランジスタの動作時、
インバータに供給される信号によってインバータの入力
容量が充電され、そして、トランジスタの非動作時は、
インバータの入力容量に充電されている電位が保持され
るので、回路規模を増加させることなく演算回路そのも
のにラッチ機能或いはレジスタ機能を持たせることがで
きるという効果があり、これによって、回路規模を増加
させることなく、より一層の高速化と低消費電力化を実
現できるという効果がある。
【００５２】また、以下に示すように多方面へ応用する
ことができるという効果がある。 (1) アキュムレータ、特に冗長２進の累積回路への応用 (2) シリコンコンパイラで乗算器の自動生成をする時の
モジュール回路のコンポーネントとして (3) プログラムロジックアレイ、ロジックセルアレイの
基本モジュールとして (4) プログラム方式の超高速ビデオＤＳＰの演算コアと
して
ことができるという効果がある。 (1) アキュムレータ、特に冗長２進の累積回路への応用 (2) シリコンコンパイラで乗算器の自動生成をする時の
モジュール回路のコンポーネントとして (3) プログラムロジックアレイ、ロジックセルアレイの
基本モジュールとして (4) プログラム方式の超高速ビデオＤＳＰの演算コアと
して
【図１】この発明の一の実施例を示す回路図である
【図２】一の実施例の動作を説明するタイミングチャー
トである。
トである。
【図３】この発明の他の実施例を示す回路図である
【図４】他の実施例の動作を説明するタイミングチャー
トである。
トである。
【図５】この発明の更に他の実施例を示す回路図であ
る。
る。
【図６】従来の演算回路を示す回路図である。
【図７】従来のダイナミック型のレジスタを示す回路図
である。
である。
８、９、２９、３０、８８、８９ インバータ １０、１２、１３、１５ パストランジスタ １１、１４、２７、２８ トランジスタ ４８、４９、５０、５１ パストランジスタ ５４、５５、５６、５７ パストランジスタ ９０、９１、９２、９３ パストランジスタ CLK 、CLK ＊ クロック信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/21
Claims (1)
- 【請求項１】 一方の信号と他方の信号とのイクスクル
ーシブオアまたはイクスクルーシブノアを得るための演
算回路であって、 前記一方の信号またはその反転信号が入力され、前記他
方の信号またはその反転信号によりスイッチングされる
一方のパストランジスタと、 前記一方のパストランジスタの入力信号の反転信号が入
力され、前記一方のパストランジスタのスイッチング信
号の反転信号によりスイッチングされる他方のパストラ
ンジスタと、 ラッチ機能ないしレジスタ機能に利用される入力容量を
有するインバータと、 クロック信号によりスイッチングされ、前記一方のパス
トランジスタがオンの時には前記一方のパストランジス
タの出力を前記インバータに供給し、前記他方のパスト
ランジスタがオンの時には前記他方のパストランジスタ
の出力を前記インバータに供給するトランジスタと から
なる演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04304191A JP3235105B2 (ja) | 1991-02-15 | 1991-02-15 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04304191A JP3235105B2 (ja) | 1991-02-15 | 1991-02-15 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04261217A JPH04261217A (ja) | 1992-09-17 |
| JP3235105B2 true JP3235105B2 (ja) | 2001-12-04 |
Family
ID=12652821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04304191A Expired - Fee Related JP3235105B2 (ja) | 1991-02-15 | 1991-02-15 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235105B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139572A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | ラッチ回路 |
-
1991
- 1991-02-15 JP JP04304191A patent/JP3235105B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04261217A (ja) | 1992-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4691122A (en) | CMOS D-type flip-flop circuits | |
| US4645944A (en) | MOS register for selecting among various data inputs | |
| US5258666A (en) | CMOS clocked logic decoder | |
| US5576645A (en) | Sample and hold flip-flop for CMOS logic | |
| US4316106A (en) | Dynamic ratioless circuitry for random logic applications | |
| JPH11186882A (ja) | Ｄフリップフロップ | |
| JPS5984397A (ja) | Ｍｏｓ論理レベルを規定するバツフア回路 | |
| US4570085A (en) | Self booting logical AND circuit | |
| US5329477A (en) | Adder circuit having carry signal initializing circuit | |
| US3708688A (en) | Circuit for eliminating spurious outputs due to interelectrode capacitance in driver igfet circuits | |
| JP3502116B2 (ja) | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 | |
| JPH09312553A (ja) | 論理回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
| JP3235105B2 (ja) | 演算回路 | |
| EP0664614B1 (en) | Decoder circuit which resists a fluctuation of a power supply | |
| KR20000074505A (ko) | 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 | |
| US3832578A (en) | Static flip-flop circuit | |
| KR100282442B1 (ko) | 고전압 발생회로 | |
| JP4386523B2 (ja) | ダイナミック論理回路 | |
| US6407604B1 (en) | Register and latch circuits | |
| US6172527B1 (en) | Output circuit capable of reducing feedthrough current | |
| JP2000269787A (ja) | クロックパルス発生器、空間光変調器およびディスプレイ | |
| JP2822401B2 (ja) | バス駆動回路 | |
| US6958629B2 (en) | Single stage, level restore circuit with mixed signal inputs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |