JPS5984397A - Ｍｏｓ論理レベルを規定するバツフア回路 - Google Patents

Ｍｏｓ論理レベルを規定するバツフア回路

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JPS5984397A
JPS5984397A JP58146796A JP14679683A JPS5984397A JP S5984397 A JPS5984397 A JP S5984397A JP 58146796 A JP58146796 A JP 58146796A JP 14679683 A JP14679683 A JP 14679683A JP S5984397 A JPS5984397 A JP S5984397A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、Ｍｏｓ半導体技術に関するものであシ、特に
、ＴＴＬ論理の信号レベルをＭＯ８論理の信号レベルに
変換する緩衝回路即ちバッファ回路に関するものである
。
〔背景技術〕
半導体技術の分野では、５８１回路がＭＯ８半導体技術
によって製造されている。このような半導体装置の中に
は、複数のアドレス信号とこれらの信号の論理補数信号
とによってアドレス指定されるＭＯ８記憶装置即ちＭＯ
Ｓメモリが、含まれる。
ＭＯ８半導体技術によって、メモリその他のタイプの回
路装置を製造する多くの場合には、ＴＴＬのような別の
タイプの半導体論理回路によって、回路装置を駆動する
必要がある。ＴＴＬ回路は、異なる電圧レベル即ち、２
．２ＶＪ、シも大きな電圧レベルである２進の１と、０
．６Ｖよりも小さな電圧レベルである２進の０とを、発
生する。これらの論理レベルは、十分ではなく、幾つか
の適用例においては、ＭＯ８論理レベルに適合できなく
なっている。
ＴＴＬ論理レベし’１ＭＯ８論理回路に適合可能なレベ
ルに変換するために、バッファ回路ｔ　設置ｒｊること
か考え出された。このようなバッファ回路は、例えば、
ＴＴＬ論理で直接駆動できる、モスチック社製造の１６
にダイナミックＲＡＭ、Ａ、ＭＫ４１１６（８品名）に
設けられている。この装置は、電力効率は良いが、しか
し、動作させるためには、３つのクロック信号が必要で
ある。多数のクロック信号は、バッファ装置の動作速度
を制限するという望ましくない事態を生じて、バッファ
装置に接続された残りの回路にその影響を及ぼしてしま
う。
ＴＴＬ論理回路とインターフェイスをなしている、日立
製作所（株）製造の１６に高速度スタティックＲＡＭ、
ＨＭ６１４７　（商品名）のよう、な、他のタイプのＲ
ＡＭでは、装置の適切な動作速度を達成している。しか
しながら、ＴＴＬ論理回路からの駆動信号を受取る装置
中のインバータを流れるｄ、　　ｃ、電流のために、電
力効率は、悪い。
〔本発明の概要〕
本発明の目的は、ＭＯ８論理回路とＴＴＬ論理回路との
間のインターフェイス回路を提供することである。
本発明の実施により、動作速度が速くて電力効率が良い
、ＭＯｓメモリ用のアドレス・バッファを提供すること
ができる。
このような低消費電力、で高速動作するアドレス・バッ
ファは、ＴＴＬ論理のレベル信号をＭＯ８論理のレベル
信号及びそれと相補関係ケなす補信号に変換する。
本発明による回路には、チップを使用可能にするクロッ
ク信号Ｃ８Ｉ及びそれと相補関係をなす補信号Ｃ８Ｉに
よって制御される交差結合ラッチ回路が、設けられる。
Ｃ８Ｉ信号およびＣＳゴ信号の第１の状態の間に、この
ラッチ回路は、使用禁止状態にされ、電力を節約するこ
とになる。
そして、交差結合ラッチ回路は、入力として、基準のレ
ベル信号とＴＴＬ論理のレベル信号とを受取る。このラ
ッチ回路の論理状態は、クロック信号のＣ８Ｉ及びＣ８
Ｉの第２の状態の間に受取ったＴＴＬ論理のレベルに対
応することになる。電気信号通路回路によって、ラッチ
回路の第１及び第２のノードと第１インバータ及び第２
インバータとが、各々接続される。その第２の状態の間
に、ラッチは、基準のレベルとＴＴＬ論理のレベルとに
よって定まる適切な論理状態になシ、その通路回路によ
シ、ラッチのノードとインバータとの間に接続が生じて
、ＭＯ８論理レベル信号及びそれと相補関係をなす補信
号が発生される。Ｃ８Ｉ信号及びＣ８Ｉ信号の第１の状
態の間に、交差結合ラッチは、通路回路の中断機能によ
シ、インバータから分離される。
〔本発明の実施例〕
第１図に、ＡｏからＡｎまでの補数のアドレスが入力さ
れるＭＯＳ　　ＲＡＭ１１−示す。実施例では、記憶装
置即ちメモリに対してアドレス緩衝装置即ちアドレス・
バッファという用語を用いているが、ＴＴＬ論理レベル
１ＭＯ８論理レベルへ変換するようにアドレス・バッフ
ァを用いることは、他の回路装置にも適用できる。アド
レス・ラインには、ＡｏからＡｎまでの補入力が含まれ
る。
ＴＴＬ論理回路５によって、ＭＯＳ　　ＲＡＭ１１のア
ドレス指定を行う。入力するＴＴＬ論理レベルについて
は、０．．６Ｖよシ小さい方が２進の０に対応し、２．
２Ｖより大きい方が２進の１に対応する。出力する論理
レベルは、ＭＯＳ　　ＲＡＭ１１についてのアドレス入
力を駆動するために、各々ＯＶと５Ｖの間になる０アド
レス・バッファ７に必要なのは、Ｃ８■及びそれと相補
関係をなすＣ８Ｉにより示されている単一のクロック信
号である。
第２図に、ＭＯ８半導体技術で実現されるアドレス・ハ
ラ７７（７）　１　例’ｆｌ：示す。アドレス・バッフ
ァの素子は、Ｎチャンネル型又はＰチャンネル型の電界
効果トランジスタである。これらは、以後ＮＦＥＴ又は
ＰＦＥＴとする。回路１５によって、入力交差結合ラッ
チが、提供される。この交差結合ラッチ１５は、ＮＦＥ
Ｔ３４がら成る第１スイツチとＰＦＥＴ２８から成る第
２スイツチとを含む。これらのスイッチの間には、直列
接続のトランジスタの組２５．３０と２６．３２とが並
列に接続されている。ＦＥＴ２５及び２６は、Ｐチャン
ネルであり、ＦＥＴ３ｏ及び３２は、Ｎチャンネルであ
る。トランジスタのλ２５．３０と２６．３２とのゲー
トは、各々、対するトランジスタの岨の接合に接続され
て、第１ノードＮ１及び第２ノードＮ２を形成している
。
交差結合ラッチ１５は、ＮＦＥＴ２３を介して第１ノー
ドＮ、にＴＴＬ、論理レベルを、そしてＮＦＥＴ２２を
介して第２ノードＮ２に基準電圧を、各々受取る。交差
結合ラッチ１５は、Ｃ３ｌ＝１の間に１各ノードに入力
電圧を受取る。Ｃ８Ｉによるチップの選択は、ＭＯＳ　
　ＲＡＭ１１のアドレス・ラインによってアドレス指定
すべきときに、起きる。Ｃ８Ｉパルス信号とその補信号
Ｃ８Ｉとが、アドレス・バッファを動作させるのに必要
なりロック・パルスである。
交差結合ラッチ１５のノードは、ともに電流通路回路１
６に接続される。電流通路回路１６もまた、Ｃ８■及び
Ｃ８Ｉの制御で動作する。Ｃ３ｌ＝１の間に、交差結合
ラッチ１５のノードは、電流通路回路１６を介して、イ
ンバータ１８の入力Ｎ３及びインバータ１９の入力Ｎ４
に、接続される。Ｃ３ｌ＝１でＣＳ　Ｉ＝Ｏの間に、イ
ンバータ１８とノードＮ１　との間の接続並びにインバ
ータ１９とノードＮ２との間の接続は、中断され、こう
して、交差結合ラッチ１５とインバータとは分離される
。電流通路回路は、Ｃ３Ｉ−１、Ｃ８に〇に応答して、
ＮＦＥＴ５９及び４３とＰＦ’ＥＴ３８及び４１とを導
電状態にし、そしてＮＦＥＴ４５及び４７をオフ状態に
保つことによシ、パス・モードで動作する。そして、Ｎ
Ｆ、ＥＴ３９．４６とｐｐｇＴ３８．４１とが、オフに
ゲートされると、交差結合ラッチ１５のノードＮｌ及び
Ｎ２とインバータ１８及び１９とを分離することになシ
、そして、ＮＦＥＴ４５及び４７がオンにゲートされる
と、インバータ１８．１９のノードＮ３、Ｎ４を接地す
ることになる。
インバータ１８及び１９は、それらの入力接続を除いて
、同じである。インバータ１８は、ｖＤＤにドレインを
接続した３つのＰＦＥＴ４９．５２及び５４？！：、こ
れらに直列に接続された３つのＮＦＥＴ５０．５３及び
５５であってソースを接地しているものと、を含む。同
様に、インバータ１９は、ｖＤＤにドレインを接続した
３つのＰＦＥＴ５／）、５８及び６０と、こＫらに直列
に接続された３つのＮＦＥＴ５７．５９及び６１であっ
てソースを接地しているものと、を含む。１対の直列に
接続されたトランジスタのゲートは、入力接続を形成す
るために、−緒に接続され、ＮＦＥＴとＰＦＥＴの共通
接続が、出力接続を形成する。
回路全体は、単一のクロック・パルスＣ８１，！：その
補信号τ下］のみを用いて、電力消費を最小にして、動
作速度を最高にするように、働く。Ｃ８Ｉ＝１の間に、
ノードＮ１は、ＴＴＬ論理レベしＡＯに、そしてノード
Ｎ２は、ＲＥＦと示された基準電圧１．５ｖになる。Ｃ
３ｌ＝１の開始時に、ＮＦＥＴ３４及びＰＦＥＴ２８か
ら成る、交差結合ラッチ１５のスイッチが、付勢される
。交差結合ラッチ１５の状態がＴＴＬ論理レベしＡ、に
よシ決定されると、仮定する。インバータ１８は、ノー
ドＮ１に接続されてＭＯ８出力レベルＡｎを提供し、イ
ンバータ１９は、ノードＮ２に接読されてＭＯ８出力レ
ベルＡｏを提供する。Ｃ３ｌ＝１の終了時に、交差結合
ラッチ１５は、インバータ１８及び１９から減結合され
る。インバータ１８及び１９への入力は、ＮＦＥＴ４５
及び４７によシ接地に保たれ、インバータ１８及び１９
からの出力は、ｖＤＤに保たれる。Ｃ３ｌ＝１の前に、
交差結合ラッチ１５をオフに保っておくことにより、全
ての電力消費が低減される。
第２図のアドレス・バッファは、ＣＭＯ８技術によって
実現できる。第２図の各ＦＥＴを以下のようにすること
により、本発明の１つの実施例を達成することができる
。即ち、 ２２．２３　　　　Ｎ　　　　４ ２５．２６．２８　　　Ｐ　　　１６ ３０．３２　　　　Ｎ　　　　６．４ ３４　　　　　　　　Ｎ　　　　　　　８．０３８．４
１　　　　　Ｐ　　　　５．０３９．４３　　　　Ｎ　
　　　２．０ ４５．４７　　　　Ｎ　　　　４．０ ４９．５６　　　　　Ｐ　　　　ｊＤ、０５０．５７　
　　　Ｎ　　　　８．０ ５２．５８　　　　Ｐ　　　　３０．０５３．５９　　
　　Ｎ　　　　１２．０５４．６０　　　　　Ｐ　　　
１２５．０５５．６１　　　　　Ｎ　　　１００．０本
発明の１実施例を述べたが、本発明は、この実施例に限
定されるものではない。
【図面の簡単な説明】
第１図は、本発明の実施例のアドレス・バッファを示す
ブロック図であり、第２図は、その回路図である。 ５・・・・ＴＴＬ論理回路、７・・・・アドレス・バッ
ファ、１１・・・・ＭＯＳ　ＲＡＭ１１５・団交差結合
ラッチ、１６・・・・電流通路回路、１８．１９・・・
・インバータ

Claims (1)

  1. 【特許請求の範囲】 相補関係にある１対のクロック信号に応答して、ＴＴＬ
    論理のレベル信号及び基準のレベル信号を受取り、前記
    ＴＴＬ論理のレベル信号により定まる論理状態に対応し
    た相補関係にある１対の出力信号を出力する交差結合ラ
    ッチ回路と、前記相補関係にある１対の出力信号に応答
    して、ＭＯ８論理の相補関係にある１対のレベル信号を
    出力するインバータ回路上、 前記相補関係にある１対のクロック信号に応答して、前
    記相補関係にある１対の出力信号を前記インバータ回路
    に提供する回路と、 を備えた、ＭＯ８論理レベルを規定するバッファ回路。
JP58146796A 1982-11-01 1983-08-12 Ｍｏｓ論理レベルを規定するバツフア回路 Granted JPS5984397A (ja)

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US06/437,991 US4496857A (en) 1982-11-01 1982-11-01 High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels
US437991 1982-11-01

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JPH0410157B2 JPH0410157B2 (ja) 1992-02-24

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