JPH077901B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH077901B2 JPH077901B2 JP63047047A JP4704788A JPH077901B2 JP H077901 B2 JPH077901 B2 JP H077901B2 JP 63047047 A JP63047047 A JP 63047047A JP 4704788 A JP4704788 A JP 4704788A JP H077901 B2 JPH077901 B2 JP H077901B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
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- H03—ELECTRONIC CIRCUITRY
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、遅延型フリップフロップとほぼ同一の機能を
有する高速型のフリップフロップ回路に関するものであ
る。
有する高速型のフリップフロップ回路に関するものであ
る。
（従来の技術） 一般に、遅延型フリップフロップ（以下、Ｄ−FFとい
う）は、クロック信号に同期してデータを取込み、それ
を所定のタイミングで出力する回路である。この種のＤ
−FFでは、クロック信号の周波数が大きくなると、デー
タの取込みに誤動作をおこすおそれがあった。そこで、
高速動作に的するフリップフロップ回路（以下、FF回路
という）が種々提案されている。
う）は、クロック信号に同期してデータを取込み、それ
を所定のタイミングで出力する回路である。この種のＤ
−FFでは、クロック信号の周波数が大きくなると、デー
タの取込みに誤動作をおこすおそれがあった。そこで、
高速動作に的するフリップフロップ回路（以下、FF回路
という）が種々提案されている。
従来、この種のFF回路としては、「アイ・イー・イー
イー・ジャーナル オブ ソリッド・スティト サーキ
ット（IEEE JOURNAL OF SOLID-STATE CIRCUITS）」SC−
22［３］（1987−６）（米）、DETLEF CLAWIN,ULRICH L
ANGMANN,HANS-ULRICH SCHREIBER著「5Gビット Si イ
ンテグレイティドリゼェネレイティブ ディマルチプレ
クサ アンド ディシジョン サーキット（5-Gbit/s S
i Integrated Regenerative Demultiplexer and Decisi
on Circit）」P.385−389に記載されるものがあった。
以下、その構成を図を用いて説明する。
イー・ジャーナル オブ ソリッド・スティト サーキ
ット（IEEE JOURNAL OF SOLID-STATE CIRCUITS）」SC−
22［３］（1987−６）（米）、DETLEF CLAWIN,ULRICH L
ANGMANN,HANS-ULRICH SCHREIBER著「5Gビット Si イ
ンテグレイティドリゼェネレイティブ ディマルチプレ
クサ アンド ディシジョン サーキット（5-Gbit/s S
i Integrated Regenerative Demultiplexer and Decisi
on Circit）」P.385−389に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は従来のFF回路の一構成例を示すブロック図であ
る。
る。
このFF回路は、クロック信号CL及びその反転クロック信
号▲▼に同期してデータDi及びその逆相データｉ
を取込むための２個のマスタスレーブ型フリップフロッ
プ（以下、JK−FFという）1,2と、このJK−FF1,2の各出
力をクロック信号CL及び逆相クロック信号▲▼によ
り選択してそれをデータDo及び逆相データｏの形で出
力するセレクタ３とで構成されている。
号▲▼に同期してデータDi及びその逆相データｉ
を取込むための２個のマスタスレーブ型フリップフロッ
プ（以下、JK−FFという）1,2と、このJK−FF1,2の各出
力をクロック信号CL及び逆相クロック信号▲▼によ
り選択してそれをデータDo及び逆相データｏの形で出
力するセレクタ３とで構成されている。
JK−FF1は、クロック信号CLの立上がりでデータDi及び
逆相データｉを取込み、それをクロック信号CLの立下
がりで出力する回路であり、データDiを入力する入力端
子D1、逆相データｉを入力する逆相入力端子１、ク
ロック信号CLを入力するクロック端子C1、逆相クロック
信号を入力する逆相クロック端子１、出力端子Q1、及
び逆相出力端子１を有している。JK−FF2は、逆相ク
ロック信号▲▼の立上がりでデータDi及び逆相デー
タｉを取込み、それを逆相クロック信号▲▼の立
下がりで出力する回路であり、データDiを入力する入力
端子D2、逆相データｉを入力する逆相入力端子２、
逆相クロック信号▲▼を入力するクロック端子C2、
クロック信号CLを入力する逆相クロック端子２、出力
端子Q2、及び逆相出力端子２を有している。セレクタ
３は、出力端子Q1に接続された第１の入力端子I1、逆相
出力端子１に接続された第１の逆相入力端子１、出
力端子Q2に接続された第２の入力端子I2、逆相出力端子
２に接続された第２の逆相入力端子２、クロック信
号CLを入力する制御端子CS、逆相クロック信号▲▼
を入力する逆相制御端子▲▼、データDoを出力する
出力端子Ｏ、及び逆相データｏを出力する反転出力端
子を有している。このセレクタ３は、制御端子CSの論
理レベルが高レベル（以下、“H"という）で、逆相制御
端子▲▼の論理レベルが低レベル（以下、“L"とい
う）のとき、入力端子I1の論理レベルを出力端子に出
力すると共に、逆相入力端子１の論理レベルを逆相出
力端子に出力し、また制御端子CSが“L"で逆相制御端
子▲▼が“H"のとき、入力端子I2の論理レベルを出
力端子Ｏに出力すると共に、逆相入力端子２の論理レ
ベルを逆相出力端子に出力する機能を有している。
逆相データｉを取込み、それをクロック信号CLの立下
がりで出力する回路であり、データDiを入力する入力端
子D1、逆相データｉを入力する逆相入力端子１、ク
ロック信号CLを入力するクロック端子C1、逆相クロック
信号を入力する逆相クロック端子１、出力端子Q1、及
び逆相出力端子１を有している。JK−FF2は、逆相ク
ロック信号▲▼の立上がりでデータDi及び逆相デー
タｉを取込み、それを逆相クロック信号▲▼の立
下がりで出力する回路であり、データDiを入力する入力
端子D2、逆相データｉを入力する逆相入力端子２、
逆相クロック信号▲▼を入力するクロック端子C2、
クロック信号CLを入力する逆相クロック端子２、出力
端子Q2、及び逆相出力端子２を有している。セレクタ
３は、出力端子Q1に接続された第１の入力端子I1、逆相
出力端子１に接続された第１の逆相入力端子１、出
力端子Q2に接続された第２の入力端子I2、逆相出力端子
２に接続された第２の逆相入力端子２、クロック信
号CLを入力する制御端子CS、逆相クロック信号▲▼
を入力する逆相制御端子▲▼、データDoを出力する
出力端子Ｏ、及び逆相データｏを出力する反転出力端
子を有している。このセレクタ３は、制御端子CSの論
理レベルが高レベル（以下、“H"という）で、逆相制御
端子▲▼の論理レベルが低レベル（以下、“L"とい
う）のとき、入力端子I1の論理レベルを出力端子に出
力すると共に、逆相入力端子１の論理レベルを逆相出
力端子に出力し、また制御端子CSが“L"で逆相制御端
子▲▼が“H"のとき、入力端子I2の論理レベルを出
力端子Ｏに出力すると共に、逆相入力端子２の論理レ
ベルを逆相出力端子に出力する機能を有している。
第３図は、横軸に時刻t0〜t4…をとった第２図のタイミ
ングチャートであり、この図を参照しつつ第２図の動作
を説明する。
ングチャートであり、この図を参照しつつ第２図の動作
を説明する。
時刻t0で、クロック信号CLが“H"、逆相クロック信号が
“L"、データDiが“L"、及び逆相データｉが“H"のた
め、JK−FF1の出力端子Q1が“L"、その逆相出力端子
１が“H"、JK−FF2の出力Q2が“L"、その逆相出力端子
２が“H"となり、セレクタ３の出力端子Ｏ及びその逆
相出力端子上のデータDoが“L"、逆相データｏがＨ
となる。
“L"、データDiが“L"、及び逆相データｉが“H"のた
め、JK−FF1の出力端子Q1が“L"、その逆相出力端子
１が“H"、JK−FF2の出力Q2が“L"、その逆相出力端子
２が“H"となり、セレクタ３の出力端子Ｏ及びその逆
相出力端子上のデータDoが“L"、逆相データｏがＨ
となる。
時刻T0で、クロック信号CLが“L"、逆相クロック信号▲
▼が“H"になると、この時データDiが“H"、逆相デ
ータｉが“L"であるため、JK−FF1の出力端子Q1が
“H"に立上がると共にその逆相出力端子１が“L"に立
下がる。
▼が“H"になると、この時データDiが“H"、逆相デ
ータｉが“L"であるため、JK−FF1の出力端子Q1が
“H"に立上がると共にその逆相出力端子１が“L"に立
下がる。
時刻t2で、クロック信号CLが“H"、逆相クロック信号▲
▼が“L"になると、この時データDiが“L"、逆相デ
ータｉが“H"であるため、JK−FF2の出力端子Q2は
“L"、逆相出力端子２は“H"であり、JK−FF1の出力
端子Q1は“H"を保持すると共にその逆相出力端子１が
“L"を保持する。そのため、セレクタ３の出力端子Ｏ及
び逆相出力端子上のデータDoは“H"で、その逆相デー
タｏは“L"になる。
▼が“L"になると、この時データDiが“L"、逆相デ
ータｉが“H"であるため、JK−FF2の出力端子Q2は
“L"、逆相出力端子２は“H"であり、JK−FF1の出力
端子Q1は“H"を保持すると共にその逆相出力端子１が
“L"を保持する。そのため、セレクタ３の出力端子Ｏ及
び逆相出力端子上のデータDoは“H"で、その逆相デー
タｏは“L"になる。
時刻t3でクロック信号CLが“L"、逆相クロック信号▲
▼が“H"になると、この時データDiが“H"、逆相デー
タｉが“L"であるため、JK−FF1の出力端子Q1は
“H"、逆相出力端子１は“L"であり、JK−FF2の出力
端子Q2は“L"を保持すると共にその逆相出力端子２は
“H"を保持し、データDoが“L"、及びその逆相ｏが
“H"になる。
▼が“H"になると、この時データDiが“H"、逆相デー
タｉが“L"であるため、JK−FF1の出力端子Q1は
“H"、逆相出力端子１は“L"であり、JK−FF2の出力
端子Q2は“L"を保持すると共にその逆相出力端子２は
“H"を保持し、データDoが“L"、及びその逆相ｏが
“H"になる。
時刻t4でクロック信号CLが“H"、逆相クロック信号▲
▼が“L"になると、この時データDiが“H"、逆相デー
タｉが“L"であるため、JK−FF1の出力端子Q1は
“H"、逆相出力端子１は“L"を保持し、JK−FF2の出
力端子Q2は“H"、その逆相出力２は“L"になり、デー
タDoが“H"、逆相データｏが“L"になる。
▼が“L"になると、この時データDiが“H"、逆相デー
タｉが“L"であるため、JK−FF1の出力端子Q1は
“H"、逆相出力端子１は“L"を保持し、JK−FF2の出
力端子Q2は“H"、その逆相出力２は“L"になり、デー
タDoが“H"、逆相データｏが“L"になる。
このように第２図のFF回路では、クロック信号CL及び逆
相クロック信号▲▼が変化するときのデータDi及び
逆相データｉの論理レベルを、次にクロック信号CL及
び逆相クロック信号▲▼が変化するときに、それぞ
れデータDo及び逆相データｏとして出力するＤ−FFと
して動作する。しかも、クロック信号CLが“H"で逆相ク
ロック信号▲▼が“L"の時にJK−FF1の出力信号が
セレクタ３により出力され、クロック信号CLが“L"で逆
相クロック信号▲▼が“H"の時にJK−FF2の出力信
号がセレクタ３により出力されるため、クロック信号CL
の周波数が高くなっても安定した高速動作が可能とな
る。
相クロック信号▲▼が変化するときのデータDi及び
逆相データｉの論理レベルを、次にクロック信号CL及
び逆相クロック信号▲▼が変化するときに、それぞ
れデータDo及び逆相データｏとして出力するＤ−FFと
して動作する。しかも、クロック信号CLが“H"で逆相ク
ロック信号▲▼が“L"の時にJK−FF1の出力信号が
セレクタ３により出力され、クロック信号CLが“L"で逆
相クロック信号▲▼が“H"の時にJK−FF2の出力信
号がセレクタ３により出力されるため、クロック信号CL
の周波数が高くなっても安定した高速動作が可能とな
る。
即ち、第２図のFF回路の高速動作が可能である理由とし
ては、次の点である。JK−FF1及びJK−FF2は、これらを
単独のＤ−FFとして動作させたときと比べ、第２図のFF
回路では半分のクロック周波数で動作するように構成さ
れている。このため、単独のＤ−FFでは動作の限界とな
るクロック周波数の２倍のビットレートで、第２図のFF
回路は動作が可能となる。
ては、次の点である。JK−FF1及びJK−FF2は、これらを
単独のＤ−FFとして動作させたときと比べ、第２図のFF
回路では半分のクロック周波数で動作するように構成さ
れている。このため、単独のＤ−FFでは動作の限界とな
るクロック周波数の２倍のビットレートで、第２図のFF
回路は動作が可能となる。
（発明が解決しようとする課題） しかしながら、上記構成のFF回路では、２つのJK−FF1,
2と１つのセレクタ３を用いているため、それらを例え
ばノアゲート（以下、NORゲートという）で構成する場
合、18〜22個のNORゲートが必要となり、素子数も多
く、回路構成が複雑となるために集積度の向上が困難で
ある上に、通常のＤ−FFに比べて消費電力が大きいとい
う問題点があった。さらに、通常のＤ−FFより１ビット
分遅れて出力されるため、用途上の制約を受けとるとい
う問題点もあった。
2と１つのセレクタ３を用いているため、それらを例え
ばノアゲート（以下、NORゲートという）で構成する場
合、18〜22個のNORゲートが必要となり、素子数も多
く、回路構成が複雑となるために集積度の向上が困難で
ある上に、通常のＤ−FFに比べて消費電力が大きいとい
う問題点があった。さらに、通常のＤ−FFより１ビット
分遅れて出力されるため、用途上の制約を受けとるとい
う問題点もあった。
本発明は前記従来技術が持っていた問題点として、素子
数が多く回路構成が複雑である点、消費電力が大きい
点、さらに出力遅延の点について解決したFF回路を提供
するものである。
数が多く回路構成が複雑である点、消費電力が大きい
点、さらに出力遅延の点について解決したFF回路を提供
するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、クロック信号及び
その逆相クロック信号に同期してデータ及びその逆相デ
ータを取込み所定のタイミングで第１の出力信号及びそ
の第１の逆相出力信号を出力する第１のフリップフロッ
プ（以下、FFという）と、前記逆相クロック信号及びク
ロック信号に同期して前記データ及び逆相データを取込
み所定のタイミングで第２の出力信号及びその第２の逆
相出力信号を出力する第２のFFと、前記クロック信号に
基づき前記第１の出力信号及び第１の逆相出力信号を選
択して出力すると共に前記逆相クロック信号に基づき前
記第２の出力信号及び第２の逆相出力信号を選択して出
力するセレクタとを備えたFF回路において、前記第1,第
２のFFを次のように構成したものである。
その逆相クロック信号に同期してデータ及びその逆相デ
ータを取込み所定のタイミングで第１の出力信号及びそ
の第１の逆相出力信号を出力する第１のフリップフロッ
プ（以下、FFという）と、前記逆相クロック信号及びク
ロック信号に同期して前記データ及び逆相データを取込
み所定のタイミングで第２の出力信号及びその第２の逆
相出力信号を出力する第２のFFと、前記クロック信号に
基づき前記第１の出力信号及び第１の逆相出力信号を選
択して出力すると共に前記逆相クロック信号に基づき前
記第２の出力信号及び第２の逆相出力信号を選択して出
力するセレクタとを備えたFF回路において、前記第1,第
２のFFを次のように構成したものである。
即ち、前記第１のFFは、前記クロック信号に基づき前記
データ及び逆相データをそれぞれ取込む第１および第２
のトランスファゲートと、前記第１および第２のトラン
スファゲートの出力側にたすき接続された第１および第
２のインバータとで構成し、前記第２のFFは、前記逆相
クロック信号に基づき前記データ及び逆相データをそれ
ぞれ取込む第３および第４のトランスファゲートと、前
記第３および第４のトランスファゲートの出力側にたす
き接続された第３および第４のインバータとで構成した
ものである。
データ及び逆相データをそれぞれ取込む第１および第２
のトランスファゲートと、前記第１および第２のトラン
スファゲートの出力側にたすき接続された第１および第
２のインバータとで構成し、前記第２のFFは、前記逆相
クロック信号に基づき前記データ及び逆相データをそれ
ぞれ取込む第３および第４のトランスファゲートと、前
記第３および第４のトランスファゲートの出力側にたす
き接続された第３および第４のインバータとで構成した
ものである。
また、前記セレクタは例えば、前記第1,第２のトランス
ファゲートの各出力側信号と前記クロック信号との否定
論理和をそれぞれとる第1,第２のノアゲート（以下、NO
Rゲートという）と、前記第3,第４のトランスファゲー
トの各出力側信号と前記逆相クロック信号との否定論理
和をそれぞれとる第3,第４のNORゲートと、前記第１と
第３のNORゲートの各出力の否定論理和をとる第５のNOR
ゲートと、前記第２と第４のNORゲートの各出力の否定
論理和をとる第６のNORゲートとで構成してもよい。
ファゲートの各出力側信号と前記クロック信号との否定
論理和をそれぞれとる第1,第２のノアゲート（以下、NO
Rゲートという）と、前記第3,第４のトランスファゲー
トの各出力側信号と前記逆相クロック信号との否定論理
和をそれぞれとる第3,第４のNORゲートと、前記第１と
第３のNORゲートの各出力の否定論理和をとる第５のNOR
ゲートと、前記第２と第４のNORゲートの各出力の否定
論理和をとる第６のNORゲートとで構成してもよい。
（作 用） 本発明によれば、以上のようにFF回路を構成したので、
第1,第２のトランスファゲートと第3,第４のトランスフ
ァゲートとは、クロック信号及び逆相クロック信号に同
期して交互にオン，オフ動作を行ってデータ及び逆相デ
ータを交互に取込むように動作する。第1,第２のインバ
ータと第3,第４のインバータとは、前記トランスファゲ
ートを通して取込まれたデータ及び逆相データを一時保
持し、所定のタイミングで出力する。セレクタは、クロ
ック信号及び逆相クロック信号に同期して第１と第２の
FFの出力を交互に出力する。これにより、例えば高速で
かつＤ−FF的な動作が行われる。そして第1,第２のFFは
少ない素子で構成されているため、回路構成の簡単化と
それによる集積度の向上が図れると共に、低消費電力化
が図れる。さらに、第1,第２のFFの構成上、１ビット分
の出力遅れもなくなる。従って前記問題点を除去できる
のである。
第1,第２のトランスファゲートと第3,第４のトランスフ
ァゲートとは、クロック信号及び逆相クロック信号に同
期して交互にオン，オフ動作を行ってデータ及び逆相デ
ータを交互に取込むように動作する。第1,第２のインバ
ータと第3,第４のインバータとは、前記トランスファゲ
ートを通して取込まれたデータ及び逆相データを一時保
持し、所定のタイミングで出力する。セレクタは、クロ
ック信号及び逆相クロック信号に同期して第１と第２の
FFの出力を交互に出力する。これにより、例えば高速で
かつＤ−FF的な動作が行われる。そして第1,第２のFFは
少ない素子で構成されているため、回路構成の簡単化と
それによる集積度の向上が図れると共に、低消費電力化
が図れる。さらに、第1,第２のFFの構成上、１ビット分
の出力遅れもなくなる。従って前記問題点を除去できる
のである。
また、セレクタを例えば６個のNORゲートで構成すれ
ば、そのセレクタ回路の簡単化が図れる。
ば、そのセレクタ回路の簡単化が図れる。
（実施例） 第１図は本発明の実施例を示すFF回路の回路図である。
このFF回路は、クロック信号CL及びその反転クロック信
号▲▼に同期してデータDi及びその逆相データｉ
を交互に取込むための第１および第２のFF10,20と、こ
の第1,第２のFF10,20で取込んだデータDi及び逆相デー
タｉをクロック信号CL及び逆相クロック信号▲▼
により交互に選択してそれをデータDo及び逆相データ
ｏの形で出力するセレクタ30とで構成され、全体として
Ｄ−FF的な動作をする機能を有している。
号▲▼に同期してデータDi及びその逆相データｉ
を交互に取込むための第１および第２のFF10,20と、こ
の第1,第２のFF10,20で取込んだデータDi及び逆相デー
タｉをクロック信号CL及び逆相クロック信号▲▼
により交互に選択してそれをデータDo及び逆相データ
ｏの形で出力するセレクタ30とで構成され、全体として
Ｄ−FF的な動作をする機能を有している。
第１のFF10は、クロック信号CLによりオン，オフ動作す
るデータDi取込み用の第１のトランスファゲート11と、
クロック信号CLによりオン，オフ動作する逆相データ
ｉ取込み用の第２のトランスファゲート12とを備え、そ
の第1,第２のトランスファゲート11,12の出力側ノードN
11,N12には第１および第２のインバータ13,14がたすき
接続されている。第２のFF20は、逆相クロック信号▲
▼によりオン，オフ動作するデータDi取込み用の第３
のトランスファゲート21と、逆相クロック信号▲▼
によりオン，オフ動作する逆相データｉ取込み用の第
４のトランスファゲート22とを備え、その第3,第４のト
ランスファゲート21,22の出力側ノードN21,N22には第３
および第４のインバータ23,24がたすき接続されてい
る。第１〜第４のトランスファゲート11,12,21,22は、
クロック信号CL、逆相クロック信号▲▼の“H"でオ
ンし、その“L"でオフする機能を有し、例えば電界効果
トランジスタ（以下、FETという）でそれぞれ構成され
ている。
るデータDi取込み用の第１のトランスファゲート11と、
クロック信号CLによりオン，オフ動作する逆相データ
ｉ取込み用の第２のトランスファゲート12とを備え、そ
の第1,第２のトランスファゲート11,12の出力側ノードN
11,N12には第１および第２のインバータ13,14がたすき
接続されている。第２のFF20は、逆相クロック信号▲
▼によりオン，オフ動作するデータDi取込み用の第３
のトランスファゲート21と、逆相クロック信号▲▼
によりオン，オフ動作する逆相データｉ取込み用の第
４のトランスファゲート22とを備え、その第3,第４のト
ランスファゲート21,22の出力側ノードN21,N22には第３
および第４のインバータ23,24がたすき接続されてい
る。第１〜第４のトランスファゲート11,12,21,22は、
クロック信号CL、逆相クロック信号▲▼の“H"でオ
ンし、その“L"でオフする機能を有し、例えば電界効果
トランジスタ（以下、FETという）でそれぞれ構成され
ている。
セレクタ30は、第１〜第６の２入力NORゲート31,33,34,
35,36を備え、クロック信号CL及びノードN11が第１のNO
Rゲート31の入力側に、クロック信号CL及びノードN12が
第２のNORゲート32の入力側に、逆相クロック信号▲
▼及びノードN21が第３のNORゲート33の入力側に、逆
相クロック信号▲▼及びノードN22が第４のNORゲー
ト34の入力側にそれぞれ接続されている。第1,第３のNO
Rゲート31,33の出力側ノードN31,N33は第５のNORゲート
35の入力側に、第2,第４のNORゲート32,34の出力側ノー
ドN32,N34は第６のNORゲート36の入力側にそれぞれ接続
され、その第5,第６のNORゲート35,36の出力側からデー
タDo及び逆相データｏがそれぞれ出力される構成にな
っている。
35,36を備え、クロック信号CL及びノードN11が第１のNO
Rゲート31の入力側に、クロック信号CL及びノードN12が
第２のNORゲート32の入力側に、逆相クロック信号▲
▼及びノードN21が第３のNORゲート33の入力側に、逆
相クロック信号▲▼及びノードN22が第４のNORゲー
ト34の入力側にそれぞれ接続されている。第1,第３のNO
Rゲート31,33の出力側ノードN31,N33は第５のNORゲート
35の入力側に、第2,第４のNORゲート32,34の出力側ノー
ドN32,N34は第６のNORゲート36の入力側にそれぞれ接続
され、その第5,第６のNORゲート35,36の出力側からデー
タDo及び逆相データｏがそれぞれ出力される構成にな
っている。
第４図は、横軸に時刻t0〜t4…をとった第１図のタイミ
ングチャートであり、この図を参照しつつ第１図の動作
を説明する。
ングチャートであり、この図を参照しつつ第１図の動作
を説明する。
時刻t0で、データDiが“L"、逆相データｉが“H"であ
り、クロック信号CLが“H"に立上がると共に逆相クロッ
ク信号▲▼が“L"に立下がるため、第1,第２のトラ
ンスファゲート11,12がオンしてその出力側ノードN11が
“L"、N12が“H"になると共に、第3,第４のトランスフ
ァゲート21,22がオフしてその出力側ノードN21が“L"、
N22が“H"という前の状態を保持する。ノードN11の“L"
とクロック信号CLの“H"とがNORゲート31で否定論理和
がとられ、その出力側ノードN31が“L"となる。同様
に、ノードN12の“H"とクロック信号CLの“H"とがNORゲ
ート32を通してその出力側ノードN32が“L"となり、ノ
ードN21の“L"と逆相クロック信号▲▼の“L"とがN
ORゲート33を通してその出力側ノードN33が“H"とな
り、ノードN22の“H"と逆相クロック信号▲▼の
“L"とがNORゲート34を通してその出力側ノードN34が
“L"となる。ノードN31の“L"とノードN33の“H"とはNO
Rゲート35で否定論理和がとられて出力データDoが“L"
になり、さらにノードN32の“L"とノードN34の“L"とは
NORゲート36で否定論理和がとられて出力逆相データ
ｏが“H"となる。
り、クロック信号CLが“H"に立上がると共に逆相クロッ
ク信号▲▼が“L"に立下がるため、第1,第２のトラ
ンスファゲート11,12がオンしてその出力側ノードN11が
“L"、N12が“H"になると共に、第3,第４のトランスフ
ァゲート21,22がオフしてその出力側ノードN21が“L"、
N22が“H"という前の状態を保持する。ノードN11の“L"
とクロック信号CLの“H"とがNORゲート31で否定論理和
がとられ、その出力側ノードN31が“L"となる。同様
に、ノードN12の“H"とクロック信号CLの“H"とがNORゲ
ート32を通してその出力側ノードN32が“L"となり、ノ
ードN21の“L"と逆相クロック信号▲▼の“L"とがN
ORゲート33を通してその出力側ノードN33が“H"とな
り、ノードN22の“H"と逆相クロック信号▲▼の
“L"とがNORゲート34を通してその出力側ノードN34が
“L"となる。ノードN31の“L"とノードN33の“H"とはNO
Rゲート35で否定論理和がとられて出力データDoが“L"
になり、さらにノードN32の“L"とノードN34の“L"とは
NORゲート36で否定論理和がとられて出力逆相データ
ｏが“H"となる。
時刻t1で、クロック信号CLが“L"、逆相クロック信号▲
▼が“H"になると、この時データDiが“H"逆相デー
タｉが“L"であるため、ノードN11は“H"、ノードN12
は“L"、ノードN21は“H"、N22は“L"、ノードN31は
“L"、ノードN32は“H"、ノードN33は“L"、ノードN34
は“L"となり、データDoが“H"、逆相データｏが“L"
になる。
▼が“H"になると、この時データDiが“H"逆相デー
タｉが“L"であるため、ノードN11は“H"、ノードN12
は“L"、ノードN21は“H"、N22は“L"、ノードN31は
“L"、ノードN32は“H"、ノードN33は“L"、ノードN34
は“L"となり、データDoが“H"、逆相データｏが“L"
になる。
時刻t2で、クロック信号CLが“H"、逆相クロック信号▲
▼が“L"になると、この時データDiが“L"、逆相デ
ータｉが“H"であるため、ノードN11,N12,N21,N22,N3
1,N32,N33,N34はそれぞれ“L",“H",“L",“H",“L",
“L",“H",“L"となり、データDoが“L"、逆相データ
ｏが“H"になる。
▼が“L"になると、この時データDiが“L"、逆相デ
ータｉが“H"であるため、ノードN11,N12,N21,N22,N3
1,N32,N33,N34はそれぞれ“L",“H",“L",“H",“L",
“L",“H",“L"となり、データDoが“L"、逆相データ
ｏが“H"になる。
時刻t3で、クロック信号CLが“L"、逆相クロック信号▲
▼が“H"になると、この時データDiがＨ、逆相デー
タｉが“L"であるため、ノードN11,N12,N21,N22,N31,
N32,N33,N34はそれぞれ“H",“L",“H",“L",“L",
“H",“L",“L"となり、データDoが“H"、逆相データ
ｏが“L"になる。
▼が“H"になると、この時データDiがＨ、逆相デー
タｉが“L"であるため、ノードN11,N12,N21,N22,N31,
N32,N33,N34はそれぞれ“H",“L",“H",“L",“L",
“H",“L",“L"となり、データDoが“H"、逆相データ
ｏが“L"になる。
時刻t4で、クロック信号CLが“H"、逆相クロック信号▲
▼が“L"になると、この時データDiが“H"、逆相デ
ータｉが“L"であるため、ノードN11,N12,N21,N22,N3
1,N32,N33,N34はそれぞれ“H",“L",“H",“L",“L",
“L",“L",“H"となり、データDoが“H"、逆相データ
ｏが“L"になる。
▼が“L"になると、この時データDiが“H"、逆相デ
ータｉが“L"であるため、ノードN11,N12,N21,N22,N3
1,N32,N33,N34はそれぞれ“H",“L",“H",“L",“L",
“L",“L",“H"となり、データDoが“H"、逆相データ
ｏが“L"になる。
このように、セレクタ30はクロック信号CLが“H"で逆相
クロック信号▲▼が“L"になると、第２のFF20の出
力、つまりノードN21,N22上の信号をデータDo及び逆相
データｏの形で出力し、クロック信号CLが“L"で逆相
クロック信号▲▼が“H"になると、第１のFF10の出
力、つまりノードN11,N12上の信号をデータDo及び逆相
データｏの形で出力する。そのため第１図のFF回路
は、クロック信号CL及び逆相クロック信号▲▼の論
理レベルが変化するときのデータDi及び逆相データｉ
の論理レベルをそれぞれデータDo及び逆相データｏの
形で出力するＤ−FFとして動作する。
クロック信号▲▼が“L"になると、第２のFF20の出
力、つまりノードN21,N22上の信号をデータDo及び逆相
データｏの形で出力し、クロック信号CLが“L"で逆相
クロック信号▲▼が“H"になると、第１のFF10の出
力、つまりノードN11,N12上の信号をデータDo及び逆相
データｏの形で出力する。そのため第１図のFF回路
は、クロック信号CL及び逆相クロック信号▲▼の論
理レベルが変化するときのデータDi及び逆相データｉ
の論理レベルをそれぞれデータDo及び逆相データｏの
形で出力するＤ−FFとして動作する。
本実施例では、次のような利点を有している。
（ａ） 従来のFF回路ではNORゲートが18〜22個程度必
要であったが、本実施例のFF回路では４個のトランスフ
ァゲート11,12,21,22、４個のインバータ13,14,23,24、
及び６個のNORゲート31〜36で構成されているため、素
子数が少なく、それによって消費電力が少なくなると共
に、回路構成の簡単化により集積度が向上する。
要であったが、本実施例のFF回路では４個のトランスフ
ァゲート11,12,21,22、４個のインバータ13,14,23,24、
及び６個のNORゲート31〜36で構成されているため、素
子数が少なく、それによって消費電力が少なくなると共
に、回路構成の簡単化により集積度が向上する。
（ｂ） 通常のＤ−FFと同じタイミングでデータDo及び
逆相データｏが出力されるため、通常のＤ−FFと同じ
用途で、かつ高速処理を必要とするところに広く用いる
ことができる。
逆相データｏが出力されるため、通常のＤ−FFと同じ
用途で、かつ高速処理を必要とするところに広く用いる
ことができる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ｉ） 各トランスファゲート11,12,21,22は、FET以外
のトランジスタで構成したり、あるいは２個のトランジ
スタを並列接続したアナログスイッチ等で構成すること
も可能である。
のトランジスタで構成したり、あるいは２個のトランジ
スタを並列接続したアナログスイッチ等で構成すること
も可能である。
（ii） セレクタ30は、NORゲート以外に、ナンドゲー
ト（以下、NANDゲートという）等の他のゲートとNORゲ
ートとの組合せ、あるいは他のゲートのみで構成するこ
とも可能である。
ト（以下、NANDゲートという）等の他のゲートとNORゲ
ートとの組合せ、あるいは他のゲートのみで構成するこ
とも可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、第1,第２
のFFをそれぞれ２個のトランスファゲートと２個のイン
バータとで構成したので、素子数が少なく、それによっ
て低消費電力化が図れると共に、回路構成の簡単化によ
る集積度の向上が可能となる。その上、従来のように１
ビット分の出力の遅れがないため、用途上の制約を受け
ることなく、種々の用途に用いることができる。
のFFをそれぞれ２個のトランスファゲートと２個のイン
バータとで構成したので、素子数が少なく、それによっ
て低消費電力化が図れると共に、回路構成の簡単化によ
る集積度の向上が可能となる。その上、従来のように１
ビット分の出力の遅れがないため、用途上の制約を受け
ることなく、種々の用途に用いることができる。
第１図は本発明の実施例を示すFF回路の回路図、第２図
は従来のFF回路の構成ブロック図、第３図は第２図のタ
イミングチャート、第４図は第１図のタイミングチャー
トである。 10,20……第1,第２のFF、11,12,21,22……第1,第2,第3,
第４のトランスファゲート、13,14,23,24……第1,第2,
第3,第４のインバータ、30……セレクタ、31,32,33,34,
35,36……第1,第2,第3,第4,第5,第６のNORゲート、CL…
…クロック信号、▲▼……逆相クロック信号、Di,D
o……データ、i,ｏ……逆相データ。
は従来のFF回路の構成ブロック図、第３図は第２図のタ
イミングチャート、第４図は第１図のタイミングチャー
トである。 10,20……第1,第２のFF、11,12,21,22……第1,第2,第3,
第４のトランスファゲート、13,14,23,24……第1,第2,
第3,第４のインバータ、30……セレクタ、31,32,33,34,
35,36……第1,第2,第3,第4,第5,第６のNORゲート、CL…
…クロック信号、▲▼……逆相クロック信号、Di,D
o……データ、i,ｏ……逆相データ。
Claims (2)
- 【請求項１】クロック信号及びその逆相クロック信号に
同期してデータ及びその逆相データを取込み所定のタイ
ミングで第１の出力信号及びその第１の逆相出力信号を
出力する第１のフリップフロップと、前記逆相クロック
信号及びクロック信号に同期して前記データ及び逆相デ
ータを取込み所定のタイミングで第２の出力信号及びそ
の第２の逆相出力信号を出力する第２のフリップフロッ
プと、前記クロック信号に基づき前記第１の出力信号及
び第１の逆相出力信号を選択して出力すると共に前記逆
相クロック信号に基づき前記第２の出力信号及び第２の
逆相出力信号を選択して出力するセレクタとを備えたフ
リップフロップ回路において、 前記第１のフリップフロップは、前記クロック信号に基
づき前記データ及び逆相データをそれぞれ取込む第１お
よび第２のトランスファゲートと、前記第１および第２
のトランスファゲートの出力側にたすき接続された第１
および第２のインバータとで構成し、 前記第２のフリップフロップは、前記逆相クロック信号
に基づき前記データ及び逆相データをそれぞれ取込む第
３および第４のトランスファゲートと、前記第３および
第４のトランスファゲートの出力側にたすき接続された
第３および第４のインバータとで構成したことを特徴と
するフリップフロップ回路。 - 【請求項２】前記セレクタは、前記第1,第２のトランス
ファゲートの各出力側信号と前記クロック信号との否定
論理和をそれぞれとる第1,第２のノアゲートと、前記第
3,第４のトランスファゲートの各出力側信号と前記逆相
クロック信号との否定論理和をそれぞれとる第3,第４の
ノアゲートと、前記第１と第３のノアゲートの各出力の
否定論理和をとる第５のノアゲートと、前記第２と第４
のノアゲートの各出力の否定論理和をとる第６のノアゲ
ートとで構成した請求項１記載のフリップフロップ回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047047A JPH077901B2 (ja) | 1988-02-29 | 1988-02-29 | フリップフロップ回路 |
| US07/313,077 US5025174A (en) | 1988-02-29 | 1989-02-21 | Flip-flop circuit |
| DE68926518T DE68926518T2 (de) | 1988-02-29 | 1989-02-21 | Flipflop-Schaltung |
| EP89102990A EP0330971B1 (en) | 1988-02-29 | 1989-02-21 | Flip-flop circuit |
| CA000591937A CA1299682C (en) | 1988-02-29 | 1989-02-23 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047047A JPH077901B2 (ja) | 1988-02-29 | 1988-02-29 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01221911A JPH01221911A (ja) | 1989-09-05 |
| JPH077901B2 true JPH077901B2 (ja) | 1995-01-30 |
Family
ID=12764255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047047A Expired - Fee Related JPH077901B2 (ja) | 1988-02-29 | 1988-02-29 | フリップフロップ回路 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0330971B1 (ja) |
| JP (1) | JPH077901B2 (ja) |
| CA (1) | CA1299682C (ja) |
| DE (1) | DE68926518T2 (ja) |
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|---|---|---|---|---|
| US5140180A (en) * | 1990-08-24 | 1992-08-18 | Ncr Corporation | High speed cmos flip-flop employing clocked tristate inverters |
| US5414380A (en) * | 1993-04-19 | 1995-05-09 | Motorola, Inc. | Integrated circuit with an active-level configurable and method therefor |
| US5508648A (en) * | 1994-08-01 | 1996-04-16 | Intel Corporation | Differential latch circuit |
| JP3043241B2 (ja) * | 1994-10-24 | 2000-05-22 | 沖電気工業株式会社 | 可変遅延回路 |
| US5650735A (en) * | 1995-03-24 | 1997-07-22 | Texas Instruments Incorporated | Low power, high performance latching interfaces for converting dynamic inputs into static outputs |
| US5638018A (en) * | 1995-06-02 | 1997-06-10 | Advanced Micro Devices, Inc. | P-type flip-flop |
| USH1796H (en) * | 1996-05-02 | 1999-07-06 | Sun Microsystems, Inc. | Method and circuit for eliminating hold time violations in synchronous circuits |
| JPH09312553A (ja) * | 1996-05-22 | 1997-12-02 | Nec Corp | 論理回路 |
| JPH10117127A (ja) * | 1996-10-11 | 1998-05-06 | Toshiba Corp | 論理記憶回路及び論理回路 |
| US6069839A (en) * | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
| US6232796B1 (en) * | 1999-07-21 | 2001-05-15 | Rambus Incorporated | Apparatus and method for detecting two data bits per clock edge |
| US6417711B2 (en) * | 1999-10-19 | 2002-07-09 | Honeywell Inc. | High speed latch and flip-flop |
| US6563356B2 (en) | 1999-10-19 | 2003-05-13 | Honeywell International Inc. | Flip-flop with transmission gate in master latch |
| US6617901B1 (en) * | 2001-04-27 | 2003-09-09 | Cypress Semiconductor Corp. | Master/dual-slave D type flip-flop |
| US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
| US7525362B1 (en) * | 2006-03-17 | 2009-04-28 | Xilinx, Inc. | Circuit for and method of preventing an error in a flip-flop |
| US7855587B1 (en) | 2006-06-02 | 2010-12-21 | Marvell International Ltd. | Asymmetric sense-amp flip-flop |
| US8754692B2 (en) * | 2008-09-04 | 2014-06-17 | Oracle America, Inc. | Low power and soft error hardened dual edge triggered flip flop |
| US8149643B2 (en) | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2834798C3 (de) * | 1978-08-09 | 1981-07-16 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zum Ansteuern einflankengesteuerter Bauelemente |
| US4496857A (en) * | 1982-11-01 | 1985-01-29 | International Business Machines Corporation | High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels |
| US4825409A (en) * | 1985-05-13 | 1989-04-25 | Wang Laboratories, Inc. | NMOS data storage cell for clocked shift register applications |
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| JPS63103511A (ja) * | 1986-10-21 | 1988-05-09 | Oki Electric Ind Co Ltd | フリツプフロツプ回路 |
-
1988
- 1988-02-29 JP JP63047047A patent/JPH077901B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-21 US US07/313,077 patent/US5025174A/en not_active Expired - Fee Related
- 1989-02-21 EP EP89102990A patent/EP0330971B1/en not_active Expired - Lifetime
- 1989-02-21 DE DE68926518T patent/DE68926518T2/de not_active Expired - Fee Related
- 1989-02-23 CA CA000591937A patent/CA1299682C/en not_active Expired - Fee Related
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| DE68926518D1 (de) | 1996-06-27 |
| EP0330971B1 (en) | 1996-05-22 |
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| EP0330971A2 (en) | 1989-09-06 |
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