JPH0691432B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPH0691432B2 JPH0691432B2 JP60282888A JP28288885A JPH0691432B2 JP H0691432 B2 JPH0691432 B2 JP H0691432B2 JP 60282888 A JP60282888 A JP 60282888A JP 28288885 A JP28288885 A JP 28288885A JP H0691432 B2 JPH0691432 B2 JP H0691432B2
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- level
- output
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Description
【発明の詳細な説明】 ［技術分野］ この発明は、信号制御技術さらにはデータ信号のラッチ
の制御に適用して特に有効な技術に関するもので、例え
ば、クロック同期型フリップフロップ回路に適用して有
効な技術に関する。
の制御に適用して特に有効な技術に関するもので、例え
ば、クロック同期型フリップフロップ回路に適用して有
効な技術に関する。
［背景技術］ Ｄ型フリップフロップ回路として第２図のようなものが
ある。このＤ型フリップフロップは、論理ゲート１〜６
により構成されており、データ入力端子11、制御入力端
子12、出力端子Ｑおよびを持つ。出力Ｑおよびは、
制御入力端子12がロウヘベル（以下“L"レベルと記す）
にされているなら、その入力端子11の入力信号にかかわ
らずに以前のレベルに維持され、制御入力端子12がハイ
レベル（以下“H"レベルと記す）にされると、そのとき
の入力端子11の信号レベルに応じてそれぞれのレベルが
決定される。
ある。このＤ型フリップフロップは、論理ゲート１〜６
により構成されており、データ入力端子11、制御入力端
子12、出力端子Ｑおよびを持つ。出力Ｑおよびは、
制御入力端子12がロウヘベル（以下“L"レベルと記す）
にされているなら、その入力端子11の入力信号にかかわ
らずに以前のレベルに維持され、制御入力端子12がハイ
レベル（以下“H"レベルと記す）にされると、そのとき
の入力端子11の信号レベルに応じてそれぞれのレベルが
決定される。
第３図は第２図に示したＤ型フリップフロップのデータ
入力時のタイムチャートである。
入力時のタイムチャートである。
データ入力端子11が“L"レベルにされているときにおい
て、クロックパルスCKが“L"レベルから“H"レベルに変
化されると、それに応じて論理ゲート５の出力端子から
出力される信号Ｑが“L"レベルにされる。逆に入力端子
11が“H"レベルにされているときに制御入力端子が“H"
レベルにされると、これに応じて信号Ｑは“H"レベルに
される。この場合、信号Ｑの変化は、クロックパルスの
立上りと同時ではなく、論理ゲート１〜６によって生ず
る無視しえない遅延特性によって遅延され第３図に示し
たようにクロックパルスCKに対して遅延時間Tdを生じ
る。従って、シフトレジスタやカウンタ回路のような複
数個のフリップフロップが継続接続される回路では回路
全体の遅延時間は相当大きいものとなる。
て、クロックパルスCKが“L"レベルから“H"レベルに変
化されると、それに応じて論理ゲート５の出力端子から
出力される信号Ｑが“L"レベルにされる。逆に入力端子
11が“H"レベルにされているときに制御入力端子が“H"
レベルにされると、これに応じて信号Ｑは“H"レベルに
される。この場合、信号Ｑの変化は、クロックパルスの
立上りと同時ではなく、論理ゲート１〜６によって生ず
る無視しえない遅延特性によって遅延され第３図に示し
たようにクロックパルスCKに対して遅延時間Tdを生じ
る。従って、シフトレジスタやカウンタ回路のような複
数個のフリップフロップが継続接続される回路では回路
全体の遅延時間は相当大きいものとなる。
［発明の目的］ この発明は、クロックパルスが変化されてからデータが
出力されるまでの遅延時間の短いフリップフロップ回路
を提供することにある。
出力されるまでの遅延時間の短いフリップフロップ回路
を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、Ｄ型フリップフロップのようなクロック同期
型のラッチ回路のデータ入力端子とフリップフロップの
外部に設けられた第２のデータ出力端子の間、および第
１の出力端子と第２の出力端子との間にそれぞれクロッ
クによって制御される伝送ゲート手段を設け、クロック
が変化したとき直ちに入力データを第２出力端子に出力
させるようにすることにより、クロックパルスが変化さ
れてからデータが出力されるまでの遅延時間を短縮する
という上記目的を達成するものである。
型のラッチ回路のデータ入力端子とフリップフロップの
外部に設けられた第２のデータ出力端子の間、および第
１の出力端子と第２の出力端子との間にそれぞれクロッ
クによって制御される伝送ゲート手段を設け、クロック
が変化したとき直ちに入力データを第２出力端子に出力
させるようにすることにより、クロックパルスが変化さ
れてからデータが出力されるまでの遅延時間を短縮する
という上記目的を達成するものである。
［実施例］ 第１図は本発明の一実施例を示す回路図である。同図に
おいて、２点鎖線で囲まれた回路FFは、図示の論理ゲー
ト１〜６によって構成されたラッチ回路である。
おいて、２点鎖線で囲まれた回路FFは、図示の論理ゲー
ト１〜６によって構成されたラッチ回路である。
図示の符号11はデータ入力端子である。CKはデータ入力
端子11より入力されるデータＤを取り込むタイミングを
与えるクロックパルスである。ラッチ回路FFの外部に
は、この実施例の場合、トランスファゲートとしてＰチ
ャンネルMOSFETq1とＮチャンネルMOSFETq2からなる相補
型MOS構成の回路Ｓが設けられている。この回路Ｓはク
ロックパルス入力端子12より入力されるクロックパルス
CKによって制御される。ＰチャンネルMOSFETq1はＤ型ラ
ッチ回路FFの出力端子Q2とＤ型ラッチ回路FFの外部に設
けられた出力端子Q1との間に直列に接続されている。Ｎ
チャンネルMOSFETq2はラッチ回路FFのデータ入力端子11
と出力端子Q1との間に直接接続されている。
端子11より入力されるデータＤを取り込むタイミングを
与えるクロックパルスである。ラッチ回路FFの外部に
は、この実施例の場合、トランスファゲートとしてＰチ
ャンネルMOSFETq1とＮチャンネルMOSFETq2からなる相補
型MOS構成の回路Ｓが設けられている。この回路Ｓはク
ロックパルス入力端子12より入力されるクロックパルス
CKによって制御される。ＰチャンネルMOSFETq1はＤ型ラ
ッチ回路FFの出力端子Q2とＤ型ラッチ回路FFの外部に設
けられた出力端子Q1との間に直列に接続されている。Ｎ
チャンネルMOSFETq2はラッチ回路FFのデータ入力端子11
と出力端子Q1との間に直接接続されている。
例えば、クロックパルス入力端子12より入力されるクロ
ックパルスCKが“H"レベルに変化された場合、データ入
力端子11より入力されるデータＤは、“H"レベルのクロ
ックパルスCKによってオンされたＮチャンネルMOSFETq2
を介してＤ型ラッチ回路FFの外部に設けられデータ出力
端子Q2に直接出力される。一方、入力データＤはラッチ
回路FFにも供給され、これを構成する各論理ゲートを通
ってラッチ回路FFの出力端子Q2にラッチされる。ここ
で、クロックパルスCKが“L"レベルに変化されると、
“L"レベルの信号によってオンされたＰチャンネルMOSF
ETq1を介して、ラッチ回路FFの出力端子Q2にラッチされ
ているデータを出力する。これとともに、それまでオン
されていたＮチャンネルMOSFETq2を通って出力端子Q1に
供給されていたデータＤの伝送が遮断され、その後デー
タＤが変化しても出力端子Q1に影響を与えず、ラッチ回
路FFにラッチされている信号が出力される。
ックパルスCKが“H"レベルに変化された場合、データ入
力端子11より入力されるデータＤは、“H"レベルのクロ
ックパルスCKによってオンされたＮチャンネルMOSFETq2
を介してＤ型ラッチ回路FFの外部に設けられデータ出力
端子Q2に直接出力される。一方、入力データＤはラッチ
回路FFにも供給され、これを構成する各論理ゲートを通
ってラッチ回路FFの出力端子Q2にラッチされる。ここ
で、クロックパルスCKが“L"レベルに変化されると、
“L"レベルの信号によってオンされたＰチャンネルMOSF
ETq1を介して、ラッチ回路FFの出力端子Q2にラッチされ
ているデータを出力する。これとともに、それまでオン
されていたＮチャンネルMOSFETq2を通って出力端子Q1に
供給されていたデータＤの伝送が遮断され、その後デー
タＤが変化しても出力端子Q1に影響を与えず、ラッチ回
路FFにラッチされている信号が出力される。
上記のようにラッチ回路FFに供給されるクロックパルス
CKが“H"レベルに変化されたときには、データ入力端子
11からの入力データＤがラッチ回路FFと並列的に設けら
れたＮチャンネルMOSFETq2を介して、直接データ出力端
子Q1へ出力されるようにしたので、クロックパルスCKの
立上り時からデータが出力端子Q1に出力されるまでの遅
延時間Tdを短縮することができる。
CKが“H"レベルに変化されたときには、データ入力端子
11からの入力データＤがラッチ回路FFと並列的に設けら
れたＮチャンネルMOSFETq2を介して、直接データ出力端
子Q1へ出力されるようにしたので、クロックパルスCKの
立上り時からデータが出力端子Q1に出力されるまでの遅
延時間Tdを短縮することができる。
また、上記実施例では、トランスファゲートとして、そ
れぞれＰチャンネルMOSFETq1とＮチャンネルMOSFETq2を
用いたが、ＰチャンネルMOSFETq1と並列にＮチャンネル
MOSFETq2を、またＮチャンネルMOSFETq2と並列にＰチャ
ンネルMOSFETq1を接続してなるいわゆるトランスミッシ
ョンゲートを用いることも可能である。
れぞれＰチャンネルMOSFETq1とＮチャンネルMOSFETq2を
用いたが、ＰチャンネルMOSFETq1と並列にＮチャンネル
MOSFETq2を、またＮチャンネルMOSFETq2と並列にＰチャ
ンネルMOSFETq1を接続してなるいわゆるトランスミッシ
ョンゲートを用いることも可能である。
［効果］ Ｄ型フリップフロップのような同期型のラッチ回路のデ
ータ入力端子とフリップフロップの外部に設けられた第
２のデータ出力端子の間、および第１の出力端子と第２
の出力端子との間にそれぞれクロックによって制御され
る伝送ゲート手段を設けることにより、クロックが変化
したとき直ちに入力データが第２の出力端子に出力され
るという作用により、クロックパルスが変化されてから
データが出力されるまでの遅延時間が短縮されるという
効果が得られる。
ータ入力端子とフリップフロップの外部に設けられた第
２のデータ出力端子の間、および第１の出力端子と第２
の出力端子との間にそれぞれクロックによって制御され
る伝送ゲート手段を設けることにより、クロックが変化
したとき直ちに入力データが第２の出力端子に出力され
るという作用により、クロックパルスが変化されてから
データが出力されるまでの遅延時間が短縮されるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で
は、フリップフロップの外部に設けた相補型MOS構成の
回路ＳをクロックパルスCKのみで制御しているが、クロ
ックパルスCKとは異なったタイミングで変化するクロッ
クパルスを併用し、ＰチャンネルSOSFETq1あるいはＮチ
ャンネルMOSFETq2の一方を制御するようにし、他方をク
ロックパルスCKで制御するようにすることも可能であ
る。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で
は、フリップフロップの外部に設けた相補型MOS構成の
回路ＳをクロックパルスCKのみで制御しているが、クロ
ックパルスCKとは異なったタイミングで変化するクロッ
クパルスを併用し、ＰチャンネルSOSFETq1あるいはＮチ
ャンネルMOSFETq2の一方を制御するようにし、他方をク
ロックパルスCKで制御するようにすることも可能であ
る。
また、上記実施例では、フリップフロップの外部に設け
られた出力端子Q1に出力されているデータはMOSFETから
なる伝送ゲートによって制御されているが例えば、AND
ゲートのようなゲート回路を用いて制御することも可能
である。
られた出力端子Q1に出力されているデータはMOSFETから
なる伝送ゲートによって制御されているが例えば、AND
ゲートのようなゲート回路を用いて制御することも可能
である。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤ型フリップフロッ
プ回路のデータ信号のラッチの制御に適用した場合につ
いて説明したが、それに限定されるものでなく、クロッ
クパルスによってデータを取り込み出力するような回路
一般に適用できる。
をその背景となった利用分野であるＤ型フリップフロッ
プ回路のデータ信号のラッチの制御に適用した場合につ
いて説明したが、それに限定されるものでなく、クロッ
クパルスによってデータを取り込み出力するような回路
一般に適用できる。
第１図は、本発明をＤ型フリップフロップに適用した場
合の一実施例を示す回路図、 第２図は、従来のＤ型フリップフロップの一例を示す回
路図、 第３図は、第２図のタイムチャートである。 １〜６……Ｄ型フリップフロップを構成する論理ゲー
ト、11……データ入力端子、12……クロックパルス入力
端子、Q1,Q2……データ出力端子、q1……ＰチャンネルM
OSFET、q2……ＮチャンネルMOSFET。
合の一実施例を示す回路図、 第２図は、従来のＤ型フリップフロップの一例を示す回
路図、 第３図は、第２図のタイムチャートである。 １〜６……Ｄ型フリップフロップを構成する論理ゲー
ト、11……データ入力端子、12……クロックパルス入力
端子、Q1,Q2……データ出力端子、q1……ＰチャンネルM
OSFET、q2……ＮチャンネルMOSFET。
Claims (2)
- 【請求項１】データ入力端子と制御入力端子をもち、該
制御入力端子が第１レベルのときに上記データ入力端子
の信号によってそのレベルが決定され、かつ上記制御入
力端子が第２レベルのときにその出力レベルが上記デー
タ入力端子の信号にかかわらずに以前のレベルに維持さ
れるラッチ回路と、上記制御入力端子が第１レベルのと
きに上記データ入力端子の信号を上記ラッチ回路を通さ
ずに直接出力端子へ伝送させる第１伝送ゲートと、上記
制御入力端子が第２レベルのときに上記ラッチ回路の出
力を上記出力端子へ伝送させる第２伝送ゲートとを備
え、上記制御入力端子が第１レベルのときに上記第２伝
送ゲートが遮断されて上記ラッチ回路の出力の上記出力
端子への伝送が阻止されるとともに、上記制御入力端子
が第２レベルのときに上記第１伝送ゲートが遮断されて
上記データ入力端子の信号の出力端子への伝送が阻止さ
れるように構成されていることを特徴とするフリップフ
ロップ回路。 - 【請求項２】上記第１伝送ゲートと上記第２伝送ゲート
は互いに導電型の異なるMOSFETからなり、それらのゲー
ト端子には上記制御入力端子への信号が共通に印加され
ていることを特徴とする特許請求の範囲第１項記載のフ
リップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282888A JPH0691432B2 (ja) | 1985-12-18 | 1985-12-18 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282888A JPH0691432B2 (ja) | 1985-12-18 | 1985-12-18 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62258514A JPS62258514A (ja) | 1987-11-11 |
| JPH0691432B2 true JPH0691432B2 (ja) | 1994-11-14 |
Family
ID=17658391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282888A Expired - Lifetime JPH0691432B2 (ja) | 1985-12-18 | 1985-12-18 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691432B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378934A (en) * | 1990-09-12 | 1995-01-03 | Hitachi, Ltd. | Circuit having a master-and-slave and a by-pass |
| US5227674A (en) * | 1990-09-12 | 1993-07-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH04196918A (ja) * | 1990-11-28 | 1992-07-16 | Sumitomo Electric Ind Ltd | フリップフロップ回路 |
-
1985
- 1985-12-18 JP JP60282888A patent/JPH0691432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62258514A (ja) | 1987-11-11 |
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