JPS6137718B2 - - Google Patents
Info
- Publication number
- JPS6137718B2 JPS6137718B2 JP52061952A JP6195277A JPS6137718B2 JP S6137718 B2 JPS6137718 B2 JP S6137718B2 JP 52061952 A JP52061952 A JP 52061952A JP 6195277 A JP6195277 A JP 6195277A JP S6137718 B2 JPS6137718 B2 JP S6137718B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- input
- level
- reset
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、シフトレジスタのリセツト装置に関
するものである。近来、半導体技術の進歩によ
り、一つの集積回路上に集積される素子数が多く
なるにつれ、集積回路上に、多段のシフトレジス
タを集積する場合が多くなつてきた。また、回路
機能上の制約により、できるだけ短い時間で、こ
の多段のシフトレジスタをリセツトすることが要
求される。従来のシフトレジスタのリセツト回路
は、シフトレジスタの入力にリセツト信号を入力
し、かつ、このリセツト信号がシフトレジスタの
出力まで、シフトされる期間入力し続けることに
より、シフトレジスタをクリアする第１の方法
か、あるいは、シフトレジスタの各フリツプフリ
ツプにリセツト用トランジスタを設け、このリセ
ツト用トランジスタにクリア信号を入力すること
により、シフトレジスタをクリアする第２の方法
のどちらかが、多く用いられてきた。
するものである。近来、半導体技術の進歩によ
り、一つの集積回路上に集積される素子数が多く
なるにつれ、集積回路上に、多段のシフトレジス
タを集積する場合が多くなつてきた。また、回路
機能上の制約により、できるだけ短い時間で、こ
の多段のシフトレジスタをリセツトすることが要
求される。従来のシフトレジスタのリセツト回路
は、シフトレジスタの入力にリセツト信号を入力
し、かつ、このリセツト信号がシフトレジスタの
出力まで、シフトされる期間入力し続けることに
より、シフトレジスタをクリアする第１の方法
か、あるいは、シフトレジスタの各フリツプフリ
ツプにリセツト用トランジスタを設け、このリセ
ツト用トランジスタにクリア信号を入力すること
により、シフトレジスタをクリアする第２の方法
のどちらかが、多く用いられてきた。
第１図は、前記第１の方法による２ビツトシフ
トレジスタのクリア回路の一例を示したもので、
１―１はANDゲート、１―２は２ビツトのシフ
トレジスタ回路である。この２ビツトのシフトレ
ジスタ回路をクリアするためには、RES端子に
論理“０”レベルを入力することにより、ゲート
１―１に“０”レベルを出力せしめる。すなわち
シフトレジスタ１―２に“０”レベルを入力し、
かつ、この入力された“０”レベルがシフトレジ
スタ１―２によりシフトされて出力に現われるま
で、RES入力を“０”レベルに保持し続けなけ
ればならない。このタイミング図を第２図に示
す。第２図からも明らかなように、シフトレジス
タ１―２がリセツトされるためには、RES端子
に“０”レベルが入力されてより、最小T1の時
間が必要である。従つて、ｎビツトのシフトレジ
スタを、この方法で、リセツトするためには
RES端子に最小（（ｎ―１）＋１／２）T0の期間“０” レベルを入力し続けなければならず、従つて、シ
フトレジスタがリセツトされるために、最小
（（ｎ―１）＋１／２）T0の時間が必要とされる。
トレジスタのクリア回路の一例を示したもので、
１―１はANDゲート、１―２は２ビツトのシフ
トレジスタ回路である。この２ビツトのシフトレ
ジスタ回路をクリアするためには、RES端子に
論理“０”レベルを入力することにより、ゲート
１―１に“０”レベルを出力せしめる。すなわち
シフトレジスタ１―２に“０”レベルを入力し、
かつ、この入力された“０”レベルがシフトレジ
スタ１―２によりシフトされて出力に現われるま
で、RES入力を“０”レベルに保持し続けなけ
ればならない。このタイミング図を第２図に示
す。第２図からも明らかなように、シフトレジス
タ１―２がリセツトされるためには、RES端子
に“０”レベルが入力されてより、最小T1の時
間が必要である。従つて、ｎビツトのシフトレジ
スタを、この方法で、リセツトするためには
RES端子に最小（（ｎ―１）＋１／２）T0の期間“０” レベルを入力し続けなければならず、従つて、シ
フトレジスタがリセツトされるために、最小
（（ｎ―１）＋１／２）T0の時間が必要とされる。
第２の方法の一例を第３図に示す。第３図は、
２ビツトシフトレジスタの一例である。３―１
は、リセツト入力付の２ビツトのシフトレジスタ
である。MOS形電界効果トランジスタ（以下
MOSFETと略す）で構成した一例を第４図に示
す。この方法を用いると、RES端子に“１”レ
ベルが入力されると、シフトレジスタ３―１を構
成する各フリツプフロツプは、直ちにクリアでき
るが、シフトレジスタを構成している各フリツプ
フロツプのすべてに、リセツト用トランジスタ
QRを設けなければならない。したがつて、ｎビ
ツトのシフトレジスタを、この方法でリセツトす
るためには、リセツト用トランジスタが２×ｎ個
必要となる。
２ビツトシフトレジスタの一例である。３―１
は、リセツト入力付の２ビツトのシフトレジスタ
である。MOS形電界効果トランジスタ（以下
MOSFETと略す）で構成した一例を第４図に示
す。この方法を用いると、RES端子に“１”レ
ベルが入力されると、シフトレジスタ３―１を構
成する各フリツプフロツプは、直ちにクリアでき
るが、シフトレジスタを構成している各フリツプ
フロツプのすべてに、リセツト用トランジスタ
QRを設けなければならない。したがつて、ｎビ
ツトのシフトレジスタを、この方法でリセツトす
るためには、リセツト用トランジスタが２×ｎ個
必要となる。
本発明の目的は、リセツトに必要な素子の数が
少く、しかも、短い時間でリセツト可能な、シフ
トレジスタのリセツト装置を提供することであ
る。
少く、しかも、短い時間でリセツト可能な、シフ
トレジスタのリセツト装置を提供することであ
る。
以下に本発明の実施例を用いて説明する。
第５図は、本発明を用いた２ビツトのシフトレ
ジスタ回路及びそのリセツト回路の一例をブロツ
ク図を用いて、示したものである。５―１は
ANDゲートであり、入力切替回路を構成してい
る。５―２、５―３はそれぞれ１ビツトのシフト
レジスタであり、５―２の出力を５―３に入力す
ることにより２ビツトのシフトレジスタを構成し
ている。５―２、５―３は、第６図のように構成
されており、Ｑ１，Ｑ２，Ｑ４，Ｑ５は、エンハ
ンスメント形ｎチヤンネルMOSFET、Ｑ３、Ｑ
６はデプレツシヨン形ｎチヤンネルMOSFETで
ある。５―４、５―５はインバータ、５―６、５
―７は、ORゲートであり、５―４と５―６でφ
１クロツクの切替回路を構成し、５―５と５―７
でφ２クロツクの切替ゲートを構成している。第
７図は、第５図のタイミングを示したものであ
る。
ジスタ回路及びそのリセツト回路の一例をブロツ
ク図を用いて、示したものである。５―１は
ANDゲートであり、入力切替回路を構成してい
る。５―２、５―３はそれぞれ１ビツトのシフト
レジスタであり、５―２の出力を５―３に入力す
ることにより２ビツトのシフトレジスタを構成し
ている。５―２、５―３は、第６図のように構成
されており、Ｑ１，Ｑ２，Ｑ４，Ｑ５は、エンハ
ンスメント形ｎチヤンネルMOSFET、Ｑ３、Ｑ
６はデプレツシヨン形ｎチヤンネルMOSFETで
ある。５―４、５―５はインバータ、５―６、５
―７は、ORゲートであり、５―４と５―６でφ
１クロツクの切替回路を構成し、５―５と５―７
でφ２クロツクの切替ゲートを構成している。第
７図は、第５図のタイミングを示したものであ
る。
次に動作を説明する。初めに、RES入力が
“１”レベルの場合を説明する。５−１のANDゲ
ートに入力されるRESの信号は“１”レベルで
あるから、シフトレジスタ５―２に入力される信
号、すなわち、ANDゲート５―１の出力は、IN
に入力された信号と同相となる。インバータ５―
４、および５―５にはRESが入力されているた
め、インバータ５―４および５―５の出力は
“０”レベルとなる。したがつて、ORゲート５―
６にはφ１クロツクが、ORゲート５―７には、
φ２クロツクがそれぞれ出力される。したがつ
て、第５図は通常の２ビツトのシフトレジスタと
して動作する。
“１”レベルの場合を説明する。５−１のANDゲ
ートに入力されるRESの信号は“１”レベルで
あるから、シフトレジスタ５―２に入力される信
号、すなわち、ANDゲート５―１の出力は、IN
に入力された信号と同相となる。インバータ５―
４、および５―５にはRESが入力されているた
め、インバータ５―４および５―５の出力は
“０”レベルとなる。したがつて、ORゲート５―
６にはφ１クロツクが、ORゲート５―７には、
φ２クロツクがそれぞれ出力される。したがつ
て、第５図は通常の２ビツトのシフトレジスタと
して動作する。
次にRES入力が“０”レベルの場合を説明す
る。ANDゲート５―１の入力に印加されるRES
信号は“０”レベルであるから、ANDゲート５
―１の出力、すなわちシフトレジスタ５―２の入
力は、INの入力に無関係に“０”レベルとな
る。インバータ５―４、５―５の入力はRESで
あるから、インバータ５―４及び５―５には
“１”レベルが出力される。従つて、ORゲート５
―６および５―７には、φ１クロツク、φ２クロ
ツクの状態に無関係に“１”レベルが出力され
る。従つて、シフトレジスタ５―２、および５―
３のφ１およびφ２入力には、“１”レベルが入
力される。シフトレジスタ５―２は、先にも述べ
たとおり、第６図のように構成されている。いま
φ１、φ２入力はともに“１”レベルであるた
め、トランジスタＱ１及びＱ４は、ともにオン状
態になる。従つて、シフトレジスタ５―２を考え
ると、信号入力端子Ａには“０”レベルが入力さ
れているから、トランジスタＱ２のゲートにはト
ランジスタＱ１を通して“０”レベルが入力さ
れ、点Ｂには“１”レベルが出力される。また、
トランジスタＱ４がオン状態にあるため、トラン
ジスタＱ５のゲートには“１”レベルが入力さ
れ、したがつて出力Ｃには“０”レベルが出力さ
れる。すなわちシフトレジスタ５―２はリセツト
状態となる。同様にシフトレジスタ５―３のφ
１′、φ２′入力は“１”レベルであり、シフトレ
ジスタ５―２の出力は“０”レベルであるから、
シフトレジスタ５―２と同じくリセツトされ、シ
フトレジスタ５―３の出力には“０”レベルが出
力される。RES入力が“０”レベルに変化した
後、シフトレジスタ５―２、、及び５―３がリセ
ツト状態となるまでに要する時間は、上記より明
らかにシフトレジスタ５―２に入力された“０”
レベルがシフトレジスタ５―３に出力されるまで
の回路素子の伝達遅延時間であるから、きわめて
小さいことは明白である。
る。ANDゲート５―１の入力に印加されるRES
信号は“０”レベルであるから、ANDゲート５
―１の出力、すなわちシフトレジスタ５―２の入
力は、INの入力に無関係に“０”レベルとな
る。インバータ５―４、５―５の入力はRESで
あるから、インバータ５―４及び５―５には
“１”レベルが出力される。従つて、ORゲート５
―６および５―７には、φ１クロツク、φ２クロ
ツクの状態に無関係に“１”レベルが出力され
る。従つて、シフトレジスタ５―２、および５―
３のφ１およびφ２入力には、“１”レベルが入
力される。シフトレジスタ５―２は、先にも述べ
たとおり、第６図のように構成されている。いま
φ１、φ２入力はともに“１”レベルであるた
め、トランジスタＱ１及びＱ４は、ともにオン状
態になる。従つて、シフトレジスタ５―２を考え
ると、信号入力端子Ａには“０”レベルが入力さ
れているから、トランジスタＱ２のゲートにはト
ランジスタＱ１を通して“０”レベルが入力さ
れ、点Ｂには“１”レベルが出力される。また、
トランジスタＱ４がオン状態にあるため、トラン
ジスタＱ５のゲートには“１”レベルが入力さ
れ、したがつて出力Ｃには“０”レベルが出力さ
れる。すなわちシフトレジスタ５―２はリセツト
状態となる。同様にシフトレジスタ５―３のφ
１′、φ２′入力は“１”レベルであり、シフトレ
ジスタ５―２の出力は“０”レベルであるから、
シフトレジスタ５―２と同じくリセツトされ、シ
フトレジスタ５―３の出力には“０”レベルが出
力される。RES入力が“０”レベルに変化した
後、シフトレジスタ５―２、、及び５―３がリセ
ツト状態となるまでに要する時間は、上記より明
らかにシフトレジスタ５―２に入力された“０”
レベルがシフトレジスタ５―３に出力されるまで
の回路素子の伝達遅延時間であるから、きわめて
小さいことは明白である。
以上２ビツトシフトレジスタの例を図を用いて
説明したが、同様にしてｎビツトのシフトレジス
タにも簡単に応用できることは勿論である。
説明したが、同様にしてｎビツトのシフトレジス
タにも簡単に応用できることは勿論である。
第１図は、従来のリセツト回路を含むシフトレ
ジスタ回路、第２図は第１図のタイミングチヤー
ト図、第３図は従来の他のシフトレジスタ回路、
第４図は第３図の具体的回路図、第５図は本発明
の実施例を示す図、第６図は第５図のシフトレジ
スタの回路図、第７図は第５図のタイミングチヤ
ートを示す図である。図において、５―１は
ANDゲート、５―２、５―３はシフトレジスタ
回路、５―４、５―５はインバータ、５―６、５
―７はORゲートをそれぞれ示す。
ジスタ回路、第２図は第１図のタイミングチヤー
ト図、第３図は従来の他のシフトレジスタ回路、
第４図は第３図の具体的回路図、第５図は本発明
の実施例を示す図、第６図は第５図のシフトレジ
スタの回路図、第７図は第５図のタイミングチヤ
ートを示す図である。図において、５―１は
ANDゲート、５―２、５―３はシフトレジスタ
回路、５―４、５―５はインバータ、５―６、５
―７はORゲートをそれぞれ示す。
Claims (1)
- １ シフト信号入力端と複数のクロツク入力端と
を有するシフトレジスタ回路と、前記シフト信号
入力端にシフト信号を供給する回路と、リセツト
信号入力端と、該リセツト信号入力端に接続さ
れ、リセツト信号の入力に応答してその入力期間
中前記シフト信号を禁止して前記シフト信号入力
端を所定の電位レベルに固定する制御回路とを有
するシフトレジスタ装置において、前記リセツト
信号とそれぞれ異なるクロツクとを入力とする複
数の論理和ゲートを設け、このゲート出力を前記
複数のクロツク入力端に共通に入力するようにし
たことを特徴とするシフトレジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195277A JPS53146548A (en) | 1977-05-26 | 1977-05-26 | Resetting device for shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195277A JPS53146548A (en) | 1977-05-26 | 1977-05-26 | Resetting device for shift register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53146548A JPS53146548A (en) | 1978-12-20 |
| JPS6137718B2 true JPS6137718B2 (ja) | 1986-08-25 |
Family
ID=13186031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6195277A Granted JPS53146548A (en) | 1977-05-26 | 1977-05-26 | Resetting device for shift register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53146548A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211900A (ja) * | 1985-03-18 | 1986-09-19 | Nec Corp | 半導体集積回路 |
| JPH0528289A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | レジスタ制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149450A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Shift register |
-
1977
- 1977-05-26 JP JP6195277A patent/JPS53146548A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149450A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Shift register |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53146548A (en) | 1978-12-20 |
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