JPH03204027A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算回路に関する。

〔従来の技術〕

東口回路は、その使用される装置に要求される特性向上
にともない乗算ビット数が増加する傾向にある。特にＡ
／Ｄコンバータ、Ｄ／Ａコンバータのビット数、スピー
ド等の向上により、信号処理のような装置に利用される
場合には２０〜３０ビツトなどという場合もめずらしく
なくなってきている。

一方、東口回路をＭＯＳ　ｔ−ランジスタからなる集積
回路で構成する場合にはひとつの乗算セルは約３０個の
トランジスタ程疫でつくり出されるため３０Ｘ３０ビツ
トの乗算回路となると２７．０００Ｍ０Ｓトランジスタ
にもなってしまい集積回路チップ全体のかなりの部分を
乗算回路で占めてしまうことになる。そこで、ＭＯＳト
ランジスタの実力向上により乗算回路自体のスピードが
アップしていることから１回で行なう乗算を２回に分け
て行なうことによってトランジスタ数をほぼ半分に減ら
した東樟器が使用される場合もある。

第４図はこの種の乗算回路の例を示すブロック図、第５
図はそのタイミングヂャートである。

この乗リフ回路は８×８ビツトの例で、入力Ｑ　’Ｆ８
の東口入力をラッチするＸレジスタ１と、入力端子９０
乗算入力をラッチするＹレジスタ２と、Ｙレジスタ２の
上位と下位を１回目の乗算と２回目の乗算で切り換える
セレクタ３と、乗算器４と、１回目の乗の結果をラッチ
するラッチ６と、１回目と２回目の乗算結果の共通部分
を加算する加算器５と、その加算結果をラッチするラッ
チ７と、出力端子１０と、クロック信号ＣＫ１を反転し
、Ｘレジスタ１、Ｙレジスタ２のラッチ信号として出力
するインバータ１９と、切換信号ＳＥＬを反転し、セレ
クタ３に出力するインバータ２０と、クロック信号ＧＫ
２と切換信号ＳＥＬを入力とし、出力信号をラッチ６の
ラッチ信号として出力するノアゲート１３ど、クロック
信号ＣＫ２と切換信号ＳＥＬを入力とし、出力信号をラ
ッチ信号として出力するノアゲート１４とで構成されて
いる。

そして、Ｙレジスタ２の内容が１回目では下位４ビツト
が、２回目では上位４ビツトが東線されることにより、
乗り）器４は８×４ビット分の乗算セルだけで済ますこ
とが可能である。

〔発明が解決しようとする課題） 上述した従来の東京回路は、クロックＣＫ１とＧＫ２が
常に入力されるようになっているため乗算することが不
要な場合も動作してしまい、消費電流が大きくなってし
まうという欠点がある。特に乗算器はトランジスタ数が
多く全体に占める割合も大きいため消費電流が大きいか
小さいかは大きな問題である。

〔課題を解決するための手段〕

本発明の乗算回路は、乗算演算が不要な場合に、外部信
号を入力して、その直前の乗算演算を必要とした入力デ
ータの２回目の乗算状態を保持させる手段を有している
。

〔作用〕

したがって、乗剪回路の消費電流を低減できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の乗ｐ回路の第１の実施例のブロック図
、第２図はそのタイミングチャートである。

本実施例は、第４図の従来例のインバータ１９゜２０の
代りにクロック信号ＣＫ１と停止信号５ＴＯＰを入力と
するノアゲート１１、切換信号ＳＥＬと停止信号５ＴＯ
Ｐを入力とするノアゲート１２をそれぞれ用いるととも
に、ノアゲート１１１４に停止信号５ＴＯＰを入力する
ようにしたものである。

次に、本実加剰の動作を説明する。

まず、乗算を酋通に行なうストップ信号５ＴＯＰ＝Ｏの
ときクロック信号ＣＫ１は周１１１Ｊ　Ｔで入力されて
おり、入力データはこのタイミングでＸレジスタ１、Ｙ
レジスタ２にラッチされる。そしてＹレジスタ２の内容
は乗算の１回目には下位が、２回目には上位が乗算器４
に入力されるようにセレクタ３で切替えられ、１回目と
２回目で乗算が行なわれる。１回目の下位側の東口結果
はＴ／２の周期のクロックＣＫ２が切換信号ＳＥＬで切
替えられて１回目のときのみラップ６にラッチされ、２
回目の上位側の乗算結果は今ラッチ６にラッチされた１
回目の乗算結果の上位８ビツトと加算器５で加算され、
クロックＣＫ２の２回目のときだけラッチ７にラッチさ
れる。また、ストップ信号５ＴＯＰ＝１のときにはＸレ
ジスタ１、Ｙレジスタ２、ラッチ６、ラッチ７のクロッ
クが全てストップ信号５ＴＯＰにより止められ、セレク
タ３は２回目側、つまり乗算が不要となる前のデータが
保持されているＹレジスタ２の上位側を選ぶようになる
。これにより、この乗算回路は不要となる１笥の状態の
２回目乗算状態がそのまま保持されるようになり、東口
回路内部は変化しない。

第３図は本発明の乗算回路の第２の実施例のブロック図
である。

本実施例は第１図の実施例がラッチ６、ラッチ７各々１
２ビツト計２４ビツト必要なのに対し１回目と２回目で
重複した部分８ビット分を省略した、つまりラッチ１６
を４ビツト、ラッチ１７を４ビツト、ラッチ１８を８ビ
ツト計１６ビツトとし、そのためラッチ１８の入力を切
替えるセレクタ１５を加えたものである。

したがって、ラッチ１８にはラッチ１６とラッチ１７に
入っているクロック信号のオアが入力され、セレクタ１
５はセレクタ３と同じように１回目の東口結果を、２回
目には加算器５の出力をラッチ１８の入力としている。

この場合にも第１図の実施例と同様にストップ信号５Ｔ
ＯＰ＝１のときにはＸレジスタ１、Ｙレジスタ２、ラッ
チ１６、ラッチ１７、ラッチ１８は全てクロック信号が
止まり、セレクタ３とセレクタ１５は２回目という状態
を続けるため乗算回路としては全く動作せず、消費電流
を抑さえることが可能となる。

〔発明の効果］ 以上説明したように本発明は、乗算演幹が不要な場合に
は乗算回路をその前の状態に保ち、乗算回路内部の状態
を変化しないようにすることにより、乗算回路の消費電
流を低減できるという効果がある。

１５にディジタルフィルタの演篇等には乗口器と加号）
器を使用し、積和を行なう場合があり、このよう４ｃ場
合は乗口は約半分程度しか必要でないためこの消費電流
を低減できる効果は大である。

【図面の簡単な説明】

第１図は本発明の乗算回路の一実施例のブロック図、第
２図はそのタイミングチャート、第３図は本発明の乗算
回路の他の実施例のブロック図、第４図は従来例のブロ
ック図、第５図はそのタイミングブーヤードである。 １・・・Ｘレジスタ、　　　　　２・・・Ｙレジスタ、
３．１５・・・セレクタ、　　４・・・乗算器、５・・
・加口器、 ６．７．１６．１７．１８・・・ラッチ、８．９・・・
入力端子、　　　１０・・・出力端子、１１．１２．１
３．１４・・・ノアゲート。

Claims (1)

【特許請求の範囲】
1. １、乗算を２回に分けて行なう乗算回路において、乗算
   演算が不要な場合に、外部信号を入力して、その直前の
   乗算演算を必要とした入力データの２回目の乗算状態を
   保持させる手段を有することを特徴とする乗算回路。