JPH021616A - プロブラマブル入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野］ 本発明は、プログラマブル・ロジック・デバイス等の集
積回路の入力端子又は出力端子に接続され、プログラマ
フルに入力信号又は出力信号の論理処理を可能にしたプ
ログラマブル入出力回路に関するものである。 ［従来の技術］ 従来より、ユーザがアプリケーション゛対応の論理握鮨
を手元で高集積度に実現する集積回路（［Ｃ）として、
プログラマブル・ロジック・デバイス（ＰＬＤ）等が使
用されている。 ＰＬＯは複数のプログラマブルな論理要素を含み、更に
プログラマブルな配線によって各論理要素の入出力が任
意に結線できるようになっている。 このＰＬＤに対する外部からの入力信号は、一般に前記
論理要素の゛プログラマブルな回路部分く例えばＡＮＤ
乎而等面の決められた入力端子に直接入力されている。 従来のＰＬＯに用いる論理要素の構成例として、特開昭
６２−５８７２２号公報に提案されたものがある。この
論理要素は、第１２図の溝成図に示されるように、プロ
グラマブルな回路部分（ＡＮＤ平面１００とＯＲ平面１
０１）の論理出力の後に、カウンタやシフトレジスタ等
を実現する機能セル１０２を絹込んだものである。 この例においても、外部からの入力信号は、ＡＮＤ平面
１００の入力端子１０３に入力しなければならない。 しかしながら、上記従来の技術におけるＰＬＯでは、以
下のことが問題点になっていた。 （１）入力信号に含まれるノイズ成分の除去等の入力処
理を行う場合、必ずＡＮＤ平面１００等を使って行わな
ければならないために、素子の使用効率を著しく低下さ
せる。 （２）同様にＡＮＤ平面１００等を使うために、回路の
面積が大きくなり、回路の動作速度を遅くする。 【発明が達成しようとする課題】 本発明は、前記問題点を解決するために創案されたもの
で、集積回路の入力端子又は出力端子に接続され、入出
力信号の処理をプログラマブルに行うことを可能にする
と共に、本人出力回路がＰＬＤに使用された場合は、プ
ログラマブル論理素子の使用効率を高めることを可能に
するプログラマブル入出力回路を提供することを第１の
課題とする。 又、本発明は、他の入出力回路との接続が可能であり、
従って、拡張が容易なプログラマブル入出力回路を提供
することを第２の課題とする。

【課題を達成するための手段】

本発明は、集積回路の入力端子又は出力端子に接続され
る入出力回路において、少なくとも１つの記憶素子と、
少なくとも１つの組合わせ論理回路と、少なくとも１つ
の出力端子と、少なくとも１つのプログラマブルなセレ
クタとを備え、該セレクタの入力端子には、少なくとも
前記入力端子の信号、記憶素子の出力信号、組合わせ論
理回路の出力信号を含む信号中から２以上の信号を接続
し、該セレクタで選択された出力は、少なくとも前記記
憶素子の入力端子、組合わせ論理回路の入力端子、前記
出力端子を含む入出力端子のいずれかに接続することに
より、前記第１の課題を達成したものである。 又、本発明は、集積回路の入力端子又は出力端子に接続
される入出力回路において、少なくとも１つの入力端子
と、少なくとも１つの記憶素子と、少なくとも１つの出
力端子と、少なくとも１つのプログラマブルなセレクタ
と、少なくとも１つのダイナミックセレクタ回路とを備
え、該ダイナミックセレクタ回路は、少なくとも他の入
出力回路から出力される信号及び前記入力端子からの信
号から選択した信号を前記記憶素子の入力端子に供給し
、該記憶素子の出力信号は、池の入出力回路へも供給す
ることにより、前記第２の課題を達成したものである。

【作用及び効果１ 本発明は、集積回路の入力端子又は出力端子に接続され
るプログラマブル入出力回路において、少なくとも１つ
のプログラマブルなセレクタを用いて、入力端子の信号
、記憶素子の入出力信号、組合わせ論理回路の入出力信
号、他のセレクタ（もしあれば）の入出力信号等から所
望の組合わせを選択して出力端子に出力できるようにし
て、所望の信号処理を行う入力回路又は出力回路を構成
するようにしている。従って、集積回路の入出力端子へ
の直結を可能として、入力端子に加えられる入力信号又
は出力端子からの出力信号の処理を、直接、最短の配線
で行うことができ゛る。プログラマブルなセレクタと入
力信号等を保持する記憶素子とは、効率的に入出力回路
を形成することを可能にして面積的に小さく形成できる
。 前記入出力信号の直接処理、及び、最短の配線と面積的
に小さくした構成により、動作速度を高速化することが
できる。又、本人出力回路をＰＬＤに使用した場合は、
プログラマブル論理要素を本来の論理機能の“構成にの
み用いることができるようになり、ＰＬＤの利用効率を
高めることができる。 更に、少なくとも１つのダイナミックセレクタ回路を備
え、他の入出力回路から出力される信号を記憶素子に入
力可能とすると共に、該記憶素子の出力信号を他の入出
力回路へも供給可能とした場合には、他の入出力回路と
の接続が可能となり、拡張が容易となる。 【実施例】 以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図は、本発明の第１実施例を示す回路図である。 本実施例は、１つの入力端子１と、記憶素子である３つ
のＤ型ブリップフロップ２．３．４と、１つの組合わせ
論理回路５と、各フリップフロップ２．３．４の入力を
プログラマフルに選択するセレクタ６．７．８．９．１
０と、組合わせ論理回路５の入力をプログラマフルに選
択するセレクタ１１．１２と、出力端子１３への出力を
プログラマブルに選択するセレクタ１４等からなる。 前記フリップフロップ２のＤ入力に入力される信号は、
前記セレクタ６で選択される。該セレクタ６の入力には
、入力端子１の入力信号とそのフリップフロップ２自身
の反転出力Ｑと他のフリップフロップ３の反転出力Ｑと
が接続されて、そのいずれかを任意に選ぶことができる
。 前記フリップ７０ツブ２のクロック入力ＣＫに入力され
る信号は、前記セレクタ７で選択される。 該セレクタ７には、２つのクロック、例えば高速のクロ
ックＣＬＫ　＋と低速のクロックＣＬＫ２等が入力され
、そのいずれかを任意に選ぶことができる。この２つの
クロックの他の例としては、周波数が同一で位相のずれ
た関係（互いに反転した関係のものを含む）もの等があ
る。 前記フリップフロップ３にＤ入力に入力される信号は、
前記セレクタ８で選択される。該セレクタ８の入力には
、前記フリップフロップ２の出力と前記セレクタ６の選
択出力が接続されて、そのいずれかを任意に選ぶことが
できる。該フリップフロップ３のクロック入力ＯＫには
、前記セレクタ９の選択出力が接続され、前述し・た２
つのクロックＣＬＫ＋　、ＣＬＫｚのいずれかが任意に
選択されて入力される。 前記組合わせ論理回路５は、本実施例ではＡＮＤ回路に
構成したが、ＯＲ回路やＮＯＲ回路等に構成してもよい
。該組合わせ論理回路５に入力される信号は、前記セレ
クタ１１とセレクタ１２のそれぞれで選択される。該セ
レクタ１１の入力には、前記フリップフロップ２の出力
Ｑと同じくフリップフロップ２の反転出力Ｑが接続され
、そのいずれかを任意に選ぶことができる。前記セレク
タ１２の入力には、前記フリップフロップ３の出力Ｑと
反転出力Ｑが接続され、そのいずれかを任意に選択する
ことができる。 前記フリップフロップ４のＤ入力には、前記組合わせ論
理回路５の出力が接続され、一方、クロック入力ＣＫに
は、前述セレクタ１０の選択出力が接続されて、前述し
た２つのクロックＣＬＫ　１、ＣＬＫ　２のいずれかが
任意に選択されて入力される。 前記出力端子１３に出力される信号は、前記セレクタ１
４で選択される。該セレクタ１４の入力は、前記入力端
子１の入力信号と、フリップフロップ２の出力Ｑと、組
合わせ論理回路５の出力と、フリップフロップ４の出力
Ｑとが接続されて、そのいずれかを任意に選ぶことがで
きる。 第２図は、プログラマブルなセレクタの１つの構成例を
示す回路図である。 このセレクタは、２つのＮチャンネル型ＭＯＳトランジ
スタ１５．１６からなる２人力セレクタである。一方の
トランジスタ１５の入力°側には信号Ａが接続され、他
方のトランジスタ１６の入力側には信号Ｂが接続され、
２つのトランジスタの出力側は共通に接続される。２つ
のトランジスタ１５．１６のいずれかがプログラミング
により導通状態にされることにより、入力Ａ又はＢの一
方が出力Ｃとして選択される。 第３図は、プログラマブルなセレクタの他の構成例を示
す回路図′である。 このセレクタは、３つのＮＡＮＤゲート１７．１８．１
９とインバータ２０からなる２人力セレクタである。Ｎ
ＡＮＤゲート１７は、ゲート人力Ｉをインバータ２０で
反転した信号がハイレベルのときゲート開となり、一方
の入力Ａを通過させる。ＮＡＮＤゲート１８は、ゲート
入力Ｉがハイレベルのとぎゲート開となり、他方の入力
Ｂを通過させる。ＮＡＮＤゲート１９は、ＮＡＮＤゲー
ト１７又は１８からの入力を負論理入力とするＯＲ回路
として礪能し、いずれか一方の入力を正論理として出力
Ｃとする。上記ゲート入力■はプログラミングにより自
在に設定され、ハイレベルに設定されれば、ＮＡＮＤゲ
ート１７はゲート開となり、ＮＡＮＯゲート１８はゲー
ト開となって、入力Ｂが選択される。逆にローレベルに
設定された場合は、ＮＡＮＤゲート１７がゲート開、Ｎ
ＡＮＤゲート１８がゲート開となり、入力Ａが選択され
る。 第２図、第３図のセレクタの実施例では、２人力の場合
について説明したが、ゲート素子又は回路を入力に応じ
て増加させれば、３人力、４人力など多入力のセレクタ
が同様に形成できる。又、ゲート素子をＮチャンネル型
ＭｏＳトランジスタとＰチャンネル型ＭＯＳトランジス
タからなる相補形トランスファゲートにより形成するこ
とも可能である。 以下、上記構成の第１実施例を用いて構成した入出力回
路の応用例をあげる。 第４図＜ａ　＞、（ｂ）は、入力信号のローレベル検知
回路図（ａ　）と、その動作を示すタイミングチャート
（ｂ）である。回路図（ａ　）においてはセレクタを省
略し、セレクタにより選択された結果のみを示している
。 フリップ７０ツブ４のクロック入力ＣＫには、フリップ
フロップ２．３のクロック入力ＧＫに入力されるりａツ
クＣ上Ｋ１を反転したクロックＣＬＫ２が入力される。 入力端子１から入力される信号ＩＮはフリップフロップ
２のＤ入力に入力し、その出力Ｑは次段のフリップフロ
ップ３のＤ入力とする。フリップフロップ２とフリップ
７０ツブ３の反転出力Ｑ同士を組合わせ論理回路５に入
力し、その論理積をフリップフロップ４のＤ入力とする
。出力端子１３の出力０ｔＪＴはフリップフロップ４の
出力を選択する。 この入出力回路は、第４図（ｂ）に示すように、フリッ
プフロップ２．３．４のシフト機能によって、入力信号
ＩＮが１．５クロック以上継続してローレベルとなって
初めて、ローレベルが出力０ＵＴに検知される。入力信
号ＩＮのローレベルが１．５りＯツク未満であると、出
力ＯＵＴには検知されず、その入力信号ＩＮをノイズと
みなして排除することができる。 第５図（ａ　）、（ｂ）は、入力信号のハイレベル検知
回路図（ａ　’）と、その動作を示すタイミングチャー
ト（ｂ）である。 その回路構成は、組合わせ論理回路５の入力が、フリッ
プフロップ２．３の出力Ｑ同士である以外は、第４図（
ａ）と同様である。 この入出力回路は、第５図（ｂ　）に示すように、フリ
ップフロップ２．３．４のシフト機能によって、入力信
号ＩＮが１．５クロック以上継続してハイレベルとなっ
て初めて、ハイレベルが出力０ＬＩＴに検知される。入
力信号ＩＮのハイレベルが１．５クロック未満であると
、出力０ｔＪＴには検知されず、その入力信号をノイズ
とみなして排除することができる。 第６図（ａ　）、（ｂ）は、入力信号の立ち下がりエツ
ジ検出回路図（ａ）と、その動作を示すりイミングチヤ
ード（ｂ）である。 この回路においても、フリップ７０ツブ２．３同士が前
図と同じく接続されてシフト回路を形成している。組合
わせ論理回路５の入力には、フリップ７０ツブ２の反転
出力Ｑとフリップフロップ３の出力Ｑが選択されて入力
され、その論理積が出力端子１３に出力される。各フリ
ップフロップのセット入力Ｓは、互いに接続して外部よ
りＳＥＴ入力を加えられるように構成すれば、電源投入
時等のイニシャル時の出力ＯＵＴのロックや動作時にお
けるイネーブル入力として利用でき好適である。 この入出力回路は、第６図（ｂ　）に示すように、ＳＥ
Ｔ入力がハイレベルであれば、ノリツブフロップ２．３
のシフト機能によって、前段のフリップフロップ２に入
力信号ＩＮのローレベルがシフトされてから、それが後
段のフリップフロップ３にシフトされるまでの１クロツ
クの間、出力ＯＵＴを送出することができる。 第７図（ａ　）、（ｂ）は、入力信号の立ち上がり検出
回路図（ａ　）と、その動作を示すタイミングチャート
（ｂ）である。 その回路構成は、組合わせ論理回路５に入力される信号
が、ノリツブフロップ２の出力Ｑと、フリップフロップ
３の反転出力Ｑであること、及び各フリップフロップ２
．３のリセット端子が接続されて、外部からＲＥＳＥＴ
入力が可能であることを除いて、第６図（ａ　）と同一
である。このようにＲＥＳＥＴ入力を設ければ、電源投
入時等のイニシャル時の出力ＯＵＴのロックや動作時に
おけるイネーブル入力として利用でき好適である。 この入出力回路は、第７図（ｂ）、に示すように、ＲＥ
ＳＥＴ入力がハイレベルであれば、フリップフロップ２
．３のシフト機能によって、前段のフリップフロップ２
に入力信号ＩＮのハイレベルがシフトされてから、それ
が後段のフリップフロップ３にシフトされるまでの１ク
ロツクの間、出力ＯＵＴを送出することかできる。 第８図（ａ　）、（ｂ）は、クロックＣＬ　Ｋ　ｌ　（
７）１／２分周回路を構成した回路図（ａ）とそのタイ
ミングチャート（ｂ）である。 この分周回路は、フリップ７０ツブ２において自己の反
転出力万をＤ入力に戻し、出力Ｑを出力端子１３へ出力
する。このようにすれば、第８図（ｂ　）に示すように
、クロックＣＬＫ１を１／２に分周することができる。 第９図（ａ　）、（１１）は、クロックＣＬＫ１の１／
４分周回路を構成した回路図（ａ　）とそのタイミング
チャート（ｂ　）である。 この分周回路は、フリップフロップ２．３においてクロ
ック入力ＧＫに同一のクロックＣＬＫ　１を入力し、フ
リップフロップ２のＤ入力にはフリップフロップ３の反
転出力匝を入力し、フリップフロップ３のＤ入力にはフ
リップ７０ツブ２の出力Ｑを入力する。出力端子１３に
はフリップフロップ３の出力Ｑを出力する。このように
すれば、第９図（ｂ　）に示すように、クロックＣＬＫ
＋を１／４に分周することができる。 以上のように本実施例では、プログラマブルなセレクタ
により、入力信号又は出力信号を直接処理する入出力回
路を自在に組むことが可能になる。 従って、入力端子からの入力信号又は出力端子への出力
信号を最短の配線で処理することができ、動作速度を上
げる点で有利である。又、プログラマブルといっても入
出力回路に適した構成であり、無駄が少ないので、プロ
グラマブル論理要素を用いて入出力回路を構成するより
も、面積的に小さく形成することができ、動作速度を高
速化し、素子の使用効率を上げることが可能になる。 第１０図は、拡張を容易とした本発明の第２実施例を示
す回路図である。 本実施例は、前記第１実施例と同様の、１つの入力端子
１と、３つのＤ型フリップフロップ２．３．４と、１つ
の組合わせ論理回路５と、８つのセレクタ６．７．８．
９．１０１１１．１２．１４と、出力端子１３とを有す
るプログラマブル入出力回路において、更に、隣接する
入出力回路（Ｉｎｐｕｔ　　□ｕｔｐｕｔ　Ｂｌｏｃｋ
：　１０Ｂ）からの入力端子２１と、該入力端子２１か
ら入力される信号（Ａ）及び前記入力端子１からの信号
（Ｂ）から選択した信号（Ｃ）を、前記フリップフロッ
プ２の入力りを選択するセレクタ６に供給するダイナミ
ックセレクタ回路２２と、該ダイナミックセレクタ回路
２２を切換える信号（Ｓ）を入力するためのパラレル〜
シリアル切換端子２３と、前記フリップフロップ２の出
力信号を、隣接する１０Ｂへ出力するための出力端子２
４とを付加したものである。 前記セレクタ６の入力端子の１つに入力される信号は、
前記ダイナミックセレクタ回路２２で選択される。該ダ
イナミックセレクタ回路２２の入力Ａ、Ｂには、隣゛接
１０Ｂの出力信号と入力端子１の入力信号とが接続され
ていて、パラレル−シリアル端子２３から入力される切
換信号Ｓの状態に応じて、本人出力回路を互いに独立し
たパラレルな状態で使用するか、又は、互いに連結した
シリアルな状態で使用するかを任意に選ぶことができる
。 第１１図は、前記ダイナミックセレクタ回路２２の１つ
の構成例を示す回路図である。 このダイナミックセレクタ回路２２は、２つのＮチャン
ネル型ＭｏＳトランジスタ２５．２６とインバータ２７
からなる２人力セレクタとなっている。一方のトランジ
スタ２５の入力側には信号へが接続され、他方のトラン
ジスタ２６の入力側には信号Ｂが接続され、２つのトラ
ンジスタの出力側Ｃは共通に接続される。トランジスタ
２５．２６は、切換信号Ｓ又はこれをインバータ２７で
反転した信号により、いずれか一方が導通状態、他方が
遮断状態となり、入力Ａ又はＢのいずれか一方を出力Ｃ
とする。 本実施例においては、初段のフリップフロップ２の入力
として、隣ｌｌ０Ｂからの出力も入力できるようにした
ので、入出力回路のシリアル接続による拡張が容易であ
る。なお、隣接１０Ｂからの出力を入力可能とすべき記
憶素子は、これに限定されず、２段目以降又は最終段の
フリップフロップ３．４としてもよい。又、２つ以上の
記憶素子に異なる信号を入力可能としてもよい。 又、本実施例においては、隣接１０Ｂからの出力を記憶
素子に直接入力可能とせず、プログラマブルなセレクタ
６を介して入力可能としたので、記憶素子の入力信号の
選択範囲が広い。なお、セレクタ６を介することなく、
隣接１０Ｂからの出力を直接、記憶素子に入力可能とし
てもよい。 更に、本実施例においては、隣接１０Ｂへの出力を、隣
接１０Ｂからの出力が入力可能とされたフリップフロッ
プ２自体から出力するようにしているので、拡張が容易
である。なお、隣接１０Ｂへ信号を出力すべき記憶素子
は、これに限定されず、２段目以降又は最終段のフリッ
プフロップ３．４としてもよい。又、２つ以上の記憶素
子から出力可能としてもよい。 なお、本発明は、上記実施例の回路に限定されるもので
はなく、出力端子を１以上、フリップフロップ等の記憶
素子を１以上、プログラマブルなセレクタを１以上、組
合わせ論理回路を１以上備えて、例えば出力端子に出力
される信号が、セレクタにより、入力端子からの信号と
、Ｄ型フリップフロップの出力からの信号と、組合わせ
論理回路出力からの信号と、のいずれかを選ぶことがで
きる。又、Ｄ型フリップフロップのＤ入力に入力される
信号が、セレクタにより、それ自身の出力からの信号と
、入力端子からの信号と、組合わせ論理回路の出力から
の信号と、他のＤ型フリップフロップの出力からの信号
と、のいずれかを選ぶことができる。更に、組合わせ論
理回路の入力が、セレクタにより、他の組合わせ論理回
路の出力からの信号と、入力端子からの信号と、Ｄ型フ
リップフロップの出力からの信号と、のいずれかを選ぶ
ことができるように任意に構成することができる。 又、Ｄ型フリップフロップのクロック入力は、外部から
のクロック入力の他に、それ自身の出力からの信号から
任意に選ぶことができるようにしてもよい。 このように、本発明は、その主旨に沿って種々に応用さ
れ、実施態様を取り傳るものである。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示す回路図、第２図は
、第１実施例で用いられるプログラマブルなセレクタの
一構成例を示す回路図、第３図は、第１実施例で用いら
れるプログラマブルなセレクタの他の構成例を示す回路
図、第４図（ａ　）、（ｂ）は、第１実施例の応用例を
示すローレベル検知回路図とその動作タイミングチャー
ト、 第５図（ａ　）、（ｂ）は、第１実施例の他の応用例を
示すハイレベル検知回路図とその動作タイミングチャー
ト、 第６図（ａ　）、（ｂ）は、第１実施例の更に他の応用
例を示す立・ち下がりエツジ検出回路図とその動作タイ
ミングチャート、 第７図（ａ　’）、（ｂ）は、第１実施例の更に他の応
用例を示す立ち上がりエツジ検出回路図とその動作タイ
ミングチャート、 第８図（ａ　）、（ｂ　）は、第１実施例の更に他の応
用例を示す１／２分周回路図とその動作タイミングチャ
ート、 第９図＜８　）、（ｂ）は、第１実施例の更に他の応用
例を示す１／４分周回路図とその動作タイミングチャー
ト、 第１０図は、木枠間の第２実施例を示す回路図、第１１
図は、第２実施例で用いられるダイナミックセレクタ回
路の一構成例を示す回路図、第１２因は、プログラマブ
ル論理要素の従来例を示す構成図である。 １．２１・・・入力端子、 ２．３．４・・・Ｄ型フリップフロップ（記憶素子）、
５・・・組合わせ論理回路、 ６．８．１１．１２．１４・・・セレクタ、１３．２４
・・・出力端子、 ２２・・・ダイナミックセレクタ回路、２３・・・切換
端子。

Claims (2)

【特許請求の範囲】
1. （１）集積回路の入力端子又は出力端子に接続される入
   出力回路であつて、 少なくとも１つの記憶素子と、 少なくとも１つの組合わせ論理回路と、 少なくとも１つの出力端子と、 少なくとも１つのプログラマブルなセレクタとを備え、 該セレクタの入力端子には、少なくとも前記入力端子の
   信号、記憶素子の出力信号、組合わせ論理回路の出力信
   号を含む信号中から２以上の信号を接続し、 該セレクタで選択された出力は、少なくとも前記記憶素
   子の入力端子、組合わせ論理回路の入力端子、前記出力
   端子を含む入出力端子のいずれかに接続したことを特徴
   とするプログラマブル入出力回路。
2. （２）集積回路の入力端子又は出力端子に接続される入
   出力回路であつて、 少なくとも１つの入力端子と、 少なくとも１つの記憶素子と、 少なくとも１つの出力端子と、 少なくとも１つのプログラマブルなセレクタと、少なく
   とも１つのダイナミックセレクタ回路とを備え、 該ダイナミックセレクタ回路は、少なくとも他の入出力
   回路から出力される信号及び前記入力端子からの信号か
   ら選択した信号を前記記憶素子の入力端子に供給し、 該記憶素子の出力信号は、他の入出力回路へも供給する
   ことを特徴とするプログラマブル入出力回路。