KR940006966B1 - 프로그램가능입력/출력회로 - Google Patents

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KR940006966B1 KR1019880012869A KR880012869A KR940006966B1 KR 940006966 B1 KR940006966 B1 KR 940006966B1 KR 1019880012869 A KR1019880012869 A KR 1019880012869A KR 880012869 A KR880012869 A KR 880012869A KR 940006966 B1 KR940006966 B1 KR 940006966B1
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가와사끼 세이데쯔 가부시끼가이샤
야기 야스히로
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Abstract

내용 없음.

Description

프로그램 가능 입력/출력 회로
제1도는, 본 발명의 제 1실시예를 나타내는 회로도,
제2도는, 본 발명의 제1실시예에서 사용되는 프로그램 가능 선택기의 1예를 나타내는 회로도,
제3도는, 본 발명의 제1실시예에서 사용되는 프로그램 가능 선택기의 다른 예를 나타내는 회로도,
제4도의 (a) 및 제4도의 (b)는, 본 발명의 제1실시예의 적용예인 로우레벨 감지회로의 회로도 및 타이밍 챠트,
제5도의 (a) 및 제5도의 (b)는, 본 발명의 제1실시예의 적용예인 하이레벨 감지회로의 회로도 및 동작 타이밍 챠트,
제6도의 (a) 및 제6도의 (b)는, 본 발명의 제1실시예의 다른 적용예인, 하강 에지 검출회로의 회로도 및 동작타이밍 챠트,
제7도의 (a) 및 제7도의 (b)는, 본 발명의 제1실시예의 또다른 적용에인, 상승에지 검출회로의 회로도 및 타이밍 챠트,
제8도의 (a) 및 제8도의 (b)는, 본 발명의 제1실시예의 또다른 적용예인 1/2주파수 분할회로의 회로도 및 동작타이밍 챠트,
제9도의 (a) 및 제9도의 (b)는, 본 발명의 제1실시예의 또다른 적용예인 1/4주파수 분할회로의 회로도 및 동작타이밍 챠트,
제10도는, 본 발명의 제2실시예를 나타내는 회로도,
제11도는, 본 발명의 제2실시예에서 사용되는 동적 선택기 회로의 1예를 나타내는 회로도,
제12도는, 프로그램 가능 논리소자의 종래의 예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2, 3, 4 : D형 플립플롭
5 : 조합적 논리회로 6, 7, 8, 9, 10, 11, 12 : 선택기
13 : 출력단자 14 : 선택기
15, 16 : N 채널형 MOS 트랜지스터 17, 18, 919 : NAND게이트
20 : 인버어터 22 : 동적 선택기 회로
23 : 병령-직렬 스위칭 단자 24 : 출력단자
I : 게이트 입력 D : 플립플롭의 입력단자
IOB : 입력 출력 블록 CK : 클록 입력단자
CLK1: 고속클록 CLK2: 저속클록
Q : 플립플롭의 출력
Figure kpo00001
: 플립플롭의 역변환출력
본 발명은, 프로그램 가능 논리장치(Programmable logic device)(이하 단순히 "PLD"라 칭함)와 같은 집접회로(이하 단순히 "IC"라 칭함)의 입력단자 또는 출력단자에 접속되며, 입력신호 또는 출력신호의 논리적 처리를 프로그램이 가능하게 수행할 수 있는 프로그램 가능 입력/출력회로에 관한 것이다. 사용자가, 가능한한 고도의 집적도를 적용하는 것과 관련하여 논리적 가능을 실현하는 IC로서는, PLD등이 사용되어 왔다. PLD는 다수개의 프로그램 가능 논리소자를 포함하며, 또한 PLD내에서 각 논리소자의 출력 및 입력들은 프로그램 가능 배선에 의하여 서로 임의로 접속될 수가 있다.
일반적으로, 외부로부터 이러한 PLD에로의 입력신호는, 논리소자의 프로그램 가능회로부 (AND 게이트 입력군과 같은 것)의 특정 입력단자들로 직접적으로 입력된다.
종래의 PLD에서 사용되는 논리소자의 배열의 1예로서는, 일본국 특개소 제62-58722호에 제안된 것이 있다.
제12도의 블록다이어그램에서 나타낸 바와 같이, 이러한 논리소자는, 카운터, 쉬프트 레지스터 등을 실현하는 기능원소(cell)(102)가 프로그램 가능 회로부 [AND 게이트군 (100) 및 OR게이트군(101)] 논리출력단 다음에 위치되도록 한 구성으로 되어 있다.
마찬가지로, 본 실시예에 있어서는, 외부로부터의 입력신호가 AND게이트군(100)의 입력단자(103)로 입력되도록 하여야만 한다.
그러나, 상술한 기술에 있어서의 PLD는 다음과 같은 문제점을 나타내고 있다.
(1). 입력신호에 포함된 잡음 성분의 제거와 같은 입력처리가 수행될 때, AND게이트군 (100)등이 필연적으로 사용되어야만 하며, 이것에 의하여 논리소자의 사용효율이 상당한 범위로 저하된다.
(2). 상술한 바와 같은 AND게이트군(100)등의 동시사용은, 회로의 면적을 증가 시키며, 회로의 동작 속도를 느리게 만든다.
본 발명은, 상술한 문제점들을 해소하기 위하여 이루어진 것으로서, 본 발명의 제1의 목적은, 입력신호 또는 출력신호의 처리가 프로그램이 가능하게 수행될 수 있으며, PLD내에서 사용될 때, 프로그램 가능 논리소자의 사용 효울이 개선될 수 있는, IC의 입력단자 또는 출력단자에 접속되는 프로그램 가능 입력/출력회로를 제공하는데에 있다.
또한, 본 발명의 제2의 목적은, 다른 입력/출력 회로에 접속 가능하며, 이에 의하여 확장이 용이한, 프로그램 가능 입력/출력 회로를 제공하는데에 있다.
상기 제1의 목적을 달성하기 위하여, 본 발명은, 적어도 하나의 입력단자와, 적어도 하나의 저장소자와, 적어도 하나의 조합적인 논리회로와, 적어도 하나의 출력단자와 적어도 하나의 프로그램 가능 선택기를 포함하며, 적어도 하나의 입력단자로부터의 신호와, 저장소자로부터의 출력신호와, 조합적인 논리회로로부터의 출력신호를 포함하는 신호들로부터 2개 이상의 신호들이 선택기의 입력단자에 접속되며, 선택기에 의하여 선택된 출력이, 적어도 하나의 저장소자의 입력단자와, 조합적인 논리회로의 입력단자 및 상기 출력단자를 포함하는 입력/출력단자들의 어느 하나에 접속되는 것을 특징으로 하는, IC의 입력단자 또는 출력단자에 접속되는 입력/출력회로를 제안한다.
상기 제2의 목적을 달성하기 위하여, 본 발명은, 적어도 하나의 입력단자와, 적어도 하나의 저장소자와, 적어도 하나의 출력단자와, 적어도 하나의 프로그램 가능 선택기와, 적어도 하나의 동적(Dynamic) 선택기 회로를 포함하며, 동적 선택기 회로는, 다른 입력/출력회로로부터의 적어도 하나의 출력신호와, 상기 입력단자로부터의 신호를 포함하는 신호들로부터 선택된 신호를, 저장소자의 입력단자에 공급하며, 저장소자로부터의 출력신호는 마찬가지로 다른 입력/출력회로에 공급되는 것을 특징으로 하는, IC의 입력단자 또는 출력단자에 접속되는 입력/출력회로를 제안한다.
본 발명에 의하면, IC의 입력단자 또는 출력단자에 접속되는 프로그램 가능 입력/출력회로에 있어서, 입력단자의 신호와, 저장소자의 입력 또는 출력신호와, 조합적인 논리회로의 입력 또는 출력신호와, 만일 존재한다면 다른 선택기능의 입력 또는 출력 신호를 포함하는 신호들로부터 임의의 조합이 적어도 하나의 프로그램 가능 선택기의 사용에 의하여 선택되고, 처리되며, 상기 출력단자로 출력 됨으로써, 소망하는 신호처리를 수행하기 위항 입력화로 또는 출력회로가 제공될 수 있다.
결과적으로, IC의 입력 또는 출력단자자로의 직접적인 접속이 가능하며, 따라서 출력단자로부터의 출력신호나, 입력단자에 인가되는 입력신호의 처리가 가장 짧은 길이의 배선에 의하여 직접 수행될 수 있다.
또한, 프로그램 가능 선택기와, 입력신호등을 저장하는 저장소자는 입력/출력회로를 효율적으로 형성할수 있도록 하여, 회로의 영역을 감소 시킨다.
더우기, 입력 또는 출력신호가 직접적으로 처리되고, 배선이 최단거리로 되어 있으며, 영역이 감소된 이와 같은 구성은, 동작 속도를 빠르게 한다.
이러한 입력/출력회로가 PLD내에서 사용되면, 프로그램 가능 논리소자는 오직 본래의 논리기능 준비만을 위하여 사용될 수 있으며, 따라서 PLD의 사용 효율이 증진될 수 있다.
더우기, 적어도 하나의 동적 선택기 회로가 형성되면, 다른 입력/출력회로로부터의 출력신호가 저장소자내로 입력될 수 있으며, 저장소자로부터의 출력 신호는 또 다른 입력/출력 회로에 인가될수 있으므로, 이러한 입력/출력 회로를 다른 입력/출력 회로들과 접속하는 것이 가능하며, 따라서 확장이 용이하게 된다.
본 발명의 정확한 내용은, 그의 기타의 목적 및 장점들과 마찬가지로, 첨부된 도면과 관련한 이하의 상세한 내용을 고려할때 보다 명백하지며, 동일 또는 유사한 부분에 대하여는 동일부호를 부여하였다.
본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 제1도는, 본 발명의 제1실시예를 나타내는 회로도이다.
제1실시예는, 입력단자(1)와, 저장소자로서 3개의 D형 플립플롭(2),(3) 및 (4)와, 조합적 논리회로(5)와 플립플롭(2),(3) 및 (4)로의 입력을 프로그램 가능하게 선택하기 위한 선택기(6),(7),(8),(9) 및 (10)와, 출력단자(13)로의 출력을 프로그램 가능하게 선택하기 위한 선택기(14)등을 포함한다.
플립플롭(2)의 입력단자(D)로 입력되는 신호는 선택기(6)에 의하여 선택된다.
선택기(6)의 3개의 입력단자에는 입력단자(1)로부터의 신호와, 플립플롭(2) 자체의 역변환된 출력
Figure kpo00002
및 다른 플립플롭(3)의 역변환된 출력
Figure kpo00003
이 접속되며, 이들 신호들중의 하나가 임의로 선택될 수 있다.
플립플롭의 클록 입력단자(CK)에 입력되는 신호는 선택기(7)에 의하여 선택된다.
선택기(7)에는, 예를 들면 고속클록(CK1)과 저속클록(CLK2)등이 입력되며, 이들 신호중의 하나가 임의로 선택될 수 있다. 이들 2개의 클록의 다른예로서는, 상호 관계를 가진 것들로서, 주파수는 동일 하지만, 위상이 변위된 것 (상호간에 역위상의 관계인 것을 포함한다) 등을 들수 있다.
플립플롭(3)의 입력단자(D)에 입력되는 신호는 선택기(8)에 의하여 선택된다.
선택기(8)의 2개의 입력단자에는, 플립플롭(2)으로부터의 출력(Q)과 선택기(6)에 의한 선택된 출력이 접속되며, 이에 의하여 이들 신호들중에 어느 하나가 임의로 선택된다.
플립플롭(3)의 클록 입력단자(CK)에는, 선택기(9)에 의하여 선택된 출력이 접속되며, 이것에 의하여 상기 2개의 클록(CLK1) 및 (CLK2) 중의 어느 하나가 임의로 선택되고 입력된다.
본 실시예에 있어서는, 조합적 논리회로(5)가 논리적 AND회로로 구성되어 있으나, 논리적 OR회로, 논리적 NOR회로 등으로 구성될 수도 있다.
조합적 논리회로(5)로 입력되는 2개의 신호는, 각각 선택기(11) 및 선택기(12)에 의하여 선택된다.
선택기(11)의 2개의 입력단자에는, 플립플롭(2)으로부터의 출력(Q)과, 동일한 플립플롭(2)로부터의 역변환 출력
Figure kpo00004
이 접속되며, 이들 중의 하나가 임의로 선택될 수 있다.
선택기(12)의 2개의 입력단자에는, 플립플롭(3)의 출력(Q)과, 동일한 플립플롭(3)으로부터의 역변환 출력
Figure kpo00005
이 접속되며 이들 신호중의 하나가 임의로 선택된다.
플립플롭(4)의 입력단자(D)에는 조합적 논리회로(5)로부터의 출력이 접속된다.
플립플롭(4)의 클록 입력단자(CK)에는, 선택기(10)에 의하여 선택된 출력이 접속되며, 2개의 클록(CLK1) 및 (CLK2)중의 하나가 임의로 선택되고 입력될 수 있다.
출력단자(13)로 출력되는 신호는 선택기(14)에 의하여 선택된 선택기(14)의 4개의 입력단자에는, 입력단(1)로부터의 신호와 플립플롭(2)으로부터의 출력(Q)과, 조합적 논리회로(5)로부터의 출력 및 플립플롭(4)으로부터의 출력(Q)이 접속되며, 이들 신호중의 하나가 임의로 선택된다.
제2도는, 프로그램 가능 선택기의 1예를 나타내는 회로도 이다. 이 선택기는 2개의 N 채널형 MOS 트랜지스터(15) 및 (16)으로 구성된 2입력 선택기이다.
한쪽 트랜지스터(15)의 입력 측에는 신호(a)가 접속되는 반면, 다른쪽 트랜지스터(16)의 입력 측에는 신호(B)가 접속되며, 2개의 트랜지스터의 출력 측은 공통적으로 접속된다.
2개의 트랜지스터의 어느 하나는, 프로그램에 의하여 도통 상태가 발생되며, 이것에 의하여 입력신호(A) 및 (B) 중의 어느 하나가 출력(C)으로서 선택된다.
제3도는, 프로그램 가능 선택기의 다른예를 나타내는 회로도이다.
이 선택기는, 3개의 논리적 NAND게이트(17),(18), 및 (19)와, 하나의 인버어터(20)로 구성된 2입력 선택기이다. NAND게이트(17)에 있어서, 인버어터(20)에 의하여 게이트 입력(I)을 반전함으로써 얻어진 신호가 하이레벨에 있을때, 게이트(17)는 개방되며, 하나의 입력(a)은 이를 통하여 가해진다.
NAND게이트(18)에 있어서, 게이트 입력(I)이 하이레벨에 있을때, 게이트(18)는 개방되며, 다른 입력(b)이 가해진다.
NAND게이트(19)는, NAND게이트(17) 또는 (18)로부터의 입력을 부(negative) 논리로 변환하는 논리적 OR회로로서 기능하며, 입력들 중의 하나는 정(positive) 논리의 출력(C)으로 변환된다.
상기 게이트입력(I)은 프로그래밍에 의하여 임의로 설정되며, 게이트입력(I)이 하이레벨로 설정되었을때, NAND게이트(17)는 폐쇄되고 NAND게이트(18)는 개방되며, 이것에 의하여 입력(b)이 선택된다.
반대로, 게이트입력(I) 이 로우레벨로 설정되었을때, NAND게이트(17)는 개방되는 NAND게이트(18)는 폐쇄되며, 이것에 의하여 입력(a)이 선택된다.
제2도 및 제3도에서 나타낸 바와 같은 선택기의 실시예에 있어서는, 2입력 선택기가 설명되었으나, 게이트 소자 또는 게이트회로들의 수가 입력들의 수와 동등하게 증가되었을때는, 3입력 선택기 및 4입력선택기와 같은 복수형의 입력선택기들이 유사하게 구성될 수 있다.
또한, 게이트 소자 N 채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터를 포함하는 상보적 전달 게이트로 구성하는 것도 가능하다.
다음에, 제1실시예를 이용하여 구성한 입력/출력회로의 적용예를 설명한다.
제4도의 (a) 및 제4도의 (b)는, 각각 입력신호 로우레벨 감지회로도 및 그의 동작 타이밍 챠트이다.
제4도의 (a)의 회로도에 있어서, 선택기 자체는 도시않았으나, 선택기에 의하여 선택된 결과를 나타내었다.
플립플롭(4)의 입력단자(CK)에는 클록(CLK1)을 반전하여 얻어지는 클록(CLK2)이 입력되며, 클록(CLK1)은 플립플롭(2) 및 (3)의 클록 입력단자를(CK)에 입력된다.
입력단자(1)에 입력되는 신호(IN)는 플립플롭(2)의 입력단자(D)에 입력되며, 그의 출력(Q)은 다음 단계에서 플립플롭(3)의 입력단자(D)로 입력된다.
플립플롭(2) 및 (3)의 반전된 출력들
Figure kpo00006
은 조합적 논리회로(5)로 함께 입력되며, 그의 논리적 AND는 플립플롭(4)의 입력단자에 입력된다.
출력 단자(13)로부터의 출력(OUT)은, 플립플롭(4)으로부터의 출력을 선택함으로써 구하여 진다.
제4도의 (b)에서 나타낸 바와 같이, 이 입력/출력회로에서는 입력신호(IN)가 1.5 클록이상 로우레벨에 계속하여 유지되고 있을때에만, 플립플롭(2),(3) 및 (4)의 쉬프트(Shift) 기능을 통하여 출력(OUT)에 의하여 감지된다.
입력신호(IN)가 1.5 클록 미만동안 로우레벨에 있으면, 출력(OUT)은 로우레벨을 감지하지 못하며, 입력신호(IN)는 잡음으로 간주되고 제거된다.
제5도의 (a) 및 제5도의 (b)는, 각각 입력신호 하이레벨 감지회로도 및, 그이 동작 타이밍 챠트이다. 여기에서의 회로구성은, 조합적 논리회로(5)에 대한 입력이 플립플롭(2) 및 (3)으로부터의 출력(Q)이라는 점만 제외하고는 제4도의 (a)에 나타낸 것과 유사하다.
제5도의 (b)에서 나타낸 바와 같이, 이 입력/출력 회로에 있어서는, 입력신호(IN)가 계속하여 1.5클록이상 하이레벨로 유지되고 있을때에만, 플립플롭(2),(3) 및 (4)의 기능을 통하여 출력(OUT)에 의하여 하이레벨이 감지된다.
입력신호(IN)이 1.5클록 미만동안 하이레벨에 있게 되면, 하이레벨은 출력(OUT)에 의하여 감지되지 않으며, 입력신호(IN)는 잡음으로 간주되고 제거된다.
제6도의 (a) 및 제6도의 (b)는, 각각 입력신호 하강에지 검출회로도 및 그의 동작 타이밍 챠트이다. 이 회로에서도 마찬가지로, 플립플롭(2) 및 (3)은 쉬프트 회로는 구성하도록 서로 접속된다.
플립플롭(2)의 반전된 출력(Q) 및 플립플롭(3)의 출력(Q)의 양쪽은, 조합적 논리회로(5)의 2개의 입력단자에 선택되고 입력된다.
플립플롭(2) 및 (3)에 대한 입력(S)을 설정함에 있어서, 만일 2개의 플립플롭이 상호 접속되어 있고, SET입력이 외부로부터 플립플롭들에 인가될 수 있는 구성이 채택되어 있다면, SET입력은, 전원공급과 같은 초기시간에 출력(OUT)을 차단하거나, 동작시간 동안 인에이블(enable)입력으로서 사용될 수 있다.
제6도의 (b)에서 나타낸 바와 같이, 이 입력/출력회로에 있어서는, 세트(SET)입력이 하이레벨에 있을때, 플립플롭(2) 및 (3)의 쉬프트 기능을 통하여, 입력신호(IN)의 로우레벨이 앞단에서 플립플롭(2)에 의하여 쉬프트되는 시간으로부터, 신호가 다음 단에서 플립플롭(3)에 의하여 쉬프트되는 시간까지 1클록동안, 출력(OUT)이 보내질 수 있다.
제7도의 (a) 및 제7도의 (b)는, 각각 입력신호 상승에지 검출회로도 및 그의 동작 타이밍 챠트이다. 이러한 구성의 회로는, 제6도의 (a)에 나타낸 것과 동일하며, 다만, 조합적 논리회로(5)로 입력되는 2개의 신호가 플립플롭(2)으로버게이트 입력의 출력(Q)이며, 플립플롭(3)으로부터의 반전된 출력
Figure kpo00007
과 플립플롭(2) 및 (3)의 리세트단자들이, 리세트입력이 외부로부터 입력될 수 있도록 서로 접속되어 있다는 점이 다르다.
만일 리세트 입력단자가 상술한 바와 같이 구성되면, 리세트(RESET) 입력은, 전원 공급과 같은 초기시간에 출력(OUT)을 차단하거나, 동작 시간동안에 인에이블 입력으로서 사용할 수 있도록 함이 바람직하다.
제7도의 (b)에서 나타낸 바와 같이, 이 입력/출력회로에 있어서는, 리세트(RESET)입력이 하이레벨에 있을때, 플립플롭(2) 및 (3)의 쉬프트 기능을 통하여, 입력신호(IN)의 하이레벨이 앞단에서 플립플롭(2)에 의하여 쉬프트 되는 시간으로부터, 다음단에서 이 신호가 플립플롭(3)에 의하여 쉬프트되는 시간까지 1클록동안 출력(OUT)이 보내질 수 있다.
제8도의 (a) 및 제8도의 (b)는 각각 클럭(CLK1)이 1/2주파수 분활회로 및 그의 동작 타이밍 챠트이다. 이 분할회로는, 플립플롭(2)에 있어서, 그의 반전된
Figure kpo00008
이 입력단자(D)로 되돌아가고, 출력(Q)은 출력단자(b)로 출력되도록 하는 구성으로 되어 있다.
이와 같이 함으로써, 클록(CLK1)은 제8도의 (b)에 나타낸 바와 같이 1/2로 분할될 수 있다.
제9도의 (a) 및 제9도의 (b)는, 클록(CLK1)의 1/4주파수 분할회로 및 그의 동작 타이밍 챠트이다. 이 분할회로는, 완전히 동일한 클록(CLK1)이 양쪽 플립플롭(2) 및 (3)의 클록입력단자(CK)에 입력되고, 플립플롭(3)의 반전된 출력
Figure kpo00009
은 플립플롭(2)의 입력단자(D)로 입력되며, 플립플롭(2)으로부터의 출력(Q)은 플립플롭(3)의 입력단자(D)로 입력되는 구성으로 되어 있다.
플립플롭(3)으로부터의 출력(Q)은 출력단자(13)로 출력된다.
이와 같이 함으로써, 클록(CLK1)은 제9도의 (b)에서 나타낸 바와 같이 1/4로 분할될 수 있다.
상술한 바와 같이, 제1실시예에 있어서는, 프로그램 가능 선택기를 이용함으료써, 입력신호 또는 출력신호를 직접 처리하는 입력회로 또는 출력회로가 임의로 고안될 수 있다.
따라서, 입력단자로부터의 입력신호나, 출력단자에로의 출력신호가 가장 짧은 길이의 배선에 의하여 처리될 수 있으며, 동작 속도가 빨라진다.
이러한 구성은 프로그램 가능한 것임에도 불구하고 입력/출력회로로서 적절하며, 소모율이 낮다.
따라서, 본 실시예는, 입력/출력회로가 프로그램 가능 논리소자를 사용하여 구성되는 경우보다 점유면적의 관점에서 더 작게 구성될 수 있으므로, 동작 속도가 빠른 속도로 증가되며, 소자의 이용 효율이 개선될 수 있다.
제10도는, 확장이 용이하도록 한, 본 발명에 의한 제2실시예의 회로도이다.
제1실시예에 있어서와 유사하게, 본 제2실시예의 의하면, 프로그램 가능 입력/출력회로는, 한개의 입력단자(1)와, 3개의 D형 플립플롭(2),(3) 및 (4)와, 한개의 조합적 논리회로(5)와, 8개의 선택기(6),(7),(8),(9)(10),(11),(12) 및 (14)와, 출력단자(13)을 포함하는 것이외에도, 인접한 입력/출력회로 (입력 출력블록 : IOB)로부터의 입력단자(21)와, 입력단자(21)로부터의 입력된 신호(a) 및 입력단자(1)로부터 입력된신호(b)를 포함하는 신호들로부터 선택된 신호(C)를, 플립플롭(2)의 입력(D)을 선택하기 위한 선택기(6)로 공급하기 위한 동적 선택기 회로(22)와, 동적 선택기 회로(22)를 스위칭하기 위하여 신호(S)를 입력하는 병령-직렬 스위칭 단자(23)와, 플립플롭(2)으로부터의 출력신호를 다른 인접하는 입력 출력 블록(IOB)으로 출력하기 위한 출력단자(24)들이 부가 되어 있다.
선택기(6)의 3개의 입력단자들 중의 하나로 입력된 신호는, 동적 선택기 회로(22)에 의하여 미리 선택된다.
동적 선택기 회로(22)의 2개의 입력단자(a) 및 (b)에는, 인접하는 입력 출력 블록(IOB)으로부터의 출력 신호와, 입력단자(1)로부터 입력된 입력신호가 접속되며, 이러한 입력/출력회로가 상호 독립적으로 병령상태로 사용되거나, 상호 접속되어 직렬상태로 사용되거나 간에, 선택기는 병렬-직렬단자(23)로부터 입력되는 스위칭 신호(S)의 조건에 따라 임의로 만들어질 수 있다.
제11도는, 동적 선택기 회로(22)의 1예를 나타내는 회로도이다.
이러한 동적 선택기 회로(22)는, 2개의 N 채널형 MOS 트랜지스터(25),(26) 및 인버어터(27)로 구성되는 2입력 선택기이다.
한쪽 트랜지스터(25)의 입력측에는 신호(a)가 접속되는 반면, 다른쪽 트랜지스터(26)의 입력측에는 신호(B)가 접속되며, 트랜지스터들의 출력측(C)은 공통으로 접속된다.
스위칭 신호(S)나, 인버어터(27)에 의하여 스위칭 신호(S)를 반전시킴으로써 얻어지는 신호에 의하여, 트랜지스터(25) 및 (26)의 어느 한쪽에 도통 상태가 발생하며, 다른한쪽은 비도통 상태로 됨으로써, 입력(A) 및 (B)중의 어느 하나가 출력(C)으로 된다.
본 실시예에 있어서는, 제1단계에서 플립플롭(2)로의 입력신호로서, 인접 입력출력블록(IOB)으로부터의 출력 또한 입력될 수 있으므로, 입력/출력회로의 직렬접속에 의하여 확장이 용이하게 된다.
부가적으로, 인접하는 입력 출력 블록(IOB)으로부터의 출력이 입력될 수 있는 저장소자의 이러한 것에만 한정되지는 않고, 플립플롭(3) 및 (4)이 제2단계 이후의 단계나, 마지막 단계에서 채택될 수 있다.
또한, 2개 이상의 상이한 신호들이, 2이상의 저정소자로 입력 가능 하도록 만들어질 수 있다.
또한, 본 실시예에 있어서는, 인접한 입력 출력 블록(IOB)으로부터의 출력이 직접 저장소자로 입력될 수 없으며, 프로그램 가능 선택기(6)를 통하여 입력될 수 있기 때문에, 저장소자로 입력되는 입력신호의 선택범위가 크게된다.
부가적으로, 인접한 입력 출력 블록(IOB)으로부터의 출력은 저장소자의 직접 입력될 수 있고, 선택기(6)을 통하여 입력되지는 않는다.
더우기, 본 실시예에 있어서는, 다른 인접한 입력 출력 블록(IOB)으로의 출력이 플립플롭(2)자체로 부터 출력될 수 있고, 플립플롭(2)에는 인접 입력 출력 블록(IOB)으로부터의 출력이 입력될 수 있으므로, 확장이 용이해진다.
부가적으로, 신호를 다른 인접한 입력 출력 블록(IOB)으로 출력하는 저장소자는 이러한 것에 한정되지는 않으며, 플립플롭(3) 및 (4)은, 제2단계 이후의 단계들이나 마지막 단계에서 채택될 수 있다.
또한, 2이상의 저장 소자가 그러한 신호들을 출력할 수 있도록 만들어질 수 있다.
부가적으로, 본 발명은 상기 실시예에서의 회로들에 한정되는 것은 아니며, 하나 이상의 출력단자와, 플립플롭과 같은 하나 이상의 저장소자와, 하나 이상의 프로그램 가능 선택기 및 하나 이상의 조합적인 논리회로들이 설치된 회로구성이 임의로 채택될 수 있으며, 이것에 의하여, 예를 들면, 출력단자로 출력되는 신호가, 입력단자로부터어의 신호와, D형 플립플롭의 출력단자로부터의 신호 및, 조합적 논리회로의 출력단자로부터의 신호를 포함하는 신호로부터 선택기에 의하여 선택될 수 있다.
또한, D형 플립플롭의 입력단자(D)로 입력되는 신호는, 선택기에 의하여, 출력단자 자체로부터의 신호와, 조합적 논리회로로부터의 신호 및, 다른 D형 플립플롭의 출력단자로부터의 신호를 포함하는 신호들로부터 선택될 수 있다.
또한, 조합적 논리회로에 입력되는 신호가, 선택기에 의하여, 다른 조합적 논리회로의 출력단자로부터의 신호와 입력단자로부터의 신호 및 D형 플립플롭의 출력단자로부터의 신호를 포함하는 신호들로부터 선택되도록 한 구성이 채택될 수도 있다.
또한, D형 플립플롭으로 입력되는 클록은, 외부로부터 입력되는 클록이외에도, 출력단자 자체로부터의 신호에서 임의로 선택할 수 도 있다.
상술한 바와 같이, 본 발명은, 여리가지 특정형태를 취할 수 있도록, 기술적 요지의 범위내에서 여러가지로 적용할 수가 있다.

Claims (9)

  1. 집적회로의 입력단자 또는 출력단자에 접속되는 프로그램 가능 입력/출력회로에 있어서, 입력단자(1)와, 프로그램 가능한 선택기(6),(7)로부터의 출력신호가 접속되는 저장소자(2)와, 프로그램 가능한 선택기(8),(9)로부터의 출력신호가 접속되는 저장소자(3)와, 프로그램 가능한 선택기(11),(12)로부터의 출력신호가 접속되는 조합적 논리회로(5)와, 이 조합적 논리회로(5)로부터의 출력 및 프로그램 가능한 선택기(10)로부터의 출력신호가 접속되는 저장소자(4)와, 상기 입력단자(1)와, 상기 저장소자(2),(3),와, 상기 조합적 논리회로(5)로부터의 출력신호가 접속되는 프로그램 가능한 선택기(14) 및, 이 프로그램 가능한 선택기(14)에 접속되는 출력단자(13)를 포함하여 구성되며, 상기 입력단자(1)로부터의 신호와, 상기 기억소자(2),(3),(4)로부터 출력신호와, 상기 조합적 논리회로(5)로부터의 출력신호를 포함하는 신호로부터 2개 이상의 신호가 상기 선택기(6),(8),(11),(12),(14)의 입력단자에 접속되고, 상기 선택기(6),(7),(8),(9),(10),(11),(12)에 의하여 선택된 출력은, 상기 저장소자(2),(3),(4)의 입력단자와, 상기 조합적 논리회로(5)의 입력단자 및 상기 출력단자(13)중의 어느 것에 접속되는 것을 특징으로 하는 프로그램 가능 입력/출력회로.
  2. 제1항에 있어서, 상기 선택기(6),(8),(11),(12),(14)는, 상기 입력단자(1)의 신호와, 상기 저장소자(2),(3),(4)의 출력신호를 포함하는 신호들로부터 하나의 신호를 선택하는 것을 특징으로 하는 프로그램 가능 입력/출력회로.
  3. 제1항에 있어서, 상기 선택기(7),(9),(10)는, 다수개의 클럭신호들로부터 하나의 클록신호를 선택하는 것을 특징으로 하는 프로그램 가능 입력/출력회로.
  4. 제1항에 있어서, 상기 선택기(6),(7),(8),(9),(10),(11),(12),(14)는, 앞단에서의 상기 저장소자(2),(3),(4)로부터의 출력신호와, 상기 선택기(6),(7),(8),(10),(11),(12)(14)로부터의 출력신호를 포함하는 신호들로부터 하나의 신호를 선택하는 것을 특징으로 하는 프로그램 가능 입력/출력회로.
  5. 제1항에 있어서, 상기 선택기(6),(8),(11),(12),(14)는, 상기 저장소자(2),(3),(4)로부터의 다수개의 출력신호들로부터 하나의 신호를 선택하는 것을 특징으로 하는 프로그램 가능 입력/출력회로.
  6. 제1항에 있어서, 상기 선택기(6),(8),(11),(12),(14)는, 상기 입력단자(1)의 신호와, 상기 저장소자(2),(3),(4)의 출력신호 및 상기 조합적 논리회로(5)의 출력신호를 포함하는 신호들로부터 하나의 신호를 선택하는 것을 특징으로 하는 프로그램 가능 입력/출력회로.
  7. 집적회로의 입력단자 또는 출력단자에 접속되는 입력/출력회로에 있어서, 입력단자(1)와, 프로그램 가능한 선택기(6),(7)로부터의 출력신호가 접속되는 저장소자(2)와, 프로그램 가능한 선택기(8),(9)로부터의 출력신호가 접속되는 저장소자(3)와, 프로그램 가능한 선택기(11),(12)로부터의 출력신호가 접속되는 조합적 논리회로(5)와, 이 조합적 논리회로(5)로부터의 출력 및 프로그램 가능한 선택기(10)로부터의 출력신호가 접속되는 저장소자(4)와, 상기 입력단자(1)와 상기 저장소자(2),(3)와, 상기 조합적 논리회로(5)로부터의 출력신호가 접속되는 프로그램 가능한 선택기(14)와, 이 프로그램 가능한 선택기(14)에 접속되는 출력단자(13) 및, 동적 선택기 회로(22)를 포함하여 구성되며, 이 동적 선택기 회로(22)는, 다른 입력/출력으로부터의 출력신호와, 상기 입력단자(1)로부터의 신호를 포함하는 신호로부터 선택된 신호를 상기 저장소자(2),(3),(4)의 입력단자에 공급하고, 상기 기억소자(2),(3),(4)로부터의 출력신호를 다른 입력/출력회로에 공급할 수 있는 것을 특징으로 하는 프로그램 가능한 입력/출력회로.
  8. 제7항에 있어서, 상기 동적 선택기 회로(22)는, 선택된 신호를 처음단에서 저장소자에 입력하는 것을 특징으로 하는 프로그램 가능한 입력/출력회로.
  9. 제7항에 있어서, 상기동적 선택기 회로(22)는, 선택된 신호를 상기 선택기(6)에 입력하는 것을 특징으로 하는 프로그램 가능 입력/출력회로.
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