DE102005033270B4

DE102005033270B4 - Digitale Logikeinheit

Info

Publication number: DE102005033270B4
Application number: DE102005033270A
Authority: DE
Inventors: Dieter Merk; Markus Koesler
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2005-07-15
Filing date: 2005-07-15
Publication date: 2007-11-29
Anticipated expiration: 2025-07-16
Also published as: DE102005033270A1; US20070018688A1

Abstract

Digitale Logikeinheit, die mit einem Haupttaktsignal betrieben wird und welche umfaßt:
ein Taktverteilungsmittel, das verteilte Taktsignale (Φ₁, Φ₂, Φ₃) mit der gleichen Haupttaktfrequenz, die von dem Haupttakt mit zueinander verschobenen Phasen abgeleitet werden, bereitstellt,
Logikschaltungen mit Verarbeitungsstufen (402, 403, 405, 406), die in der Lage sind, logische Operationen innerhalb eines Bruchteils der Periode des Haupttaktsignals mittels der verteilten Taktsignale (Φ₁, Φ₂, Φ₃) auszuführen,
eine Multiplexervorrichtung (401), welche die verteilten Taktsignale selektiv zu aufeinander folgenden Verarbeitungsstufen der Logikschaltung umschaltet, wobei aufeinander folgende Verarbeitungsstufen jeweils ein Eingaberegister (402, 403) aufweisen und die verteilten Taktsignale (Φ₁, Φ₂, Φ₃) an die Takteingänge der Eingaberegister (402, 403) angelegt werden.

Description

Die Erfindung bezieht sich auf eine digitale Logikeinheit, die mit einem Haupttaktsignal betrieben wird.
Digitale integrierte Schaltungen (ICs), insbesondere CPU-Kerne, verwenden Transistoren mit kleinen Abmessungen, um eine hohe Rechenleistung bei einer erhöhten Taktgeschwindigkeit zu erreichen. Dies führt dazu, daß die für dieselbe Funktionalität benötigte Fläche auf dem Chip kleiner ist, oder anders ausgedrückt, es können mehr Funktionen auf derselben Chipfläche implementiert werden.
Die Transistoren auf der Chipfläche erzeugen jedoch eine große Menge an Wärme, die sich nicht leicht beseitigen läßt. Des weiteren stellt der Energieverbrauch ein Problem dar, da viele Anwendungen batteriebetrieben sind, wodurch die Laufzeit der gesamten Vorrichtung eingeschränkt wird.
Die Offenlegungsschrift DE 197 54 884 A1 offenbart einen Phasenregelkreis, der einen Vergleicher, eine VCO-Steuereinrichtung und einen spannungsgesteuerten Oszillator VCO mit einem mehrstufigen Oszillatorteil und einem Kombinationslogikteil aufweist. Der mehrstufige Oszillatorteil schwingt mit einer VCO-Taktfrequenz während eines stationären Zustands und erzeugt eine Vielzahl von Taktphasen mit der VCO-Taktfrequenz. Das Kombinationslogikteil spricht auf zumindest einige der Vielzahl von Taktphasen an und kombiniert die Taktphasen, um einen Ausgangstakt mit einer Ausgangstaktfrequenz zu erzeugen, die einem Vielfachen der Eingangstaktfrequenz entspricht. Die hier offenbarte Implementierung vermag zwar auf Seiten des VCO Leistung einzusparen, da die Taktfrequenz des VCO reduziert werden kann, jedoch werden die digitalen Logikblöcke nach wie vor mit einer Taktfrequenz betrieben, welche einem Vielfachen der Eingangstaktfrequenz entspricht.
Es ist daher Aufgabe der vorliegenden Erfindung, eine digitale Logikeinheit bereitzustellen, die bei gleicher Verarbeitungsgeschwindigkeit weniger Leistung verbraucht und weniger Wärme erzeugt als herkömmliche Logikeinheiten.
Die Erfindung stellt eine digitale Logikeinheit bereit, die mit einem Haupttaktsignal betrieben wird und die nachfolgenden Komponenten umfaßt: ein Taktverteilungsmittel, das verteilte Taktsignale mit der gleichen Haupttaktfrequenz, die von dem Haupttakt mit zueinander verschobenen Phasen abgeleitet werden, bereitstellt, Logikschaltungen mit Verarbeitungsstufen, die in der Lage sind, logische Operationen innerhalb eines Bruchteils der Periode des Haupttaktsignals mittels der verteilten Taktsignale auszuführen, eine Multiplexervorrichtung, welche die verteilten Taktsignale selektiv zu aufeinander folgenden Verarbeitungsstufen der Logikschaltung umschaltet, wobei aufeinander folgende Verarbeitungsstufen jeweils ein Eingaberegister aufweisen und die verteilten Taktsignale an die Takteingänge der Eingaberegister angelegt werden.
Dieser Ansatz nutzt das Leistungsvermögen bestimmter Verarbeitungsstufen in der digitalen Logikeinheit optimal, um wesentliche logische Operationen im Vergleich zu der Dauer einer Haupttaktperiode sehr schnell auszuführen. Die verteilten Taktsignale erwecken den Eindruck einer viel höheren Taktfrequenz, indem sie innerhalb einer Periode des Haupttaktsignals einfach mehr Taktsignalflanken bereitstellen. Somit kann die Leistungsfähigkeit der Logikeinheit zumindest für gewisse logische Operationen drastisch verbessert werden, ohne die Frequenz des Haupttakts zu erhöhen, und somit ohne eine Erhöhung des Stromverbrauchs.
Ein weiterer Vorteil dieses Ansatzes ist es, dass die digitale Logik Energie effizienter verbraucht, wodurch sich z.B. für eine batteriebetriebene Anwendung eine erhöhte Laufzeit oder eine höhere Leistungsfähigkeit mit derselben Energiemenge ergibt.
Des Weiteren muss das Haupttaktsignal keine hohe Frequenz für die gesamte digitale Logikeinheit aufweisen, falls lediglich ein Teil der Einheit eine hohe Taktgeschwindigkeit benötigt, um die notwendige Rechenleistung zu realisieren. Die verteilten Taktsignale liefern mehr „Taktflanken" für diejenigen Teile der Einheit, die eine hohe Taktgeschwindigkeit benötigen, während das Haupttaktsignal auf eine Geschwindigkeit festgesetzt wird, die für die restliche digitale Logikeinheit gerade ausreichend schnell ist.
Somit ist es möglich, die Geschwindigkeit einer bestimmten logischen Operation zu erhöhen, ohne dass es nötig ist, die (Haupt-) Taktfrequenz zu erhöhen. Des Weiteren ist es vorteilhaft, dass lediglich eine aktive Verarbeitungsstufe eine Taktflanke zur Verarbeitung erhält, während sich die anderen Stufen in einem Ruhezustand befinden. Anders ausgedrückt wird die entsprechende Stufe lediglich dann getaktet, wenn sie benötigt wird.
Noch ein weiterer Vorteil der beschriebenen Vorrichtung ist die erhöhte Verarbeitungsgeschwindigkeit für Teile der Logikeinheit, die für eine hohe Verarbeitungsleistung ausgelegt sind und diese auch benötigen. Hierdurch wird es möglich, Daten schneller durch die Kette von Registerbänken zu transportieren, als es möglich wäre, wenn die Register alle denselben Takt verwendeten. Deshalb ist dieser Ansatz bei gleicher Verarbeitungszeit (d.h. die Zeit zwischen Dateneingabe und Datenausgabe) viel schneller als eine rein synchrone Ausführung.
Als ein Ausführungsbeispiel kann die digitale Logikeinheit eine digitale Prozessoreinheit sein.
In einem Ausführungsbeispiel werden die verteilten Taktsignale von dem Haupttaktsignal mit derselben Haupttaktfrequenz abgeleitet. Dies führt zu phasenverschobenen Signalen mit derselben Frequenz.
Weiterhin umfasst die digitale Logikeinheit eine Multiplexervorrichtung, die die verteilten Taktsignale selektiv zu aufeinander folgenden Verarbeitungsstufen der Logikschaltung umschaltet. Somit kann die Multiplexereinheit die Verarbeitungsstufen abhängig von deren entsprechenden Verarbeitungsfähigkeiten effizient steuern.
Ferner haben die aufeinander folgenden Verarbeitungsstufen jeweils ein Eingaberegister, und die verteilten Taktsignale werden an die Takteingänge der Eingaberegister angelegt. Hierdurch wird eine phasenverschobene Verarbeitung der entsprechenden Verarbeitungsstufen innerhalb einer Haupttaktperiode ermöglicht. Je nach Leistungsfähigkeit einer Verarbeitungsstufe kann die folgende Verarbeitungsstufe (über ihr Eingaberegister) durch einen phasenverschobenen Takt innerhalb beispielsweise einer kurzen Verzögerung nach dem vorhergehenden (verteilten) Taktsignal angesteuert werden. Dies führt zu einer schnellen und effizienten Ausnutzung der Rechengeschwindigkeit der Verarbeitungsstufen und ferner zu einer erheblich verbesserten Gesamtleistung der digitalen Logikeinheit.
In einem weiteren Ausführungsbeispiel folgt auf eine letzte der aufeinander folgenden Verarbeitungsstufen ein durch eines der verteilten Taktsignale getaktetes Ergebnisregister.
Des Weiteren kann das an das Ergebnisregister angelegte verteilte Taktsignal phasengleich mit dem Haupttaktsignal sein. Somit wird die gesamte Verarbeitung der Verarbeitungsstufen zwischen den Eingabe- und den Ergebnisregistern innerhalb einer (oder mehrerer) Periode(n) eines Haupttaktzyklus ausgeführt.
Außerdem können die verteilten Taktsignale aus den Abgriffen eines chipinternen Ringoszillators gewonnen werden. In vielen Fällen umfassen digitale Logikeinheiten derartige Oszillatoren, die durch Abgreifen der erforderlichen Taktsignale an den Ausgängen von aufeinander folgenden Invertern verwendet werden können. Somit ist keine separate Erzeugung der verteilten Taktsignale erforderlich.
Gemäß einem bevorzugten Ausführungsbeispiel wird ein (komplexer) Verarbeitungsvorgang von aufeinander folgenden Verarbeitungsstufen innerhalb einer einzelnen Periode des Haupttaktsignals ausgeführt. Alternativ hierzu kann der (komplexe) Verarbeitungsvorgang von aufeinander folgenden Verarbeitungsstufen in mehreren Perioden des Haupttaktsignals ausgeführt werden.
In einem weiteren Ausführungsbeispiel können die verteilten Taktsignale dynamisch veränderte Phasenverschiebungsverhältnisse umfassen. Hierdurch wird es möglich, die Rechenleistung z.B. abhängig von der verfügbaren Energie, z.B. Batteriestrom, effizient zu verwenden. Es ist auch möglich, Operationen mit hoher Priorität mit einer höheren Geschwindigkeit zu berechnen als Operationen, die als weniger wichtig eingestuft sind. Es ist ferner möglich, eine Aufheizung der Einheit zu vermeiden, indem die Rechengeschwindigkeit dynamisch verringert wird durch Vergrößerung der Phasenverschiebungen beispielsweise der ansteigenden Flanken, die die entsprechenden Register der schnellen (aber warmen) Verarbeitungsstufen ansteuern.
Als weiteren Vorteil weisen integrierte Schaltungen, die weniger Wärme absorbieren, einen niedrigeren Stromverlust als warme Schaltkreise auf. Dies führt zu einem verringerten Energieverbrauch der Vorrichtung.
Ausführungsbeispiele der Erfindung werden in den folgenden Figuren gezeigt und veranschaulicht.
1 ist ein schematisches Blockdiagramm eines Taktgenerators, der aus einem Haupttaktsignal Taktsignale mit wechselseitiger Phasenverschiebung erzeugt;
2 ist ein Signaldiagramm des Haupttaktsignals und der von dem Generator aus 1 erzeugten Taktsignale mit wechselseitiger Phasenverschiebung;
3 ist eine schematische Darstellung sequentieller Datenverarbeitungsstufen, wobei jede ein Eingaberegister aufweist und von einem separaten Taktsignal gesteuert wird;
4 ist ein Ringoszillator, der Taktsignale mit wechselseitiger Phasenverschiebung erzeugt, die in eine für die Steuerung einer Logikeinheit verwendeten Multiplexerstruktur eingespeist werden;
5 ist eine Multiplizierstruktur, die auf herkömmliche Weise ein Haupttaktsignal verwendet;
6 ist ein Signaldiagramm, das zu der Multiplizierstruktur gemäß 5 gehört;
7 ist eine Multiplizierstruktur, die ein Haupttaktsignal und drei phasenverschobene Taktsignale verwendet; und
8 ist ein Signaldiagramm, das den Betrieb der Multiplizierstruktur gemäß 7 veranschaulicht.
1 zeigt einen Taktgenerator 101, der ein Haupttaktsignal Φ_Master empfängt und drei Taktsignale Φ₀, Φ₁ und Φ₂ mit wechselseitig verschobenen Phasen bereitstellt. Das zugehörige Signaldiagramm, das die Taktsignale Φ_Master, Φ₀, Φ₁ und Φ₂ darstellt, ist in 2 gezeigt. Alle Taktsignale haben dieselbe Frequenz, das Taktsignal Φ₀ hat dieselbe Phase wie das Haupttaktsignal Φ_Master, das Taktsignal Φ₁ hat eine Phasenverschiebung (im Vergleich zu dem Taktsignal Φ₀) von ΔΦ = 120°, und das Taktsignal Φ₂ ist im Vergleich zu dem Taktsignal Φ₁ um weitere ΔΦ = 120° phasenverschoben. Der Begriff „verteilte Taktsignale" bezeichnet hierin jedes beliebige von dem Haupttaktsignal abgeleitete Taktsignal, einschließlich des Haupttaktsignals selbst.
Diese Umsetzung ermöglicht es, mehr Taktflanken (innerhalb der Periode des Haupttaktsignals) für diejenigen Teile einer digitalen Logikeinheit zu erzeugen, die in der Lage sind, mit einer höheren Taktgeschwindigkeit als der des Haupttakts zu arbeiten.
Phasenverschobene Takte können in digitalen Entwürfen mit mehrstufigen Registerbänken und Verarbeitungsstufen ohne den Nachteil des erneuten Taktens des vorhergehenden Registers verwendet werden, um einem Register eine Taktflanke zu einem Zeitpunkt zu liefern, zu dem der vorhergehende Verarbeitungsblock (Stufe) seine Berechnungen abgeschlossen hat. 3 zeigt eine Folge von Verarbeitungsstufen, umfassend die Register 301 bis 303 und die Datenverarbeitungsblöcke 304 und 305. Die Taktsignale Φ₀, Φ₁, Φ_n werden an die Register 301, 302 bzw. 303 angelegt. Das Register 301 hat einen Eingang „Data in", und das Register 3030 hat einen Ausgang „Data out". Jedes Register 301 bis 303 wird durch ein anderes der verteilten Taktsignale Φ₀ bis Φ_n mit wechselseitig verschobenen Phasen, wie in 2 gezeigt, getaktet. Somit kann der Energieverbrauch für einen Verarbeitungszyklus verringert werden, da nur die tatsächlich aktive Verarbeitungsstufe eine Taktflanke von dem entsprechenden Taktsignal empfangt, während sich die anderen Stufen in einem Ruhezustand befinden.
Um der beschriebenen Implementierung zu entsprechen, benötigen die digitalen Zellen der digitalen Logikeinheit, die mit dem Haupttaktsignal getaktet sind, und die abgeleiteten Taktsignale eine höhere maximale Verarbeitungsgeschwindigkeit als die Haupttaktgeschwindigkeit. Wenn zum Beispiel drei phasenverschobene Takte mit einer Haupttaktfrequenz von 200MHz verwendet werden, muss die Zelle in der Lage sein, das Dreifache der Haupttaktfrequenz zu verarbeiten, d.h. mindestens 600MHz: fcell_max > ≈ n·fclock (1) mit

f_{cell_max}: maximale Frequenz, die von der Zelle unterstützt werden muss;
f_clock: Haupttaktfrequenz;
n: Anzahl von phasenverschobenen Taktsignalen.

4 zeigt einen spannungsgesteuerten Oszillator VCO, der als Ringoszillator implementiert ist. Ein solcher Ringoszillator ist in den meisten Mikroprozessorsystemen als Teil eines multiplizierenden Phasenregelkreises (PLL) enthalten. Die phasenverschobenen Signale Φ₀ bis Φ₆ können aus den Abgriffen des Ringoszillators gewonnen werden. In dem in 4 gezeigten Beispiel gestattet es ein differentieller 3-Stufen-Ringoszillator, 6 konstante Phasen in gleichen Abstanden von 60 Grad abzuleiten. Die verschiedenen Phasen, d.h. die phasenverschobenen Signale Φ₀ bis Φ₆ können über einen Multiplexer 401 an die Register 402 bis 404 angelegt werden. Der Multiplexer 401 wird über das Signal 407 von einer Logik (nicht gezeigt) gesteuert. Zu verarbeitende Daten „DATA_in" werden dem Register 402 zugeführt, das durch das Taktsignal Φ₁ ausgelöst wird. Das Ausgangssignal des Registers 402 wird einer Kombinationslogik 405 und danach dem Register 403 zugeführt, das mit dem Taktsignal Φ₂ getaktet ist. Das Ausgangssignal des Registers 403 wird an eine Kombinationslogik 406 und weiter an das Register 404 weitergeleitet, das durch das Taktsignal Φ₃ ausgelöst wird. Das Ausgangssignal des Registers 404 ist die verarbeitete Datenausgabe „DATA_out" dieses Beispiels. Der Multiplexer legt die Taktsignale Φ₁, Φ₂, Φ₃ an die entsprechenden Register 402 bis 404 an. Diese Ausführung kann sich an die Komplexität der Kombinationslogik anpassen, d.h. die schnelle Verarbeitung durch die entsprechende Kombinationslogik 405 und 406 kann ausgenutzt werden, indem die nachfolgenden phasenverschobenen Taktsignale an nachfolgende Verarbeitungsstufen angelegt werden, um mehrere Operationen dynamisch innerhalb der Dauer eines Haupttaktzyklus auszuführen.
5 zeigt eine Multiplizierstruktur, die durch ein Haupttaktsignal CLK ausgelöst wird. Diese Struktur multipliziert zwei 4-Bit-Werte A und B, woraus sich ein 8-Bit-Ergebniswert „Result output" ergibt. Für die Berechnung werden 4 Registerstufen „Reg. R1", Reg. R2", Reg. R3" und „Result Output" verwendet, wobei jede das Ergebnis jeder Addition speichert, die zur Ausführung einer Multiplikation benötigt werden.
Wenn der Wert für A „0101" und der Wert für B „1100" ist, wird die Multiplikation wie folgt verarbeitet: A wird mit dem Bit mit dem höchsten Stellenwert („most significant bit", MSB) von B durch ein UND-Gatter verknüpft, das Ergebnis „01010" wird in dem Register „Reg. R1" gespeichert. Das nächste UND-Gatter erzeugt „0101", was zu „01010" addiert wird und „0011110" ergibt, was in dem Register „Reg. R2" gespeichert wird. Die nächsten zwei Stufen addieren „0000", woraus sich der 8-Bit-Wert „0011 1100" ergibt.
Alle Register sind mit demselben Haupttaktsignal CLK getaktet. 6 zeigt das Signaldiagramm der Multiplizierstruktur während der Multiplikation der Werte A und B. Die beschriebene Multiplikation erfordert 5 Taktzyklen des Haupttaktsignals CLK.
7 zeigt einen im Allgemeinen ähnlichen Multiplizierer wie in 5. Dieser Multiplizierer empfängt jedoch ein Haupttaktsignal CLK und drei phasenverschobene Taktsignale CLK1, CLK2 und CLK3, wobei das Signal CLK1 um 90° phasenverschoben ist, CLK2 um 180° phasenverschoben ist und CLK3 um 270° phasenverschoben ist, jeweils verglichen mit dem Haupttaktsignal CLK.
Das Signal CLK1 wird an das Register „Reg. R1" angelegt, das Signal CLK2 wird an das Register „Reg. R2" angelegt, und das Signal CLK3 wird an das Register „Reg. R3" angelegt. Das Haupttaktsignal CLK wird an die Eingangsstufen und an das Ergebnisausgaberegister des Multiplizierers angelegt.
8 zeigt ein ähnliches Signaldiagramm wie 6, aber es zeigt deutlich eine verringerte Verarbeitungszeit. Das Ergebnis ist in dem Ergebnisregister einen Haupttaktzyklus später verfügbar, nachdem die Werte für A und B in die Eingaberegister geladen wurden. Die Hardwareumsetzung aus 7 gleicht der aus 5, mit der Ausnahme, dass die Takte für jedes Register innerhalb jeder Haupttaktperiode verteilt sind, und nicht nur das Haupttaktsignal verwendet wird.
In dem Beispiel führt dies für die Multiplizierstruktur zu einem um den Faktor 4 verringerten Energieverbrauch, da jedes Register nur einmal getaktet werden muss, bis das Ergebnis verfügbar ist. Außerdem steht das Ergebnis 4-mal schneller als in der Ausführung mit lediglich dem Haupttaktsignal zur Verfügung.
Als eine Alternative zu der Umsetzung gemäß 7 ist es auch möglich, den Multiplikationsprozess z.B. 2 Haupttaktzyklen andauern zu lassen. Dies könnte dann als nützlich erachtet werden, wenn die Kombinationslogik nicht schnell genug ist, um die in einer einzelnen Haupttaktperiode verteilten Taktsignale zu bewältigen.
Des Weiteren ist es möglich, das Phasenverschiebungsverhältnis dynamisch während einer laufenden Anwendung zu ändern. Somit könnte die zu einem gegebenen Zeitpunkt benötigte Verarbeitungsleistung angepasst werden.
Als Beispiel beträgt die Frequenz des Haupttaktsignals f_cycle = 100MHz (t_cycle = 10ns). In einer synchronen Ausführung empfängt jede Stufe ein Taktsignal, selbst wenn es keinen Bedarf für ein Taktsignal gibt. Die gesamte, durch einen solchen Multiplizierer verbrauchte Energie ist definiert durch P_sync.
Noch immer Bezug nehmend auf das Beispiel ermöglicht die mit dieser Erfindung bereitgestellte Methode nicht nur eine Verringerung der für die angeforderte Operation benötigten Energie um den Faktor 4, sondern auch eine Verringerung der für diese Operation benötigten Zeit um denselben Faktor, wenn 4 Taktsignale mit wechselseitig verschobenen Phasen als verteilte Taktsignale angelegt werden.
Ein Vergleich der mit der Erfindung bereitgestellten Methode mit herkömmlichen Methoden zeigt die folgenden Nachteile, die durch die hiermit bereitgestellte Lösung bewältigt werden:
Mit der Verwendung von gattergesteuerten Taktsignalen für jede Stufe kann der Energieverbrauch um einen Faktor 4 verringert werden, da lediglich die Stufe, die die Berechnung ausführt, ein Taktsignal erhält, während die anderen Stufen nichts erhalten. Somit kann der Energieverbrauch des gattergesteuerten Multiplizierers definiert werden als P_gated ≈ P_sync/4, wobei t_gated = t_sync, da für die Multiplikation von A und B noch immer 4 Taktzyklen benötigt werden. Außerdem wird eine Zustandsmaschine zur Abwicklung der Gattersteuerung der Taktsignale benötigt. Eine weitere Möglichkeit zur Verringerung der Energie ist die Verwendung lediglich einer Registerstufe mit einer Rückkopplung. Alle 4 für die Durchführung der Multiplikation benötigten Taktzyklen verwenden immer dieselbe Registerstufe. Dies hilft bei der Verringerung der auf dem Chip benötigten Größe, die benötigte Energie ist ähnlich wie bei der obigen gattergesteuerten Version, aber es gibt keinen Vorteil in Bezug auf die benötigte Zeit (es werden noch immer 4 Taktzyklen benötigt).

Claims

Digitale Logikeinheit, die mit einem Haupttaktsignal betrieben wird und welche umfaßt: ein Taktverteilungsmittel, das verteilte Taktsignale (Φ₁, Φ₂, Φ₃) mit der gleichen Haupttaktfrequenz, die von dem Haupttakt mit zueinander verschobenen Phasen abgeleitet werden, bereitstellt, Logikschaltungen mit Verarbeitungsstufen (402, 403, 405, 406), die in der Lage sind, logische Operationen innerhalb eines Bruchteils der Periode des Haupttaktsignals mittels der verteilten Taktsignale (Φ₁, Φ₂, Φ₃) auszuführen, eine Multiplexervorrichtung (401), welche die verteilten Taktsignale selektiv zu aufeinander folgenden Verarbeitungsstufen der Logikschaltung umschaltet, wobei aufeinander folgende Verarbeitungsstufen jeweils ein Eingaberegister (402, 403) aufweisen und die verteilten Taktsignale (Φ₁, Φ₂, Φ₃) an die Takteingänge der Eingaberegister (402, 403) angelegt werden.
Digitale Logikeinheit gemäß Anspruch 1, bei der auf eine letzte der aufeinander folgenden Verarbeitungsstufen ein durch eines der verteilten Taktsignale getaktetes Ergebnisregister (404) folgt.
Digitale Logikeinheit gemäß Anspruch 2, bei der das an das Ergebnisregister (404) angelegte verteilte Taktsignal phasengleich mit dem Haupttaktsignal (CLK) ist.
Digitale Logikeinheit gemäß einem der vorhergehenden Ansprüche, bei der die verteilten Taktsignale von Abgriffen eines chipinternen Ringoszillators (VCO) gewonnen werden.
Digitale Logikeinheit gemäß einem der vorhergehenden Ansprüche, bei der ein Verarbeitungsvorgang von aufeinander folgenden Verarbeitungsstufen innerhalb einer einzelnen Periode des Haupttaktsignals (CLK) ausgeführt wird.
Digitale Logikeinheit gemäß einem der Ansprüche 1 bis 5, bei der ein Verarbeitungsvorgang von aufeinander folgenden Verarbeitungsstufen in mehreren Perioden des Haupttaktsignals (CLK) ausgeführt wird.
Digitale Logikeinheit gemäß einem der vorhergehenden Ansprüche, bei der die verteilten Taktsignale (CLK1, CLK2, CLK3) dynamisch veränderte Phasenverschiebungsverhältnisse aufweisen.
Digitale Logikeinheit gemäß einem der vorhergehenden Ansprüche, bei der die Logikeinheit eine Prozessoreinheit ist.