DE19754884A1

DE19754884A1 - Phasenregelkreis mit einem Spannungs-gesteuerten Oszillator mit Mehrfrequenzausgang

Info

Publication number: DE19754884A1
Application number: DE19754884A
Authority: DE
Inventors: Edward T Nielson
Original assignee: VLSI Technology Inc; Philips Semiconductors Inc
Current assignee: Philips Semiconductors Inc
Priority date: 1996-12-11
Filing date: 1997-12-10
Publication date: 1998-08-06
Also published as: GB9723839D0; JPH10303743A; GB2320376A; FR2758223A1; US5786732A; FR2758223B1; GB2320376B

Description

Die Erfindung bezieht sich im allgemeinen auf Phasenregelkreise und insbesondere auf spannungsgesteuerte Oszillatoren für Phasenregelkreise, wobei der Gegenstand der Anmeldung eine Weiterbildung der US-Anmeldung 08/547,418 vom 24. Oktober 1995 darstellt, die durch Bezugnahme aufgenommen wird.

Phasenregelkreise werden in elektronischen Schaltungsanordnungen für eine Vielzahl von Zwecken verwendet. Z. B. werden Phasenregelkreise für eine Frequenzvervielfachung, eine Signalverzögerungskorrektur, einen Phasenabgleich und eine Anzahl anderer Anwendungen verwendet, die den Fachleuten bekannt sind.

Ein Phasenregelkreis oder eine "PLL"-Schaltung 10 des Standes der Technik ist in Fig. 1 verdeutlicht. Eine detailliertere Beschreibung von Phasenregelkreisen kann in dem Artikel "Phase-Locked Loops: Applications, Performance, Measures, And Summeries Of Analytical Results", Chak M. Chie und William C. Lindsey, Phase-Locked Loops, IEEE Press, 1985 gefunden werden. Der in Fig. 1 verdeutlichte, spezielle Phasenregelkreis wird für eine Frequenzvervielfachung verwendet.

In Fig. 1 umfaßt die PLL-Schaltung 10 ein Eingangssignal 12 mit einer Frequenz f₀, die durch einen Faktor "M" in einer Divisionsschaltung 14 geteilt wird, um einen Eingangstakt 16 mit der Frequenz f₀/M zu erzeugen. Der Eingangstakt 16 stellt ein Eingangssignal für einen Vergleicher 18 dar. Ein Ausgang 20 des Vergleichers 18 steuert ein Schleifenfilter 22, das ein Steuersignal 24 erzeugt. Ein spannungsgesteuerter Oszillator oder "VCO" 26 wird mittels des Steuersignals 24 gesteuert und erzeugt einen Ausgangstakt f₁ mit einer Frequenz f₁ = Nf₀/M. Diese Ausgangstaktfrequenz f₁ ist daher ein Vielfaches, d. h. ein "N"-faches der Eingangstaktfrequenz von f₀/M. Der Ausgangstakt wird durch den Faktor "N" in einer Divisionsschaltung 28 geteilt, um einen Vergleichstakt 30 mit einer Frequenz f₀/M zu erzeugen. Der Vergleichstakt 30 wird mit dem Eingangstakt 16 verglichen, um das Vergleicherausgangssignal 20 zu erzeugen.

Aus dem Diagramm der Fig. 1 ist ersichtlich, daß die Divisionsschaltung 28 die Betriebsfrequenz des VCO durch die Größe des Divisors "N" bestimmt. Falls eine Eingangstaktfrequenz von z. B. 10 Megahertz bereit gestellt wird und falls N=4 ist, wird daher die Ausgangstaktfrequenz f₁ und die Betriebsfrequenz des VCO 26 viermal so groß wie die Eingangstaktfrequenz oder 40 Megahertz.

In Fig. 2 umfaßt ein VCO 26 des Standes der Technik vier Auffangspeicher bzw. Signalspeicher (Latch) 32, 34, 36 und 38, die entsprechend auch als Stufen 1, 2, 3, bzw. 4 bezeichnet sind. Die Signalspeicher 32-38 sind derart miteinander verkettet, daß (außer für Stufe 1) die Eingänge von jeder Stufe mit den Ausgängen der vorhergehenden Stufe gekoppelt sind. Der Ausgang der letzten Stufe 4 ist zu den Eingängen der Stufe 1 rückgekoppelt. Mit anderen Worten, die "Kette" von Stufen wird in einer "Schleife" ausgebildet, um eine für die Schwingung erforderliche Rückkopplung bereit zu stellen ("Rückkopplungsschleife"). Da eine Inversion für die Schwingung bzw. Oszillation erforderlich ist, werden die Ausgänge der Stufe 4 gekreuzt, bevor sie mit den Eingängen der Stufe 1 gekoppelt werden. Jeder der Signalspeicher (Stufen) weist eine inhärente Verzögerung auf, deren Länge mittels eines VCO-Steuer signals VCO_CTL auf einer Leitung 24 gesteuert wird.

Ein Problem, auf das man bei der PLL-Schaltung 10 des Standes der Technik trifft, besteht darin, daß der VCO 26 mit dem Hochfrequenzpegel f₁ schwingt, der dem N-fachen der Eingangstaktfrequenz entspricht. Beim vorliegenden Beispiel beträgt die Ausgangstaktfrequenz f₁ 40 Megahertz, falls die Eingangstaktfrequenz 10 Megahertz beträgt. Da der Leistungsverbrauch in einer elektronischen Schaltung direkt auf deren Betriebsfrequenz bezogen ist, kann dieser Hochfrequenzbetrieb insofern recht nachteilhaft sein, als daß er bewirkt, daß die Schaltung eine große Menge von Energie verbraucht. Dies ist ein besonderes Problem bei einer batteriebetriebenen Schaltungsanordnung, beispielsweise bei tragbaren Computern.

Während die Betriebsfrequenzen fortgesetzt ansteigen, z. B. auf 100 MHz, 200 MHz und noch hochfrequentere Bereiche, wird die Betriebsfrequenz von PLL-Schaltung darüber hinaus zu einem noch universelleren Problem. Dies ist so, da der Hochfrequenz-PLL-Betrieb zusätzlich zum erhöhten Leistungsverbrauch bei höheren Frequenzen weiter an anderen Problemen leidet, einschließlich der Wärmeerzeugung, einer elektromagnetischen Interferenz-(EMI)-Erzeugung und der Schwierigkeit des Entwurfs und der Herstellung der elektronischen Schaltungsanordnung des PLL zum Betreiben bei solch hohen Frequenzen.

Die vorstehend genannten Probleme mit den PLL-Entwürfen des Standes der Technik werden schlimmer gemacht, wenn phasenverschobene Takte ebenfalls von der PLL-Schaltung verlangt werden. Um z. B. einen ersten Ausgangstakt mit 50 Megahertz und einen zweiten Takt mit 50 Megahertz bereitzustellen, der um ein Viertel eines Zyklus (d. h. 90 Grad) außer Phase zu dem ersten Ausgangstakt ist, müßte eine konventionelle PLL-Schaltung ihren VCO mit 200 Megahertz betreiben. Dieser Ausgangstakt könnte dann heruntergeteilt werden, um die beiden Takte zu erhalten. Das Betreiben eines VCO mit 200 Megahertz würde bewirken, daß die PLL-Schaltung viele der vorstehend genannten Nachteile zeigt, einschließlich eines hohen Energieverbrauchs, einer Wärmeerzeugung und EMI. Zudem würde die PLL-Schaltung aufgrund der ausgefallenen Einrichtungen und Herstellungstechniken teuer werden, die zum Betreiben der PLL-Schaltung mit solch hohen Frequenzen erforderlich wären.

Die Aufgabe der Erfindung besteht in einer Verbesserung eines Phasenregelkreises, eines spannungsgesteuerten Oszillators und eines Verfahrens zum Erzeugen eines oder mehrerer Taktsignale.

Die vorstehende Aufgabe wird durch einen Phasenregelkreis, einen spannungsgesteuerten Oszillator und ein Verfahren zum Erzeugen eines oder mehrerer Taktsignale gemäß den Merkmalen der Ansprüche 1, 17 bzw. 27 gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.

Die vorliegende Erfindung bietet insbesondere eine verbesserte PLL-Schaltung, die einen VCO aufweist, der mit der gleichen Frequenz wie der des Eingangstaktes (oder mit irgendeinem relativ geringen Vielfachen der Eingangstaktfrequenz) betrieben werden kann, während ein Ausgangstakt mit einer multiplizierten Frequenz bereitgestellt wird. Die PLL-Schaltung und der VCO verbrauchen daher weniger Energie, erzeugen weniger Hitze, erzeugen weniger EMI bzw. Störstrahlung und sind leichter und kostengünstiger herzustellen als deren Gegenstücke im Stand der Technik.

Ein Phasenregelkreis ("PLL") gemäß einem Aspekt umfaßt einen Vergleicher, eine VCO-Steuereinrichtung und einen spannungsgesteuerten Oszillator (VCO). Der Vergleicher spricht auf einen Eingangstakt und einen VCO-Takt an, wobei der Einganstakt eine Eingangstaktfrequenz und der VCO-Takt eine VCO-Taktfrequenz aufweist. Der Vergleicher vergleicht ein Signal, das von der Eingangstaktfrequenz abgeleitet wird, und ein Signal, das aus der VCO-Taktfrequenz abgeleitet wird, und erzeugt ein Vergleicherausgangssignal in Erwiderung darauf. Die VCO-Steuereinrichtung spricht auf das Vergleicherausgangssignal an und erzeugt ein VCO-Steuer signal, das dem VCO zugeführt wird.

Gemäß einem Ausführungsbeispiel befinden sich im VCO ein Oszillator und eine Decodierlogik. Der Oszillator umfaßt eine Vielzahl von Stufen, wobei eine Anzahl "n" von Stufen konfiguriert ist, um während eines stationären Zustands mit einer VCO-Taktfrequenz zu schwingen. Während der Schwingung bzw. Oszillation erzeugt jede der "n" Nummern von Stufen eine oder mehrere Phasensignale mit der VCO-Taktfrequenz, das Phasenverzögerungen umfaßt, die auf dem VCO-Steuer signal beruhen. Die Decodierlogik innerhalb des VCO empfängt die Phasensignale von dem Oszillator und verwendet zwei oder mehrere dieser Phasensignale, um zumindest ein entsprechendes Taktsignal mit einer zweiten Frequenz zu erzeugen, die dem "y"-fachen (d. h. einem Mehrfachen von) der VCO-Taktfrequenz entspricht, wobei "n", d. h. die Anzahl der Schwingungsstufen, durch "y" geteilt, einer positiven ganzen Zahl gleichen soll.

Ein spannungsgesteuerter Oszillator gemäß einem anderen Ausführungsbeispiel umfaßt ein Mehrstufen-Oszillatorteil, das zum Schwingen mit einer VCO-Taktfrequenz unter stationären Bedingungen und zum Entwickeln einer Vielzahl von Taktphasen mit der VCO-Taktfrequenz konfiguriert ist, und ein kombinatorisches Logikteil, das auf zumindest einige der Vielzahl von Taktphasen anspricht und zum Kombinieren zumindest einiger der Taktphasen betrieben wird, um einen Ausgangstakt mit einer Ausgangstaktfrequenz zu erzeugen, die einem Vielfachen der VCO-Taktfrequenz entspricht. Vorzugsweise umfaßt das Oszillatorteil eine Vielzahl oder "Kette" von Zwischen- oder Signalspeichern, wobei ein Eingang von jedem Signalspeicher außer einem ersten Signalspeicher mit einem Ausgang eines vorhergehenden Signalspeichers gekoppelt ist. Ein Eingang des ersten Signalspeichers ist mit einem Ausgang des letzten Signalspeichers gekoppelt, um die erforderliche Rückkopplungsschleife für die Schwingung bereitzustellen.

Jeder der Signalspeicher bietet eine Verzögerung mit einer Periode, die durch das VCO-Steuersignal gesteuert wird. Die Vielzahl von Taktphasen werden von den Ausgängen der Signalspeicher abgenommen. Zusätzlich zu den auf Signalspeichern beruhenden Stufen können auch andere Typen digitaler und/oder analoger Verzögerungsketten verwendet werden, wie z. B. ein Reihe von Invertoren oder eine Reihe von Differenzverstärkern.

Gemäß einem anderen Ausführungsbeispiel wird ein Verfahren zum Erzeugen eines oder mehrerer Taktsignale vorgesehen. Das Verfahren umfaßt das Vorsehen einer Vielzahl von Stufen, wobei die Zahl "n" der Vielzahl von Stufen miteinander gekoppelt sind, um eine Verzögerungskette auszubilden, das Konfigurieren der Verzögerungskette, um mit einer ersten Frequenz während eines stationären Zustands zu schwingen, das Anlegen eines Steuersignals an die Verzögerungskette, wobei das Steuersignal eine Verzögerungszeit in jeder der Vielzahl von Stufen innerhalb der Verzögerungskette einrichtet, das Erzeugen einer Vielzahl von Phasensignalen mit der ersten Frequenz mit der Verzögerungskette in Erwiderung auf ein Steuersignal und das Decodieren von zumindest zweien der Vielzahl von Phasensignalen und das Erzeugen von zumindest einem Taktsignal mit einer zweiten Frequenz, die ein "y"-faches der ersten Frequenz ist, wobei "n" durch "y" geteilt gleich einer positiven ganzen Zahl ist.

Ein Vorteil besteht darin, daß die Frequenzvervielfachung ohne das Betreiben eines spannungsgesteuerten Oszillators eines Phasenregelkreises mit der Ausgangsfrequenz durchgeführt werden kann. Zudem können mehrere Phasen einer gewünschten Ausgangsfrequenz aus den mehreren Taktphasen erhalten werden, die durch den VCO bereitgestellt werden. Ferner kann mit verschiedenen Ausführungsbeispielen eine Vielzahl von Ausgangstaktsignalen gleichzeitig erzeugt werden, phasenverschobene Ausgangstaktsignale können erzeugt werden, und Taktsignale mit nicht gleichförmigen Tastverhältnissen können erzeugt werden.

Diese und andere Vorteile werden aus der nachfolgenden und beispielsweise gegebenen detaillierten Beschreibung unter Bezug auf die beiliegenden Zeichnungen ersichtlich, bei denen:

Fig. 1 ein Blockdiagramm eines Phasenregelkreises ("PLL") des Standes der Technik ist;

Fig. 2 ein Schema eines spannungsgesteuerten Oszillators ("VCO") des Standes der Technik ist;

Fig. 3 ein Blockdiagramm einer PLL-Schaltung der vorliegenden Erfindung ist;

Fig. 4 ein Blockdiagramm eines VCO ist;

Fig. 5 ein Schema eines Mehrstufen-(Vierstufen)-Oszil latorteils eines VCO gemäß einem ersten Ausführungsbeispiel zeigt;

Fig. 6a und 6b zwei Beispiele des kombinatorischen Logikteils eines VCO gemäß einem Ausführungsbeispiel darstellen, das mit dem mehrstufigen (vierstufigen) Oszillatorteil der Fig. 5 verwendet werden kann;

Fig. 7a und 7b Taktdiagramme sind, die den Betrieb eines Phasenregelkreises der Ausführungsbeispiele verdeutlichen, die in den Fig. 5 und 6a-b dargestellt sind;

Fig. 8 ein Schema eines Mehrstufen-(Zwölfstufen)-Oszil latorteils eines VCO gemäß einem Ausführungsbeispiel zeigt;

Fig. 9a bis 9e fünf Beispiele eines kombinatorischen Logikteils eines VCO gemäß einem Ausführungsbeispiel sind, die mit dem mehrstufigen (zwölfstufigen) Oszillatorteil der Fig. 8 verwendet werden können;

Fig. 10a bis 10d Taktdiagramme sind, die den Betrieb eines Phasenregelkreises der Ausführungsbeispiele verdeutlichen, die in den Fig. 8 und 9a-c dargestellt sind;

Fig. 11 ein Schema eines Mehrstufen-(Zwölfstufen)-Oszil latorteils mit reduzierter Leistung eines VCO gemäß einem anderen Ausführungsbeispiel ist;

Fig. 12 ein Schema eines Kombinations-Logikteils eines VCO gemäß einem Ausführungsbeispiel ist, das mit dem mehrstufigen (zwölfstufigen) Oszillatorteil mit reduzierter Leistung der Fig. 11 verwendet werden kann;

Fig. 13 ein Schema einer kombinatorischen Logik in Form eines Decodierers, der für eine Anwendung in einem VCO geeignet ist, gemäß einem Ausführungsbeispiel ist;

Fig. 14 ein Taktdiagramm ist, das die kombinatorische Logik verdeutlicht, die durch den Decodierer in Fig. 13 durchgeführt wird, wenn dieser gemäß Tabelle 1 der Beschreibung konfiguriert ist;

Fig. 15a ein Blockdiagramm ist, das einen Mehrstufenoszillator gemäß einem Ausführungsbeispiel verdeutlicht, der Differenzverstärker für Stufen aufweist; und

Fig. 15b ein Blockdiagramm darstellt, das einen Mehrstufenoszillator gemäß einem Ausführungsbeispiel mit einem oder mehreren Invertoren für die Stufen verdeutlicht.

Gemäß Fig. 3 umfaßt ein Phasenregelkreis oder eine "PLL"-Schal tung 46 einen Frequenzteiler 48, einen Vergleicher 50, ein Schleifenfilter 52 und einen spannungsgesteuerten Oszillator oder "VCO" 54. Ein Eingangssignal mit der Frequenz f₀ wird auf einer Leitung 56 in den Frequenzteiler 48 eingegeben, um einen Eingangstakt mit einer Frequenz f₀/M auf einer Leitung 58 bereitzustellen. Das Eingangssignal der Frequenz f₀ wird typischerweise durch einen Kristalloszillator vorgesehen und wird typischerweise durch "M" geteilt, um eine geeignete Eingangstaktfrequenz für eine Multiplikation mit "N" im VCO 54 vorzusehen. In vielen Fällen, N=1, ist ein Rückkopplungsteiler nicht erforderlich. Jedoch kann durch Teilung durch M und Multiplizieren mit N eine großen Anzahl von Ausgangstaktfrequenzen von einem bestimmten Kristalloszillator erzeugt werden. Der Aufbau und die Verwendung von Kristalloszillatoren und der Aufbau und die Verwendung von Frequenzteilern, wie beispielsweise dem Frequenzteiler 48, sind den Fachleuten bekannt.

Ein Vergleicher 50 weist an einem ersten Eingang als ein erstes Eingangssignal den Eingangstakt auf Leitung 58 auf und weist an einem Ausgang als ein Ausgangssignal ein Vergleicherausgangssignal auf einer Leitung 60 auf. Wie nachfolgend in genaueren Einzelheiten erörtert wird, weist der Vergleicher 50 auch einen zweiten Eingang mit einem VCO-Vergleichstakt auf, der durch den VCO 54 auf einer Leitung 62 bereitgestellt wird.

Der Aufbau und die Verwendung von Vergleichern, beispielsweise dem Vergleicher 50, sind den Fachleuten bekannt. Einfach ausgedrückt, der Vergleicher 50 vergleicht die Frequenz des Eingangstaktes auf Leitung 58 mit dem VCO-Ver gleichstakt auf Leitung 62. Falls die Eingangstaktfrequenz z. B. größer als die VCO-Ver gleichstaktfrequenz ist, wird ein erster Signaltyp auf einer Leitung 60 vorgesehen. Falls die Eingangstaktfrequenz kleiner als die VCO-Vergleichstaktfrequenz ist, wird ein zweiter Signaltyp auf der Leitung 60 vorgesehen. Mit anderen Worten, das Vergleicherausgangssignal gibt die relativen Frequenzen des Eingangstaktes und des VCO-Ver gleichstaktes wieder.

Wie dies nachfolgend erörtert wird, bewirkt der Vergleicherausgang bzw. dessen Signal letztendlich eine Einstellung bzw. Justierung der Schwingungsfrequenz des VCO 54 so, daß während eines stationären Betriebs des PLL 46 die Frequenz der Schwingung des VCO 54 im wesentlichen die gleiche Frequenz wie die Frequenz des Eingangstaktes 58 ist, wenn N = 1 ist. Durch "im wesentlichen" oder "ungefähr" ist gemeint, daß die Frequenzen innerhalb praktischer Toleranzen so sind, wie dies festgelegt ist. Da es in der reellen Welt stets Faktoren wie zeitliche Versetzungen, thermische und elektrische Schwankungen etc. ergibt, die Probleme bereiten, können die Frequenzen nicht exakt so sein, wie dies in irgendwelchen bestimmten Fällen im zeitlichen Verlauf festgelegt ist. Jedoch werden sie sehr nahe bei dem liegen, was bestimmt ist. Da der VCO 54 mit etwa der gleichen Frequenz wie der des Eingangstaktes schwingt, wenn N=1 ist, ist ersichtlich, daß der VCO 54 eine Vielzahl von Vorteilen des Niederfrequenzbetriebs zeigt, der vorstehend erörtert wurde.

Der Entwurf und der Aufbau von Schleifenfiltern, beispielsweise des Schleifenfilters 52, sind den Fachleuten bekannt. Das Vergleicherausgangssignal wird in das Schleifenfilter 52 eingegeben und das Schleifenfilter 52 ("VCO-Steuereinrichtung") erzeugt, wie nachfolgend erörtert, ein VCO-Steuersignal auf einer Leitung 64, was die Schwingungsfrequenz der VCO-Schaltung beeinflußt.

Der Betrieb des Vergleichers 50 und des Schleifenfilters 52 werden daher nachfolgend durch das Verwenden vereinfachter Ausdrücke erläutert, da deren Betrieb den Fachleuten bekannt ist. Der Vergleicher 50 kann als ein "digitales" Signal entwickelnd angesehen werden, das anzeigt, daß entweder ein "Laden" oder "Entladen" des Schleifenfilters durchgeführt werden sollte. Dieses "digitale" Signal kann als den ersten und zweiten der Signaltypen, die früher beschrieben wurden, entsprechend angesehen werden. Falls der VCO 54 z. B. zu langsam schwingt, erzeugt der Vergleicher einen ersten Signaltyp ("Laden"), um zu bewirken, daß eine Stromquelle des Schleifenfilters 52 "auflädt" und die Spannung des VCO-Steuersignals auf Leitung 64 geeignet eingestellt wird. Falls der VCO 54 zu schnell schwingt, erzeugt der Vergleicher einen zweiten Signaltyp ("Entladen"), der das Schleifenfilter entlädt, wobei die Spannung des VCO-Steuersignals auf Leitung 64 wieder entsprechend eingestellt wird. Daher umfaßt die PLL- Schaltung eine Rückkopplungsschleife, die bewirkt, daß der VCO 54 während stationärer Zustände mit der geeigneten Frequenz schwingt.

Der VCO 54 erzeugt den VCO-Vergleichstakt auf einer Leitung 62 und umfaßt auch einen Ausgangstakt f₁ auf einer Leitung 66. Dieser Ausgangstakt f₁ wird alternativ als ϕ_OUT bzw. ϕ_AUS bezeichnet. Der VCO-Takt auf Leitung 62 wird auch als ϕ1 bezeichnet, was, wie angemerkt, gleich der Eingangstaktfrequenz ist, d. h. f₀/M. Es sollte angemerkt werden, daß der Frequenzteiler (beispielsweise Frequenzteiler 28 der Fig. 1), der beim Stand der Technik erforderlich war, hier nicht erforderlich ist, da der VCO 54 mit der Eingangstaktfrequenz betrieben werden kann.

Dennoch sollte auch angemerkt werden, daß ein optionaler Frequenzteiler ("Rückkopplungsteiler") 63 bereitgestellt werden kann. In diesem Fall wird der Ausgang des VCO mit einem Eingang des Frequenzteilers 63 gekoppelt und der Ausgang des Frequenzteilers 63 wird mit einer Leitung 62 gekoppelt, d. h. einem Eingang des Vergleichers 50. Obwohl es nicht erforderlich ist, den VCO 54 mit einer Frequenz höher als der des Eingangstaktes 58 laufen zu lassen, kann es wünschenswert sein, dies so zu tun, um eine gewünschte VCO-Ausgangstaktfrequenz zu erhalten. Z. B. können ungerade Frequenzvielfache, beispielsweise 1,75, 2,25, 1,67 etc. für den VCO-Ausgangstakt durch das Auswählen geeigneter Werte für M (vom Teiler 48) und N (vom Teiler 63) für eine gegebene Eingangsfrequenz von einem Kristalloszillator oder einer anderen Art eines Eingangsfrequenzoszillators erhalten werden.

In Fig. 4 wird der VCO 54 in genaueren Einzelheiten verdeutlicht. Insbesondere umfaßt der VCO 54 ein Mehrstufen-Oszillatorteil 68 und ein Kombinationslogikteil bzw. kombinatorisches Logikteil 70. Das mehrstufige Oszillatorteil umfaßt viele der gleichen Elemente eines Signalspeicher-VCO 26 des Standes der Technik. Jedoch erzeugt das Oszillatorteil 68 anders als das des Standes der Technik, das oftmals einen einzigen Ausgang vom VCO aufweist, eine Anzahl von Phasen ϕ1, ϕ2, ϕ3, . . ., ϕn an einem Ausgangsbus 72 und die Komplemente (auch als "Inverse" oder "Inversionen" bezeichnet) von diesen Taktphasen an einem Bus 74. In der vorliegenden Beschreibung und den Ansprüchen wird das Komplement oder die Inversion eines Signals mittels eines "*" angezeigt, wird aber in den Figuren mit einem "Inversionsstrich" (einer horizontalen Linie, die über dem bestimmten Signal gezeichnet ist, um dessen Inversion anzuzeigen) dargestellt. Z. B. wird das Komplement der Taktphase ϕ1 in der Beschreibung und den Ansprüchen als ϕ1* bezeichnet und wird in den Zeichnungen mit dem bekannten Inversionsstrich bzw. -balken dargestellt.

Der VCO-Takt auf Leitung 62 ist einfach ϕ1 von dem mehrstufigen Oszillatorteil 68. Jedoch wird der Ausgangstakt f₁ (auch als ϕ_OUT bekannt) durch das kombinatorische Logikteil 70 aus einer oder mehreren Phasen der Phasentakte auf den Bussen 72 und 74 erzeugt. Sowohl das mehrstufige Oszillatorteil 68 als auch der Takt des kombinatorischen Teils 70 werden unter Bezug auf die nachfolgenden Figuren in genaueren Einzelheiten erörtert.

In Fig. 5 umfaßt ein mehrstufiges Oszillatorteil 68 vier Signalspeicher bzw. Signalspeicher 78, 80, 82 und 84, auf die hier auch als Stufen 1, 2, 3 bzw. 4 Bezug genommen wird. Jede der Stufen weist ein Paar Eingänge EIN1 und EIN2 und ein Paar Ausgänge AUS1 und AUS2 auf. Für eine vorgegebene Stufe ist AUS1 das Inverse bzw. Umgekehrte von EIN1, AUS2 ist das Umgekehrte von EIN2 und AUS2 ist das Komplement von AUS1, wie dies durch den nicht gefüllten bzw. offenen Kreis bzw. Kringel an den AUS2-Ausgängen angezeigt wird. Dies ist so gemäß dem Standard-Sig nalspeicher-VCO-Aufbau. Jeder der Signalspeicher 78-84 umfaßt auch einen Steuereingang, der mit dem VCO-Steuer signal VCO_CTL auf Leitung 64 gekoppelt ist. Wie den Fachleuten bekannt ist, wird sich die Verzögerung von jeder der Stufen 78-84 erniedrigen, während sich der Spannungspegel auf Leitung 64 erhöht, und wird sich erhöhen, während der Spannungspegel auf Leitung 64 abnimmt.

Mit Ausnahme von Stufe 1 sind die Eingänge von jeder Stufe mit den Ausgängen der vorhergehenden Stufe gekoppelt. Mit anderen Worten, Eingang EIN1 von jeder Stufe ist mit Ausgang AUS1 der vorhergehenden Stufe gekoppelt, und Eingang EIN2 von jeder Stufe ist mit dem Ausgang AUS2 von der vorhergehenden Stufe gekoppelt. Eine Inversion wird bei jeder Stufe durchgeführt, wie dies vorstehend erörtert wurde.

Das Schwingungsteil bzw. Oszillatorteil 68 umfaßt ferner einen ersten Multiplexer 86 und einen zweiten Multiplexer 88, deren entsprechende Ausgänge mit dem Eingang EIN1 von Stufe 1 und dem Eingang EIN2 von Stufe 1 gekoppelt sind. Die Multiplexer werden mittels eines gemeinsamen Steuersignals SEL auf einer Leitung 90 gesteuert, um dem Oszillatorteil 68 zu ermöglichen, als ein dreistufiger oder als ein vierstufiger Oszillator betrieben zu werden. Wenn das Signal SEL auf Leitung 90 hoch ist ("1"), ist der Ausgang AUS2 von Stufe 4 mit dem Eingang EIN1 von Stufe 1 gekoppelt und der Ausgang AUS1 von Stufe 4 ist mit dem Eingang EIN2 von Stufe 1 gekoppelt. Wenn der Wert von SEL niederpegelig ist ("0"), ist der Ausgang AUS1 von Stufe drei mit dem Eingang EIN1 von Stufe 1 gekoppelt und der Ausgang AUS2 von Stufe 3 ist mit dem Eingang EIN2 von Stufe 1 gekoppelt.

Es sollte angemerkt werden, daß die Ausgänge von Stufe 3 direkt in entsprechende Eingänge von Stufe 1 geführt werden, wenn das Oszillatorteil 68 mit drei Stufen betrieben wird. Falls jedoch vier Stufen zu verwenden sind, werden die Ausgänge von Stufe 4 gekreuzt, bevor sie mit den Eingängen von Stufe 1 gekoppelt werden. Dies ist so, da für eine geeignete Schwingung eine Inversion des Signals in der letzten Stufe an die Eingänge der ersten Stufe angelegt werden muß. Da jede Stufe ihre eigene Inversion aufweist, geschieht die Inversion automatisch, falls eine ungerade Anzahl von Stufen verwendet wird. Falls jedoch eine gerade Anzahl von Stufen verwendet wird, müssen die Ausgänge invertiert werden (entweder mit Invertierern oder dadurch, daß sie gekreuzt werden, wie dies dargestellt ist), bevor sie zurück an den Eingang der Stufe 1 angelegt werden.

Es sollte auch ersichtlich sein, daß jeder der Ausgänge von jeder der Stufen einen "Abgriff" zum Vorsehen einer Vielzahl von Taktphasen aufweist. Mit anderen Worten, das Oszillatorteil 68 ist ein Beispiel einer mehrstufigen Verzögerungskette mit vielen Abgriffen zum Vorsehen vieler Taktphasen, d. h. ein Fall einer Schaltung zum Erzeugen einer Vielzahl phasenverschobener Takte durch Abgreifen in einer Kette von Verzögerungselementen. Der Ausgang AUS1 von Stufe 1 ist als ϕ1 bezeichnet, der Ausgang AUS1 von Stufe 2 ist als ϕ2 bezeichnet, der Ausgang AUS1 von Stufe 3 ist als ϕ3 bezeichnet und der Ausgang AUS1 von Stufe 4 ist als ϕ4 bezeichnet. Die Komplemente ϕ1*-ϕ4* von Taktphasen ϕ1-ϕ4 werden von den Ausgängen AUS2 der entsprechenden Stufen abgenommen, wie dies in der Figur dargestellt ist.

Die Fig. 6a und 6b verdeutlichen zwei Ausführungsbeispiele einer kombinatorischen Logik bzw. Kombinationslogik unter Verwendung der Phasentakte auf den Bussen 72 und/oder 74, um eine Ausgangsfrequenz f₁ bereitzustellen, die einem Vielfachen der Eingangsfrequenz entspricht. Wie dies den Fachleuten bekannt ist, bezieht sich eine "kombinatorische" (oder "Kombinations-") Logik auf die Kombination ungetakteter Logikgatter, wie beispielsweise UND, ODER, NICHT UND, NICHT ODER, X ODER bzw. exklusives ODER oder deren logische Äquivalente. Daher sind die Signale, die durch die kombinatorische Logik laufen, mit dem Eingangstakt nicht genau in Phase. Falls die kombinatorische Logik jedoch schnell und nicht zu kompliziert ist, wird die Verzögerung oder "zeitliche Versetzung" der kombinatorischen Logik vernachlässigbar und kann in den meisten Fällen sicher ignoriert werden.

In Fig. 6a ist eine kombinatorische Logik dargestellt, die zwei UND-Gatter 90 und 92 und ein ODER-Gatter umfaßt. Das UND-Gatter 90 weist Eingänge auf, die mit den Taktphasen ϕ1 und ϕ3* gekoppelt sind, und das UND-Gatter 92 weist Eingänge auf, die mit den Taktphasen ϕ1* und ϕ3 gekoppelt sind. Die Ausgänge der UND-Gatter 90 und 92 sind die Eingänge zu einem ODER-Gatter 94, und der Ausgang des ODER- Gatters 94 bzw. deren Signal ist der Ausgangstakt f₁. Die Kombinationslogik von Fig. 6a wird betrieben, um eine Ausgangsfrequenz f₁ zu erzeugen, die dem zweifachen der Eingangsfrequenz des Eingangstaktes zum PLL 46 entspricht, wenn das Signal SEL auf Leitung 90 hoch ist, d. h. wenn das Oszillationsteil 68 sich in einer vierstufigen Betriebsart befindet.

Fig. 6b stellt ein anderes Beispiel einer Kombinationslogik dar, die verwendet werden kann, wenn das Signal SEL auf Leitung 90 der Fig. 5 niederpegelig ist, d. h. wenn das Oszillations- bzw. Schwingungsteil 68 in einer dreistufigen Betriebsart betrieben wird. Die Kombinationslogik der Fig. 6b umfaßt drei UND-Gatter 96, 98 und 100 und drei ODER- Gatter 102, 104 und 106. Die ODER-Gatter 102 und 104 werden durch die Signale EN bzw. EN* freigegeben. Im einzelnen sind die Eingangssignale des UND-Gatters 96 ϕ1 und ϕ3*. Die Eingangssignale des UND-Gatters 98 sind ϕ1* und ϕ2, die Eingangssignale des UND-Gatters 100 sind ϕ2* und ϕ3, die Eingangssignale zum ODER-Gatter 102 sind die Ausgangssignale von UND-Gattern 96 und 98, das Eingangssignal vom ODER-Gatter 104 ist das Ausgangssignal vom UND-Gatter 100 und die Eingangssignale bzw. Eingänge des ODER-Gatter 106 sind die Ausgänge bzw. Ausgangssignale von ODER-Gattern 102 und 104. Das Signal vom Ausgang des ODER-Gatters 106 ist der Ausgangstakt f₁.

Beim Betrieb erzeugt die kombinatorische Logik der Fig. 6b eine Ausgangsfrequenz mit dem 1,5fachen des Eingangstaktes. Dies wird durch eine "Maskierung" abwechselnder Halbzyklen mit den EN- und EN*-Signalen erzielt, die von einer Kippstufe abgeleitet werden, die mit anderen Phasen verbunden ist. In dem vorliegenden Beispiel wird EN durch den Ausgang eines "Trigger"-Flipflops mit ϕ1 als dessen Eingang vorgesehen und EN* wird durch den Ausgang eines Trigger-Flipflops mit ϕ3* als einem Eingangssignal bereitgestellt.

Wie aus den vorstehenden Beispielen ersichtlich, gibt es sehr viele Kombinationslogik-Konfigurationen, die zum vorsehen verschiedener Ausgangsfrequenzen verwendet werden können. Diese Ausgangsfrequenzen f₁ können ganzzahlige Vielfache des Eingangstaktes oder können nicht ganzzahlige Vielfache des Eingangstaktes entsprechen. Durch Kombinieren oder Erweitern der kombinatorischen Logik können viele Ausgangsfrequenzen und/oder -phasen vorgesehen werden.

Die Komponenten und Verbindungen der kombinatorischen Logik, die zum Erzeugen eines bestimmten Ausgangstaktes verwendet wird, neigen dazu, in bestimmte Muster zu fallen. Z. B. ist es bei einem n-stufigen Oszillatorteil 68 möglich, eine Multiplikation mit N (d. h. die Ausgangstaktfrequenz f₁ entspricht dem N-fachen der Eingangstaktfrequenz f₀/M) zu erzielen, solange n eine gerade Zahl ist, und zwar durch das Erzeugen der kombinatorischen Logik mit den nachfolgenden Eigenschaften:

Hier stellt "×" eine UND-Operation und das "+" eine ODER-Ope ration dar. Um die Kombinationslogik zu erzeugen, kann die UND-Operation mittels eines UND-Gatters realisiert werden, und die ODER-Operation kann mittels eines ODER-Gat ters implementiert werden, oder es können deren logische Äquivalente gewählt werden.

Als ein weiteres Beispiel ist bei einem n-stufigen Oszillatorteil 68 die Möglichkeit gegeben, eine Multiplikation mit N (d. h. die Ausgangstaktfrequenz f₁ entspricht dem N-fachen der Eingangstaktfrequenz f₀/M) zu erzielen, solange n eine ungerade Zahl ist, und zwar durch das Erzeugen einer Kombinationslogik mit den nachfolgenden Eigenschaften:

An dieser Stelle sollte auch angemerkt werden, daß es eine synergistische Kombination zwischen dem mehrstufigen Oszillatorteil 68 und dem Kombinationslogikteil 70 gibt. Um den gewünschten 50% Abtastzyklus für den Ausgangstakt zu erzeugen, ist das Oszillatorteil 68 erforderlich. Dann kann das kombinatorische Logikteil 70 durch eine geeignete Kombination der verschiedenen Phasen, die durch das Oszillatorteil 68 erzeugt werden, einen Ausgangstakt bereitstellen, der einen 50%-Abtastzyklus (d. h. seine "Hochs" und "Tiefs" bzw. seine hochpegeligen und tiefpegeligen Bereiche für die gleiche Zeitdauer in jedem Zyklus) bei einer Anzahl erwünschter Vielfacher und/oder Phasen der Eingangstaktfrequenz aufweist.

In Fig. 7a ist ein Taktdiagramm für ein 3stufiges Oszillatorteil 68 dargestellt, daß ein Ausgangssignal f₁ vorsieht, das dem Dreifachen der Frequenz des Eingangstaktes entspricht. Es sollte angemerkt werden, daß die Formel der Gleichung 1B verwendet werden sollte, da bei diesem Oszillatorteil ein ungerade Anzahl von Stufen vorliegt. In diesem Fall ist die Kombinationslogik durch das Einsetzen von N=3 in Gleichung 1B realisiert:

ϕ_OUT = (ϕ1 × ϕ3)+(ϕ1 × ϕ2)+(ϕ2 × ϕ3) (Gleichung 2)

Die Teile der Signale, die miteinander "UNDVERKNÜPFT" sind, werden in dem Taktdiagramm der Fig. 7a mit dunklen Linien hervorgehoben. Wie angemerkt wird ϕ1 mit ϕ2 UNDVERKNÜPFT, ϕ1 wird mit ϕ3 UNDVERKNÜPFT und ϕ2 wird mit ϕ3 UNDVERKNÜPFT. Das "ODERVERKNÜPFEN" dieser UND-Operationen ergibt den Ausgangstakt f₁.

Fig. 7b wird zum Verdeutlichen verschiedener Typen von einer Kombinationslogik für ein 4stufiges Oszillatorteil 68 verwendet. Im einzelnen verdeutlicht Abschnitt A von Fig. 7b eine 4fache Multiplikation, während Abschnitt B eine 2fache Multiplikation des Ausgangstaktes f₁ verdeutlicht. Es sollte auch angemerkt werden, daß eine einfache Multiplikation durch direktes Abgreifen von ϕ1 als dem Ausgangstakt f₁ bereitgestellt werden kann. Mit anderen Worten, um den Ausgangstakt mit einer Frequenz f₁=ϕ1 zu erzeugen, kann keine Kombinationslogik oder eine "Null- Kombinationslogik" verwendet werden, falls ϕ1 als der Ausgangstakt verwendet wird.

Um eine Multiplikation mit 2 zu erhalten (im B-Teil von Fig. 7b) wird die nachfolgende Kombinationslogik realisiert:

ϕ_OUT = (ϕ1 × ϕ3*)+(ϕ1* × ϕ3) (Gleichung 3)

Die abgedunkelten Teile der verschiedenen Wellenformen sind dargestellt, um die Teile von jenen Wellenformen zu verdeutlichen, die miteinander UNDVERKNÜPFT sind, um die Ausgangswellenform des Ausgangstaktes mit der Frequenz f₁ zu erzeugen.

Um eine 4fache Multiplikation zu erzeugen (in dem A-Teil von Fig. 7b), wird die nachfolgende Kombinationslogik realisiert:

ϕ_OUT= (ϕ1 × ϕ2)+(ϕ3 × ϕ4)+(ϕ1* × ϕ2*)+(ϕ3* × ϕ4*) (Gleichung 4)

Es sollte angemerkt werden, daß diese Kombinationslogik ein Fall der allgemeinen Formel von Gleichung 1A für ein n-stufiges Oszillatorteil 68 ist, wobei n eine gerade Zahl ist und wobei eine Multiplikation mit N erforderlich ist. Die Teile der Signale, die UNDVERKNÜPFT sind, sind wieder mit abgedunkelten bzw. verstärkten Linien dargestellt, um bei einer Verdeutlichung dieses Konzeptes zu helfen.

Es sollte angemerkt werden, daß verschiedene Phasen eines VCO-Ausgangstaktes bereitgestellt werden können. Z. B. und unter Bezug auf das Taktdiagramm von Fig. 7b ist es für eine 4stufige VCO-Realisierung eine einfache Aufgabe, sowohl ein Signal ϕAUS1 bzw. ϕOUT1 = ϕREF × 2 als auch ein Signal ϕAUS2 bzw. ϕOUT2 = (ϕREF × 2)+ 90° durch eine geeignete Kombinationslogik zu erhalten, wie folgt:

ϕOUT1 = (ϕ1 × ϕ3*)+(ϕ1* × ϕ3) (Gleichung 5)

ϕOUT2 = ϕOUT1+90° = (ϕ2 × ϕ4*)+(ϕ2* × ϕϕ4) (Gleichung 6)

Die vorstehenden Beispiele verdeutlichen daher, daß sowohl mehrere Takte mit mehreren Frequenzen als auch mehrere Takte bei mehreren Taktphasen mit den vorstehenden Ausführungsbeispielen durch das Vorsehen einer geeigneten Kombinationslogik erzeugt werden können.

Ferner sollte ersichtlich sein, daß es viele Arten der Realisierung der Funktionalität des Teilers 48, des Vergleichers 50 und des Schleifenfilters 52 von Fig. 3 gibt, die den Fachleuten bekannt sind. Diese anderen Aufbauformen werden als Äquivalente berücksichtigt. Ferner gibt es mehrere bekannte Entwürfe für VCO-Oszillatoren, die als ein mehrstufiges Oszillatorteil 68 verwendet werden können. Diese sollten auch als Äquivalente betrachtet werden, solange sie in der Lage sind, geeignete Taktphasen für das Kombinationslogikteil 70 der vorliegenden Ausführungsbeispiele zu erzeugen. Ein Fachmann wird in der Lage sein, geeignete Ausgangstaktfrequenzen und -phasen für gewünschte Anwendungen herzustellen, wenn ihm die vorstehenden Anweisungen gegeben werden. Für den Fachmann sollte auch ersichtlich sein, wie die Funktionalität von Kombinationen diskreter Logik-Gatter (beispielsweise UND/ODER etc. -Gatter) in funktionell logischen Äquivalenten in integrierten Schaltungen ohne die Anwendung solcher diskreter Logikgatter realisiert werden kann.

Es ist ferner ersichtlich, daß für einige Ausführungsbeispiele die Möglichkeit besteht, daß die PLL-Schal tung momentan die Verriegelung verliert, wenn zwischen Stufen geschaltet wird. Beispielsweise wird ein PLL-Schal tung mit dem 4stufigen Oszillatorteil betrachtet, wie dies in Fig. 5 dargestellt ist. Wie vorstehend erörtert, kann ein solches 4stufiges Oszillatorteil als entweder ein 3stufiger oder ein 4stufiger Oszillator konfiguriert werden, und zwar auf dem Signal SEL auf Leitung 90 beruhend. Wenn jedoch von einem 3stufigen zu einem 4stufigen oder vom einem 4stufigen zu einem 3stufigen geschaltet wird, neigt die PLL-Schaltung dazu, aufgrund der Änderung bei der Betriebsgeschwindigkeit des Oszillatorteils die Verriegelung bzw. Mitnahme zu verlieren. Die PLL-Schaltung wird die Verriegelung verlieren, da diese plötzliche Änderung bei der Betriebsgeschwindigkeit nicht augenblicklich in dem VCO_CTL-Signal, das zu jeder der Stufen geliefert wird, reflektiert wird. Jedoch wird der PLL nach einer kurzen Verzögerung wieder verriegelt und das Signal VCO_CTL wird für das neukonfigurierte Oszillatorteil wieder eingestellt sein.

Mit anderen Worten, die Betriebsgeschwindigkeit einer 3stufigen Anordnung wird für ein gegebenes VCO_CTL-Signal (Spannung) schneller als die eines 4stufigen Aufbaus sein, und zwar aufgrund der fehlenden Verzögerungszeit, die durch die vierte Stufe geboten wird. Während die Spannung des VCO_CTL-Signals sich ändert, ist die PLL-Schaltung daher nicht verriegelt bzw. außer Phase und der Ausgangstakt ist für eine kurze Zeitdauer im wesentlichen nicht kontrolliert, d. h. er läuft mit einer anderen Frequenz als der beabsichtigten.

Um dem Problem abzuhelfen, daß die PLL-Schaltung momentan entriegelt wird, kann die Anzahl von Stufen in dem mehrstufigen Oszillatorteil auf eine Anzahl gesetzt werden kann, die es ermöglicht, daß die gewünschten Ausgangsfrequenzen erzeugt werden können, ohne das mehrstufige Oszillatorteil über ein Signal SEL neu konfigurieren zu müssen (d. h. im wesentlichen den Oszillator an die gewünschten "Ausgangsfrequenzen" anzupassen). Vorzugsweise ist eine ausgewählte Anzahl von Stufen ein ganzzahliges Vielfaches von jeder der gewünschten Ausgangsfrequenzen. Z. B. wird angemerkt, daß bei dem 4stufigen, vorstehend erörterten Oszillatorteil die Ausgangsphasen innerhalb der kombinatorischen Logik, kombiniert werden können, um eine Ausgangsfrequenz mit dem 1-, 2- oder 4fachen des Eingangstaktes zu erzeugen, ohne daß die PLL-Schaltung neu konfiguriert werden muß oder die Verriegelung verliert, wenn eine Konfigurierung mit einem 4stufigen Oszillatorteil über das Signal SEL vorliegt. 4 ist ein ganzzahliges Vielfaches von 1, 2 und 4. Durch Erhöhen der Anzahl von Stufen sind zusätzliche Ausgangsfrequenzen möglich. Falls z. B. die gewünschten Ausgangsfrequenzen dem 1-, 2-, 3- und 4fachen des Eingangstaktes entsprechen sollen, dann wäre ein 12stufiges Oszillatorteil erforderlich (d. h. 12 ist eine ganzzahlige Vielfache von 1, 2, 3 und 4). Wie vorstehend erörtert, würde ein solches 12stufiges Oszillatorteil auch Ausgangsfrequenzen ermöglichen, die dem 6- und 12fachen der Eingangsfrequenz entsprechen. Darüberhinaus kann bei einigen Ausführungsbeispielen eine Vielzahl dieser Ausgänge gleichzeitig verfügbar gemacht werden.

Fig. 8 ist ein Schema eines mehrstufigen (12stufigen) Oszillatorteils eines VCO entsprechend einem Ausführungsbeispiel. In Fig. 8 umfaßt das mehrstufige Oszillatorteil 120 zwölf Signalspeicher 122, 124, 126, 128, 130, 132, 134, 136, 138, 140, 142 und 144, die hier entsprechend als Stufen 1-12 bezeichnet werden. Jede der Stufen weist ein Paar Eingänge EIN1 und EIN2 und ein Paar Ausgänge AUS1 und AUS2 auf. Für eine vorgegeben Stufe ist AUS1 das Inverse bzw. Umgekehrte von EIN1, AUS2 entspricht dem Inversen von EIN2, und AUS2 ist das Komplement von AUS1, wie dies durch die offene "Blase" bzw. den Kreis an den AUS2-Ausgängen gezeigt ist. Dies entspricht dem Standard-Signalspeicher (Latch)-VCO-Aufbau. Jeder der Signalspeicher 122-144 umfaßt auch einen Steuereingang, der mit dem VCO-Steuersignal VCO_CTL auf Leitung 64 gekoppelt ist. Wie vorstehend erläutert ist den Fachleuten bekannt, daß die Verzögerung von jeder der Stufen 122-144 abnimmt, während der Spannungspegel an Leitung 64 erhöht wird, und zunimmt, während der Spannungspegel an Leitung 64 abnimmt.

Wie beim mehrstufigen Oszillator der vorstehenden Fig. 5 sind mit Ausnahme der Stufe 1 die Eingänge von jeder Stufe mit den Ausgängen der vorhergehenden Stufe gekoppelt. Mit anderen Worten, der Eingang EIN1 von jeder Stufe ist mit dem Ausgang AUS1 der vorherigen Stufe gekoppelt, und der Eingang EIN2 von jeder Stufe ist mit dem Ausgang AUS2 der vorhergehenden Stufe gekoppelt. Stufe 1 empfängt an seinen Eingängen die Signale der Ausgänge von Stufe 12. Es wird angemerkt, daß eine Inversion an jeder Stufe durchgeführt wird, wie dies vorstehend erläutert ist.

Ferner weist wie in Fig. 5 jeder der Ausgänge von jeder der Stufen einen "Abgriff" auf, um eine Vielzahl von Taktphasen bereitzustellen. Das Signal des Ausgangs AUS1 von jeder der Stufen 1-12 wird entsprechend als Taktphasen ϕ1-ϕ12 gekennzeichnet und die Komplemente ϕ1*-ϕ12* von Taktphasen ϕ1-ϕ12 werden von den Ausgängen AUS2 der entsprechenden Stufen abgegriffen, wie dies in der Figur dargestellt ist.

Die Fig. 9a-9e verdeutlichen fünf Realisierungen des kombinatorischen Logikteils eines VCO entsprechend einem Ausführungsbeispiel. Die kombinatorischen Logikteile in den Fig. 9a-9e können mit dem 12stufigen Oszillatorteil der Fig. 8 verwendet werden, um Ausgangsfrequenzen zu erzeugen, die dem 2-, 3-, 4-, 6- und 12fachen der Eingangsfrequenz entsprechen.

Die Kombinationslogik von Fig. 9a umfaßt zwei UND-Gatter 150 und 152 und ein ODER-Gatter 154. Die Signale der Eingänge des UND-Gatters 150 entsprechen ϕ1 und ϕ7*, die der Eingänge des UND-Gatters 152 entsprechen ϕ1* und ϕ7, die der Eingänge zum ODER-Gatter 154 entsprechen den Signalen der Ausgänge der UND-Gatter 150 und 152. Der Ausgang des ODER-Gatters 154 liefert den Ausgangstakt f₁. Mit der Kombinationslogik der Fig. 9a entspricht der Ausgangstakt f₁ dem 2fachen der Eingangsfrequenz. Die Fachleute erkennen, daß eine andere Kombinationslogik realisiert werden kann, um die nachfolgende Funktion zu erzielen, wie diese in Fig. 9a ausgeführt ist:

ϕ_OUT = (ϕ1 × ϕ7*)+(ϕ1* × ϕ7) (Gleichung 7)

Die Kombinationslogik der Fig. 9b umfaßt drei UND-Gatter 156, 158 und 160 und ein ODER-Gatter 162. Die Signale der Eingänge des UND-Gatters 156 entsprechen ϕ1 und ϕ5*, die der Eingänge des UND-Gatters 158 entsprechen ϕ1 und ϕ9, die der Eingänge des UND-Gatters 160 entsprechen ϕ5* und ϕ9, die der Eingänge zum ODER-Gatter 162 entsprechen den Signalen der Ausgänge von UND-Gattern 156, 158 und 160. Der Ausgang des ODER-Gatters 162 liefert den Ausgangstakt f₁. Bei der Kombinationslogik der Fig. 9b entspricht der Ausgangstakt f₁ dem 3fachen der Eingangsfrequenz. Die Fachleute erkennen, daß eine andere Kombinationslogik implementiert werden kann, um die nachfolgende Funktion zu erzielen, wie dies in Fig. 9b ausgeführt ist:

ϕ_OUT = (ϕ1 × ϕ5*)+(ϕ1* × ϕ9)+(ϕ5* × ϕ9) (Gleichung 8)

Die Kombinationslogik von Fig. 9c umfaßt vier UND-Gatter 164, 166, 168 und 170 sowie drei ODER-Gatter 172, 174 und 176. Die Signale der Eingänge des UND-Gatters 164 entsprechen ϕ1 und ϕ4, die der Eingänge des UND-Gatters 166 entsprechen ϕ7 und ϕ10, die der Eingänge des UND-Gatters 168 entsprechen ϕ1* und ϕ4*, die der Eingänge des UND-Gatters 170 entsprechen ϕ7* und ϕ10*, die der Eingänge zum ODER-Gatter 172 entsprechen denen der Ausgänge der UND-Gatter 164 und 166, die der Eingänge zum ODER-Gatter 174 entsprechen denen der Ausgänge der UND-Gatter 168 und 170 und die der Eingänge zum ODER-Gatter 176 entsprechen denen der Ausgänge der ODER-Gatter 172 und 174. Der Ausgang des ODER-Gatters 176 liefert den Ausgangstakt f₁. Bei der kombinatorischen Logik der Fig. 9c entspricht der Ausgangstakt f₁ dem 4fachen der Eingangsfrequenz. Die Fachleute erkennen, daß eine andere Kombinationslogik realisiert werden kann, um die nachfolgende Funktion zu erzielen, die in Fig. 9c ausgeführt ist:

ϕ_OUT = (ϕ1 × ϕ4)+(ϕ7 × ϕ10)+(ϕ1* × ϕ4*)+(ϕ7* × ϕ10*) (Gleichung 9)

Die Kombinationslogik von Fig. 9d umfaßt sechs UND-Gatter 178, 180, 182, 184, 186 und 188 und drei ODER-Gatter 190, 192 und 194. Die Signale der Eingänge des UND-Gatters 178 entsprechen ϕ1 und ϕ3*, die der Eingänge des UND-Gatters 180 entsprechen ϕ5 und ϕ7*, die der Eingänge des UND-Gatters 182 entsprechen ϕ9 und ϕ11*, die der Eingänge des UND-Gatters 184 entsprechen ϕ1* und ϕ3, die der Eingänge des UND-Gatters 186 entsprechen ϕ5* und ϕ7, die der Eingänge des UND-Gatters 188 entsprechen ϕ9* und ϕ11, die Eingänge zum ODER-Gatter 190 gehören zu denen der Ausgänge der UND-Gatter 178, 180 und 182, die der Eingänge zu dem ODER-Gatter 192 entsprechen den Ausgängen der UND-Gatter 184, 186 und 188 und die Eingänge zum ODER-Gatter 194 entsprechen den Ausgängen der ODER-Gatter 190 und 192. Der Ausgang des ODER-Gatters 194 liefert den Ausgangstakt f₁. Bei der Kombinationslogik der Fig. 9d entspricht der Ausgangstakt f₁ dem 6fachen der Eingangsfrequenz. Die Fachleute erkennen, daß eine andere Kombinationslogik realisiert werden kann, um die nachfolgende Funktion zu erzielen, die in Fig. 9d ausgeführt ist:

ϕ_OUT = (ϕ1 × ϕ3*)+(ϕ5 × ϕ7*)+(ϕ9 × ϕ11*)+(ϕ1* × ϕ3)+ (ϕ5* × ϕ7)+(ϕ9* × ϕ11) (Gleichung 10)

Die Kombinationslogik von Fig. 9e umfaßt zwölf UND-Gatter 196, 198, 200, 202, 204, 206, 208, 210, 212, 214, 216 und 218 sowie sieben ODER-Gatter 220, 222, 224, 226, 228, 230 und 232. Die Signale der Eingänge des UND-Gatters 196 entsprechen ϕ1 und ϕ2, die der Eingänge des UND-Gatters 198 entsprechen ϕ3 und ϕ4, die der Eingänge des UND-Gatters 200 entsprechen ϕ5 und ϕ6, die der Eingänge des UND-Gatters 202 entsprechen ϕ7 und ϕ8, die der Eingänge des UND-Gatters 204 entsprechen ϕ9 und ϕ10 und die der Eingänge des UND-Gatters 206 entsprechen ϕ11 und ϕ12. Ähnlich entsprechen die Signale der Eingänge des UND-Gatters 208 ϕ1* und ϕ2*, die der Eingänge des UND-Gatters 210 entsprechen ϕ3* und ϕ4*, die der Eingänge des UND-Gatters 212 entsprechen ϕ5* und ϕ6*, die der Eingänge des UND-Gatters 214 entsprechen ϕ7* und ϕ8*, die der Eingänge des UND-Gatters 216 entsprechen ϕ9* und ϕ10* und die der Eingänge des UND-Gatters 218 entsprechen ϕ11* und ϕ12*. Die Signale der Eingänge des ODER-Gatters 220 sind die Signale der Ausgänge der UND- Gatter 196, 198 und 200, die der Eingänge des ODER-Gatters 222 entsprechen denen der Ausgänge der UND-Gatter 202, 204 und 206, die der Eingänge des ODER-Gatters 224 gehören zu denen der Ausgänge der UND-Gatter 208, 210 und 212 und die der Eingänge des ODER-Gatters 226 sind die der Ausgänge der UND-Gatter 214, 216 und 218. Die Signale der Eingänge des ODER-Gatters 228 entsprechen denen der Ausgänge der ODER- Gatter 220 und 222, die der Eingänge zum ODER-Gatter 230 entsprechen denen der Ausgänge der ODER-Gatter 224 und 226 und letztendlich entsprechen die der Eingänge des ODER- Gatters 232 denen der Ausgänge der ODER-Gatter 228 und 230. Der Takt des Ausgangs des ODER-Gatters 232 entspricht dem Ausgangstakt f₁. Bei der Kombinationslogik der Fig. 9e entspricht der Ausgangstakt f₁ dem 12fachen der Eingangsfrequenz. Die Fachleute erkennen, daß eine andere Kombinationslogik verwendet bzw. realisiert werden kann, um die nachfolgende Funktion zu erzielen bzw. umzusetzen, die in Fig. 9e ausgeführt ist:

ϕ_OUT = (ϕ1 × ϕ2)+(ϕ3 × ϕ4)+(ϕ5 × ϕ6)+(ϕ7 × ϕ8)+ (ϕ9 × ϕ10)+(ϕ11 × ϕ12)+(ϕ1* × ϕ2*)+ (ϕ3* × ϕ4*)+(ϕ5* × ϕ6*)+(ϕ7* × ϕ8*)+ (ϕ9* × ϕ10*)+(ϕ11* × ϕ12*) (Gleichung 11)

Die Fig. 10a-10c sind Taktdiagramme, die den Betrieb eines Phasenregelkreises der Ausführungsbeispiele verdeutlichen, die in den Fig. 8 und 9a-9c dargestellt sind. Fig. 10a stellt alle Ausgangsphasen (d. h. ϕ1-ϕ12) und ϕOUT bzw. ϕAUS als ein Ergebnis einer Multiplikation der Eingangsfrequenz (gleich ϕ1) mit dem 2fachen entsprechend Gleichung 7 dar. Die abgedunkelten bzw. verstärkten Teile der verschiedenen Wellenformen sind dargestellt, um die Teile jener Wellenformen zu verdeutlichen, die mittels einer UND-VERKNÜPFUNG verknüpft sind, um die Ausgangswellenform des Ausgangstaktes mit der Frequenz f₁ zu erzeugen.

Ähnlich stellt Fig. 10b alle Ausgangsphasen und ϕOUT als ein Ergebnis der Multiplikation der Eingangsfrequenz mit dem 3fachen entsprechend Gleichung 8 dar, und Fig. 10c stellt alle Ausgangsphasen und ϕOUT bzw. ϕAUS als Ergebnis der Multiplikation der Eingangsfrequenz mit dem 4fachen entsprechend Gleichung 9 dar. Wieder sind die verstärkten Teile der verschiedenen Wellenformen dargestellt, um die Teile jener Wellenform zu verdeutlichen, die miteinander UND-VERKNÜPFT sind, um die Ausgangswellenform des Taktes mit Frequenz f₁ zu erzeugen.

Ferner ist es möglich, ein Kombinationslogikteil vorzusehen, das ein Ausgangstaktsignal erzeugt, das einen nicht gleichförmigen Tastzyklus bzw. ein nicht gleichförmiges Tastverhältnis aufweist. Ein gleichförmiges Tastverhältnis ist eines, das gleiche EIN- und AUS- (z. B. logische Hoch- und Tiefabschnitte) Zyklen aufweist. Mit anderen Worten wird für ein Taktsignal mit einem gleichförmigen Tastverhältnis das Signal für etwa 50% der Zeit während eines Zyklusses EIN sein und entsprechend für etwa 50% AUS sein (d. h. 50/50). Ein nicht gleichförmiges Tastverhältnis ist im Gegensatz dazu eines, das mit Blick auf das EIN/AUS-Verhältnis nicht 50/50 beträgt, sondern z. B. 25/75 und 33/66 (oder 75/25 und 66/33). Mit den ϕ1-ϕ12- und ϕ1*-ϕ12*- (oder Anzahl N von) Phasensignalen können mehrere eindeutige, nicht gleichförmige Tastverhältnis- Signale erzeugt werden. Beispielsweise kann ein 25/75-Signal mit einer Frequenz gleich der des Eingangstaktes mit einem Kombinationslogikteil erzeugt werden, das ϕOUT =(ϕ1 × ϕ7*) erzeugt. Ähnlich kann ein 25/75-Signal mit einer Frequenz gleich dem 2fachen des Eingangstaktes mit einem Kombinationslogikteil erzeugt werden, das ϕOUT=(ϕ1 × ϕ4)+(ϕ1* × ϕ4*) erzeugt.

Fig. 10d ist beispielsweise ein Taktdiagramm, das den Betrieb eines Phasenregelkreises entsprechend einem Ausführungsbeispiel verdeutlicht, das ein 33/66-Signal mit einer Frequenz gleich dem 4fachen des Eingangstaktes erzeugt. Wie dargestellt, erzeugt die Kombinationslogik innerhalb des VCO ϕOUT bzw. ϕAUS = (ϕ1 × ϕ3*)+(ϕ7 × ϕ9*)+ (ϕ1* × ϕ3)+(ϕ7* × ϕ9).

Taktsignale mit nicht gleichförmigem Tastverhältnis, wie jene vorstehenden, können z. B. bei Anwendungen verwendet werden, bei denen zusätzliche Zeit zum Abschließen einer Funktion erforderlich ist, oder um einer Schaltung oder einem Bauelement zu ermöglichen, sich nach einem Übergang oder einer anderen Operation einzurichten. Solche Taktsignale können z. B. in Speicherschaltungen verwendet werden, wie z. B. einer, die einen Direktzugriffspeicher (RAM) umfaßt, um Einschwing- und/oder Ladezeiten im RAM und unterstützenden EIN/AUS-Schaltungen zu ermöglichen.

Wie vorstehend aufgeführt, kann das mehrstufige Oszillatorteil mehr als 12 Stufen aufweisen (d. h. n Stufen). Beispielsweise würde ein 24stufiges Oszillatorteil in der Lage sein, eine kombinatorische Logik zu unterstützen, um Ausgangsfrequenzen zu erzeugen, die dem 1-, 2-, 3-, 4-, 6-, 8-, 12- und 24fachen der Eingangsfrequenz entsprechen, ohne daß eine Schaltelementhardware erforderlich ist oder der PLL zeitweilig entriegelt werden würde. Für Anwendungen, für die noch mehr Ausgangsfrequenzen erforderlich sind, kann das mehrstufige Oszillatorteil 30, 32, 48, 60, 64 oder eine größere Anzahl von Stufen umfassen. Es wird jedoch erkannt, daß es praktische Grenzen, beispielsweise Raum- und Leistungs-Grenzen gibt, die die Anzahl von Stufen für eine gegebene Anwendung beschränken.

Bei der geeigneten Auswahl der Bauelemente der mehrstufigen Oszillator- und Kombinationslogik-Teile kann der VCO konfiguriert werden, eine Vielzahl von Ausgangstakten zu liefern. Z. B. können ein 12stufiger Oszillator und Kombinationslogikteile in den Fig. 8 bzw. 9a-e mit einem einzelnen VCO kombiniert werden, um sechs unterschiedliche Ausgangstakte (d. h. f₁, 2 × f₁, 3 × f₁, 4 × f₁, 6 × f₁ und 12 × f₁) gleichzeitig auszugeben. Bei diesen vielen Ausgangstakten oder sogar noch mehr neigt jedoch der VCO dazu, mehr Leistung zu verbrauchen, und erzeugt demzufolge mehr Wärmeenergie. Zusätzlich können wie bei dem 4stufigen Oszillator ein 12stufiger Oszillator und eine Kombinationslogik, wie vorstehend erörtert, auch mit Multiplexern konfiguriert werden, um so die Anzahl von Oszillatoren umzustrukturieren und dadurch einen Ausgangstakt zu erzeugen, der nicht auf einem ganzzahligen Vielfachen von 12 beruht, z. B. 10 × f₁. Jedoch würde das Konfigurieren zwischen z. B. einem 12stufigen und einem 10stufigen Oszillator wie bei dem 4stufigen Oszillator bewirken, daß der PLL momentan die Phasenverriegelung verliert.

Unter Beachtung dessen zeigt Fig. 11 ein Schema eines mehrstufigen (12stufigen) Oszillatorteils eines VCO mit reduzierter Leistung gemäß einem anderen Ausführungsbeispiel. Das mehrstufige Oszillatorteil 300 mit reduzierter Leistung in Fig. 11 umfaßt zwölf Stufen 302, 304, 306, 308, 310, 312, 314, 316, 318, 320, 322 und 324, die miteinander gekoppelt sind, wie dies die zwölf Stufen in Fig. 8 oben sind. Das Oszillatorteil 300 umfaßt ferner drei Freigabeleitungen 326, 328 und 330, die mit einem oder mehreren Puffern gekoppelt sind, um so jeden Puffer zum Ausgeben einer Ausgangsphase freizugeben und zu sperren. Durch das Setzen der Freigabeleitungen 326, 328 und 330 auf entweder einen logisch hochpegeligen oder logisch niederpegeligen Zustand kann die Anzahl der Phasensignale gesteuert werden, die dem Kombinationslogikteil im VCO zugeführt werden, wodurch die Anzahl der betriebenen Schaltkreise und die Leistung verringert werden können, die erforderlich sind.

Die Freigabeleitungen 326, 328 und 330 sind mit logischen Signalen codiert, die die Ausgangsphasen bilden, die der kombinatorischen Logik zugeführt werden. Durch das Setzen des logischen Zustandes von jeder dieser Leitungen kann die gewünschte Multiplikation erzielt werden, ohne daß die kombinatorische Logik Phasenausgangssignale empfangen muß, die für die ausgewählte Multiplikation nicht erforderlich sind. Wie nachfolgend in genaueren Einzelheiten erörtert wird, ist die logische Codierung wie folgt:
Leitungen 326, 328, 330 = 0, 0, 0 (entsprechend), dann wird eine 1fache Multiplikation gewählt;
Leitungen 326, 328, 330 = 0, 0, 1 (entsprechend), dann wird eine 2fache Multiplikation gewählt;
Leitungen 326, 328, 330 = 0, 1, 0 (entsprechend), dann wird eine 3fache Multiplikation gewählt;
Leitungen 326, 328, 330 = 1, 0, 1 (entsprechend), dann wird eine 4fache Multiplikation gewählt.

Wie dargestellt, ist die Freigabeleitung 326 mit Puffern 332, 340 und 342 gekoppelt. Der Puffer 332 ist gekoppelt, um den Ausgang AUS2 (d. h. ϕ1*) von Stufe 302 aufzunehmen und gibt ϕ1* aus, wenn die Freigabeleitung 326 logisch hochpegelig ist (z. B. 1). Die Puffer 340 und 342 sind zum Empfangen der Ausgänge AUS2 bzw. AUS1 (d. h. ϕ7* bzw. ϕ7) von Stufe 314 gekoppelt und geben entsprechend ϕ7* bzw. ϕ7 aus, wenn die Freigabeleitung 326 logisch hochpegelig ist (z. B. 1).

Die Freigabeleitung 328 ist mit Puffern 338 und 344 gekoppelt. Der Puffer 338 ist zum Empfangen des Ausgangs AUS2 (d. h. ϕ5*) von Stufe 310 gekoppelt und gibt ϕ5* aus, wenn die Freigabeleitung 328 logisch hochpegelig ist (z. B. 1). Der Puffer 344 ist zum Empfangen des Ausgangs AUS1 (d. h. ϕ9) von Stufe 318 gekoppelt und gibt ϕ9 aus, wenn die Freigabeleitung 326 logisch hochpegelig ist (z. B. 1).

Ähnlich ist die Freigabeleitung 330 mit Puffern 334, 336, 346 und 348 gekoppelt. Die Puffer 334 und 336 sind zum Empfangen der Ausgangssignale der Ausgänge AUS2 bzw. AUS1 (d. h. ϕ4* bzw. ϕ4) von Stufe 308 gekoppelt und geben ϕ4* bzw. ϕ4 aus, wenn die Freigabeleitung 330 logisch hochpegelig (z. B. 1) ist. Die Puffer 346 und 348 sind gekoppelt, um die Signale der Ausgänge AUS2 bzw. AUS1 (d. h. ϕ10* bzw. ϕ10) von Stufe 320 zu empfangen und geben ϕ10* bzw. ϕ10 aus, wenn die Freigabeleitung 330 logisch hochpegelig (z. B. 1) ist.

Fig. 12 ist ein Schema eines kombinatorischen Logikteils 360 eines VCO entsprechend einem Ausführungsbeispiel, das mit dem mehrstufigen (12stufigen) Oszillatorteil der Fig. 11 mit verringerter Leistung verwendet werden kann. Wie dargestellt, verdeutlicht Fig. 12 eine kombinatorische Logik bzw. Kombinationslogik in Form eines Blockdiagramms mit einer Vielzahl von Decoderblöcken. Die Blockdiagramme können z. B. eine kombinatorische Logik umfassen, wie dies vorstehend erörtert und in den Fig. 6a-b und 9a-e dargestellt ist, oder ähnliche Logikschaltungen und/oder Prozesse.

Wie in Fig. 12 dargestellt, umfaßt das kombinatorische Logikteil 360 einen "1x"-Decoder 362, einen "2x"-Decoder 364, einen "3x"-Decoder 366, einen "4x"-Decoder 368 und einen Multiplexer 370. Der 1x-Decoder 362 ist zum Empfangen des Signals ϕ1 ausgelegt, das vom Puffer 350 (in Fig. 11) ausgegeben wird, und gibt einen f₁=ϕ1-Takt zum Multiplexer 370 aus. Der 2x-Decoder 364 ist ausgelegt, das Signal ϕ1, das vom Puffer 350 ausgegeben wird, das Signal ϕ1*, das vom Puffer 332 ausgegeben wird, das ϕ7-Signal, das vom Puffer 342 ausgegeben wird, und das ϕ7*-Signal, das vom Puffer 340 ausgegeben wird, zu empfangen und ein Signal bzw. einen Takt f₁=(ϕ1 × ϕ7*)+(ϕ1* × ϕ7) (d. h. das 2fache der Eingangsfrequenz) an den Multiplexer 370 auszugeben. Der 3x-Decoder 366 ist ausgelegt, das Signal ϕ1, das vom Puffer 350 ausgegeben wird, das Signal ϕ5*, das vom Puffer 338 ausgegeben wird, und das Signal ϕ9, das vom Puffer 344 ausgegeben wird, zu empfangen und einen Takt f₁=(ϕ1 × ϕ5*)+(ϕ1 × ϕ9)+(ϕ5* × ϕ9) (d. h. das 3fache der Eingangsfrequenz) an den Multiplexer 370 auszugeben. Und der 4x-Decoder 368 ist angeordnet, das Signal ϕ1, das vom Puffer 350 ausgegeben wird, das Signal ϕ1*, das vom Puffer 332 ausgegeben wird, das Signal ϕ4, das vom Puffer 336 ausgegeben wird, das Signal ϕ4*, das vom Puffer 334 ausgegeben wird, das Signal ϕ10, das vom Puffer 348 ausgegeben wird und das Signal ϕ10*, das vom Puffer 346 ausgegeben wird, zu empfangen und einen Takt f₁=(ϕ1 × ϕ4)+(ϕ7 × ϕ10)+(ϕ1* × ϕ4*)+(ϕ7* × ϕ10*) (d. h. das 4fache der Eingangsfrequenz) an den Multiplexer 370 auszugeben.

Der Ausgang des Multiplexers 370 wird mittels zweier Steuerleitungen, Freigabeleitung 326 (aus Fig. 11) und Freigabeleitung 372, derart gesteuert oder ausgewählt, daß, wenn:
Leitungen 372, 326 = 0, 0 (entsprechend) sind, dann der Ausgang vom 1x-Decoder 362 der Ausgang an Leitung 374 ist;
Leitungen 372, 326 = 0, 1 (entsprechend) sind, dann der Ausgang vom 2x-Decoder 364 der Ausgang an Leitung 374 ist;
Leitungen 372, 326 = 1, 0 (entsprechend) sind, dann der Ausgang vom 3x-Decoder 366 der Ausgang an Leitung 374 ist; und
Leitungen 372, 326 = 1, 1 (entsprechend) sind, dann der Ausgang vom 4x-Decoder 368 der Ausgang an Leitung 374 ist.

Fig. 13 ist ein Schema eines Ausführungsbeispiels einer kombinatorischen Logik bzw. Kombinationslogik in Form eines Decoders 400, der für eine Anwendung in einem VCO entsprechend einem Ausführungsbeispiel geeignet ist. Der Decoder 400 kann, wie dargestellt, konfiguriert werden, um die 1-, 2-, 3-, 4- und 6fachen Ausgangstakte unter Verwendung von Phasensignalen zu decodieren, die aus der Gruppe ϕ1-ϕ12 und ϕ1*-ϕ12* ausgewählt werden (z. B. durch einen 12- oder mehrstufigen VCO erzeugt). Z. B. könnte der Decoder 400 als "1x"-Decoder 362, "2x"-Decoder 364, "3x"- Decoder 366 oder als "4x"-Decoder 368 verwendet werden, wie dies in Fig. 12 dargestellt ist. Durch ein Decodieren in der durch den Decoder 400 verdeutlichten Art und Weise wird die zusätzliche Phasenverzögerung, die durch den Decoder 400 selber eingeführt wird, ungeachtet des gewünschten Ausgangstaktes stets aufgrund der Bauelementen- und Leitungs- bzw. Führungssymmetrie etwa die gleiche sein, wie dies darin ausgeführt ist. Ferner kann der Decoder 400 vergrößert werden, um das Eingeben zusätzlicher Phaseneingänge bzw. Phaseneingangssignale zu ermöglichen, und kann so verwendet werden, um die zusätzlich kombinatorische Logik zu implementieren, die zum Erzeugen zusätzlicher Ausgangstakte erforderlich ist.

Der Decoder 400 umfaßt im wesentlichen zwei Sätze von Transistoren, wobei der erste Satz von Transistoren zwischen einer Quelle mit einer Spannung V_DD und einem gemeinsamen Knoten 401 und der zweite Satz aus Transistoren zwischen einer Quelle mit einer Spannung V_SS (z. B. Erde) und den gemeinsamen Knoten 401 gekoppelt ist. Abhängig vom gewünschten Ausgangstakt werden bestimmte Phasensignale, die von den Ausgängen (z. B. AUS1 und AUS2) des mehrstufigen Oszillators abgegriffen werden, den invertierenden Gates von einem oder mehreren Transistoren in dem ersten Satz von Transistoren und/oder den nicht invertierenden Anschlüssen bzw. Gates von einem oder mehreren Transistoren in dem zweiten Satz von Transistoren entsprechend dem kombinatorischen Logikschema bereitgestellt, das zum gewünschten Ausgangstakt gehört (siehe z. B. die vorstehenden Gleichungen).

Wie dargestellt, umfaßt der erste Satz aus Transistoren sechs Paare aus UND-VERKNÜPFENDEN* Transistoren, nämlich Transistoren (Paar 1) 402 und 404, (Paar 2) Transistoren 406 und 408, (Paar 3) 410 und 412, (Paar 4) 414 und 416, (Paar 5) 418 und 420 und (Paar 6) 422 und 424. Die Transistoren in jedem dieser Paare aus UND-VERKNÜPFENDEN* Transistoren sind so in Reihe gekoppelt, daß V_DD an den gemeinsamen Knoten 401 dann angelegt wird, wenn beide der Transistoren "ein" sind. Mit anderen Worten, für irgendein gegebenes Paar im ersten Satz von Transistoren sind die Transistoren dann "ein" und der gemeinsame Knoten 401 wird auf eine 1 gesteuert bzw. gelegt, wenn die Phasensignaleingänge der invertierenden Gates bzw. Eingänge der Transistoren auf 0 liegen.

Ähnlich umfaßt der zweite Satz Transistoren sechs Paare von UND-VERKNÜPFENDEN Transistoren, nämlich Transistoren (Paar 7) 426 und 428, (Paar 8) Transistoren 430 und 432, (Paar 9) 434 und 436, (Paar 10) 438 und 440, (Paar 11) 442 und 444 und (Paar 12) 446 und 448. Die Transistoren in jedem dieser Paare von UND-VERKNÜPFENDEN Transistoren sind so in Reihe gekoppelt, daß der gemeinsame Knoten 401 dann mit V_SS verbunden ist, wenn beide der Transistoren "eingeschaltet" sind. Mit anderen Worten, für irgendein gegebenes Paar im zweiten Satz von Transistoren werden die Transistoren "ein" sein und der gemeinsame Knoten 401 wird auf 0 gesteuert bzw. gesetzt, wenn die Phasensignaleingänge zu den invertierenden Gates bzw. Eingängen der Transistoren auf 1 liegen. Der gemeinsame Knoten 401 ist weiterhin mit einem Inverter 450 gekoppelt, der den Decodierungsprozeß abschließt und als solches das decodierte Ausgangstaktsignal daran ausgibt.

Beispielsweise kann ein 6facher (6 × f₁) Ausgangstakt mit dem Decoder 400 durch das Konfigurieren des ersten und zweiten Satzes der Transistoren erzeugt werden, um zu decodieren:

ϕAUS = ϕOUT= (ϕ1 × ϕ3*)+(ϕ5 × ϕ7*)+(ϕ9 × ϕ11*) + (ϕ1* × ϕ3)+(ϕ5* × ϕ7)+(ϕ9* × ϕ11) (Gleichung 12)

Somit listet z. B. die nachfolgende Tabelle 1 die Eingangsknoten (z. B. Transistorgatter) für jedes der Phasensignale auf, die entsprechend der obigen Gleichung 12 in den Decoder 400 eingegeben werden:

Tabelle 1

Phasensignal
Decoder-Eingangsleitung
ϕ1	427, 423
ϕ1*	411, 439
ϕ2	(nicht verwendet)
ϕ2*	(nicht verwendet)
ϕ3	441, 415
ϕ3*	429, 403
ϕ4	(nicht verwendet)
ϕ4*	(nicht verwendet)
ϕ5	405, 431
ϕ5*	417, 443
ϕ6	(nicht verwendet)
ϕ6*	(nicht verwendet)
ϕ7	445, 419
ϕ7*	433, 407
ϕ8	(nicht verwendet)
ϕ8*	(nicht verwendet)
ϕ9	409, 435
ϕ9*	421, 447
ϕ10	(nicht verwendet)
ϕ10*	(nicht verwendet)
ϕ11	449, 425
ϕ11*	437, 413
ϕ12	(nicht verwendet)
ϕ12*	(nicht verwendet)

Fig. 14 ist ein Taktdiagramm, das die kombinatorische Logik verdeutlicht, die durch den Decoder in Fig. 13 durchgeführt wird, wenn dieser gemäß Tabelle 1 konfiguriert ist. Wie dies in Fig. 14 dargestellt ist, werden die Teile der Phasensignale, die mit dem zweiten Satz von Transistoren "UND-VERKNÜPFT*", werden, durch durchgezogene verstärkte Linien hervorgehoben, und die Teile der Phasensignale, die mit dem ersten Satz von Transistoren "UND-VERKNÜPFT" sind, werden mit gestrichelten, verstärkten Linien hervorgehoben.

Es wird angemerkt, daß alle Transistoren im Decoder 400 bei dem vorstehenden 6fach-Beispiel verwendet werden. Jedoch ist dies nicht immer der Fall. So gibt es Konfigurationen, beispielsweise bei 1x-, 2x-, 3x- und 4x-Decodern, bei denen einige der Transistoren nicht verwendet werden. In einem solchen Decoder müssen irgendwelche nicht verwendeten Transistoren in einen "Aus"-Zustand konfiguriert werden. Daher müssen die Leitungen, die mit den invertierenden Gates bzw. Eingängen der nicht verwendeten Transistoren in dem ersten Satz aus Transistoren gekoppelt sind, mit V_DD gekoppelt werden, und die Leitungen, die mit den nicht invertierenden Gates bzw. Eingängen in den nicht verwendeten Transistoren in dem zweiten Satz aus Transistoren gekoppelt sind, mit V_SS gekoppelt werden.

Die Fig. 15a und 15b sind Blockdiagramme, die zusätzliche Ausführungsbeispiele eines mehrstufigen Oszillators verdeutlichen. Fig. 15a verdeutlicht einen mehrstufigen Oszillator 500 mit 1 bis "n"-Stufen, wobei jede Stufe durch einen Differenzverstärker dargestellt wird. Jeder Differenzverstärker umfaßt einen positiven und einen negativen Eingang und einen positiven und einen negativen Ausgang. Als solches umfaßt Stufe 1 einen Differenzverstärker 502, Stufe 2 umfaßt einen Differenzverstärker 504, Stufe 3 umfaßt einen Differenzverstärker 506 und Stufe n umfaßt einen Differenzverstärker 508. Wie bei den auf Signalspeichern beruhenden, vorstehenden Oszillatoren können die Phasensignale von den Ausgängen jedes Differenzverstärkers abgenommen werden. Jedoch stellen die Phasensignale von einem Oszillator, der auf einem Differenzverstärker beruht, analoge Signale dar und müssen als solche in ein digitales Signal umgewandelt werden, bevor sie der kombinatorischen (d. h. decodierenden) Logik zugeführt werden. Eine Art und Weise ein analoges Signal in ein digitales Signal umzuwandeln, besteht darin, das analoge durch einen Schmitt-getriggerten Puffer oder eine ähnliche Schaltung hindurchlaufen zu lassen. Ferner ist es anders als bei einigen der auf Signalspeichern beruhenden Oszillatoren nicht erforderlich, die Rückkopplung bzw. Rückführung zu kreuzen, da positive und negative Ausgänge bzw. Ausgangssignale von einer gegebenen Stufe das Spiegelbild einer anderen sind. Durch das Verwenden von Differenzverstärkern zum Erzeugen eines mehrstufigen Oszillators können höhere Eingangs- und Ausgangs- Taktfrequenzen, z. B. 100 MHz überschreitend, unterstützt werden, da durch die Differenzverstärker reduzierte Spannungsschwingvorgänge geliefert werden.

Fig. 15b verdeutlicht einen mehrstufigen Oszillator 520, der 1 bis "n" Stufen aufweist, wobei jede Stufe mittels eines Inverterblocks dargestellt ist. Jeder Inverterblock weist einen Eingang (EIN1) und zwei Ausgänge (AUS1 und AUS2) auf. AUS1 liefert ein ϕ-Signal und AUS2 liefert ein ϕ*-Signal für die zugehörige Stufe. Wie dargestellt, umfaßt Stufe 1 einen Inverterblock 522, Stufe 2 umfaßt einen Inverterblock 524, Stufe 3 umfaßt einen Inverterblock 526 und Stufe n umfaßt einen Inverterblock 528. Der Inverterblock 522 ist als vier Inverter 530, 532a, 532b und 524 aufweisend dargestellt. Der Eingang des Inverters 530 ist mit EIN1 gekoppelt und dessen Ausgang ist mit den Eingängen der Invertereinrichtung 532a und 534 gekoppelt. Der Inverter 534 gibt ein ϕ*-Signal an AUS2 aus, während der Ausgang vom Inverter 532a mit dem Eingang des Inverters 532b gekoppelt ist. Der Inverter 532b gibt ein ϕ-Signal an AUS1 aus. Um geeignet zu funktionieren, d. h. synchronisierte ϕ- und ϕ*-Signale zu erzeugen, müssen die kombinierten Signalausbreitungsverzögerungen durch Inverter 532a und 532b gleich der Verzögerung des Inverters 534 sein.

Nun werden einige der Vorteile und mögliche Anwendungen für den PLL- und VCO-Schaltungen erörtert, die vorstehend anhand von mehreren Ausführungsbeispielen dargestellt sind. Die Fachleute werden erkennen, daß es andere mögliche Anwendungen gibt, die Vorteile aus den mehrfachen Taktsignalen oder aus den speziell geformten Taktsignalen ziehen, beispielsweise phasenverschobenen Taktsignalen, wie dies vorstehend erörtert ist, und Taktsignalen mit speziellen Tastverhältnissen bzw. Tastzyklen wie dies vorstehend beschrieben ist, oder ähnlichen Signalen.

Ein zusätzlicher Vorteil und eine Anwendung für die PLL-Schal tungen (und VCO-Schaltungen), die in den verschiedenen Ausführungsbeispielen dargestellt sind, besteht darin, daß eine Vielzahl von Taktsignalen gleichzeitig mit einer einzelnen PLL-Schaltung erzeugt werden kann. So können Anwendungen und Einrichtungen die zwei oder mehr Bauelemente umfassen, die mit verschiedenen Frequenzen betrieben werden, mit einer einzelnen PLL-Schaltung verbunden werden, die synchronisierte Taktsignale bereitstellt, die zum Betreiben von jedem der Bauelemente geeignet sind.

Ferner können die PLL-Schaltungen (VCO-Schaltungen), die in den verschiedenen Ausführungsbeispielen erläutert sind, Schaltungen unterstützen, beispielsweise Mikroprozessoren und dergleichen, die während des Betrieb die Betriebstaktfrequenz einstellen oder modifizieren können. Beispielsweise wird diese Art eines Betriebs in dem US-Patent mit der Nummer 4,893,271 beschrieben, das am 9. Januar 1990 erteilt wurde und hier durch Bezugnahme eingeschlossen wird.

Claims

1. Phasenregelkreis (PLL), aufweisend:
einen Vergleicher (50), der auf einen Eingangstakt und einen VCO-Takt eines spannungsgesteuerten Oszillators (VCO) (54) anspricht, wobei der Eingangstakt eine Eingangstaktfrequenz (f₀) und der VCO-Takt eine VCO-Takt frequenz aufweisen und wobei der Vergleicher (50) ein von der Eingangstaktfrequenz abgeleitetes Signal und ein von der VCO-Taktfrequenz abgeleitetes Signal vergleicht und in Erwiderung darauf ein Vergleicherausgangssignal erzeugt; und
eine VCO-Steuereinrichtung (52), die auf das Vergleicherausgangssignal anspricht und zum Erzeugen eines VCO-Steuersignals betrieben wird;
wobei der spannungsgesteuerte Oszillator (VCO) (54) aufweist:
einen Oszillator (68) mit einer Vielzahl von Stufen (78, 80, 82, 84), wobei eine Anzahl "n" der Vielzahl von Stufen (78, 80, 82, 84) mit einer ersten Frequenz während eines stationären Zustands schwingt, wobei die Anzahl "n" der Vielzahl von Stufen eine Vielzahl von Phasensignalen mit der ersten Frequenz in Erwiderung auf das VCO-Steuersignal erzeugt; und
eine Decodierlogik (70), die mit dem Oszillator (68) gekoppelt ist und auf zumindest zwei der Vielzahl von Phasensignalen anspricht, wobei die Decodierlogik (70) zumindest ein Taktsignal mit einer zweiten Frequenz (f₁) erzeugt, die einem "y"-fachen der ersten Frequenz (f₀) entspricht, wobei "n" geteilt durch "y" gleich einer positiven ganzen Zahl ist.

2. Phasenregelkreis nach Anspruch 1, bei dem das Vergleicherausgangssignal von einem ersten Typ ist, wenn die Eingangstaktfrequenz größer als die VCO-Taktfrequenz ist, und von einem zweiten Typ ist, wenn die Eingangstaktfrequenz kleiner als die VCO-Taktfrequenz ist.

3. Phasenregelkreis nach Anspruch 1 oder 2, bei dem die VCO-Steuereinrichtung (52) ein Schleifenfilter aufweist, das mittels des Vergleicherausgangssignals gesteuert wird.

4. Phasenregelkreis nach einem der Ansprüche 1-3, bei dem die Vielzahl von Stufen (78, 80, 82, 84) eine Vielzahl von Signalspeichern darstellt, wobei ein Eingang (EIN1, EIN2) von jedem Signalspeicher (80, 82, 84) außer einem ersten Signalspeicher (78) mit einem Ausgang (AUS1, AUS2) eines vorhergehenden Signalspeichers (78, 80, 82) gekoppelt ist, wobei ein Eingang (EIN1, EIN2) des ersten Signalspeichers (78) mit einem Ausgang (AUS1, AUS2) eines letzten Signalspeichers (84) gekoppelt ist, wobei jeder der Signalspeicher (78, 80, 82, 84) eine Verzögerung mit einer Periode vorsieht, die durch das VCO-Steuersignal gesteuert wird.

5. Phasenregelkreis nach Anspruch 4, bei dem die Vielzahl von Signalspeichern (78, 80, 82, 84) jeweils ein Paar von Eingängen (EIN1, EIN2) und ein entsprechendes Paar von Ausgängen (AUS1, AUS2) derart aufweist, daß ein erster Ausgang (AUS1) eine phasenverzögerte Version des ersten Eingangs (EIN1) ist, und derart, daß ein zweiter Ausgang (AUS2) eine phasenverzögerte Version des zweiten Eingangs (EIN2) ist und wobei das entsprechende Signal ein Komplement des Signals des ersten Ausgangs (AUS1) ist, wobei für jeden Signalspeicher außer dem ersten Signalspeicher (78) ein erster Eingang (EIN1) mit einem ersten Ausgang (AUS1) eines vorhergehenden Signalspeichers (78, 80, 82) gekoppelt ist und ein zweiter Eingang (EIN2) mit einem zweiten Ausgang (AUS2) des vorhergehenden Signalspeichers gekoppelt ist.

6. Phasenregelkreis nach Anspruch 4 oder 5, bei dem eine gerade Anzahl von Signalspeichern (78, 80, 82, 84) vorgesehen ist, wobei ein erster Ausgang (AUS1) des letzten Signalspeichers (84) mit einem zweiten Eingang (EIN2) des ersten Signalspeichers (78) gekoppelt ist und wobei ein zweiter Ausgang (AUS2) des letzten Signalspeichers (84) mit einem ersten Eingang (EIN1) des ersten Signalspeichers (78) gekoppelt ist.

7. Phasenregelkreis nach Anspruch 4 oder 5, bei dem eine ungerade Anzahl von Signalspeichern vorgesehen ist und ein erster Ausgang des letzten Signalspeichers mit einem ersten Eingang des ersten Signalspeichers gekoppelt ist und wobei ein zweiter Ausgang des letzten Signalspeichers mit einem zweiten Eingang des ersten Signalspeichers gekoppelt ist.

8. Phasenregelkreis nach einem der Ansprüche 4 bis 7, bei dem die Vielzahl von Phasensignalen eine Vielzahl von Phasensignalen umfaßt, die von den ersten Ausgängen (AUS1) der Signalspeicher (78, 80, 82, 84) abgenommen wird, und eine Vielzahl von invertierten Phasensignalen umfaßt, die von den zweiten Ausgängen (AUS2) der Signalspeicher (78, 80, 82, 84) abgenommen wird.

9. Phasenregelkreis nach einem der Ansprüche 1 bis 8, bei dem die Decodierlogik (70) gleichzeitig mehrerer Taktsignale erzeugt.

10. Phasenregelkreis nach Anspruch 9, bei dem die mehreren Taktsignale mehrere Frequenzen aufweisen.

11. Phasenregelkreis nach Anspruch 10, bei dem die mehreren Taktsignale mehrere Phasen aufweisen.

12. Phasenregelkreis nach einem der Ansprüche 1 bis 11, bei dem ferner ein Rückkopplungsteiler (63) vorgesehen ist, der den VCO-Takt an den Vergleicher (50) derart koppelt, daß die VCO-Taktfrequenz einem Vielfachen der Eingangstaktfrequenz entspricht, wie dies mittels eines Teilers bestimmt wird, der durch den Rückkopplungsteiler vorgesehen wird.

13. Phasenregelkreis nach einem der Ansprüche 1 bis 12, bei dem der Oszillator (68) in Erwiderung auf ein Auswahlsteuersignal derart rekonfigurierbar ist, daß die Anzahl "n" der Vielzahl von Stufen (78, 80, 82, 84) dadurch eingestellt wird.

14. Phasenregelkreis nach einem der Ansprüche 1 bis 13, bei dem jede der Vielzahl von Stufen (78, 80, 82, 84) aus der Gruppe ausgewählt wird, die aus einem Signalspeicher, einem Differenzverstärker und einem oder mehreren Invertern besteht, und bei dem die Vielzahl von Stufen in einer Verzögerungskette angeordnet ist.

15. Phasenregelkreis nach einem der Ansprüche 1 bis 13, bei dem die Decodierlogik (70) ein oder mehrere Elemente aufweist, die aus der Gruppe ausgewählt sind, die aus einem UND-Gatter, einem ODER-Gatter, einem Inverter, einem Multiplexer und einem oder mehreren Transistoren besteht, die auf zumindest eines aus der Vielzahl von Phasensignalen ansprechen.

16. Phasenregelkreis nach einem der Ansprüche 1 bis 15, bei dem das Taktsignal ein nicht-gleichförmiges Tastverhältnis aufweist.

17. Spannungsgesteuerter Oszillator (VCO), aufweisend:
einen Oszillator (68) mit einer Vielzahl von Stufen (78, 80, 82, 84), wobei eine Anzahl "n" der Vielzahl von Stufen (78, 80, 82, 84) mit einer ersten Frequenz während eines stationären Zustands schwingt, wobei die Anzahl "n" der Vielzahl von Stufen eine Vielzahl von Phasensignalen mit der ersten Frequenz in Erwiderung auf ein Steuersignal erzeugt; und
eine Decodierlogik (70), die mit dem Oszillator (68) gekoppelt ist und auf zumindest zwei der Vielzahl von Phasensignalen anspricht, wobei die Decodierlogik (70) zumindest ein Taktsignal mit einer zweiten Frequenz (f₁) erzeugt, die einem "y"-fachen der ersten Frequenz (f₀) entspricht, wobei "n" geteilt durch "y" gleich einer positiven ganzen Zahl ist.

18. Spannungsgesteuerter Oszillator nach Anspruch 17, bei dem zwei oder mehr der Vielzahl von Phasensignalen zueinander phasenverschoben sind.

19. Spannungsgesteuerter Oszillator nach Anspruch 18, bei dem zwei oder mehr der Vielzahl von Phasensignalen Komplemente zueinander sind.

20. Spannungsgesteuerter Oszillator nach Anspruch 17, 18 oder 19, bei dem der Oszillator in Erwiderung auf ein Auswahlsteuersignal derart rekonfigurierbar ist, daß die Anzahl "n" der Vielzahl von Stufen (78, 80, 82, 84) dadurch gebildet wird.

21. Spannungsgesteuerter Oszillator nach einem der Ansprüche 17 bis 20, bei dem jede der Vielzahl von Stufen (78, 80, 82, 84) ausgewählt ist aus der Gruppe, die aus einem Signalspeicher, einem Differenzverstärker und einem oder mehreren Invertern besteht, und daß die Vielzahl von Stufen in einer Verzögerungskette angeordnet ist.

22. Spannungsgesteuerter Oszillator nach einem der Ansprüche 17 bis 21, bei dem die Decodierlogik (70) ein oder mehrere Elemente umfaßt, die aus der Gruppe ausgewählt sind, die aus einem UND-Gatter, einem ODER-Gatter, einem Inverter, einem Multiplexer und einem oder mehreren Transistoren besteht, die auf zumindest eines der Vielzahl von Phasensignalen ansprechen.

23. Spannungsgesteuerter Oszillator nach einem der Ansprüche 17 bis 22, bei dem die Decodierlogik (70) gleichzeitig zwei oder mehr Taktsignale erzeugt.

24. Spannungsgesteuerter Oszillator nach einem der Ansprüche 17 bis 23, bei dem das Taktsignal ein nicht gleichförmiges Tastverhältnis aufweist.

25. Spannungsgesteuerter Oszillator nach einem der Ansprüche 17 bis 24, bei dem die Decodierlogik (70) die nachfolgende Funktion ausführt, wenn die Anzahl "n" der Vielzahl von Stufen (78, 80, 82, 84) eine gerade Zahl ist:

26. Spannungsgesteuerter Oszillator nach einem der Ansprüche 17 bis 24, bei dem die Decodierlogik (17) die nachfolgende Funktion ausführt, wenn die Anzahl "n" der Vielzahl von Stufen eine ungerade Zahl ist:

27. Verfahren zum Erzeugen von einem oder mehreren Taktsignalen, wobei das Verfahren aufweist:
Vorsehen einer Vielzahl von Stufen (78, 80, 82, 84), wobei die Anzahl "n" der Vielzahl von Stufen zum Ausbilden einer Verzögerungskette miteinander gekoppelt wird;
Konfigurieren der Verzögerungskette, so daß diese mit einer ersten Frequenz während eines stationären Zustands schwingt;
Anlegen eines Steuersignals an die Verzögerungskette, wobei das Steuersignal eine Verzögerungszeit in jeder der Vielzahl von Stufen in der Verzögerungskette einstellt;
Erzeugen einer Vielzahl von Phasensignalen mit der ersten Frequenz mit der Verzögerungskette in Erwiderung auf ein Steuersignal;
Decodieren von zumindest zwei der Vielzahl von Phasensignalen und Erzeugen von zumindest einem Taktsignal mit einer zweiten Frequenz, die einem "y"-fachen der ersten Frequenz entspricht, wobei "n" geteilt durch "y" gleich einer positiven ganzen Zahl ist.

28. Verfahren nach Anspruch 27, bei dem zwei oder mehr der Vielzahl von Phasensignalen zueinander außer Phase sind.

29. Verfahren nach Anspruch 27 oder 28, bei dem zwei oder mehr der Vielzahl von Phasensignalen Komplemente voneinander sind.

30. Verfahren nach einem der Ansprüche 27 bis 29, bei dem die Verzögerungskette in Erwiderung auf ein Auswahlsteuersignal derart gebildet wird, daß die Anzahl "n" der Vielzahl von Stufen in der Verzögerungskette dadurch gebildet wird.

31. Verfahren nach einem der Ansprüche 27 bis 30, bei dem gleichzeitig zwei oder mehr Taktsignale erzeugt werden.

32. Verfahren nach einem der Ansprüche 27 bis 31, bei dem das Taktsignal ein nicht-gleichförmiges Tastverhältnis aufweist.