DE60220338T2

DE60220338T2 - Schaltung und Methode zur Erzeugung eines verzögerten internen Taktsignals

Info

Publication number: DE60220338T2
Application number: DE60220338T
Authority: DE
Inventors: Jung-Woo Tongdemun-gu Park; Nam-Seog Songbuk-gu Kim; Yong-Jin Kangso-gu Yoon; Uk-Rae Kwonson-gu Suwon-city Cho; Kwang-Jin Kangnam-gu Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-05-14
Filing date: 2002-04-26
Publication date: 2008-01-31
Anticipated expiration: 2022-04-27
Also published as: EP1260899A3; EP1260899A2; KR20020087343A; EP1260899B1; DE60220338D1; KR100431330B1; JP4063580B2; US20020167346A1; JP2003044162A; US6617894B2

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet der Schaltungen und Verfahren zum Erzeugen von Taktsignalen für einen Halbleiterspeicher und insbesondere einen Mehrphasen-Taktgenerator und ein Verfahren zum Erzeugen eines internen Taktsignals, das eine Phase eines Zwischenwerts relativ zu einem externen Takt hat.
2. Beschreibung des einschlägigen Stands der Technik
Integrierte Schaltungen koordinieren ihre Operationen durch Taktsignale (auch bekannt als Takte).
Bezug nehmend auf 1, ist eine Schaltungsstruktur zur Behandlung von Taktsignalen dargestellt. Die Struktur wird ausführlicher im US-Patent US-A-5999032 beschrieben.
Kurz gesagt, wird ein externer Systemtakt XCLK bereitgestellt, um einen internen Takt ICLK zu erzeugen. Der Systemtakt XCLK wird vom Eingangspuffer IBUF empfangen. Der Eingangspuffer IBUF hat eine Verzögerungszeit vom Eingang des Systemtakts XCLK zum Ausgang des Eingangspuffers IBUF, die mit d1 gekennzeichnet ist.
Der Ausgang des Eingangspuffers IBUF wird zu mehreren internen Puffern INTBUF eingegeben (nur einer ist dargestellt), die den internen Takt ICLK ausgeben. Die Verzögerungszeit für den internen Puffer INTBUF ist mit d2 gekennzeichnet.
Der interne Takt ICLK wird dann zu den funktionalen Einheiten in dem integrierten Schaltungs-Chip übertragen. Der interne Takt ICLK wird das Zeitsteuerungssignal sein, das verwendet wird, um den Transfer der digitalen Daten von den internen Schaltungen eines integrierten Schaltungs-Chips zu den Daten-Ein-/Ausgangspuffern und zum Datenbus des internen Schaltungs-Chips zu synchronisieren.
Jetzt Bezug nehmend auf 2, ist ein Zeitablaufdiagramm für die Schaltung von 1 dargestellt. Der externe Takt XCLK wird durch die Verzögerung d1 des Eingangspuffers plus der Verzögerung d2 des internen Puffers INTBUF verzögert oder versetzt sein. Da die Zeitsteuerung der Funktionen von integrierten Schaltungen wie ein SDRAM durch den internen Takt ICLK bestimmt werden, kann die Zugriffszeit T(acc) des Holens oder Lesens der digitalen Daten von einem SDRAM nicht kleiner sein als der Taktschlupf d1 + d2.
Da die Systemtakte von Computern sich an Übertragungsraten von 100 MHz annähern, ist es wünschenswert, dass die Zugriffszeit T(acc) eines SDRAMs auf +/–0,1 ns der Periode des Systemtakts XCLK gebracht wird. Dies bedeutet, dass jeglicher Taktschlupf aus dem Taktverteilungssystem eliminiert werden muss.
Phasenregelkreise (PLL) und Verzögerungsregelkreise (DLL) sind im Fachgebiet gut bekannt zum Synchronisieren von zwei Zeitsteuerungssignalen. In beiden Fällen kann die Zeit zum Erreichen von Synchronisation oder Verriegelung in der Größenordnung von 50 Zyklen oder mehr liegen. Bei derartig langen Verriegelungszeiten in SDRAM-Anwendungen können die internen Taktsignale ICLK in den Perioden, in denen der SDRAM inaktiv ist, nicht deaktiviert werden. Dies wird die Verlustleistung des SDRAMs auf unerwünschte Niveaus erhöhen.
Die Taktsynchronisationsverzögerung (CSD) ist eine Klasse von Synchronisationsschaltungen, die den Taktschlupf d1 + d2 innerhalb von zwei Zyklen eliminieren. Zwei Arten von CSDs sind im Fachgebiet bekannt, der CSD mit Auffangspeicher und die synchrone Spiegelverzögerung (SMD) ohne Auffangspeicher.
Jetzt Bezug nehmend auf 3, ist ein schematisches Diagramm für die allgemeine Struktur einer SMD-Schaltung dargestellt. Wie in 1 wird der Systemtakt XCLK vom Eingangspuffer IBUF empfangen, der ein Signal IBO ausgibt, das um die Verzögerung d1 verzögert ist. Der Ausgang IBO des Eingangspuffers IBUF wird zu einer Verzögerungsüberwachungsschaltung DMC eingegeben. Die Verzögerungsüberwachungsschaltung DMC wird einen Ausgang bereitstellen, der ein um einen festen Betrag verzögertes Eingangssignal IBO ist. Dieser feste Betrag wird gewöhnlich so vorgesehen, dass er gleich der Summe der Verzögerung d1 des Eingangspuffers IBUF und der Verzögerung d2 des internen Puffers INTBUF ist.
Die Schaltung von 3 enthält drei Anordnungen, eine Vorwärtsverzögerungsanordnung (FDA), eine Anordnung von Elementen einer Spiegelsteuerschaltung (MCC) und eine Rückwärtsverzögerungsanordnung (BDA). Diese haben korrespondierende Elemente.
Der Ausgang der Verzögerungsüberwachungsschaltung DMC wird in die Vorwärtsverzögerungsanordnung FDA eingegeben. Die Vorwärtsverzögerungsanordnung FDA besteht aus einer Zahl von Verzögerungselementen. Jedes dieser Verzögerungselemente verzögert den Eingang der Vorwärtsverzögerungsanordnung FDA um ein Zeitinkrement t(DF). Der Ausgang jedes Verzögerungselements der Vorwärtsverzögerungsanordnung FDA wird in jedes nachfolgende Verzögerungselement eingegeben und ist außerdem einer der mehreren Ausgänge der Vorwärtsverzögerungsanordnung FDA.
Die mehreren Ausgänge der Vorwärtsverzögerungsanordnung FDA werden in korrespondierende Elemente einer Spiegelsteuerungsschaltung MCC eingegeben. Der Ausgang IBO der Eingangspufferschaltung IBUF wird außerdem mehreren Eingängen der Elemente der Spiegelsteuerungsschaltung MCC bereitgestellt. In jedem derartigen Element wird der Ausgang IBO der Eingangspufferschaltung IBUF mit jedem Ausgang der Vorwärtsverzögerungsanordnung FDA verglichen. Wenn einer der Ausgänge der Vorwärtsverzögerungsanordnung FDA mit dem n + 1-ten Impuls des Ausgangs IBO des Eingangspuffers IBUF ausgerichtet ist, wird das Element der Spiegelsteuerungsschaltung diesen einen Ausgang zu einem korrespondierenden Element der Rückwärtsverzögerungsanordnung BDA übertragen. Die Spiegelsteuerungsschaltung MCC wird mehrere Ausgänge haben, um jeden einen der Eingänge der Spiegelsteuerungsschaltung MCC von der Vorwärtsverzögerungsanordnung FDA zu der Rückwartsverzögerungsanordnung BDA zu übertragen.
Die Rückwärtsverzögerungsanordnung BDA umfasst mehrere Verzögerungselemente. Jedes Verzögerungselement hat eine Verzögerungszeit t(DF) gleich der Verzögerungszeit der Vorwärtsverzögerungsanordnung FDA.
Jetzt Bezug nehmend auf 4, wird ein Zeitablaufdiagramm für die Schaltung von 3 dargestellt. Der verzögerte Taktimpuls wird um einen folgenden Faktor verzögert: t(FDA) = t(CK) – (d1 + d2) dabei sind:

t(CK): die Zeit der Periode des externen Takts und
t(FDA): die Zeit der Periode des FDAs ohne den Schlupf d1 + d2.

Der verzögerte Taktimpuls wird weiter um den Faktor t(FDA) in der Rückwärtsverzögerungsanordnung BDA verzögert. Damit wird der n-te Impulsausgang der Rückwärtsverzögerungsanordnung BDA um einen folgenden Faktor verzögert: 2d1 + d2 + 2[t(CK) – (d1 + d2)] = –d2
Dadurch wird der n-te Impuls der Rückwärtsverzögerungsanordnung BDA mit dem n + 2-ten Impuls des Systemtakts XCLK um einen Faktor der Verzögerung d2 des internen Puffers INTBUF fehlausgerichtet.
Der Ausgang der Rückwärtsverzögerungsanordnung BDA wird der Eingang des internen Puffers INTBUF sein. Der n-te interne Takt ICLK wird jetzt mit dem Systemtakt XCLK ausgerichtet sein.
Die Spiegelsteuerungsschaltung MCC kann eine von zwei Ausführungen sein.
Die erste Ausführung kann ein Auffangspeicher sein, der das Verzögerungssegment des Vorwärtsverzögerungselements FDA, das zur Übertragung zur Rückwärtsverzögerungsanordnung BDA ausgewählt wurde, fest einstellt. Nach erfolgter Einstellung des Auffangspeichers wird er nur während der Inaktivitätszeit des SDRAMs zurückgesetzt. Nach Neuaktivierung des SDRAMs wird die Entscheidung der erforderlichen Länge der Verzögerung neu durchgefüchrt.
Die zweite Ausführung der Spiegelsteuerungsschaltung MCC kann die synchrone Spiegelverzögerung (SMD) sein. Die Spiegelsteuerungsschaltung MCC wird ein Pass-Gate sein, das aktiviert wird, wenn der Ausgang der Vorwärtsverzögerungsschaltung FDA mit dem n + 1-ten Impuls des Ausgangs IBO der Eingangspufferschaltung IBUF ausgerichtet ist. Die synchrone Spiegelverzögerung wird bei jedem Zyklus des Systemtakts XCLK auswählen, welches der Verzögerungselemente zur Ausrichtung mit dem Ausgang IBO der Eingangspufferschaltung IBUF zufrieden stellend ist.
Jetzt Berg nehmend auf 5, wird ein Detail einer Ausführungsform nach dem Stand der Technik dargestellt, die die zweite Ausführung der Spiegelsteuerungsschaltung (MCC) verwendet. Schaltung 500 hat eine FDA, die aus aufeinanderfolgenden Elementen FD1, FD2, ..., FDm besteht, die aus synchronen Spiegelverzögerungen (SMDs) bestehen. Schaltung 500 hat außerdem eine BDA, die aus aufeinanderfolgenden Elementen BD1, BD2, ..., BDm besteht, und eine MCC-Anordnung, die aus aufeinanderfolgenden Elementen MCC1, MCC2, ..., MCCm besteht. Ein Takttreiber korrespondiert mit dem internen Puffer INTBUF.
Der Taktpuffer empfängt das externe Taktsignal Ext.CLK und gibt ein Zwischensignal PCLK aus. Das Zwischensignal PCLK wird durch eine DMC (Verzögerungsüberwachungsschaltung) verzögert und dann in die FDA eingegeben. Dann wird das PCLK mit den Ausgängen der Elemente der FDA an korrespondierenden Elementen der MCC verglichen.
Im Fall von 5 wird beispielsweise der Vergleich am Element MCC3 ausgelöst und der Rest dieser Anordnungen wird nicht verwendet. Ein phasengleich verriegeltes Signal FDA1 wird an MCC3 ausgegeben. Das Signal FDA1 wird durch einen von MCC3 ausgewählten Rückwärtsverzögerungsanordnungs-(BDA)-Pfad verzögert, um ein Signal BDA1 zu erzeugen. Das Signal BDA1 läuft durch einen Takttreiber, um einen internen Takt INT.CLK zu erzeugen. Die Rückwärtsverzögerungsanordnung (BDA) ist außerdem mit einer Blind-MCC-Anordnung assoziiert, die Elemente Blind-MCCn hat.
Jetzt außerdem Berg nehmend auf 6, wird ein phasengleich verriegeltes Signal FDA1 genau einen Zyklus nach PCLK an MCC3 ausgegeben. Eine derartige SMD kann einen internen Takt erzeugen, der nach nur 2 Zyklen des externen Takts dieselbe Phase in Berg auf den externen Takt aufweist.
Wenn eine Verzögerung des Taktpuffers als td1, die Verzögerung des Takttreibers als td2 und die Verzögerung der SMD-Verzögerungseinheit als T(du) bezeichnet werden, ist eine SDM im Allgemeinen in zwei Zyklen verriegelt. In anderen Worten, td1 + tdmc + n·T(du) + n·(du) + td2 = 2tclk, wobei tdmcl die Verzögerungszeit von DMC ist. Daher kann die Verzögerung von DMC vorteilhaft gleich td1 + td2 eingestellt werden.
Im Allgemeinen kann, wenn eine Verriegelungsoperation an der n-ten Verzögerungseinheit einer konventionellen SMD in 5 erfolgt, die Verriegelungsoperation durch Folgendes angegeben werden: (td1 + td2) + n·T(du) = tclk bei konventioneller SMD-Verriegelung (Gleichung 1) Int.CLK = Ext.CLK + td1 + td1 + td2 + 2(tclk – (td1 + td2)) + td2 = Ext.CLK + 2tclk
Selbst bei der obigen Struktur besteht jedoch ein Problem in der konventionellen SMD. Selbst wenn sie einen internen Takt erzeugen kann, der in Bezug auf einen externen Takt phasengleich ist (0 Grad), ist es unmöglich, ihn bei Phasen von Zwischenwerten wie 45, 90, 270, 325 Grad und dergleichen zu verriegeln.
Eine Lösung wird in US-Patent 5999032 gelehrt, die jedoch kompliziert ist. Eine andere Lösung kann sein, eine DLL-Schaltung zu verwenden. Diese hat jedoch Nachteile wie die, dass sie eine komplexe Konstruktion erfordert und in einer langen Verriegelungszeit resultiert.
Da Eingangsdaten mit sowohl einer Flanke des externen Takts als auch mit einem mittleren Abschnitt davon ausgerichtet werden können, ist außerdem eine Ausführung als offene Schleife einer Taktverzögerungsleitungsschaltung erforderlich, um bei Phasen zu verriegeln, die allgemeine Zwischenwerte wie 45, 90, 270 und 325 Grad haben.
US 6166900 offenbart eine Frequenzbestimmungsschaltung zum Erzeugen einer Taktsignal-Phasenverriegelung mit einem externen Taktsignal bei einer groben Genauigkeit. Eine Feineinstellungsschaltung zum Erzeugen einer Phasenverriegelung eines internen Synchronisationssignals mit dem externen Taktsignal bei einer feinen Genauigkeit wird auch bereitgestellt. Es wird offenbart, dass die Feineinstellungsschaltung die Funktion der Anpassung der Phase der Frequenzbestimmungsschaltung hat, wenn Phasensynchronisation auszuführen ist.
US 6182234 offenbart eine Taktsteuerungsschaltung, in der ein interner Taktimpuls von einer Verzögerungsschaltung zu einem Vorwärtsverzögerungsabschnitt einer synchron einstellbaren Verzögerungsschaltung eingegeben wird. Es wird weiterhin offenbart, dass ein interner Takt als ein Steuerungstaktimpuls zu der synchron einstellbaren Verzögerungsschaltung eingegeben wird.
JP 11-272356 offenbart eine Taktsteuerungsschaltung, in der ein Taktsignal von einem Empfänger zu einer Impulserzeugungsschaltung eingegeben wird. Die Impulserzeugungsschaltung erzeugt einen Vorwärtsimpuls, der ein um die Zeit A verzögertes Taktsignal ist, und einen Impuls, der mit dem Taktsignal synchronisiert ist und eine Impulsbreite von A hat.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung überwindet diese Probleme und Einschränkungen des Stands der Technik. Im Allgemeinen stellt die vorliegende Erfindung Schaltungen und Verfahren zum Erzeugen eines internen Taktsignals bereit, das eine Phase eines Zwischenwerts relativ zu einem externen Takt hat.
Nach einem ersten Aspekt der Erfindung wird eine Schaltung bereitgestellt, wie in Anspruch 1 dargelegt. Bevorzugte Merkmale dieses Aspekts sind in den Ansprüchen 2-17 dargelegt.
Nach einem zweiten Aspekt der Erfindung wird ein Verfahren bereitgestellt, wie in Anspruch 18 dargelegt Bevorzugte Merkmale dieses Aspekts sind in den Ansprüchen 19-22 dargelegt.
Die Erfindung bietet den Vorteil, dass das erzeugte interne Taktsignal eine steuerbare Phasenverschiebung von dem externen Taktsignal hat. Außerdem werden die Vorteile der grundlegenden CSD-Struktur erhalten.
Die Erfindung wird besser verständlich aus der folgenden Ausführlichen Beschreibung, die unter Bezugnahme auf die Zeichnungen erfolgt, von denen:
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ein schematisches Diagramm einer Taktverteilungsschaltung eines SDRAMs nach dem Stand der Technik zeigt.
2 ein Zeitablaufdiagramm zeigt, das die Wirkungen des Schlupfes in der Schaltung von 1 darstellt.
3 ein schematisches Diagramm einer Schaltung nach dem Stand der Technik zeigt, die eine synchrone Spiegelverzögerung verwendet.
4 ein Zeitablaufdiagramm für die Schaltung von 3 zeigt.
5 ein ausführliches schematisches Diagramm einer Schaltung nach dem Stand der Technik zeigt, die eine synchrone Spiegelverzögerung verwendet.
6 ein Zeitablaufdiagramm für die Schaltung von 5 zeigt
7 ein Schaltungsdiagramm einer Schaltung zeigt, die ein Verzögerungselement zwischen einem Taktpuffer und einer MCC-Anordnung hat.
8 ein Schaltungsdiagramm einer Schaltung zeigt, die nach einer allgemeinen Ausführungsform der vorliegenden Erfindung hergestellt ist und mehrere Verzögerungselemente zwischen einem Taktpuffer und einer MCC-Anordnung hat.
9 ein Schaltungsdiagramm einer Schaltung zeigt, die nach einer allgemeinen Ausführungsform der vorliegenden Erfindung hergestellt ist und eine Variation der Ausführungsform von 8 ist.
10 ein Ablaufdiagramm zeigt, das ein Verfahren nach einer Ausführungsform der vorliegenden Erfindung darstellt.
11 hervorstechende Einzelheiten einer bevorzugten Ausführungsform zeigt.
12 eine Tabelle von Werten von Phasenverschiebungen zeigt, die durch die Erfindung durch Auswählen einer Zahl m implementiert werden können.
13 eine Ansicht zeigt, die relative Zeitsteuerungssignale für die Schaltung von 8 darstellt.
14 eine Ansicht von bestimmten Elementen der Schaltung von 9 zeigt.
15 ein schematisches Diagramm einer bevorzugten Schaltung für Komponenten von 14 zeigt.
16 ein schematisches Diagramm einer bevorzugten Schaltung für eine Komponente von 14 zeigt.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM(EN)
Wie erwähnt wurde, stellt die vorliegende Erfindung Schaltungen und Verfahren zum Erzeugen eines internen Taktsignals bereit, das eine Phase eines Zwischenwerts relativ zu einem externen Takt hat. Die Erfindung wird jetzt ausführlicher beschrieben.
Bezug nehmend auf 7, enthält eine Schaltung 700 einen Taktpuffer 710, der auch als ein Taktempfänger bekannt ist. Der Puffer 710 empfängt das externe Taktsignal XCLK, das auch als Systemtakt bekannt ist. Der Puffer 710 erzeugt ein anfängliches Referenztaktsignal PCLK als Reaktion auf das externe Taktsignal XCLK. PCLK kann ein kurzer Impuls oder eine phasengleiche Breite sein.
Die Schaltung 700 enthält außerdem eine erste Verzögerungsüberwachungsschaltung DMC1 720. DMC1 720 empfangt das anfängliche Referenztaktsignal PCLK und gibt ein erstes verzögertes Referenzsignal PDMC1 aus.
Die Schaltung 700 enthält zusätzlich eine Anordnung FDA 730 von Vorwärtseinheiten. Die Vorwärtseinheiten der Anordnung FDA 730 sind nicht einzeln in 7 dargestellt, sind aber einzeln in nachfolgenden Zeichnungen dargestellt. Die Vorwärtseinheiten der Anordnung FDA 730 können nach jeder im Fachgebiet bekannten Weise hergestellt sein. Ihre bevorzugten Ausführungsformen werden später in diesem Dokument offenbart. Die Anordnung FDA 730 empfängt das erste verzögerte Referenzsignal PDMC1 von DMC1.
Die Schaltung 700 enthält weiterhin eine Anordnung BDA 740 von Rückwärtseinheiten. Die Rückwärtseinheiten der Anordnung BDA 740 sind nicht einzeln in 7 dargestellt, sind aber einzeln in nachfolgenden Zeichnungen dargestellt. Die Rückwärtseinheiten der Anordnung BDA 740 können nach jeder im Fachgebiet bekannten Weise hergestellt sein. Ihre bevorzugten Ausführungsformen werden später in diesem Dokument offenbart. Eine Rückwärtseinheit an einem Ende der Anordnung BDA 740 gibt ein Rückwärtssignal BDA1 aus.
Die Schaltung 700 enthält weiterhin einen Takttreiber 750, der auch als interner Puffer bekannt ist. Der Treiber 750 erzeugt ein internes Taktsignal Int.CLK als Reaktion auf den Empfang des Rückwärtssignals BDA1.
Die Schaltung 700 enthält weiterhin eine Zahl von Spiegelsteuerschaltungen (MCCs). Diese sind vorzugsweise in einer Anordnung MCCA 760 angeordnet, obwohl dies für die Ausführung der vorliegenden Erfindung nicht erforderlich ist. Jede MCC empfängt einen Ausgang von einer der Vorwärtseinheiten. Eine Blind-MCCA 765 ist außerdem optional enthalten.
Wichtig ist, dass die Schaltung 700 außerdem mindestens ein Verzögerungselement in einem Pfad zwischen dem Taktpuffer 710 und der Anordnung MCCA 760 enthält. Dieses Verzögerungselement wird zur Unterscheidung von zufälligen Phänomenen von möglicherweise verteilter Natur wie parasitärer Kapazität oder parasitärer Induktanz manchmal als unabhängig beschrieben.
Das unabhängige Verzögerungselement ist in 7 durch eine Verzogerungsüberwachungsschaltung DMCX 770 implementiert. Die DMCX 770 empfängt das anfängliche Referenztaktsignal PCLK und erzeugt als Reaktion ein zweites verzögertes Referenzsignal PDMCX.
Die MCCs empfangen das zweite verzögerte Referenzsignal PDMCX. Wenn einer der Ausgänge der Vorwärtseinheiten mit dem verzögerten Referenztaktsignal synchronisiert ist, wird dadurch eine der Rückwärtseinheiten aktiviert. Sobald die Rückwärtseinheit aktiviert ist, wird die Erzeugung des Rückwärtssignals initiiert.
In der bevorzugten Ausführungsform ist mindestens eine der MCCs als ein Auffangspeicher ausgeführt, wie aus Diagrammen später in dieser Ausführungsform verständlich wird. Der Auffangspeicher würde dann Synchronisation durch Verriegelung nur detektieren, wenn ein Übergang vom Ausgang des verzögerten Referenztaktsignals nicht später als ein Übergang vom Ausgang der Vorwärtseinheit erfolgt.
Jetzt Bezug nehmend auf 8, wird eine andere Schaltung 800 beschrieben, die nach einer Ausführungsform der Erfindung hergestellt ist. Die Schaltung 800 enthält viele Komponenten, die ähnlich zu denen von Schaltung 700 sind, deren Beschreibung daher nicht wiederholt wird.
Wichtig ist, dass ein Verzögerungselement vorhanden ist, das aus einer Zahl von Bestandteil-Elementen besteht. Ein Bestandteil-Element ist eine zweite Verzögerungsüberwachungsschaltung DMC2 872, die das anfängliche Referenztaktsignal PCLK empfängt und als Reaktion ein zweites verzögertes Referenzsignal PDMC2 erzeugt.
Weiterhin sind eine Vielzahl von Verzögerungseinheiten DA 874, die vorzugsweise in einer Anordnung angeordnet sind, Bestandteil-Elemente der Verzögerung. Das erste derartige Verzögerungselement empfängt das Signal PDMC2 und jede der Verzögerungseinheiten DA 874 verzögert es weiter. Als solches erzeugt jede eine der Verzögerungseinheiten DA 874 eine unterschiedlich verzögerte Version des verzögerten Referenzsignals PDMC2.
Vorzugsweise erzeugt jede MCC ein MCC-Signal (PMCC1, PMCC2, ...), um einen detektierten Synchronisationsstatus zu einer korrespondierenden einen der Rückwärtseinheiten zu kommunizieren. Jedes MCC-Signal PMCCn gibt an, ob eine Synchronisation vorliegt oder nicht, und wird in die Rückwärtseinheit eingegeben.
Jetzt Bezug nehmend auf 9, wird eine andere Schaltung 900 nach einer anderen allgemeinen Ausführungsform der Erfindung beschrieben. Die Schaltung 900 enthält viele Komponenten, die ähnlich zu denen von Schaltung 800 sind, deren Beschreibung daher nicht wiederholt wird.
Wichtig ist, dass die Schaltung 900 eine Anordnung FDA 930 enthält, die anders hergestellt sein kann als die in 7 oder 8 dargestellte. Die Anordnung FDA 930 enthält Elemente, die einen Eingang mehr als diejenigen von Anordnung 730 empfangen können.
In der Schaltung 900 werden die MCC-Signale PMCC1, PMCC2, ... in Einheiten der Vorwärtsanordnung FDA 930 eingegeben. Dadurch werden die Signale, die von den Einheiten der Vorwärtsanordnung FDA 930 ausgegeben werden, weiter geformt und wird der Vergleich für Synchronisationszwecke an nachfolgenden einen der MCC-Einheiten in MCCA 760 weiter geformt.
Einzelheiten und bestimmte Ausführungsformen der obigen allgemeinen Ausführungsformen werden später in diesem Dokument beschrieben.
Jetzt Bezug nehmend auf 10, wird ein Ablaufdiagramm 1000 verwendet, um ein Verfahren nach einer Ausführungsform der Erfindung zu veranschaulichen. Das Verfahren von Ablaufdiagramm 1000 kann auch durch eine der Schaltungen der Erfindung ausgeführt werden.
Nach einem Feld 1010 wird ein anfängliches Referenztaktsignal PCLK als Reaktion auf ein externes Taktsignal XCLK erzeugt.
Nach einem nächsten Feld 1020 wird ein DMC-Signal aus dem anfänglichen Referenztaktsignal PCLK erzeugt.
Nach einem nächsten Feld 1030 wird das DMC-Signal in eine Anordnung von Vorwärtseinheiten eingegeben.
Nach einem nächsten Feld 1040 wird das anfängliche Referenztaktsignal PCLK verzögert, um ein verzögertes Referenzsignal PDMC2 zu erzeugen.
Nach einem nächsten Feld 1045 wird das verzögerte Referenzsignal PDMC2 weiter verzögert. Das Ergebnis ist, dass verschiedene Vorwärtseinheiten unterschiedlich verzögerte Versionen davon vergleichen werden.
Nach einem nächsten Feld 1050 wird das verzögerte Referenzsignal PDMC2 in eine MCC einer MCCA-Anordnung eingegeben.
Nach einem nächsten Feld 1060 wird bestimmt, welche der Vorwärtseinheiten ein Signal erzeugt, das mit dem verzögerten Referenzsignal synchron ist.
Nach einem optionalen Feld 1053 vor Feld 1060 wird ein MCC-Signal von der MCC erzeugt. Das MCC-Signal kann den Synchronisationsstatus detektieren und weiterleiten.
Nach einem weiteren optionalen Feld 1056 vor Feld 1060 wird das MCC-Signal in eine Einheit in der Vorwärtsanordnung eingegeben. Dadurch wird die Zeitsteuerung des Signals, das aus der Vorwärtseinheit hervorgeht, weiter beeinflusst.
Nach einem nächsten Feld 1070 wird in Übereinstimmung mit der Bestimmung der Synchronisation eine einer Vielzahl von Rückwärtseinheiten ausgewählt, die in einer Rückwärtsanordnung angeordnet sind. Die Auswahl kann von dem in Feld 1053 erzeugten MCC Signal vorgenommen werden.
Nach einem nächsten Feld 1080 wird ein Rückwärtssignal BDA1 an einem Ende der Rückwärtsanordnung erzeugt. Die Erzeugung kann durch die ausgewählte Rückwärtseinheit initiiert werden.
Nach einem nächsten Feld 1090 wird das Rückwärtssignal BDA1 in einen Takttreiber eingegeben, um ein internes Taktsignal Int.CLK zu erzeugen.
Nachdem Verfahren der Erfindung beschrieben wurden, erfolgt jetzt eine ausführlichere Beschreibung. Es ist ersichtlich, dass die folgende ausführlichere Beschreibung sowohl für Schaltungen als auch für Verfahren der Erfindung gilt.
Jetzt Bezug nehmend auf 11, werden noch ausführlichere Ausführungsformen dargestellt. Es ist ersichtlich, dass einige Komponenten detaillierter als in vorherigen Zeichnungen dargestellt werden, während andere ausgelassen werden, um die Zeichnung nicht unnötigerweise schwer verständlich zu machen. Es ist auch ersichtlich, dass die hier angegebenen Werte nur Beispiele sind. Verschiedene Zahlen können implementiert werden.
Eine DMC1 1120 erzeugt ein Referenzsignal PDMC1 und gibt es zu einer Vorwärtsanordnung FDA 1130 aus. Die Vorwärtsanordnung FDA 1130 besteht aus 12 Vorwärtseinheiten (nicht einzeln nummeriert). Diese Einheiten sind als in i = 4 Stufen von m = 3 aufeinanderfolgenden Einheiten pro Stufe dargestellt.
Eine MCCA-Anordnung 1160 von MCC-Einheiten (nicht einzeln nummeriert) ist dargestellt, die mit den Vorwärtseinheiten der FDA-Anordnung 1130 korrespondiert. Die MCC-Einheiten stellen Eingänge zu korrespondierenden Rückwärtselementen (nicht dargestellt) einer BDA-Anordnung bereit. Die Eingänge sind MCC-Signale, die zu einigen der Vorwärtseinheiten bereitgestellt werden.
Das Verzögerungselement enthält eine Verzögerungskomponente, die aus DMC2 1172 besteht. Das Verzögerungselement enthält außerdem i – 1 = 4 – 1 = 3 zusätzliche Zwischen-Verzögerungseinheiten (nicht einzeln nummeriert), die als eine Verzögerungsanordnung DA 1174 angeordnet sind. Die Zwischen-Verzögerungseinheiten korrespondieren individuell mit mindestens einigen der Stufen. Jede dieser Einheiten stellt ein gleichmäßig verzögertes Referenzsignal zu den MCC-Einheiten in einer einzelnen einen der Stufen bereit, aber die Verzögerungsanordnung DA 1174 stellt ein verschieden verzögertes Referenzsignal zu den MCC-Einheiten von verschiedenen Stufen bereit.
Es ist in hohem Maße vorzuziehen, dass DMC1 1120 einen Zeitverzögerungswert hat, der durch td1 + td2 gegeben ist, wobei td1 die Zeitverzögerung eines anfänglichen Taktpuffers (nicht in 11 dargestellt) ist und td2 die Zeitverzögerung eines Takttreibers (nicht in 11 dargestellt) ist. Wenn das der Fall ist, ist es in hohem Maße vorzuziehen, dass DMC2 1172 einen Zeitverzögerungswert hat, der durch eine Zeitverzögerung der DMC1 dividiert durch m gegeben ist, wobei m die Zahl der Vorwärtseinheiten in jeder Stufe ist.
Zwei Arten von Ausführungsformen sind möglich. In der ersten Art ist jede Zwischen-Verzögerungseinheit von DA 1174 gekoppelt, um alle MCCs, die mit den Vorwärtseinheiten der Stufe korrespondieren, die mit den Zwischen-Verzögerungseinheiten korrespondieren, um den gleichen Betrag zu verzögern. Für diese Art ist die Zwischen-Verzögerungseinheit von DA 1174 an das Ende der Stufe gekoppelt.
In der zweiten Art ist jede Zwischen-Verzögerungseinheit von DA 1174 gekoppelt, um nur einige, aber nicht alle MCCs, die mit den Vorwärtseinheiten der Stufe korrespondieren, die mit den Zwischen-Verzögerungseinheiten korrespondieren, um den gleichen Betrag zu verzögern. Für diese Art ist die Zwischen-Verzögerungseinheit von DA 1174 an die Mitte der Stufe gekoppelt.
Eine weitere Ausführungsform der Erfindung wird auch beschrieben, indem zuerst auf 9 Bezug genommen wird. Wie ersichtlich ist, geht das MCC-Signal, das als Reaktion auf eine korrespondierende Vorwärtseinheit erzeugt wird, in die nächste Vorwärtseinheit. Dies ist nicht zur Ausführung der Erfindung erforderlich, wie folgt.
Wieder Bezug nehmend auf 11, ist ersichtlich, dass einige der MCC-Signale als Reaktion auf ein Signal von einer ersten Vorwärtseinheit erzeugt werden und in eine zweite Vorwärtseinheit eingegeben werden. Aber es befindet sich eine intervenierende Vorwärtseinheit zwischen der ersten Vorwärtseinheit und der zweiten Vorwärtseinheit. In anderen Ausführungsformen können mehr als eine dieser intervenierenden Vorwärtseinheit vorhanden sein. Natürlich kann die Ausführungsform von 11 so geändert werden, dass keine intervenierenden Vorwärtseinheiten vorhanden sind, wie in 9.
Eine Optimierung der Erfindung ist, wenn die Vorwärtseinheiten, die Rückwärtseinheiten und die Zwischen-Verzögerungseinheiten so hergestellt sind, dass sie identische Zeitverzögerungen haben, obwohl dies für die Ausführung der Erfindung nicht erforderlich ist. Die identischen Verzögerungen machen die Berechnungen einfacher. Derartige Einheiten werden dann auch als SMD-Einheiten bezeichnet.
Zur obigen Diskussion der Stufen zurückkehrend, besteht ein Grund zur Einfügung von Stufen darin, die genaue Phasenverschiebung des internen Takts in Bezug auf den externen Takt zu konstruieren. Um damit zu beginnen, verzögert DMC2 das PCLK-Signal um 1/m im Vergleich mit DMC1.
Eine vorbestimmte Zahl von Verzögerungseinheiten wird zu einem Referenz-PCLK-Pfad hinzugefügt. Bei allen m Vorwärtsverzögerungseinheiten wird eine Verzögerungseinheit in der Verzögerungsanordnung Di zusätzlich in den Referenz-PCLK-Pfad eingefügt, so dass eine praktische SMD-Verriegelungsoperation bei einer SMD-Einheitsverzögerung FDn (= die verriegelte Einheit) durchgeführt werden kann, nachdem alle zusätzlichen Verzögerungseinheiten (Di) zum Referenz-PCLK-Pfad hinzugefügt wurden.
Die erforderliche Zahl von Einheiten wird besser durch einige Ableitungen verstanden, die folgen. In diesen Ableitungen wird die folgende Bezeichnungsweise verwendet.

n: die Zahl der SMD-Einheit-Verzögerungseinheiten (FDi) in der konventionellen SMD zur Durchführung einer Verriegelungsoperation;
n': die Zahl der SMD-Einheit-Verzögerungseinheiten (Di), die mit zusätzlichen Verzögerungen von PCLK in der erweiterten SMD korrespondieren; und
m: die Standardzahl von SMD-Einheitsverzögerungen zum Hinzufügen einer weiteren SMD-Einheitsverzögerung zum PCLK-Pfad der erweiterten SMD.

Es wird daher angenommen, dass eine Verriegelungsoperation an der n + n'-ten Verzögerungseinheit durchgeführt wird. Diese Verriegelungsoperation erfolgt, wenn Folgendes erfüllt ist: (td1 + td2) + n·T(du) + n'·T(du) = tclk + (td1 + td2)/m + (n + n')·T(du)/mbei erweiterter SMD-Verriegelung (Gleichung 2)
In der obigen Gleichung (2) kann der Term (n + n')·T(du)/m wie folgt interpretiert werden. Wenn beispielsweise n = 16 Vorwärtsverzögerungseinheiten (FDi) zur Verriegelung eines Takts genutzt werden und eine SMD-Einheitsverzögerung (Di) bei allen m = 9 Vorwärtsverzögerungseinheiten in den Referenz-PCLK-Pfad eingefügt wird, können zusätzlich zu (td1 + td2)/m Verzögerungen von bis zu (16 + 2) ·T(du)/9 = 2·T(du) zum Standard-PCLK-Pfad hinzugefügt werden. Zur Kompensation sollte eine Zeitverzögerung von 2·T(du) + (td1 + td2)/m zu jedem des FDA-Pfads und BDA-Pfads hinzugefügt werden. Als ein Ergebnis wird ein interner Takt zweimal so viel verzögert, nämlich 4·T(du) + 2·(td1 + td2)/m.
Die gesamte Phasenverschiebung wird jetzt wie folgt aus Gleichung 2 ermittelt: n'·T(du) = (td1 + td2)/m + [n·T(du)]/m + [n'·T(du)]/m < = > n'(1 – 1/m)·T(du) = [td1 + td2 + n·T(du)]/m < = > n'·T(du) = tclk/(m – 1)
Von der letzten Gleichung ist die folgende Einstellung vorteilhaft: td3 = n'·T(du) = tclk/(m – 1) (Gleichung 3)
Es ist interessant, zur Kenntnis zu nehmen, welche Werte von td3 angenommen werden können. Für diesen Zweck wird der interne Takt in Termen von m ausgedrückt, beginnend bei Gleichung 3: interner Takt = externer Takt + td1 + (td1 + td2) + 2·{tclk – (td1 + td2) + td3} + td2 = externer Takt + 2·tclk + 2·td3 = externer Takt + 2·tclk + 2/(m – 1)·tclk = externer Takt + 2·tclk [1 + 1/(m – 1)] (Gleichung 4)
Bezug nehmend auf 12, ergibt Gleichung 4 eine Tabelle von Werten von Phasenverschiebungen, die von der Erfindung für verschiedene Werte von m erreicht werden können. Wie ersichtlich ist, wird es möglich, einen internen Takt zu erzeugen, der eine vorbestimmte Phase in Berg auf einen externen Takt hat.
Jetzt Bezug nehmend auf 13, sind relative zeitliche Ansichten der wichtigen Signale dargestellt. Außerdem Bezug nehmend auf 8, wird ein Signal PCLK um td1 in Bezug auf den externen Takt XCLK verzögert. Das Signal PDMC2 wird durch DMC2 zusätzlich um (td1 + td2)/m verzögert. Das PDMC2 wird um T(du) von jeder SMD-Einheit verzögert.
Zusätzlich wird das Signal PCLK durch DMC1 um td1 + td2 verzögert, um das Signal PCMC1 zu erzeugen. Das Signal PDMC1 wird um T(du) von jeder SMD-Verzögerungseinheit im FDA-Pfad verzögert und wird mit PCLKi in der MCCm verglichen. PCLKi ist ein Referenztaktsignal-Eingang zur MCCm, wenn Verriegelung erfolgt.
Wenn Verriegelung erfolgt, wird ein Signal PUDO von der Vorwärtsverzögerungseinheit an der Verriegelungsstufe ausgegeben. Das Signal PUDO wird um tclk – (td1 + td2) + (td1 + td2)/m + (n + n')/m in Bezug auf PDMC1 verzögert. Damit ist die gesamte Verzögerungszeit für das Signal PUDO durch die nachstehende Gleichung 5 gegeben: PUDO-Verzögerung = tclk + (td1 + td2) + tclk – (td1 + td2) + (td1 + td2)/m + (n + n')/m (Gleichung 5)
Die MCCm vergleicht PCLKi mit PUDO, so dass die MCC das Signal PMCCj erzeugt, wenn Verriegelung erfolgt. Das PMCCj läuft durch n + n' SMD-Verzögerungseinheiten im BDA-Pfad und tritt als Signal BDA1 aus.
Der Takttreiber verzögert BDA1 um td2 und erzeugt den internen Takt Int.CLK. Als ein Ergebnis hat der interne Takt eine Verzögerung von bis zu 2 * tclk +2 * tclk/(m – 1) in Bezug auf den externen Takt.
Die Vorwärtseinheiten, die Rückwärtseinheiten und die Zwischen-Verzögerungseinheiten sind so hergestellt, dass sie identische Zeitverzögerungen haben, indem sie mit identischen Strukturen implementiert werden. In dieser Weise wird Konstruktionswirtschaftlichkeit erreicht.
Jetzt Bezug nehmend auf 14, werden bestimmte Elemente der Schaltung von 9 zum Zweck der Implementierung identischer Strukturen detaillierter untersucht. Diese umfassen die Vorwärtsanordnungseinheiten FD(J – 1), FD(J), FD(J + 1), die Zwischen-Verzögerungseinheit DI(I), die MCC-Einheit MCC(J) und die Rückwärtsanordnungseinheiten BD(J + 1), BD(J), BD(J – 1). Die MCC-Einheit MCC(J) gibt ein Signal PMCC(J) aus, das in eine anschließende Vorwärtseinheit eingegeben wird, die die Einheit FD(J + 1) sein kann oder nicht.
Alle Einheiten in einer einzelnen Anordnung können vorteilhaft identisch sein. Zusätzlich können alle Einheiten der Vorwärts-, Zwischen- und Rückwärtsanordnungen vorzugsweise identisch hergestellt werden. Es sollte beachtet werden, dass die Vorwärtseinheit FD(J), die Zwischen-Verzögerungseinheit DI und die Rückwärtsanordnung BD(J) vier Anschlussklemmen haben, die mit A, B, C, D gekennzeichnet sind.
Jetzt werden Schaltungen zur Implementierung der Einheiten von 14 unter Bezugnahme auf 15 und 16 beschrieben. Es sollte beachtet werden, dass die Schaltungen von 15 und 16 für den Fall sind, in dem das Signal PMCC(J) in die Einheit FD(J + 1) geht. Wenn nicht, können Abwandlungen gerechtfertigt sein, wie auch unten beschrieben.
Jetzt Bezug nehmend auf 15, wird eine bevorzugte Schaltung 1500 zur Implementierung der Vorwärtsanordnungseinheit FD(J), der Zwischen-Verzögerungseinheit DI und der Rücwärtsanordnungseinheit BD(J) dargestellt. Die Schaltung kann aus einem Kurzimpulsgenerator mit drei Eingangsknoten A, B, C und einem Ausgangsknoten D hergestellt werden. Sie wird insbesondere mit Invertern und NAND-Gattern implementiert.
Die Vorwärtseinheit FD(J) empfängt das Signal PUDI am Knoten A von der vorherigen Vorwärtseinheit FD(J-1) in einer Vorwärtsanordnung und gibt ein Signal PUDJ vom Knoten D für die nächste Vorwärtseinheit FD(J + 1) in der Vorwärtsanordnung aus. Der Knoten B ist massegeschlossen. Der Knoten C empfangt ein Signal PMCC(J – 1) einer andere MCC (nicht dargestellt), die die MCC unmittelbar vor MCC(J) sein kann oder nicht. Die Vorwärtseinheit FD(J) wird durch das Signal PMCC(J – 1) deaktiviert, wenn Verriegelung erfolgt. Wenn das PUDI von niedrig zu hoch übergeht, wird PUDJ mit vorbestimmter hoher Impulsbreite erzeugt und hat im Vergleich mit PUDI eine Verzögerung von T(du).
Die Zwischeneinheit DI(I) ist als eine Verzögerung angeschlossen. Der Eingang C und einer der Eingänge A, B sind massegeschlossen. Jede Einheit in der Verzögerungsanordnung DI empfängt ein verzögertes Taktsignal PCLK(i – 1) und erzeugt ein weiteres verzögertes Taktsignal PCLKi.
Die Rückwärtseinheit BD(J) empfängt ein Signal am Knoten A von der vorherigen Rückwärtseinheit BD(J + 1) in der Rückwärtsanordnung und gibt ein Signal vom Knoten D für die nächste Rückwärtseinheit BD(J – 1) in der Rückwärtsanordnung aus. Der Knoten C ist massegeschlossen, während der Knoten B das Signal PMCC(J) empfangt.
Die Operation der Schaltung zur Verriegelung beruht auf der Idee, dass die Auflösung zwischen aneinander angrenzenden Einheitsverzögerungen fortschreitend kleiner wird, bis sie kleiner wird als die Verzögerung T(du).
In dem Fall, dass, in 14, das Signal PMCC(J) in die Einheit FD(J + 2) geht (nicht dargestellt), ist eine Abwandlung gerechtfertigt, weil invertierte Signale betrachtet werden sollten. Die Abwandlung kann darin bestehen, den Inverter 1545 aus der Schaltung 1500 zu entfernen.
Jetzt Bezug nehmend auf 16, wird eine Schaltung 1600 zur Implementierung der MCC-Einheit MCC(J) von 14 dargestellt. Die Schaltung 1600 ist dafür vorgesehen, einen Moment zu erfassen, in dem zwei Eingangssignale PUDJ, PCLKi von niedrig zu hoch übergehen. Die Schaltung 1600 ist damit als eine Auffangspeicherausführung eines dynamischen Gatten konstruiert Sie wird insbesondere mit Transistoren, Invertern und einem NOR-Gatter implementiert.
Wenn in der Schaltung 1600 eine große Differenz in der Phase der zwei Eingangssignale besteht, das heißt, wenn eine Phase des Signals PCLKi schneller ist als die von PUDJ, reagiert eine Vielzahl von seriell angeschlossenen NMOS-Einheiten schnell, weil eine davon bereits eingeschaltet wurde, so dass das Ausgangssignal PMCC schnell erzeugt wird. Wenn nur eine geringfügige Differenz in der Phase der zwei Eingangssignale besteht, reagieren die seriell angeschlossenen NMOS-Einheiten langsam, so dass das Ausgangssignal PMCC langsam erzeugt wird.
In dem Fall, dass, in 14, das Signal PMCC(J) in die Einheit FD(J + 2) geht (nicht dargestellt), ist eine Abwandlung gerechtfertigt, weil invertierte Signale betrachtet werden sollten. Die Abwandlung kann darin bestehen, den Inverter 1645 aus der Schaltung 1600 m entfernen.
Wie oben beschrieben, gibt es Vorteile in dem Mehrphasen-Taktgenerator mit einer erweiterten SMD der vorliegenden Erfindung, die 2 Zyklusverriegelungszeiten hat, die darin bestehen, dass sie einen internen Takt erzeugen kann, der eine Vielfalt von Phasen hat, eine adäquate Abtastung von Eingangsdatensignalen durch Verzögerung erstellen kann, um ein internes Taktsignal zu erzeugen, selbst wenn ein externes Taktsignal und Datensignale in eine Halbleiterspeichervorrichtung mit einer vorbestimmten Phasendifferenz anstelle der allgemeinen Phasendifferenz von 90 Grad eingegeben werden, und intentional den Zeitpunkt zur Ausgabe von Daten durch Verzögerung steuern kann, um einen internen Takt zu erzeugen.
Ein Fachmann wird imstande sein, die vorliegende Erfindung in Anbetracht der in diesem Dokument gegebenen Beschreibung, die als ein Ganzes zu sehen ist, auszuführen. Zahlreiche Einzelheiten wurden dargelegt, um ein gründlicheres Verständnis der Erfindung zu bieten. In anderen Fällen wurden gut bekannte Merkmale nicht ausführlich beschrieben, um die Erfindung nicht unnötigerweise unverständlich zu machen.
Während die Erfindung in ihrer bevorzugten Form offenbart wurde, sind die hierin offenbarten und dargestellten spezifischen Ausführungsformen nicht in einem einschränkenden Sinn anzusehen. Tatsächlich sollte es für Fachleute in Anbetracht der vorliegenden Beschreibung leicht einsichtig sein, dass Ausführungsformen der Erfindung in vielfältiger Weise abgewandelt werden können.

Claims

Schaltung, umfassend: einen Taktpuffer zum Erzeugen eines anfänglichen Referenztaktsignals als Reaktion auf ein externes Taktsignal; eine Verzögerungsüberwachungsschaltung (1120), die angeordnet ist, um das anfängliche Referenztaktsignal zu empfangen; eine Anordnung (1130) von Vorwärtseinheiten, die in einer Vielzahl von Stufen angeordnet sind, um ein Signal von der Verzögerungsüberwachungsschaltung (1120) zu empfangen; eine Anordnung von Rückeinheiten; einen Takttreiber, der angeordnet ist, um ein internes Taktsignal als Reaktion auf ein Rücksignal, das von einer der Rückeinheiten empfangen wird, zu erzeugen; ein selbstständiges Verzögerungselement (1174), das angeordnet ist, um ein verzögertes Referenzsignal als Reaktion auf das anfängliche Referenztaktsignal zu erzeugen; und eine Vielzahl von Spiegelsteuerschaltungen, wobei jede Spiegelsteuerschaltung angeordnet ist, um einen Ausgang von einer der Vorwärtseinheiten und das verzögerte Referenztaktsignal zu empfangen, wobei, wenn einer der Ausgänge der Vorwärtseinheiten mit dem verzögerten Referenztaktsignal synchronisiert ist, eine der Rückeinheiten dadurch aktiviert wird, um Erzeugung des Rücksignals zu initiieren, dadurch gekennzeichnet, dass das selbstständige Verzögerungselement eine Vielzahl von Zwischen-Verzögerungselementen enthält, die in Kaskade (DA874) verbunden sind, wobei jedes individuell mit mindestens einer der Stufen der Vorwärtseinheiten korrespondiert, und jedes Zwischen-Verzögerungselement liefert ein verzögertes Referenzsignal an mindestens eine der korrespondierenden Spiegelsteuerschaltungen, wodurch ein internes Taktsignal erzeugt wird, das eine Phase eines Zwischenwerts relativ zu dem externen Taktsignal hat.
Schaltung nach Anspruch 1, in der die Vorwärtseinheiten in Stufen von m Einheiten pro Stufe angeordnet sind, und das selbstständige Verzögerungselement (1174) eine Verzögerungskomponente enthält, die einen Zeitverzögerungswert hat, der durch eine Zeitverzögerung der Verzögerungsüberwachungsschaltung (1120) dividiert durch m gegeben ist.
Schaltung nach Anspruch 1, in der mindestens eine der Spiegelsteuerschaltungen als ein Auffangspeicher ausgeführt ist, der angeordnet ist, um Synchronisation durch Verriegelung nur zu erkennen, wenn ein Übergang von dem Ausgang des verzögerten Referenztaktsignals nicht später als ein Übergang von dem Ausgang der Vorwärtseinheit erfolgt.
Schaltung nach Anspruch 1, in der das selbstständige Verzögerungselement aus logischen Elementen besteht.
Schaltung nach Anspruch 1, in der jede der Zwischen-Verzögerungseinheiten angeordnet ist, um unterschiedlich verzögerte Versionen des verzögerten Referenzsignals zu erzeugen, und eine der Zwischen-Verzögerungseinheiten gekoppelt ist, um eine einzelne Version des verzögerten Referenzsignals für sämtliche der Spiegelsteuerschaltungen, die mit den Vorwärtseinheiten einer einzelnen der Stufen korrespondieren, bereitzustellen.
Schaltung nach Anspruch 1, in der jede der Zwischen-Verzögerungseinheiten unterschiedlich verzögerte Versionen des verzögerten Referenzsignals erzeugt, und eine der Zwischen-Verzögerungseinheiten gekoppelt ist, um eine einzelne Version des verzögerten Referenzsignals für einige, aber nicht sämtliche der Spiegelsteuerschaltungen, die mit den Vorwärtseinheiten einer einzelnen der Stufen korrespondieren, bereitzustellen.
Schaltung nach Anspruch 1, in der eine der Zwischen-Verzögerungseinheiten gekoppelt ist, um sämtliche der Spiegelsteuerschaltungen, die mit den Vorwärtseinheiten der Stufe korrespondieren, die mit den Zwischen-Verzögerungseinheiten korrespondiert, um den halben Betrag zu verzögern.
Schaltung nach Anspruch 1, in der jede eine der Stufen m Einheiten enthält und das selbstständige Verzögerungselement (1174) eine Verzögerungskomponente enthält die einen Zeitverzögerungswert hat, der durch eine Zeitverzögerung der Verzögerungsüberwachungsschaltung dividiert durch m gegeben ist.
Schaltung nach Anspruch 1, in der die Vorwärtseinheiten, die Rückeinheiten und die Zwischen-Verzögerungseinheiten so ausgeführt sind, dass sie identische Zeitverzögerungen haben.
Schaltung nach Anspruch 1, in der mindestens eine der Spiegelsteuerschaltungen als ein Auffangspeicher ausgeführt ist, der angeordnet ist, um Synchronisation durch Verriegelung nur zu erkennen, wenn ein Übergang von dem Ausgang des verzögerten Referenztaktsignals nicht später als ein Übergang von dem Ausgang der Vorwärtseinheit erfolgt.
Schaltung nach Anspruch 1, in der jede Spiegelsteuerschaltung angeordnet ist, um ein Spiegelsteuerschaltungssignal zu erzeugen, das angeordnet ist, um einen erfassten Synchronisationszustand zu einer korrespondierenden einen der Rückeinheiten zu kommunizieren, und mindestens eines der Spiegelsteuerschaltungssignale in eine der Einheiten der Vorwärtsanordnung (1130) eingegeben wird.
Schaltung nach Anspruch 1, in der jede Spiegelsteuerschaltung angeordnet ist, um ein Spiegelsteuerschaltungssignal zu erzeugen, um einen erfassten Synchronisationszustand zu einer korrespondierenden einen der Rückeinheiten zu kommunizieren, und mindestens eines der Spiegelsteuerschaltungssignale in eine der Einheiten der Vorwärtsanordnung (1130) eingegeben wird.
Schaltung nach Anspruch 12, in der die Vorwärtseinheiten, die Rückeinheiten und die Zwischen-Verzögerungseinheiten so ausgeführt sind, dass sie identische Zeitverzögerungen haben.
Schaltung nach Anspruch 12, in der die Vorwärtseinheiten, die Rückeinheiten und die Zwischen-Verzögerungseinheiten identische Strukturen haben.
Schaltung nach Anspruch 12, in der mindestens eine der Spiegelsteuerschaltungen als ein Auffangspeicher ausgeführt ist, der angeordnet ist, um Synchronisation durch Verriegelung nur zu erkennen, wenn ein Übergang von dem Ausgang des verzögerten Referenztaktsignals nicht später als ein Übergang von dem Ausgang der Vorwärtseinheit erfolgt.
Schaltung nach Anspruch 12, in der das Spiegelsteuerschaltungssignal als Reaktion auf ein Signal von einer ersten Vorwärtseinheit erzeugt wird und in eine zweite Vorwärtseinheit eingegeben wird, und eine vermittelnde Vorwärtseinheit zwischen der ersten Vorwärtseinheit und der zweiten Vorwärtseinheit vorhanden ist.
Schaltung nach Anspruch 16, in der mehr als eine vermittelnde Vorwärtseinheit zwischen der ersten Vorwärtseinheit und der zweiten Vorwärtseinheit vorhanden ist.
Verfahren, umfassend: Erzeugen eines anfänglichen Referenztaktsignals als Reaktion auf ein externes Taktsignal; Erzeugen eines Verzögerungsüberwachungsschaltungssignals von dem anfänglichen Referenztaktsignal; Eingeben des Verzögerungsüberwachungsschaltungssignals in eine Anordnung von Vorwärtseinheiten, die in Stufen angeordnet sind; Verzögern des anfänglichen Referenztaktsignals, um ein verzögertes Referenzsignal zu erzeugen; Eingeben des verzögerten Referenzsignals in eine Anordnung von Spiegelsteuerschaltungen; Bestimmen, welche der Vorwärtseinheiten ein Signal erzeugt, das synchron zu dem verzögerten Referenzsignal ist; Auswählen, in Übereinstimmung mit der Bestimmung, einer korrespondierenden einen einer Vielzahl von Rückeinheiten, die in einer Rückanordnung angeordnet sind; Erzeugen eines Rücksignals an einem Ende der Rückanordnung in Übereinstimmung mit der ausgewählten Rückeinheit; und Eingeben des Rücksignals in einen Takttreiber, um ein internes Taktsignal zu erzeugen, dadurch gekennzeichnet, dass der Schritt des Verzögerns des Referenzsignals eine Vielzahl von Zwischen-Verzögerungselementen verwendet, die in Kaskade verbunden sind, wobei jedes individuell mit mindestens einer der Stufen der Vorwärtseinheiten korrespondiert, und jedes Zwischen-Verzögerungselement liefert ein verzögertes Referenzsignal an mindestens eine der korrespondierenden Spiegelsteuerschaltungen, wodurch ein internes Taktsignal erzeugt wird, das eine Phase eines Zwischenwerts relativ zu dem externen Taktsignal hat.
Verfahren nach Anspruch 18, in dem eine der Spiegelsteuerschaltungen einen Ausgang von einer der Vorwärtseinheiten und das verzögerte Referenztaktsignal empfängt, und nur verriegelt, wenn ein Übergang von dem Ausgang des verzögerten Referenztaktsignals nicht später als ein Übergang von dem Ausgang der Vorwärtseinheit erfolgt.
Verfahren nach Anspruch 18, weiter umfassend: Erzeugen eines Spiegelsteuerschaltungssignals, um einen erfassten Synchronisationszustand zu einer korrespondierenden einen der Rückeinheiten zu kommunizieren; und Eingeben des Spiegelsteuerschaltungssignals in eine der Einheiten der Vorwärtsanordnung.
Verfahren nach Anspruch 18, weiter umfassend: weiteres Verzögern des verzögerten Referenzsignals, so dass verschiedene Vorwärtseinheiten unterschiedlich verzögerte Versionen davon vergleichen.
Verfahren nach Anspruch 18, in dem die Vorwärtseinheiten, die Rückeinheiten und die Zwischen-Verzögerungseinheiten Signale um identische Zeitdauern verzögern.