KR100263484B1 - 클럭신호 지연 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리의 프로토콜(Memory Protocol)에 관한 것으로, 링 딜레이를 이용한 클럭신호 지연 장치에 관한 것으로, 외부에서 입력되는 클럭신호(eCLK) 입력시 자연 발생되는 지연 시간(d1)과 출력 버퍼 구동시 자연 발생되는 지연 시간(d2) 만큼(d1+d2) 지연시키는 지연부와, 상기 지연부에서 출력되는 클럭신호를 입력하여 상승 에지에 동기되어 구형파 펄스를 발생하는 펄스 발생부와, 복수개의 단위 지연소자가 링 모양으로 구성되어 상기 펄스 발생부에서 발생된 펄스 신호를 지연시켜 회전 시킴과 동시에 Chip 내부에 입력된 클럭신호(rCLK)에 동기되어 상기 각 단위 지연소자의 신호를 래치하여 출력하는 링 딜레이부와, 상기 클럭신호(rCLK)를 상기 링 딜레이부의 회전수에 상응한 코스로 지연시키는 제 1 클럭신호 딜레이부와, 상기 제 1 클럭신호 딜레이부에서 출력된 클럭신호를 상기 링 딜레이부의 래치신호에 따라 미세하게 지연시켜 출력하는 제 2 클럭신호 딜레이부와, 상기 클럭신호(rCLK)에 의해 상기 링 딜레이부 및 제 1, 제 2 클럭신호 딜레이부를 리세트 시키는 리세트신호 발생부를 포함하여 구성되어 지연선이 차지하는 면적을 대폭 줄일 수 있다.

Description

클럭신호 지연 장치
본 발명은 반도체 메모리의 프로토콜(Memory Protocol)에 관한 것으로, 링 딜레이를 이용한 클럭신호 지연 장치에 관한 것이다.
일반적으로 메모리에 저장된 데이터를 읽어내기 위해서는 클럭신호가 필요하게되고 이 필요한 클럭신호를 외부로 부터 입력하여 사용하게 된다. 그러나 외부에서 입력되는 클럭을 Chip이 수신할 경우에 핀 또는 내부 회로의 특성에 의해 실질적으로는 일정 시간 지연되어 수신된다.
도 1은 일반적인 SDRAM의 데이터 리드 타이밍을 나타낸 것이다.
외부에서 입력되는 클럭신호를 이용하여 Chip 내부의 데이터를 리드하여 출력하는데 외부의 클럭신호가 Chip에 입력되는 순간 자연적으로 지연 시간이 발생하고, 마찬가지로 데이터를 출력하기 위한 출력 버퍼 구동시에도 지연시간이 발생하므로 데이터를 읽어내지 못하는 경우가 발생한다.
즉, 클럭신호의 상승에지에서 일정시간의 TAC(time Access from Clock)를 갖는 다음 다음 상승에지 순간(system의 data strobe time)에 시스템에서 데이터를 출력해 낸다. 그러나 클럭에 대한 데이터 출력 시간은 주파수에 관계없이 안정하여야함에도 불구하고 주파수가 높아지면 상기 TAC≥tCLK가 되어 필요한 데이터를 읽어낼 수 없게 되므로 TAC≤tCLK가 되도록 하기 위해서는 Chip 내부에서 입력되는 외부 클럭신호의 타이밍을 앞으로 당겨주는게 필요하다.
이와 같은 지연 시간은 메모리의 데이터를 읽어내는데 중요한 변수로 작용하고 특히, 클럭 접근 시간은 고속 동기 디램(SDRAM)의 중요한 매개 변수이다. 클럭 버퍼와 클럭 드라이버를 통과하는 전파 지연(propagation delay)으로 인한 클럭 스큐(clock scew)는 급속한 클럭 접근을 상쇄해 주어야 한다.
그중에 위상 동기 루프(phase locked loop, PLL)와 지연 동기 루프(delay locked loop, DLL)가 클럭 스큐를 상쇄하는데 널리 이용되어 왔다. 그러나 정확한 로킹(locking)을 위해서는 PLL과 DLL은 예비 전류를 증가시키는 50이상의 클럭 사이클을 필요로 한다.
이와 같은 종래의 동기 미러 지연 라인(Synchronous Mirror Delay Line)을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2은 종래의 동기 미러 지연 라인의 구성도이다.
먼저, 외부의 클럭신호를 Chip 내부에서 수신하게 되면 상술한 바와 같은 이유에 의해서 자연적으로 일정 시간 클럭신호가 지연된 상태로 수신하게 된다. 또한 메모리의 데이터를 읽어내기 위한 출력 버퍼를 구동하는 순간에도 자연적으로 시간 지연이 일어난다.
따라서, 실질적으로는 회로 구성이 되어 있지 않았지만 자연 발생되는 지연 시간을 설명하기 위하여 도 2에서는 버퍼(1,2)를 도시하였으며, 그들의 지연 시간울 각각 d1, d2로 정의 하였고, eCLK는 외부 클럭신호이고 rCLK는 Chip 내부에서 수신한 클럭신호이다.
종래의 동기 미러 지연 라인은 외부에서 입력되는 클럭신호를 상기 d1 + d2값 만큼 지연시켜 출력하는 지연기(3)와, 상기 내부 클럭신호(rCLK)에 동기되어 상기 지연기(3)에서 지연된 클럭신호의 시간을 디지탈로 변환하는 TDC(Time to Digital Converter)(4)와, 디지탈을 시간으로 변환하는 DTC(Digital to Time Converter)(5)와, 상기 내부 클럭신호(rCLK)에 의해 상기 TDC(4) 및 DTC(5)의 신호를 래치시키는 플립플롭부(6)로 이루어진다.
이와 같은 종래의 동기 미러 지연 라인의 동작은 다음과 같다.
도 3은 종래의 TDC와 클럭 싸이클 타임 관계도이고, 도 4은 종래의 동기 미러 지연 라인의 각부 출력 파형도이다.
즉, 외부의 클럭신호(eCLK) 가 Chip 내부에 입력되면 일정 시간(d1) 지연되어(rCLK) 입력된다( 도 4 rCLK 참조). 그리고 일정 시간 지연된 내부 클럭신호(rCLK)는 지연기(3)를 통과한 A점의 클럭신호는 클럭신호(rCLK)에서 d1 + d2 만큼 지연된 후, TDC(4)에 입력된다( 도 4 A 참조).
상기 TDC(4)는 tCLK-(d1+d2)를 측정하고 나서 디지탈 지연 계수(digital delay count)로 전환한다. 즉, 상기 플립플롭부(6)의 각 플립플롭(F/F)은 상기 TDC(4)의 각 단위 지연소자(tpd)의 신호를 래치하므로, 내부 클럭신호(rCLK)가 상승 에지인 순간 상기 복수개의 플립플롭(F/F)중 "하이" 클럭이 래치될 것이므로 이를 이용하여 TDC(4)는 tCLK-(d1+d2)를 측정하고 나서 디지탈 지연 계수(digital delay count)로 전환한다( 도 4 B 참조).
그리고 DTC(5)는 측정된 디지탈 지연 계수를 제어신호로 받아들이고, 클럭 드라이버의 출력과 외부 클럭을 동기화하기 위해 입력된 클럭 신호를 다시 tCLK-(d1+d2) 시간 만큼 지연시킨다( 도 4 C 참조). 따라서 최종적으로 출력 버퍼를 구동하는 클럭신호는 자연적으로 발생되는 시간(d2) 동안 지연된 후 출력된다( 도 3 liCLK 참조). 이와 같이 Chip 내부에 입력되는 외부 클럭신호의 타이밍을 앞으로 당겨주게된다.
그런데, 도 3과 같이, DTC(5)의 시간 분해능(time resolution)은 내부 클럭의 지터(Jitter)를 결정하는 지연 단위(delay unit)의 전차 지연(tpd)와 일치한다.
즉, Ntpd ≥ tCLK ≥ d1 + d2 (딜레이부의 지연 시간) + (F/F 세트 시간)과 같은 조건은 도 3에 보여진 바와 같이 클럭 동기화를 위한 동작 범위를 준다. 지터를 작게하기 위해서는 tpd가 작아야 하고, 작동 범위가 클 때는 N이 커야 한다.
만약 tpd가 100ps 이면 N은 50MHz의 외부 클럭을 잠그기 위해서 200 이상이어야 한다. DTC(5)는 TDC(4)와 같은 수의 단위 지연(unit delay)을 필요로 하기 때문에 지연선의 총 지연 단위 수는 2N이다.
상기와 같은 종래의 미러 동기 지연 라인에 있어서는 다음과 같은 문제점이 있었다.
즉, 상술한 바와 같이 지터를 작게하기 위해서는 tpd가 작아야 하고, 작동 범위를 크게 하기 위해서는 tpd 수(N)가 많아야 하고, 더블어 DTC(5)는 TDC(4)와 같은 수의 단위 지연(unit delay)을 필요로 하기 때문에 지연선의 총 지연 단위 수는 2N개가 필요하고 데이터 처리를 위한 플림플롭(F/F)도 N개 필요하므로 지연선은 많은 실리콘 면적을 소모하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 데이터를 처리하기 위한 플립플롭 및 단위 지연 수를 감소시킬 수 있는 지연 장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 SDRAM 데이터 리드 타이밍도
도 2는 종래의 선형 딜레이 라인 구성도
도 3은 종래의 TDC와 클럭 싸이클 타임 관계도
도 4는 종래의 선형 딜레이 라인의 각 부 출력 파형도
도 5는 본 발명의 클럭신호 지연 장치의 구성도
도 6는 도 4의 링 딜레이부의 상세 구성도
도 7은 본 발명의 클럭신호 지연 장치의 각 부 출력 파형도
도면의 주요 부분에 대한 부호의 설명
11 : 지연부 12 : 펄스 발생부
13 : 링 딜레이부 14 : 코스 딜레이부
15 : 제 1 스위칭부 16 : 코스 딜레이 제어부
17 : 파인 딜레이부 18 : 제 2 스위칭부
19 : 파인 딜레이 제어부 20 : 제 1 클럭신호 딜레이부
21 : 제 2 클럭신호 딜레이부 22 : 리세트신호 발생부
이와 같은 목적을 달성하기 위한 본 발명의 클럭신호 지연 장치는 외부에서 입력되는 클럭신호(eCLK) 입력시 자연 발생되는 지연 시간(d1)과 출력 버퍼 구동시 자연 발생되는 지연 시간(d2) 만큼(d1+d2) 지연시키는 지연부와, 상기 지연부에서 출력되는 클럭신호를 입력하여 상승 에지에 동기되어 구형파 펄스를 발생하는 펄스 발생부와, 복수개의 단위 지연소자가 링 모양으로 구성되어 상기 펄스 발생부에서 발생된 펄스 신호를 지연시켜 회전 시킴과 동시에 Chip 내부에 입력된 클럭신호(rCLK)에 동기되어 상기 각 단위 지연소자의 신호를 래치하여 출력하는 링 딜레이부와, 상기 클럭신호(rCLK)를 상기 링 딜레이부의 회전수에 상응한 코스로 지연시키는 제 1 클럭신호 딜레이부와, 상기 제 1 클럭신호 딜레이부에서 출력된 클럭신호를 상기 링 딜레이부의 래치신호에 따라 미세하게 지연시켜 출력하는 제 2 클럭신호 딜레이부와, 상기 클럭신호(rCLK)에 의해 상기 링 딜레이부 및 제 1, 제 2 클럭신호 딜레이부를 리세트 시키는 리세트신호 발생부를 포함하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명의 클럭 지연 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 5는 본 발명의 클럭 지연 장치의 구성도이고, 도 6는 도 5의 부분 상세 구성도이다.
본 발명 일 실시예의 클럭 지연 장치는 외부에서 입력되는 클럭신호(eCLK)를 입력시 자연 발생되는 지연 시간(d1)과 출력 버퍼 구동시 자연 발생되는 지연 시간(d2) 만큼(d1+d2) 지연시키는 지연부(11)와, 상기 지연부(11)에서 출력되는 클럭신호를 입력하여 상승 에지에 동기되어 구형파 펄스를 발생하는 펄스 발생부(12)와, 링 모양으로 구성된 소정 개수의 단위 지연 소자(tpd)와 소정 개수의 플립플롭(F/F)으로 구성되어 상기 펄스 발생부(12)에서 발생된 펄스 신호를 회전 시킴과 동시에 상기 시간(d1) 동안 지연되어 Chip 내부에 입력된 클럭신호(rCLK)에 동기되어 각 단위 지연 소자(tpd)의 신호를 래치하여 출력하는 링 딜레이부(13)와, 상기 링 딜레이부(13)에서 펄스신호가 1회전할 때마다 해당 코스로 상기 클럭신호(rCLK)를 지연시켜 출력하는 제 1 클럭신호 딜레이부(20)와, 상기 링 딜레이부(13)의 플립플롭에서 래치되어 출력된 신호를 판단하여 펄스의 "하이"신호가 출력되는 위치에 따라 상기 제 1 클럭신호 딜레이부(20)에서 출력된 클럭신홀를 미세하게 지연하여 출력하는 제 2 클럭신호 딜레이부(21)와, 상기 내부 클럭신호를 입력하여 상기 링 딜레이부(13), 제 1, 제 2 클럭신호 딜레이부(20, 21)를 리세트 시키는 리세트신호 발생부(22)로 구성된다.
여기서, 제 1 클럭신호 딜레이부(20)는 소정 개수의 코스 딜레이 소자(CDU)로 이루어져 상기 클럭신호(rCLK)를 일정 코스로 계속 지연시키는 코스 딜레이부(14)와, 상기 코스 딜레이부(14)의 코스 딜레이 소자(CDU)의 수에 상응하는 소정 개수의 스위칭 소자로 구성되어 상기 코스 딜레이부(14)의 각 코스 딜레이 소자(CDU)의 출력을 스위칭하는 제 1 스위칭부(15)와, 상기 링 딜레이부(13)에서 상기 펄스신호가 회전되는 수를 카운트하여 그에 상응하는 시간 만큼 코스 딜레이되도록 상기 제 1 스위칭부(15)를 제어하는 코스 딜레이 제어부(16)로 구성된다.
제 2 클럭신호 딜레이부(21)는 상기 링 딜레이부(13)의 단위 지연 소자(tpd)의 개수와 같은 개수의 미세 딜레이 소자(FDU)로 이루어져 상기 제 1 스위칭부(15)에서 출력되는 클럭신호를 미세한 시간으로 지연시키는 파인 딜레이부(17)와, 상기 파인 딜레이부(17)의 미세 딜레이 소자(FDU)의 수에 상응하는 소정 개수의 스위칭 소자로 구성되어 상기 파인 딜레이부(17)의 각 미세 딜레이 소자(FDU)의 출력을 각각 스위칭하는 제 2 스위칭부(18)와, 상기 링 딜레이부(13)의 플립플롭(F/F)으로 부터 래치되어 출력되는 신호를 입력하여 상기 펄스 발생부(12)에서 발생된 펄스가 몇번째 플립플롭(F/F)에서 래치되었는가를 판단하여 그에 상응하는 스위칭가 오픈되도록 상기 제 2 스위칭부(18)를 제어하는 파인 딜레이 제어부(19)를 포함하여 구성된다.
여기서, 상기 링 딜레이부(13)의 구성은 도 5와 같다.
즉, 본 발명의 실시예에서는 8개의 단위 지연 소자(tpd)를 링 모양으로 연결하여 입력된 신호가 회전되도록 하고, 각 단위 지연 소자(tpd)에는 각각 플립플롭(F/F)이 내부 클럭신호(rCLK)에 동기되어 각 단위 지연 소자의 신호를 래치하도록 구성되며, 각 플립플롭(F/F)은 된다.
이와 같이 구성된 본 발명의 클럭신호 지연 장치의 동작은 다음과 같다.
도 7은 본 발명의 클럭신호 지연 장치의 각 부 출력 파형도이다.
외부에서 입력되는 클럭신호(eCLK)는 Chip 내부에 입력되면서 자연적으로 일정 시간(d1) 지연되고 마찬가지로 출력 버퍼 구동시 자연적으로 일정 시간(d2) 지연된다.
따라서, 상기 지연부(11)에서는 자연적으로 지연되는 시간 만큼(d1+d2) 외부에서 입력되는 클럭신호(eCLK)를 지연시키고(도 7 A 참조), 상기 펄스 발생부(12)에서 상기 지연부(11)에서 출력되는 클럭신호의 상승 에지에 동기되어 구형파 펄스를 발생하여 링 딜레이부(13)에 입력시킨다(도 7 B 참조).
그리고 링 모양으로 구성된 링 딜레이부(13)는 상기 펄스 발생부(12)에서 발생된 펄스 신호를 회전 시킴과 동시에 상기 시간(d1) 동안 지연되어 Chip 내부에 입력된 클럭신호(rCLK)에 동기되어 각 단위 지연 소자(tpd)의 신호를 래치하여 출력한다. 즉, 펄스 회전 신호는 코스 딜레이 제어부(16)에 입력되고, 각 플립플롭에 의해 래치된 신호는 파인 딜레이 제어부(19)에 입력된다.
이 때 코스 딜레이부(14)에서는 상기 내부 클럭신호(rCLK)를 일정 코스로 계속 지연시키고 있고, 상기 코스 딜레이 제어부(16)는 상기 링 딜레이부(13)에서 회전되는 상기 펄스신호를 카운트하여 그에 상응하는 시간 만큼 코스 딜레이되도록 상기 제 1 스위칭부(15)의 스위칭 소자를 선택적으로 "온" 시킨다(cCLK).
또한, 상기 제 1 스위칭부(15)에서 출력되는 클럭신호는 상기 파인 딜레이부(17)에서 미세한 시간으로 지연되고 있고, 상기 링 딜레이부(13)의 각 플립플롭(F/F)에서 래치된 신호는 파인 딜레이 제어부(19)에 입력된다. 파인 딜레이 제어부(19)는 상기 펄스 발생부(12)에서 발생된 펄스가 몇번째 플립플롭(F/F)에서 래치되었는가를 판단하여 그에 상응하는 시간 만큼 미세 지연되도록 제 2 스위칭부(18)의 스위칭 소자를 "온" 시켜 클럭신호를 출력한다(fCLK).
상기 제 2 스위칭부(18)에서 출력된 클럭신호는 자연적으로 일정 시간(d2) 만큼 지연된 후 출력 버퍼로 입력된다.
이상에서 설명한 바와 같은 본 발명의 클럭신호 지연 장치에 있어서는 다음과 같은 효과가 있다.
즉, 미세한 딜레이 시간을 얻기 위해서는 단위 지연소자(tpd) 지연 시간이 짧아야하고 작동 범위를 크게 하기 위해서는 단위 지연소자()의 개수(N)가 많아야 한다. 그런데 종래의 지연 라인에 있어서는 DTC가 TDC와 같은 수의 단위 지연(unit delay)을 필요로 하기 때문에 지연선의 총 지연 단위 수는 2N개가 필요하고 데이터 처리를 위한 플림플롭(F/F)도 N개 필요하므로 지연선은 많은 실리콘 면적을 소모하게 된다.
그러나 본 발명은 단위 지연소자를 링모양으로 형성하므로 미세한 딜레이 시간을 얻고 작동 범위도 크게할 수 있으면서 지연선이 차지하는 면적을 크게 줄일 수 있다.
다시말하면, 종래와 본 발명에서 0.1μs의 지연 시간을 갖는 단위 지연소자를 사용한다고 가정하면, 10μs의 작동 범위를 얻기 위해서 종래에는 약 200개의 단위 지연소자가 필요하지만 본 발명은 도 5에 도시한 바와 같이 8개의 단위 지연소자만 가지고도 충분한 작동 범위를 얻을 수 있다. 따라서 지연선이 차지하는 면적을 대폭 줄일 수 있다.

Claims (6)

  1. 외부에서 입력되는 클럭신호(eCLK) 입력시 자연 발생되는 지연 시간(d1)과 출력 버퍼 구동시 자연 발생되는 지연 시간(d2) 만큼(d1+d2) 지연시키는 지연부와,
    상기 지연부에서 출력되는 클럭신호를 입력하여 상승 에지에 동기되어 구형파 펄스를 발생하는 펄스 발생부와,
    복수개의 단위 지연소자가 링 모양으로 구성되어 상기 펄스 발생부에서 발생된 펄스 신호를 지연시켜 회전 시킴과 동시에 Chip 내부에 입력된 클럭신호(rCLK)에 동기되어 상기 각 단위 지연소자의 신호를 래치하여 출력하는 링 딜레이부와,
    상기 클럭신호(rCLK)를 상기 링 딜레이부의 회전수에 상응한 코스로 지연시키는 제 1 클럭신호 딜레이부와,
    상기 제 1 클럭신호 딜레이부에서 출력된 클럭신호를 상기 링 딜레이부의 래치신호에 따라 미세하게 지연시켜 출력하는 제 2 클럭신호 딜레이부와,
    상기 클럭신호(rCLK)에 의해 상기 링 딜레이부 및 제 1, 제 2 클럭신호 딜레이부를 리세트 시키는 리세트신호 발생부를 포함하여 구성됨을 특징으로 하는 클럭신호 지연 장치.
  2. 제 1 항에 있어서,
    제 1 클럭신호 딜레이부는 복수개의 코스 딜레이 소자(CDU)로 이루어져 상기 클럭신호(rCLK)를 일정 코스로 계속 지연시키는 코스 딜레이부와,
    상기 코스 딜레이부의 각 코스 딜레이 소자(CDU)의 출력을 스위칭하는 제 1 스위칭부와,
    상기 링 딜레이부에서 상기 펄스신호가 회전되는 수를 카운트하여 그에 상응하는 시간 만큼 코스 딜레이되도록 상기 제 1 스위칭부를 제어하는 코스 딜레이 제어부를 포함하여 구성됨을 특징으로 하는 클럭신호 지연 장치.
  3. 제 1 항에 있어서,
    상기 제 2 클럭신호 딜레이부는 복수개의 미세 딜레이 소자(FDU)로 구성되어상기 제 1 클럭신호 딜레이부에서 출력되는 클럭신호를 미세한 시간으로 계속 지연시키는 파인 딜레이부와,
    상기 파인 딜레이부의 각 미세 딜레이 소자(FDU)의 출력을 각각 스위칭하는 제 2 스위칭부와,
    상기 링 딜레이부의 각 래치신호에 따라 그에 상응하는 시간으로 미세 딜레이되도록 상기 제 2 스위칭부를 제어하는 파인 딜레이 제어부를 포함하여 구성됨을 특징으로 하는 클럭신호 지연 장치.
  4. 제 1 항에 있어서,
    상기 링 딜레이부는 링 모양으로 구성되어 상기 펄스 발생부에서 발생된 펄스신호를 회전시키면서 지연시키는 복수개의 단위 지연소자와,
    상기 클럭신호에 동기되어 상기 각 단위 지연 소자의 신호를 래치하여 출력하는 복수개의 래치부로 구성됨을 특징으로 하는 클럭신호 지연 장치.
  5. 제 4 항에 있어서,
    상기 복수개의 래치부는 플립플롭으로 구성됨을 특징으로 하는 클럭신호 지연 장치.
  6. 제 1 항에 있어서,
    상기 링 딜레이부는 펄스신호가 1 회전할 때마다 제 1 클럭신호 딜레이부에 출력하고, 래치된 모든 신호를 제 2 클럭신호 딜레이부에 출력함을 특징으로 하는 클럭신호 지연 장치.
KR1019980014844A 1998-04-25 1998-04-25 클럭신호 지연 장치 KR100263484B1 (ko)

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JP00502899A JP4223119B2 (ja) 1998-04-25 1999-01-12 クロック信号遅延装置
DE19914986A DE19914986B4 (de) 1998-04-25 1999-04-01 Vorrichtung zum Verzögern eines Taktsignals

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