JP3489178B2 - 同期式カウンタ - Google Patents
同期式カウンタInfo
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- JP3489178B2 JP3489178B2 JP04556294A JP4556294A JP3489178B2 JP 3489178 B2 JP3489178 B2 JP 3489178B2 JP 04556294 A JP04556294 A JP 04556294A JP 4556294 A JP4556294 A JP 4556294A JP 3489178 B2 JP3489178 B2 JP 3489178B2
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- Japan
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- signal
- circuit
- flip
- count
- flop
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Description
【０００１】
【産業上の利用分野】本発明はパルス位相差符号化回
路、時間／数値変換回路に用いられるカウンタやクロッ
ク制御ＰＬＬ等に使用される同期式カウンタに係わるも
のであり、特に高速クロック動作や多ビット化を目的と
する同期式カウンタに関するものである。
路、時間／数値変換回路に用いられるカウンタやクロッ
ク制御ＰＬＬ等に使用される同期式カウンタに係わるも
のであり、特に高速クロック動作や多ビット化を目的と
する同期式カウンタに関するものである。
【０００２】
【従来の技術】カウンタレベル反転は、任意の周波数を
持つクロック信号を入力し、このクロック信号の周期し
た回数をカウントして出力する回路であるが、従来この
ようなカウント回路として、例えば図１２に示したカウ
ント回路や、図１３に示すようなカウント回路がある。
持つクロック信号を入力し、このクロック信号の周期し
た回数をカウントして出力する回路であるが、従来この
ようなカウント回路として、例えば図１２に示したカウ
ント回路や、図１３に示すようなカウント回路がある。
【０００３】図１２に示したカウント回路は下位ビット
から上位ビットに行くに従って、多入力のＡＮＤ回路を
接続するカウンタ回路である。このカウンタ回路は、フ
リップフロップＱ１〜Ｑ１５の入力にそれより以前のフ
リップフロップの出力論理和を取る論理回路の出力が供
給される形となっている。このカウンタ回路は理論上最
も速く動作するが、ビット数が増えると論理回路を構成
するのに必要なトランジスタの素子数が指数関数的に増
え、膨大な素子面積が必要となってしまい、また配線も
非常に複雑となるため、実用的でないという問題があ
る。
から上位ビットに行くに従って、多入力のＡＮＤ回路を
接続するカウンタ回路である。このカウンタ回路は、フ
リップフロップＱ１〜Ｑ１５の入力にそれより以前のフ
リップフロップの出力論理和を取る論理回路の出力が供
給される形となっている。このカウンタ回路は理論上最
も速く動作するが、ビット数が増えると論理回路を構成
するのに必要なトランジスタの素子数が指数関数的に増
え、膨大な素子面積が必要となってしまい、また配線も
非常に複雑となるため、実用的でないという問題があ
る。
【０００４】また図１３は、図１２に対して回路内の素
子数や配線を減少させたカウンタ回路である。このカウ
ンタ回路は、素子数や配線を減少させるためにＡＮＤ回
路を直列に接続して行くものである。しかしこのような
同期式カウンタは、カウンタ内部の桁上げ用ゲート回路
出力が直列に並び上位ビットに順次転送されて信号の遅
延時間が蓄積されるため、より高速クロックで動作させ
た場合前記遅延時間の蓄積により誤動作を起こす場合が
ある。このため、多ビットで使用する場合、高速性を満
足できないという問題がある。
子数や配線を減少させたカウンタ回路である。このカウ
ンタ回路は、素子数や配線を減少させるためにＡＮＤ回
路を直列に接続して行くものである。しかしこのような
同期式カウンタは、カウンタ内部の桁上げ用ゲート回路
出力が直列に並び上位ビットに順次転送されて信号の遅
延時間が蓄積されるため、より高速クロックで動作させ
た場合前記遅延時間の蓄積により誤動作を起こす場合が
ある。このため、多ビットで使用する場合、高速性を満
足できないという問題がある。
【０００５】従って、従来上記の二つの問題を同時に解
決する同期式カウンタ、即ち速さと回路面積減少を両立
させる同期式カウンタの開発が求められていた。そし
て、こうした問題に鑑みたものとして例えば特開昭６２
−２１７７２２号公報に開示された同期式カウンタがあ
る。図１４から図１６は、同公報に示された回路を示し
た図である。図１４は、図１３において最も頻繁に反転
する第０ビット目のフリップフロップの出力Ｑ０を各フ
リップフロップに共通に入力させることにより、図１３
に比べて高速動作を実現するものである。また図１５
は、第０ビット目のフリップフロップの出力Ｑ０に加
え、次に頻繁に反転する第１のフリップフロップの出力
Ｑ１も、それ以降のフリップフロップに共通入力させる
ことで回路の高速化を実現するものである。しかし実際
に基板上に回路を構成する場合、２本の共通線を各フリ
ップフロップに配線することは、配線パターンの複雑
化，配線パターンの自由度の低下をもたらしてしまう。
図１６はこの問題を補う回路であり、出力Ｑ０，Ｑ１を
一つにまとめ共通線を１本にした回路である。
決する同期式カウンタ、即ち速さと回路面積減少を両立
させる同期式カウンタの開発が求められていた。そし
て、こうした問題に鑑みたものとして例えば特開昭６２
−２１７７２２号公報に開示された同期式カウンタがあ
る。図１４から図１６は、同公報に示された回路を示し
た図である。図１４は、図１３において最も頻繁に反転
する第０ビット目のフリップフロップの出力Ｑ０を各フ
リップフロップに共通に入力させることにより、図１３
に比べて高速動作を実現するものである。また図１５
は、第０ビット目のフリップフロップの出力Ｑ０に加
え、次に頻繁に反転する第１のフリップフロップの出力
Ｑ１も、それ以降のフリップフロップに共通入力させる
ことで回路の高速化を実現するものである。しかし実際
に基板上に回路を構成する場合、２本の共通線を各フリ
ップフロップに配線することは、配線パターンの複雑
化，配線パターンの自由度の低下をもたらしてしまう。
図１６はこの問題を補う回路であり、出力Ｑ０，Ｑ１を
一つにまとめ共通線を１本にした回路である。
【０００６】ここで、図１４に示したカウンタ回路の作
動を図１７に示したタイムチャートを用いて説明する。
ただし、ここではカウント信号Ｑ７までの８ビットと
し、またカウンタが最も変化する時、すなわちカウンタ
全ビットが変化するときについて説明する。図１４にお
いて上位ビットであるカウント信号Ｑ７が変化するのは
カウント信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態（論理
値１）の時に、クロック信号ＣＫがＬＯＷ状態（論理値
０）からＨＩＧＨ状態に変化した時である。ここでカウ
ント信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の２クロッ
ク前の状態（Ｑ１がＬＯＷ状態でＱ０、Ｑ２〜Ｑ６まで
がＨＩＧＨ状態）の場合から考えてみる。図１４におい
て、図１７のタイムチャートに示すようにクロック信号
ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化するとカウン
ト信号Ｑ０はＬＯＷ状態になり、カウント信号Ｑ１はＨ
ＩＧＨ状態になる。この結果１４の入力がどちらもＨＩ
ＧＨ状態となり１４出力はＨＩＧＨ状態になる。次に１
６の入力がどちらもＨＩＧＨ状態になるため１６出力は
ＨＩＧＨ状態になる。このように１４出力、１６出力、
１８出力、２０出力、２２出力は下位ビット側から順次
遅れてＨＩＧＨ状態になる。図１４に示す回路は以上の
ような構成で素子数の削減を達成している。
動を図１７に示したタイムチャートを用いて説明する。
ただし、ここではカウント信号Ｑ７までの８ビットと
し、またカウンタが最も変化する時、すなわちカウンタ
全ビットが変化するときについて説明する。図１４にお
いて上位ビットであるカウント信号Ｑ７が変化するのは
カウント信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態（論理
値１）の時に、クロック信号ＣＫがＬＯＷ状態（論理値
０）からＨＩＧＨ状態に変化した時である。ここでカウ
ント信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の２クロッ
ク前の状態（Ｑ１がＬＯＷ状態でＱ０、Ｑ２〜Ｑ６まで
がＨＩＧＨ状態）の場合から考えてみる。図１４におい
て、図１７のタイムチャートに示すようにクロック信号
ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化するとカウン
ト信号Ｑ０はＬＯＷ状態になり、カウント信号Ｑ１はＨ
ＩＧＨ状態になる。この結果１４の入力がどちらもＨＩ
ＧＨ状態となり１４出力はＨＩＧＨ状態になる。次に１
６の入力がどちらもＨＩＧＨ状態になるため１６出力は
ＨＩＧＨ状態になる。このように１４出力、１６出力、
１８出力、２０出力、２２出力は下位ビット側から順次
遅れてＨＩＧＨ状態になる。図１４に示す回路は以上の
ような構成で素子数の削減を達成している。
【０００７】
【発明が解決しようとする課題】しかしながら、特開昭
６２−２１７７２２号公報に開示された同期式カウンタ
は、頻繁に反転して遅延時間発生の原因となる下位ビッ
トＱ０，Ｑ１をそれ以降のフリップフロップに共通線を
設けて共通入力させることで、従来よりも速い動作を実
現しているが、第１または第２フリップフロップ以降で
は、基本的に従来の図１３の同期式カウンタと変わり様
がなく、依然遅延時間蓄積といった問題が生じていた。
また同公報の考え方から言うと、更に高速動作を期待し
た場合、下位ビットから順にさらに共通入力にして行く
ことになり、この結果、上記のように配線パターンの複
雑化，配線パターンの自由度の低下と言った問題が生じ
てしまう。従って同公報に開示された同期式カウンタで
は、高速動作・配線パターンの簡単化・回路面積の減少
を同時に満足することができないという問題があった。
６２−２１７７２２号公報に開示された同期式カウンタ
は、頻繁に反転して遅延時間発生の原因となる下位ビッ
トＱ０，Ｑ１をそれ以降のフリップフロップに共通線を
設けて共通入力させることで、従来よりも速い動作を実
現しているが、第１または第２フリップフロップ以降で
は、基本的に従来の図１３の同期式カウンタと変わり様
がなく、依然遅延時間蓄積といった問題が生じていた。
また同公報の考え方から言うと、更に高速動作を期待し
た場合、下位ビットから順にさらに共通入力にして行く
ことになり、この結果、上記のように配線パターンの複
雑化，配線パターンの自由度の低下と言った問題が生じ
てしまう。従って同公報に開示された同期式カウンタで
は、高速動作・配線パターンの簡単化・回路面積の減少
を同時に満足することができないという問題があった。
【０００８】本発明は上記問題に鑑みたものであり、そ
の目的は第一に高速動作と配線パターンの簡単化・回路
面積の減少を同時に満足することのできる同期式カウン
タを得ること、また第二に更に高速動作を実現する同期
式カウンタを得ることにある。
の目的は第一に高速動作と配線パターンの簡単化・回路
面積の減少を同時に満足することのできる同期式カウン
タを得ること、また第二に更に高速動作を実現する同期
式カウンタを得ることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に構成された第１発明の同期式カウンタは、ｎ＋１個の
フリップフロップを有し、クロック信号が入力され、該
クロック信号に同期して動作するとともに、最下位の第
０から上位の第ｎビット目までの（ｎ＋１）個の自身の
出力を成すカウント信号を反転させることで前記クロッ
ク信号のレベル反転数を前記カウント信号で表す演算回
路、前記カウント信号のうち第０乃至第ｉ（但し、１≦
ｉ≦（ｎ−１））ビット目までのカウント信号が入力さ
れ、該第０乃至第ｉまでのカウント信号相互間の論理和
を取って前記フリップフロップ毎の制御信号を形成し、
該制御信号を前記演算回路に出力して、前記第１乃至第
（ｉ＋１）のフリップフロップの出力を反転させる複数
の制御信号出力回路、を有する制御回路を備える同期式
カウンタにおいて、前記制御回路は、前記カウント信号
を下位のビットから順に複数取りまとめる複数の信号群
が流れる配線群、および前記各信号群内の各カウント信
号相互間の論理和を取る複数の信号纏め回路を備え、前
記制御回路は、前記各信号群を構成するカウント信号の
何れよりも上位ビットの前記フリップフロップに対し
て、前記信号纏め回路から前記制御信号を供給するよう
にしたことを特徴としている。
に構成された第１発明の同期式カウンタは、ｎ＋１個の
フリップフロップを有し、クロック信号が入力され、該
クロック信号に同期して動作するとともに、最下位の第
０から上位の第ｎビット目までの（ｎ＋１）個の自身の
出力を成すカウント信号を反転させることで前記クロッ
ク信号のレベル反転数を前記カウント信号で表す演算回
路、前記カウント信号のうち第０乃至第ｉ（但し、１≦
ｉ≦（ｎ−１））ビット目までのカウント信号が入力さ
れ、該第０乃至第ｉまでのカウント信号相互間の論理和
を取って前記フリップフロップ毎の制御信号を形成し、
該制御信号を前記演算回路に出力して、前記第１乃至第
（ｉ＋１）のフリップフロップの出力を反転させる複数
の制御信号出力回路、を有する制御回路を備える同期式
カウンタにおいて、前記制御回路は、前記カウント信号
を下位のビットから順に複数取りまとめる複数の信号群
が流れる配線群、および前記各信号群内の各カウント信
号相互間の論理和を取る複数の信号纏め回路を備え、前
記制御回路は、前記各信号群を構成するカウント信号の
何れよりも上位ビットの前記フリップフロップに対し
て、前記信号纏め回路から前記制御信号を供給するよう
にしたことを特徴としている。
【００１０】ここで、上記第１発明の同期式カウンタに
おいて、前記制御回路は、前記カウント信号を下位のビ
ットから順に複数取りまとめる少なくとも第１，第２，
第３の信号群が流れる第１，第２，第３の配線群、前記
第１の信号群内の各カウント信号相互間の論理和を取る
第１の信号纏め回路、前記第２の信号群内の各カウント
信号相互間の論理和を取る第２の信号纏め回路、前記第
１の信号纏め回路と前記第２の信号纏め回路との間の論
理和を取る第３の信号纏め回路を備え、前記制御回路
は、前記第１，第２の信号群を構成するカウント信号の
何れよりも上位ビットの前記フリップフロップに対し
て、前記第３の信号纏め回路から前記制御信号を供給す
ることが好ましい。
おいて、前記制御回路は、前記カウント信号を下位のビ
ットから順に複数取りまとめる少なくとも第１，第２，
第３の信号群が流れる第１，第２，第３の配線群、前記
第１の信号群内の各カウント信号相互間の論理和を取る
第１の信号纏め回路、前記第２の信号群内の各カウント
信号相互間の論理和を取る第２の信号纏め回路、前記第
１の信号纏め回路と前記第２の信号纏め回路との間の論
理和を取る第３の信号纏め回路を備え、前記制御回路
は、前記第１，第２の信号群を構成するカウント信号の
何れよりも上位ビットの前記フリップフロップに対し
て、前記第３の信号纏め回路から前記制御信号を供給す
ることが好ましい。
【００１１】また上記目的を達成するために構成された
第２発明の同期式カウンタは、ｎ＋１個のフリップフロ
ップを有し、クロック信号が入力され、該クロック信号
に同期して動作するとともに、最下位の第０から上位の
第ｎビット目までの（ｎ＋１）個の自身の出力を成すカ
ウント信号を反転させることで前記クロック信号のレベ
ル反転数を前記カウント信号で表す演算回路、前記カウ
ント信号のうち第０乃至第ｉ（但し、１≦ｉ≦（ｎ−
１））ビット目までのカウント信号が入力され、該第０
乃至第ｉまでのカウント信号相互間の論理和を取って前
記フリップフロップ毎の制御信号を形成し、該制御信号
を前記演算回路に出力して、前記第１乃至第（ｉ＋１）
のフリップフロップの出力を反転させる複数の制御信号
出力回路、を有する制御回路を備える同期式カウンタに
おいて、前記制御回路は、前記カウント信号を下位のビ
ットから順に複数取りまとめる複数の信号群が流れる配
線群、および前記各信号群内の各カウント信号相互間の
論理和を取る複数の信号纏め回路を備え、前記制御回路
は、前記各信号群を構成するカウント信号の何れよりも
上位ビットの前記フリップフロップに対して、前記信号
纏め回路出力と前記第０ビット目のカウント信号とから
前記制御信号を供給するようにしたことを特徴としてい
る。
第２発明の同期式カウンタは、ｎ＋１個のフリップフロ
ップを有し、クロック信号が入力され、該クロック信号
に同期して動作するとともに、最下位の第０から上位の
第ｎビット目までの（ｎ＋１）個の自身の出力を成すカ
ウント信号を反転させることで前記クロック信号のレベ
ル反転数を前記カウント信号で表す演算回路、前記カウ
ント信号のうち第０乃至第ｉ（但し、１≦ｉ≦（ｎ−
１））ビット目までのカウント信号が入力され、該第０
乃至第ｉまでのカウント信号相互間の論理和を取って前
記フリップフロップ毎の制御信号を形成し、該制御信号
を前記演算回路に出力して、前記第１乃至第（ｉ＋１）
のフリップフロップの出力を反転させる複数の制御信号
出力回路、を有する制御回路を備える同期式カウンタに
おいて、前記制御回路は、前記カウント信号を下位のビ
ットから順に複数取りまとめる複数の信号群が流れる配
線群、および前記各信号群内の各カウント信号相互間の
論理和を取る複数の信号纏め回路を備え、前記制御回路
は、前記各信号群を構成するカウント信号の何れよりも
上位ビットの前記フリップフロップに対して、前記信号
纏め回路出力と前記第０ビット目のカウント信号とから
前記制御信号を供給するようにしたことを特徴としてい
る。
【００１２】なお上記第２発明において、前記制御信号
出力回路は、第１乃至第ｊ（但し、２≦ｊ≦ｎ−１）の
制御信号出力回路を有し、該第１の制御信号出力回路は
前記第１のフリップフロップのカウント信号及び第２の
フリップフロップのカウント信号を入力して両信号に基
づいて前記第３のフリップフロップに対する制御信号を
形成するものであり、前記第２乃至第ｊの制御信号出力
回路は、前記第１のフリップフロップのカウント信号及
び第２乃至第ｊのフリップフロップの各カウント信号の
論理和信号を入力し、これらの信号に基づいて前記第３
乃至第（ｊ＋１）のフリップフロップに対する制御信号
を形成するものであることが好ましい。
出力回路は、第１乃至第ｊ（但し、２≦ｊ≦ｎ−１）の
制御信号出力回路を有し、該第１の制御信号出力回路は
前記第１のフリップフロップのカウント信号及び第２の
フリップフロップのカウント信号を入力して両信号に基
づいて前記第３のフリップフロップに対する制御信号を
形成するものであり、前記第２乃至第ｊの制御信号出力
回路は、前記第１のフリップフロップのカウント信号及
び第２乃至第ｊのフリップフロップの各カウント信号の
論理和信号を入力し、これらの信号に基づいて前記第３
乃至第（ｊ＋１）のフリップフロップに対する制御信号
を形成するものであることが好ましい。
【００１３】そして上記第１乃至第２発明において、前
記信号纏め回路は、前記信号群における各カウンタ信号
を並列入力して論理和を取ることが好ましい。また、上
記第１乃至第２発明の同期式カウンタにおいて、前記演
算回路におけるフリップフロップの数ｎは７以上の正数
であり、前記第１ビット目のカウント信号を取りまとめ
る前記信号纏め回路から第ｎビット目のフリップフロッ
プの制御信号を形成する前記信号纏め回路までに、前記
信号纏め回路が直列に並ぶ数は、（ｎ＋１）を２で割っ
た数よりも小さい数であることが好ましい。
記信号纏め回路は、前記信号群における各カウンタ信号
を並列入力して論理和を取ることが好ましい。また、上
記第１乃至第２発明の同期式カウンタにおいて、前記演
算回路におけるフリップフロップの数ｎは７以上の正数
であり、前記第１ビット目のカウント信号を取りまとめ
る前記信号纏め回路から第ｎビット目のフリップフロッ
プの制御信号を形成する前記信号纏め回路までに、前記
信号纏め回路が直列に並ぶ数は、（ｎ＋１）を２で割っ
た数よりも小さい数であることが好ましい。
【００１４】また上記目的を達成するために構成された
第３発明の同期式カウンタは、ｎ＋１個のフリップフロ
ップを有し、クロック信号が入力され、該クロック信号
に同期して動作するとともに、最下位の第０から上位の
第ｎビット目までの（ｎ＋１）個の自身の出力を成すカ
ウント信号を反転させることで前記クロック信号のレベ
ル反転数を前記カウント信号で表す演算回路、前記カウ
ント信号のうち第０乃至第ｉ（但し、１≦ｉ≦（ｎ−
１））ビット目までのカウント信号が入力され、該第０
乃至第ｉまでのカウント信号相互間の論理和を取って前
記フリップフロップ毎の制御信号を形成し、該制御信号
を前記演算回路に出力して、前記第１乃至第（ｉ＋１）
のフリップフロップの出力を反転させる複数の制御信号
出力回路、を有する制御回路を備える同期式カウンタに
おいて、前記制御回路は、前記カウント信号を下位のビ
ットから順に複数取りまとめる第１，第２の信号群が流
れる第１，第２の配線群、前記第１の信号群における最
後の制御信号出力回路であり更に前記第１の信号群内の
全てのカウント信号の間の論理和を信号纏め回路を有
し、前記第２の信号群内のカウント信号を入力する制御
信号出力回路は、前記第２の信号群を構成するカウント
信号の何れよりも下位ビットの論理和を前記信号纏め回
路の出力から取り、前記制御回路は、前記第２の信号群
を構成するカウント信号の前記フリップフロップに対し
て、前記信号纏め回路から前記制御信号を供給するよう
にしたことを特徴としている。
第３発明の同期式カウンタは、ｎ＋１個のフリップフロ
ップを有し、クロック信号が入力され、該クロック信号
に同期して動作するとともに、最下位の第０から上位の
第ｎビット目までの（ｎ＋１）個の自身の出力を成すカ
ウント信号を反転させることで前記クロック信号のレベ
ル反転数を前記カウント信号で表す演算回路、前記カウ
ント信号のうち第０乃至第ｉ（但し、１≦ｉ≦（ｎ−
１））ビット目までのカウント信号が入力され、該第０
乃至第ｉまでのカウント信号相互間の論理和を取って前
記フリップフロップ毎の制御信号を形成し、該制御信号
を前記演算回路に出力して、前記第１乃至第（ｉ＋１）
のフリップフロップの出力を反転させる複数の制御信号
出力回路、を有する制御回路を備える同期式カウンタに
おいて、前記制御回路は、前記カウント信号を下位のビ
ットから順に複数取りまとめる第１，第２の信号群が流
れる第１，第２の配線群、前記第１の信号群における最
後の制御信号出力回路であり更に前記第１の信号群内の
全てのカウント信号の間の論理和を信号纏め回路を有
し、前記第２の信号群内のカウント信号を入力する制御
信号出力回路は、前記第２の信号群を構成するカウント
信号の何れよりも下位ビットの論理和を前記信号纏め回
路の出力から取り、前記制御回路は、前記第２の信号群
を構成するカウント信号の前記フリップフロップに対し
て、前記信号纏め回路から前記制御信号を供給するよう
にしたことを特徴としている。
【００１５】なお、上記第１乃至第３発明の同期式カウ
ンタにおいて、前記信号群は、２乃至３本のカウンタ信
号から構成されていることが好ましい。そして前記第１
のフリップフロップは、クロック信号を分周して最下位
ビットである第０ビット目のカウント信号を得るもので
あり、また前記第２のフリップフロップは、前記第１の
フリップフロップのカウント信号が制御信号として供給
され、この制御信号が一方論理レベルの時に前記クロッ
クに同期して第１ビット目のカウント信号のレベルを反
転させるものであり、前記第３乃至第ｎのフリップフロ
ップは、前記制御信号を入力し、前記制御信号が一方論
理レベルの時に前記クロックに周期して第３乃至第ｎビ
ット目のカウント信号のレベルを反転させるものである
ことが好ましい。
ンタにおいて、前記信号群は、２乃至３本のカウンタ信
号から構成されていることが好ましい。そして前記第１
のフリップフロップは、クロック信号を分周して最下位
ビットである第０ビット目のカウント信号を得るもので
あり、また前記第２のフリップフロップは、前記第１の
フリップフロップのカウント信号が制御信号として供給
され、この制御信号が一方論理レベルの時に前記クロッ
クに同期して第１ビット目のカウント信号のレベルを反
転させるものであり、前記第３乃至第ｎのフリップフロ
ップは、前記制御信号を入力し、前記制御信号が一方論
理レベルの時に前記クロックに周期して第３乃至第ｎビ
ット目のカウント信号のレベルを反転させるものである
ことが好ましい。
【００１６】
【作用】上記のように構成された請求項１記載の同期式
カウンタによれば、制御回路内において、カウント信号
が下位のビットから順に複数取りまとめられて信号群に
なっており、信号群毎に信号群内の各カウント信号相互
間の論理和を取る信号纏め回路を備えている。制御回路
は演算回路のフリップフロップに対する制御信号を形成
する際、カウント信号相互間の論理和のうち信号群内の
カウント信号の部分の論理和をこの信号纏め回路から取
る。このように、信号群毎に信号纏め回路を備えて回路
の直列接続数を減らすことにより、信号の遅延時間の蓄
積を減少させる。
カウンタによれば、制御回路内において、カウント信号
が下位のビットから順に複数取りまとめられて信号群に
なっており、信号群毎に信号群内の各カウント信号相互
間の論理和を取る信号纏め回路を備えている。制御回路
は演算回路のフリップフロップに対する制御信号を形成
する際、カウント信号相互間の論理和のうち信号群内の
カウント信号の部分の論理和をこの信号纏め回路から取
る。このように、信号群毎に信号纏め回路を備えて回路
の直列接続数を減らすことにより、信号の遅延時間の蓄
積を減少させる。
【００１７】また請求項２記載の同期式カウンタによれ
ば、制御回路内において、カウント信号が下位のビット
から順に複数取りまとめられて少なくとも第１，第２，
第３の信号群になっており、第１の信号群内の各カウン
ト信号相互間の論理和を取る第１の信号纏め回路、第２
の信号群内の各カウント信号相互間の論理和を取る第２
の信号纏め回路、第１の信号纏め回路と第２の信号纏め
回路との間の論理和を取る第３の信号纏め回路を備えて
いる。制御回路は演算回路のフリップフロップに対する
制御信号を形成する際、カウント信号相互間の論理和の
うち第１，第２の信号群内のカウント信号の部分の論理
和を第３の信号纏め回路から取る。このように、信号群
毎に信号纏め回路を備え、また更にその信号纏め回路を
取りまとめる第３の信号纏め回路を備えて回路の直列接
続数を減らすことにより、信号の遅延時間の蓄積を減少
させる。
ば、制御回路内において、カウント信号が下位のビット
から順に複数取りまとめられて少なくとも第１，第２，
第３の信号群になっており、第１の信号群内の各カウン
ト信号相互間の論理和を取る第１の信号纏め回路、第２
の信号群内の各カウント信号相互間の論理和を取る第２
の信号纏め回路、第１の信号纏め回路と第２の信号纏め
回路との間の論理和を取る第３の信号纏め回路を備えて
いる。制御回路は演算回路のフリップフロップに対する
制御信号を形成する際、カウント信号相互間の論理和の
うち第１，第２の信号群内のカウント信号の部分の論理
和を第３の信号纏め回路から取る。このように、信号群
毎に信号纏め回路を備え、また更にその信号纏め回路を
取りまとめる第３の信号纏め回路を備えて回路の直列接
続数を減らすことにより、信号の遅延時間の蓄積を減少
させる。
【００１８】また請求項３記載の第２発明の同期式カウ
ンタによれば、制御回路内において、カウント信号が下
位のビットから順に複数取りまとめられて信号群になっ
ており、信号群毎に信号群内の各カウント信号相互間の
論理和を取る信号纏め回路を備えている。制御回路は演
算回路のフリップフロップに対する制御信号を形成する
際、第１のフリップフロップ以降のカウント信号相互間
の論理和のうち信号群内のカウント信号の部分の論理和
をこの信号纏め回路から取り、第０のフリップフロップ
のカウント信号との論理和を取ってフリップフロップに
出力する。このように、信号群毎に纏め回路を備えて回
路の直列接続数を減らすことにより、信号の遅延時間の
蓄積を減少させる。
ンタによれば、制御回路内において、カウント信号が下
位のビットから順に複数取りまとめられて信号群になっ
ており、信号群毎に信号群内の各カウント信号相互間の
論理和を取る信号纏め回路を備えている。制御回路は演
算回路のフリップフロップに対する制御信号を形成する
際、第１のフリップフロップ以降のカウント信号相互間
の論理和のうち信号群内のカウント信号の部分の論理和
をこの信号纏め回路から取り、第０のフリップフロップ
のカウント信号との論理和を取ってフリップフロップに
出力する。このように、信号群毎に纏め回路を備えて回
路の直列接続数を減らすことにより、信号の遅延時間の
蓄積を減少させる。
【００１９】請求項５記載の同期式カウンタによれば、
信号纏め回路は、信号群における各カウンタ信号を並列
入力して論理和を取ることで信号の遅延時間の蓄積を減
少させる。また請求項７記載の同期式カウンタによれ
ば、前記制御回路は、第１，第２の信号群を有し、第１
の信号群に第１の信号群内の全てのカウント信号の間の
論理和を取る信号纏め回路を有している。そして第２の
信号群内のカウント信号を入力する制御信号出力回路
は、第１の信号群以前のカウント信号の論理和を信号纏
め回路の出力から取り、信号群よりも上位ビットのフリ
ップフロップに対する制御信号を形成している。このよ
うに、信号群毎に纏め回路を備えて回路の直列接続数を
減らすことにより、信号の遅延時間の蓄積を減少させ
る。
信号纏め回路は、信号群における各カウンタ信号を並列
入力して論理和を取ることで信号の遅延時間の蓄積を減
少させる。また請求項７記載の同期式カウンタによれ
ば、前記制御回路は、第１，第２の信号群を有し、第１
の信号群に第１の信号群内の全てのカウント信号の間の
論理和を取る信号纏め回路を有している。そして第２の
信号群内のカウント信号を入力する制御信号出力回路
は、第１の信号群以前のカウント信号の論理和を信号纏
め回路の出力から取り、信号群よりも上位ビットのフリ
ップフロップに対する制御信号を形成している。このよ
うに、信号群毎に纏め回路を備えて回路の直列接続数を
減らすことにより、信号の遅延時間の蓄積を減少させ
る。
【００２０】
【発明の効果】請求項１，２記載の同期式カウンタによ
れば、制御回路は信号群毎に信号纏め回路を備えて回路
の直列接続数を減らすことにより、信号の遅延時間の蓄
積を減少させることができる。そして、共通線を設けて
共通入力させることがないので、高速動作と配線パター
ンの簡単化・回路面積の減少を同時に満足することがで
きる。
れば、制御回路は信号群毎に信号纏め回路を備えて回路
の直列接続数を減らすことにより、信号の遅延時間の蓄
積を減少させることができる。そして、共通線を設けて
共通入力させることがないので、高速動作と配線パター
ンの簡単化・回路面積の減少を同時に満足することがで
きる。
【００２１】また請求項３記載の同期式カウンタによれ
ば、制御回路は信号群毎に信号纏め回路を備えて回路の
直列接続数を減らすことにより、信号の遅延時間の蓄積
を減少させることができる。そして、共通線を設けて最
も頻繁に反転する第０のフリップフロップのカウント信
号を共通入力させることでさらに高速動作を実現するこ
とができる。
ば、制御回路は信号群毎に信号纏め回路を備えて回路の
直列接続数を減らすことにより、信号の遅延時間の蓄積
を減少させることができる。そして、共通線を設けて最
も頻繁に反転する第０のフリップフロップのカウント信
号を共通入力させることでさらに高速動作を実現するこ
とができる。
【００２２】請求項５記載の同期式カウンタによれば、
信号纏め回路は、信号群における各カウンタ信号を並列
入力して論理和を取ることで信号の遅延時間の蓄積を減
少させることができる。請求項７記載の同期式カウンタ
によれば、制御回路は信号群毎に信号纏め回路を備えて
回路の直列接続数を減らすことにより、信号の遅延時間
の蓄積を減少させることができる。そして、共通線を設
けて共通入力させることがないので、高速動作と配線パ
ターンの簡単化・回路面積の減少を同時に満足すること
ができる。
信号纏め回路は、信号群における各カウンタ信号を並列
入力して論理和を取ることで信号の遅延時間の蓄積を減
少させることができる。請求項７記載の同期式カウンタ
によれば、制御回路は信号群毎に信号纏め回路を備えて
回路の直列接続数を減らすことにより、信号の遅延時間
の蓄積を減少させることができる。そして、共通線を設
けて共通入力させることがないので、高速動作と配線パ
ターンの簡単化・回路面積の減少を同時に満足すること
ができる。
【００２３】
（第１実施例）以下に本発明による第１実施例の同期式
カウンタを図面と共に説明する。図１は本発明の第１実
施例であるカウンタ回路を示す図である。図において概
略的には、クロック信号ＣＫを２分周する１個のＤフリ
ップフロップ１００、入力信号がＨＩＧＨ状態（論理値
１）の時に上記クロック信号ＣＫに同期して出力信号の
状態を反転するＪＫフリップフロップ１０１〜１１５
（フリップフロップに相当）、これらＪＫフリップフロ
ップに制御信号を入力させる論理回路２０１〜２０７、
ＪＫフリップフロップ１０１〜１１５の出力を２本づつ
の信号群にまとめ、これらの信号群の論理和を取る下段
信号纏め回路３０１〜３０７（信号纏め回路に相当。ま
たこれらの内、隣合った二つの論理回路が第１，第２の
信号纏め回路に相当）、下段信号纏め回路３０１〜３０
７の出力を更に取りまとめる上段信号纏め回路４０１〜
４０６（第３の信号纏め回路に相当）から構成されてい
る。
カウンタを図面と共に説明する。図１は本発明の第１実
施例であるカウンタ回路を示す図である。図において概
略的には、クロック信号ＣＫを２分周する１個のＤフリ
ップフロップ１００、入力信号がＨＩＧＨ状態（論理値
１）の時に上記クロック信号ＣＫに同期して出力信号の
状態を反転するＪＫフリップフロップ１０１〜１１５
（フリップフロップに相当）、これらＪＫフリップフロ
ップに制御信号を入力させる論理回路２０１〜２０７、
ＪＫフリップフロップ１０１〜１１５の出力を２本づつ
の信号群にまとめ、これらの信号群の論理和を取る下段
信号纏め回路３０１〜３０７（信号纏め回路に相当。ま
たこれらの内、隣合った二つの論理回路が第１，第２の
信号纏め回路に相当）、下段信号纏め回路３０１〜３０
７の出力を更に取りまとめる上段信号纏め回路４０１〜
４０６（第３の信号纏め回路に相当）から構成されてい
る。
【００２４】そして本実施例では、２本づつの信号群に
まとめられているため、図１のように信号群ａはＤフリ
ップフロップ１００の出力とＪＫフリップフロップ１０
１の出力から構成され、以下信号群ｂ〜ｇは順にそれぞ
れＪＫフリップフロップ１０２〜１０３、１０４〜１０
５、１０６〜１０７、１０８〜１０９、１１０〜１１
１、１１２〜１１３、１１４〜１１５の出力から構成さ
れている。
まとめられているため、図１のように信号群ａはＤフリ
ップフロップ１００の出力とＪＫフリップフロップ１０
１の出力から構成され、以下信号群ｂ〜ｇは順にそれぞ
れＪＫフリップフロップ１０２〜１０３、１０４〜１０
５、１０６〜１０７、１０８〜１０９、１１０〜１１
１、１１２〜１１３、１１４〜１１５の出力から構成さ
れている。
【００２５】ここで、Ｄフリップフロップ１００の出力
信号Ｑは最下位ビット、すなわち第０ビット目のカウン
ト信号Ｑ０として出力され、各フリップフロップ１０１
〜１１５の出力信号Ｑは第１ビット目以降のカウント信
号Ｑ１、Ｑ２、・・・Ｑ１５として出力されている。そ
して、本実施例において上記Ｄフリップフロップ１００
とＪＫフリップフロップ１０１〜１１５で、演算回路を
構成している。
信号Ｑは最下位ビット、すなわち第０ビット目のカウン
ト信号Ｑ０として出力され、各フリップフロップ１０１
〜１１５の出力信号Ｑは第１ビット目以降のカウント信
号Ｑ１、Ｑ２、・・・Ｑ１５として出力されている。そ
して、本実施例において上記Ｄフリップフロップ１００
とＪＫフリップフロップ１０１〜１１５で、演算回路を
構成している。
【００２６】以下に各構成要素の働きについて簡単に説
明する。まず１段目のＪＫフリップフロップ１０１はＪ
Ｋ入力信号として上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０が供給されている。信号群ａにおいて、下
段信号纏め回路３０１は、上記Ｄフリップフロップ１０
０のカウント信号Ｑ０と上記ＪＫフリップフロップ１０
１のカウント信号Ｑ１とが並列に供給されている１個の
ＡＮＤ回路で、信号群ａの信号纏め回路に相当する。そ
して、この回路は、２段目のＪＫフリップフロップ１０
２に対する制御信号を形成する。
明する。まず１段目のＪＫフリップフロップ１０１はＪ
Ｋ入力信号として上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０が供給されている。信号群ａにおいて、下
段信号纏め回路３０１は、上記Ｄフリップフロップ１０
０のカウント信号Ｑ０と上記ＪＫフリップフロップ１０
１のカウント信号Ｑ１とが並列に供給されている１個の
ＡＮＤ回路で、信号群ａの信号纏め回路に相当する。そ
して、この回路は、２段目のＪＫフリップフロップ１０
２に対する制御信号を形成する。
【００２７】信号群ｂにおいて、論理回路２０１は、上
記下段信号纏め回路３０１と上記ＪＫフリップフロップ
１０２のカウント信号Ｑ２とが並列に供給されている１
個のＡＮＤ回路で、ＪＫフリップフロップ１０３に対す
る制御信号を形成する。そして下段信号纏め回路３０２
は、上記フリップフロップ１０２のカウント信号Ｑ２と
上記ＪＫフリップフロップ１０３のカウント信号Ｑ３と
が並列に供給されている１個のＡＮＤ回路で、信号群ｂ
の信号纏め回路に相当する。また、上段信号纏め回路４
０１（第３の信号纏め回路に相当）は、上記信号群ａの
信号纏め回路である下段信号纏め回路３０１と信号群ｂ
の信号纏め回路である下段信号纏め回路３０２との論理
和を取る１個のＡＮＤ回路である。そして、この回路
は、４段目のＪＫフリップフロップ１０４に対する制御
信号を形成する。
記下段信号纏め回路３０１と上記ＪＫフリップフロップ
１０２のカウント信号Ｑ２とが並列に供給されている１
個のＡＮＤ回路で、ＪＫフリップフロップ１０３に対す
る制御信号を形成する。そして下段信号纏め回路３０２
は、上記フリップフロップ１０２のカウント信号Ｑ２と
上記ＪＫフリップフロップ１０３のカウント信号Ｑ３と
が並列に供給されている１個のＡＮＤ回路で、信号群ｂ
の信号纏め回路に相当する。また、上段信号纏め回路４
０１（第３の信号纏め回路に相当）は、上記信号群ａの
信号纏め回路である下段信号纏め回路３０１と信号群ｂ
の信号纏め回路である下段信号纏め回路３０２との論理
和を取る１個のＡＮＤ回路である。そして、この回路
は、４段目のＪＫフリップフロップ１０４に対する制御
信号を形成する。
【００２８】以下同様に、下段信号纏め回路３０３，３
０４，３０５，３０６，３０７は、各々上記フリップフ
ロップ１０４と１０５，１０６と１０７，１０８と１０
９，１１０と１１１，１１２と１１３のカウント信号が
各々並列に供給されている１個のＡＮＤ回路で、各々信
号群ｃ，ｄ，ｅ，ｆ，ｇの信号纏め回路に相当する。そ
して、上段信号纏め回路４０２は上記信号群ａ〜ｃの下
段信号纏め回路相互間の論理和を取る１個のＡＮＤ回路
でＪＫフリップフロップ１０６に対する制御信号を形成
する。上段信号纏め回路４０３は上記上段信号纏め回路
４０２と信号群ｄの下段信号纏め回路３０４相互間の論
理和を取る１個のＡＮＤ回路でＪＫフリップフロップ１
０８に対する制御信号を形成する。上段信号纏め回路４
０４は上記上段信号纏め回路４０２と信号群ｄ，ｅの下
段信号纏め回路３０４，３０５相互間の論理和を取る１
個のＡＮＤ回路でＪＫフリップフロップ１１０に対する
制御信号を形成する。上段信号纏め回路４０５は上記上
段信号纏め回路４０４と信号群ｆの下段信号纏め回路３
０６相互間の論理和を取る１個のＡＮＤ回路でＪＫフリ
ップフロップ１１２に対する制御信号を形成する。上段
信号纏め回路４０６は上記上段信号纏め回路４０４と信
号群ｆ，ｇの下段信号纏め回路３０６，３０７相互間の
論理和を取る１個のＡＮＤ回路でＪＫフリップフロップ
１１４に対する制御信号を形成する。そして、論理回路
２０２，２０３，２０４，２０５，２０６，２０７は、
各々上記上段信号纏め回路４０１とカウント信号Ｑ４，
上段信号纏め回路４０２とカウント信号Ｑ６，上段信号
纏め回路４０３とカウント信号Ｑ８，上段信号纏め回路
４０４とカウント信号Ｑ１０，上段信号纏め回路４０５
とカウント信号Ｑ１２，上段信号纏め回路４０６とカウ
ント信号Ｑ１４とが並列に供給されている１個のＡＮＤ
回路で、各々ＪＫフリップフロップ１０５，１０７，１
０９，１１１，１１３，１１５に対する制御信号を形成
する。
０４，３０５，３０６，３０７は、各々上記フリップフ
ロップ１０４と１０５，１０６と１０７，１０８と１０
９，１１０と１１１，１１２と１１３のカウント信号が
各々並列に供給されている１個のＡＮＤ回路で、各々信
号群ｃ，ｄ，ｅ，ｆ，ｇの信号纏め回路に相当する。そ
して、上段信号纏め回路４０２は上記信号群ａ〜ｃの下
段信号纏め回路相互間の論理和を取る１個のＡＮＤ回路
でＪＫフリップフロップ１０６に対する制御信号を形成
する。上段信号纏め回路４０３は上記上段信号纏め回路
４０２と信号群ｄの下段信号纏め回路３０４相互間の論
理和を取る１個のＡＮＤ回路でＪＫフリップフロップ１
０８に対する制御信号を形成する。上段信号纏め回路４
０４は上記上段信号纏め回路４０２と信号群ｄ，ｅの下
段信号纏め回路３０４，３０５相互間の論理和を取る１
個のＡＮＤ回路でＪＫフリップフロップ１１０に対する
制御信号を形成する。上段信号纏め回路４０５は上記上
段信号纏め回路４０４と信号群ｆの下段信号纏め回路３
０６相互間の論理和を取る１個のＡＮＤ回路でＪＫフリ
ップフロップ１１２に対する制御信号を形成する。上段
信号纏め回路４０６は上記上段信号纏め回路４０４と信
号群ｆ，ｇの下段信号纏め回路３０６，３０７相互間の
論理和を取る１個のＡＮＤ回路でＪＫフリップフロップ
１１４に対する制御信号を形成する。そして、論理回路
２０２，２０３，２０４，２０５，２０６，２０７は、
各々上記上段信号纏め回路４０１とカウント信号Ｑ４，
上段信号纏め回路４０２とカウント信号Ｑ６，上段信号
纏め回路４０３とカウント信号Ｑ８，上段信号纏め回路
４０４とカウント信号Ｑ１０，上段信号纏め回路４０５
とカウント信号Ｑ１２，上段信号纏め回路４０６とカウ
ント信号Ｑ１４とが並列に供給されている１個のＡＮＤ
回路で、各々ＪＫフリップフロップ１０５，１０７，１
０９，１１１，１１３，１１５に対する制御信号を形成
する。
【００２９】次に上記のような構成の同期式カウンタ回
路の動作を図２のタイムチャートを用いて説明する。た
だしここではカウント信号Ｑ７までの８ビットとし、ま
たカウンタが最も変化する時、すなわちカウンタ全ビッ
トが変化するときについて説明する。図２において上位
ビットであるカウント信号Ｑ７が変化するのはカウント
信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の時に、クロッ
ク信号ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化した時
である。
路の動作を図２のタイムチャートを用いて説明する。た
だしここではカウント信号Ｑ７までの８ビットとし、ま
たカウンタが最も変化する時、すなわちカウンタ全ビッ
トが変化するときについて説明する。図２において上位
ビットであるカウント信号Ｑ７が変化するのはカウント
信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の時に、クロッ
ク信号ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化した時
である。
【００３０】ここでカウント信号Ｑ０〜Ｑ６までが全て
ＨＩＧＨ状態の１クロック前の状態（Ｑ０がＬＯＷ状
態、Ｑ１〜Ｑ６までがＨＩＧＨ状態）の場合について考
えてみる。カウンタ回路がこの状態の時出力信号は下段
信号纏め回路３０２出力及び下段信号纏め回路が３０３
出力がＨＩＧＨであり、残りの回路は全てＬＯＷ状態と
なっている。
ＨＩＧＨ状態の１クロック前の状態（Ｑ０がＬＯＷ状
態、Ｑ１〜Ｑ６までがＨＩＧＨ状態）の場合について考
えてみる。カウンタ回路がこの状態の時出力信号は下段
信号纏め回路３０２出力及び下段信号纏め回路が３０３
出力がＨＩＧＨであり、残りの回路は全てＬＯＷ状態と
なっている。
【００３１】ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化
するとカウント信号Ｑ０はＨＩＧＨ状態になる。この結
果下段信号纏め回路３０１の入力がどちらもＨＩＧＨ状
態になるため下段信号纏め回路３０１の出力信号はＨＩ
ＧＨ状態になり、上段信号纏め回路４０１及び上段信号
纏め回路４０２の入力はすべてＨＩＧＨ状態になるため
上段信号纏め回路４０１及び上段信号纏め回路４０２の
出力信号はＨＩＧＨ状態になる。
するとカウント信号Ｑ０はＨＩＧＨ状態になる。この結
果下段信号纏め回路３０１の入力がどちらもＨＩＧＨ状
態になるため下段信号纏め回路３０１の出力信号はＨＩ
ＧＨ状態になり、上段信号纏め回路４０１及び上段信号
纏め回路４０２の入力はすべてＨＩＧＨ状態になるため
上段信号纏め回路４０１及び上段信号纏め回路４０２の
出力信号はＨＩＧＨ状態になる。
【００３２】また、下段信号纏め回路３０１の出力信号
とＱ２がともにＨＩＧＨ状態になるため論理回路２０１
の出力信号はＨＩＧＨ状態になる。また以下同様に、す
べての論理回路または上段，下段信号纏め回路の出力も
ＨＩＧＨ状態となる。以上のように本実施例のカウンタ
では、各フリップフロップのカウント信号出力を２本づ
つの信号群にまとめ、これらの信号群の論理和を取る下
段信号纏め回路３０１〜３０７、下段信号纏め回路３０
１〜３０７の出力を更に取りまとめる上段信号纏め回路
４０１〜４０６を備えている。これにより、さもなけれ
ば信号群内のフリップフロップ，ＡＮＤ回路の反転で蓄
積される信号の遅延時間を減らしている。
とＱ２がともにＨＩＧＨ状態になるため論理回路２０１
の出力信号はＨＩＧＨ状態になる。また以下同様に、す
べての論理回路または上段，下段信号纏め回路の出力も
ＨＩＧＨ状態となる。以上のように本実施例のカウンタ
では、各フリップフロップのカウント信号出力を２本づ
つの信号群にまとめ、これらの信号群の論理和を取る下
段信号纏め回路３０１〜３０７、下段信号纏め回路３０
１〜３０７の出力を更に取りまとめる上段信号纏め回路
４０１〜４０６を備えている。これにより、さもなけれ
ば信号群内のフリップフロップ，ＡＮＤ回路の反転で蓄
積される信号の遅延時間を減らしている。
【００３３】よって本実施例においては、共通線等を設
けて共通入力させるということがないので、高速動作と
配線パターンの簡単化・回路面積の減少を同時に満足す
ることができる。また素子数についても従来回路のよう
にビット数を増加させても指数関数的に増加することは
ない。また本実施例では、カウント信号Ｑ０の遅延時間
を十分に短くすることができるため、クロック信号ＣＫ
の周波数を従来の場合よりも高くしても誤動作せず、よ
り高速に動作させることができる。
けて共通入力させるということがないので、高速動作と
配線パターンの簡単化・回路面積の減少を同時に満足す
ることができる。また素子数についても従来回路のよう
にビット数を増加させても指数関数的に増加することは
ない。また本実施例では、カウント信号Ｑ０の遅延時間
を十分に短くすることができるため、クロック信号ＣＫ
の周波数を従来の場合よりも高くしても誤動作せず、よ
り高速に動作させることができる。
【００３４】なお、カウンタ回路の全ビット数は実施例
に示した１６ビット（Ｑ０〜Ｑ１６）に限られた訳では
なく、さらに多ビットとしても良い。 （第２実施例）以下に本発明による第２実施例の同期式
カウンタを図面と共に説明する。図３は本発明の第２実
施例であるカウンタ回路を示す図である。図において第
１実施例と異なるのは、ＪＫフリップフロップのカウン
ト信号を３本づつ取りまとめ、信号群としたことであ
る。
に示した１６ビット（Ｑ０〜Ｑ１６）に限られた訳では
なく、さらに多ビットとしても良い。 （第２実施例）以下に本発明による第２実施例の同期式
カウンタを図面と共に説明する。図３は本発明の第２実
施例であるカウンタ回路を示す図である。図において第
１実施例と異なるのは、ＪＫフリップフロップのカウン
ト信号を３本づつ取りまとめ、信号群としたことであ
る。
【００３５】概略的には、クロック信号ＣＫを２分周す
る１個のＤフリップフロップ１００、入力信号がＨＩＧ
Ｈ状態（論理値１）の時に上記クロック信号ＣＫに同期
して出力信号の状態を反転するＪＫフリップフロップ１
０１〜１１５（フリップフロップに相当）、これらＪＫ
フリップフロップに制御信号を入力させる論理回路２１
１〜２２０、ＪＫフリップフロップ１０１〜１１５の出
力を３本づつの信号群にまとめ、これらの信号群の論理
和を取る下段信号纏め回路３１１〜３１５（信号纏め回
路に相当。またこれらの内、隣合った二つの論理回路が
第１，第２の信号纏め回路に相当）、下段信号纏め回路
３１１〜３１５の出力を更に取りまとめる上段信号纏め
回路４１１〜４１３（第３の信号纏め回路に相当）から
構成されている。そして本実施例では、３本づつの信号
群にまとめられているため、図３のように信号群ａはＤ
フリップフロップ１００の出力とＪＫフリップフロップ
１０１，１０２の出力から構成され、以下信号群ｂ〜ｅ
は順にそれぞれＪＫフリップフロップ１０３〜１０５、
１０６〜１０８、１０９〜１１１、１１２〜１１４の出
力から構成されている。
る１個のＤフリップフロップ１００、入力信号がＨＩＧ
Ｈ状態（論理値１）の時に上記クロック信号ＣＫに同期
して出力信号の状態を反転するＪＫフリップフロップ１
０１〜１１５（フリップフロップに相当）、これらＪＫ
フリップフロップに制御信号を入力させる論理回路２１
１〜２２０、ＪＫフリップフロップ１０１〜１１５の出
力を３本づつの信号群にまとめ、これらの信号群の論理
和を取る下段信号纏め回路３１１〜３１５（信号纏め回
路に相当。またこれらの内、隣合った二つの論理回路が
第１，第２の信号纏め回路に相当）、下段信号纏め回路
３１１〜３１５の出力を更に取りまとめる上段信号纏め
回路４１１〜４１３（第３の信号纏め回路に相当）から
構成されている。そして本実施例では、３本づつの信号
群にまとめられているため、図３のように信号群ａはＤ
フリップフロップ１００の出力とＪＫフリップフロップ
１０１，１０２の出力から構成され、以下信号群ｂ〜ｅ
は順にそれぞれＪＫフリップフロップ１０３〜１０５、
１０６〜１０８、１０９〜１１１、１１２〜１１４の出
力から構成されている。
【００３６】以上のように本実施例のカウンタでは、各
フリップフロップのカウント信号出力を３本づつの信号
群にまとめ、これらの信号群の論理和を取る下段信号纏
め回路３１１〜３１５、下段信号纏め回路３１１〜３１
５の出力を更に取りまとめる上段信号纏め回路４１１〜
４１３を備えている。これにより、さもなければ信号群
内のフリップフロップ，ＡＮＤ回路の反転で蓄積される
信号の遅延時間を減らしている。
フリップフロップのカウント信号出力を３本づつの信号
群にまとめ、これらの信号群の論理和を取る下段信号纏
め回路３１１〜３１５、下段信号纏め回路３１１〜３１
５の出力を更に取りまとめる上段信号纏め回路４１１〜
４１３を備えている。これにより、さもなければ信号群
内のフリップフロップ，ＡＮＤ回路の反転で蓄積される
信号の遅延時間を減らしている。
【００３７】よって本実施例においては、共通線等を設
けて共通入力させるということがないので、高速動作と
配線パターンの簡単化・回路面積の減少を同時に満足す
ることができる。また素子数についても従来回路のよう
にビット数を増加させても指数関数的に増加することは
ない。また本実施例では、第１実施例における同期式カ
ウンタよりもＡＮＤ回路の直列接続数を減らしたことに
より、第１実施例よりも更に信号の遅延時間の蓄積を減
少させることができる。そしてこのようにカウント信号
Ｑ０の遅延時間を十分に短くすることができるため、ク
ロック信号ＣＫの周波数を従来の場合よりも高くしても
誤動作せず、より高速に動作させることができる。
けて共通入力させるということがないので、高速動作と
配線パターンの簡単化・回路面積の減少を同時に満足す
ることができる。また素子数についても従来回路のよう
にビット数を増加させても指数関数的に増加することは
ない。また本実施例では、第１実施例における同期式カ
ウンタよりもＡＮＤ回路の直列接続数を減らしたことに
より、第１実施例よりも更に信号の遅延時間の蓄積を減
少させることができる。そしてこのようにカウント信号
Ｑ０の遅延時間を十分に短くすることができるため、ク
ロック信号ＣＫの周波数を従来の場合よりも高くしても
誤動作せず、より高速に動作させることができる。
【００３８】なお、カウンタ回路の全ビット数は実施例
に示した１６ビット（Ｑ０〜Ｑ１６）に限られた訳では
なく、さらに多ビットとしても良い。すなわち、２乃至
３ビット毎に信号群にし、その信号群内のＪＫフリップ
フロップのカウント信号の論理和を取る下段信号纏め回
路を追加し、それ以前の信号群の信号纏め回路出力の論
理和をとる上段信号纏め回路を追加すればよい。そして
第１実施例においては２ビット毎にブロックに、また第
２実施例においては３ビット毎に信号群にまとめて上位
ビットに転送しているが、４ビット以上をまとめて上位
ビットに転送してもよいし、さらに各信号群毎にカウン
ト信号の数が異なっていても良い。但し、信号群で取り
まとめるカウント信号の数が余りにも多いと、その信号
群をまとめる信号纏め回路の入力数が多くなり、信号纏
め回路における遅延時間が増大し、また回路も複雑にな
って回路パターンの自由度が減少してしまうので、信号
群で取りまとめるカウント信号数は２本または３本とす
ることが好ましい。
に示した１６ビット（Ｑ０〜Ｑ１６）に限られた訳では
なく、さらに多ビットとしても良い。すなわち、２乃至
３ビット毎に信号群にし、その信号群内のＪＫフリップ
フロップのカウント信号の論理和を取る下段信号纏め回
路を追加し、それ以前の信号群の信号纏め回路出力の論
理和をとる上段信号纏め回路を追加すればよい。そして
第１実施例においては２ビット毎にブロックに、また第
２実施例においては３ビット毎に信号群にまとめて上位
ビットに転送しているが、４ビット以上をまとめて上位
ビットに転送してもよいし、さらに各信号群毎にカウン
ト信号の数が異なっていても良い。但し、信号群で取り
まとめるカウント信号の数が余りにも多いと、その信号
群をまとめる信号纏め回路の入力数が多くなり、信号纏
め回路における遅延時間が増大し、また回路も複雑にな
って回路パターンの自由度が減少してしまうので、信号
群で取りまとめるカウント信号数は２本または３本とす
ることが好ましい。
【００３９】（第３実施例）以下に本発明による第３実
施例の同期式カウンタを図面と共に説明する。図４は本
発明の第３実施例であるカウンタ回路を示す図である。
図において概略的には、クロック信号ＣＫを２分周する
１個のＤフリップフロップ１００、入力信号がＨＩＧＨ
状態（論理値１）の時に上記クロック信号ＣＫに同期し
て出力信号の状態を反転するＪＫフリップフロップ１０
１〜１１５（フリップフロップに相当）、これらＪＫフ
リップフロップ１０２〜１１５に制御信号を入力させる
論理回路２２１〜２３４（制御信号出力回路に相当）、
ＪＫフリップフロップ１０１〜１１４の出力を２本づつ
の信号群にまとめ、これらの信号群の論理和を取る下段
信号纏め回路３２１〜３２７（信号纏め回路に相当。ま
たこれらの内、隣合った二つの下段信号纏め回路が第
１，第２の信号纏め回路に相当）、下段信号纏め回路３
２１〜３２７の出力を更に取りまとめる上段信号纏め回
路４２１〜４２６（第３の信号纏め回路に相当）から構
成されている。
施例の同期式カウンタを図面と共に説明する。図４は本
発明の第３実施例であるカウンタ回路を示す図である。
図において概略的には、クロック信号ＣＫを２分周する
１個のＤフリップフロップ１００、入力信号がＨＩＧＨ
状態（論理値１）の時に上記クロック信号ＣＫに同期し
て出力信号の状態を反転するＪＫフリップフロップ１０
１〜１１５（フリップフロップに相当）、これらＪＫフ
リップフロップ１０２〜１１５に制御信号を入力させる
論理回路２２１〜２３４（制御信号出力回路に相当）、
ＪＫフリップフロップ１０１〜１１４の出力を２本づつ
の信号群にまとめ、これらの信号群の論理和を取る下段
信号纏め回路３２１〜３２７（信号纏め回路に相当。ま
たこれらの内、隣合った二つの下段信号纏め回路が第
１，第２の信号纏め回路に相当）、下段信号纏め回路３
２１〜３２７の出力を更に取りまとめる上段信号纏め回
路４２１〜４２６（第３の信号纏め回路に相当）から構
成されている。
【００４０】そして本実施例では、２本づつの信号群に
まとめられているため、図４のように信号群ａはＪＫフ
リップフロップ１０１の出力とＪＫフリップフロップ１
０２の出力とから構成され、以下信号群ｂ〜ｇは順にそ
れぞれＪＫフリップフロップ１０３〜１０４、１０５〜
１０６、１０７〜１０８、１０９〜１１０、１１１〜１
１２、１１３〜１１４の出力から構成されている。
まとめられているため、図４のように信号群ａはＪＫフ
リップフロップ１０１の出力とＪＫフリップフロップ１
０２の出力とから構成され、以下信号群ｂ〜ｇは順にそ
れぞれＪＫフリップフロップ１０３〜１０４、１０５〜
１０６、１０７〜１０８、１０９〜１１０、１１１〜１
１２、１１３〜１１４の出力から構成されている。
【００４１】ここで、Ｄフリップフロップ１００の出力
信号Ｑは最下位ビット、すなわち第０ビット目のカウン
ト信号Ｑ０として出力され、各フリップフロップ１０１
〜１１５の出力信号Ｑは第１ビット目以降のカウント信
号Ｑ１、Ｑ２、・・・Ｑ１５として出力されている。そ
して、本実施例において上記Ｄフリップフロップ１００
とＪＫフリップフロップ１０１〜１１５で、演算回路を
構成している。
信号Ｑは最下位ビット、すなわち第０ビット目のカウン
ト信号Ｑ０として出力され、各フリップフロップ１０１
〜１１５の出力信号Ｑは第１ビット目以降のカウント信
号Ｑ１、Ｑ２、・・・Ｑ１５として出力されている。そ
して、本実施例において上記Ｄフリップフロップ１００
とＪＫフリップフロップ１０１〜１１５で、演算回路を
構成している。
【００４２】以下に各構成要素の働きについて簡単に説
明する。まず１段目のＪＫフリップフロップ１０１はＪ
Ｋ入力信号として上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０が供給されている。信号群ａにおいて、論
理回路２２１は、上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０と上記ＪＫフリップフロップ１０１のカウ
ント信号Ｑ１とが並列に供給されている１個のＡＮＤ回
路で、ＪＫフリップフロップ１０２に対する制御信号を
形成する。そして下段信号纏め回路３２１は、上記ＪＫ
フリップフロップ１０１のカウント信号Ｑ１と上記ＪＫ
フリップフロップ１０２のカウント信号Ｑ２とが並列に
供給されている１個のＡＮＤ回路で、信号群ａの信号纏
め回路に相当する。
明する。まず１段目のＪＫフリップフロップ１０１はＪ
Ｋ入力信号として上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０が供給されている。信号群ａにおいて、論
理回路２２１は、上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０と上記ＪＫフリップフロップ１０１のカウ
ント信号Ｑ１とが並列に供給されている１個のＡＮＤ回
路で、ＪＫフリップフロップ１０２に対する制御信号を
形成する。そして下段信号纏め回路３２１は、上記ＪＫ
フリップフロップ１０１のカウント信号Ｑ１と上記ＪＫ
フリップフロップ１０２のカウント信号Ｑ２とが並列に
供給されている１個のＡＮＤ回路で、信号群ａの信号纏
め回路に相当する。
【００４３】信号群ｂにおいて、論理回路２２２は、上
記バイナリカウンタ１００のカウント信号Ｑ０と上記下
段信号纏め回路３２１とが並列に供給されている１個の
ＡＮＤ回路で、ＪＫフリップフロップ１０３に対する制
御信号を形成する。そして論理回路２２３は、上記Ｄフ
リップフロップ１００のカウント信号Ｑ０と上記下段信
号纏め回路３２１と上記ＪＫフリップフロップ１０３の
カウント信号Ｑ３とが並列に供給されている１個のＡＮ
Ｄ回路で、ＪＫフリップフロップ１０４に対する制御信
号を形成する。下段信号纏め回路３２２は、上記フリッ
プフロップ１０３のカウント信号Ｑ３と上記ＪＫフリッ
プフロップ１０４のカウント信号Ｑ４とが並列に供給さ
れている１個のＡＮＤ回路で、信号群ｂの信号纏め回路
に相当する。また、上段信号纏め回路４２１（第３の信
号纏め回路に相当）は、上記信号群ａの信号纏め回路で
ある下段信号纏め回路３２１と信号群ｂの信号纏め回路
である下段信号纏め回路３２２との論理和を取る１個の
ＡＮＤ回路である。以下同様に、下段信号纏め回路３２
３，３２４，３２５，３２６，３２７は、各々上記フリ
ップフロップ１０５と１０６，１０７と１０８，１０９
と１１０，１１１と１１２，１１３と１１４のカウント
信号が各々並列に供給されている１個のＡＮＤ回路で、
各々信号群ｃ，ｄ，ｅ，ｆ，ｇの信号纏め回路に相当す
る。そして、上段信号纏め回路４２２は上記信号群ａ〜
ｃの下段信号纏め回路相互間の論理和を取る１個のＡＮ
Ｄ回路、上段信号纏め回路４２３は上記上段信号纏め回
路４２２と信号群ｄの下段信号纏め回路３２４相互間の
論理和を取る１個のＡＮＤ回路、上段信号纏め回路４２
４は上記上段信号纏め回路４２２と信号群ｄ，ｅの下段
信号纏め回路３２４，３２５相互間の論理和を取る１個
のＡＮＤ回路、上段信号纏め回路４２５は上記上段信号
纏め回路４２４と信号群ｆの下段信号纏め回路３２６相
互間の論理和を取る１個のＡＮＤ回路、上段信号纏め回
路４２６は上記上段信号纏め回路４２４と信号群ｆ，ｇ
の下段信号纏め回路３２６，３２７相互間の論理和を取
る１個のＡＮＤ回路である。
記バイナリカウンタ１００のカウント信号Ｑ０と上記下
段信号纏め回路３２１とが並列に供給されている１個の
ＡＮＤ回路で、ＪＫフリップフロップ１０３に対する制
御信号を形成する。そして論理回路２２３は、上記Ｄフ
リップフロップ１００のカウント信号Ｑ０と上記下段信
号纏め回路３２１と上記ＪＫフリップフロップ１０３の
カウント信号Ｑ３とが並列に供給されている１個のＡＮ
Ｄ回路で、ＪＫフリップフロップ１０４に対する制御信
号を形成する。下段信号纏め回路３２２は、上記フリッ
プフロップ１０３のカウント信号Ｑ３と上記ＪＫフリッ
プフロップ１０４のカウント信号Ｑ４とが並列に供給さ
れている１個のＡＮＤ回路で、信号群ｂの信号纏め回路
に相当する。また、上段信号纏め回路４２１（第３の信
号纏め回路に相当）は、上記信号群ａの信号纏め回路で
ある下段信号纏め回路３２１と信号群ｂの信号纏め回路
である下段信号纏め回路３２２との論理和を取る１個の
ＡＮＤ回路である。以下同様に、下段信号纏め回路３２
３，３２４，３２５，３２６，３２７は、各々上記フリ
ップフロップ１０５と１０６，１０７と１０８，１０９
と１１０，１１１と１１２，１１３と１１４のカウント
信号が各々並列に供給されている１個のＡＮＤ回路で、
各々信号群ｃ，ｄ，ｅ，ｆ，ｇの信号纏め回路に相当す
る。そして、上段信号纏め回路４２２は上記信号群ａ〜
ｃの下段信号纏め回路相互間の論理和を取る１個のＡＮ
Ｄ回路、上段信号纏め回路４２３は上記上段信号纏め回
路４２２と信号群ｄの下段信号纏め回路３２４相互間の
論理和を取る１個のＡＮＤ回路、上段信号纏め回路４２
４は上記上段信号纏め回路４２２と信号群ｄ，ｅの下段
信号纏め回路３２４，３２５相互間の論理和を取る１個
のＡＮＤ回路、上段信号纏め回路４２５は上記上段信号
纏め回路４２４と信号群ｆの下段信号纏め回路３２６相
互間の論理和を取る１個のＡＮＤ回路、上段信号纏め回
路４２６は上記上段信号纏め回路４２４と信号群ｆ，ｇ
の下段信号纏め回路３２６，３２７相互間の論理和を取
る１個のＡＮＤ回路である。
【００４４】そして、論理回路２２４，２２６，２２
８，２３０，２３２，２３４は、各々上記上段信号纏め
回路４２１とＤフリップフロップ１００のカウント信号
Ｑ０，上段信号纏め回路４２２とカウント信号Ｑ０，上
段信号纏め回路４２３とカウント信号Ｑ０，上段信号纏
め回路４２４とカウント信号Ｑ０，上段信号纏め回路４
２５とカウント信号Ｑ０，上段信号纏め回路４２６とカ
ウント信号Ｑ０とが並列に供給されている１個のＡＮＤ
回路で、各々ＪＫフリップフロップ１０５，１０７，１
０９，１１１，１１３，１１５に対する制御信号を形成
する。また、論理回路２２５，２２７，２２９，２３
１，２３３は、各々上記上段信号纏め回路４２１とＤフ
リップフロップ１００のカウント信号Ｑ０とＪＫフリッ
プフロップ１０５のカウント信号Ｑ５，上段信号纏め回
路４２２とカウント信号Ｑ０とカウント信号Ｑ７，上段
信号纏め回路４２３とカウント信号Ｑ０とカウント信号
Ｑ９，上段信号纏め回路４２４とカウント信号Ｑ０とカ
ウント信号Ｑ１１，上段信号纏め回路４２５とカウント
信号Ｑ０とカウント信号Ｑ１３が並列に供給されている
１個のＡＮＤ回路で、各々ＪＫフリップフロップ１０
６，１０８，１１０，１１２，１１４に対する制御信号
を形成する。
８，２３０，２３２，２３４は、各々上記上段信号纏め
回路４２１とＤフリップフロップ１００のカウント信号
Ｑ０，上段信号纏め回路４２２とカウント信号Ｑ０，上
段信号纏め回路４２３とカウント信号Ｑ０，上段信号纏
め回路４２４とカウント信号Ｑ０，上段信号纏め回路４
２５とカウント信号Ｑ０，上段信号纏め回路４２６とカ
ウント信号Ｑ０とが並列に供給されている１個のＡＮＤ
回路で、各々ＪＫフリップフロップ１０５，１０７，１
０９，１１１，１１３，１１５に対する制御信号を形成
する。また、論理回路２２５，２２７，２２９，２３
１，２３３は、各々上記上段信号纏め回路４２１とＤフ
リップフロップ１００のカウント信号Ｑ０とＪＫフリッ
プフロップ１０５のカウント信号Ｑ５，上段信号纏め回
路４２２とカウント信号Ｑ０とカウント信号Ｑ７，上段
信号纏め回路４２３とカウント信号Ｑ０とカウント信号
Ｑ９，上段信号纏め回路４２４とカウント信号Ｑ０とカ
ウント信号Ｑ１１，上段信号纏め回路４２５とカウント
信号Ｑ０とカウント信号Ｑ１３が並列に供給されている
１個のＡＮＤ回路で、各々ＪＫフリップフロップ１０
６，１０８，１１０，１１２，１１４に対する制御信号
を形成する。
【００４５】次に上記のような構成の同期式カウンタ回
路の動作を図５のタイムチャートを用いて説明する。た
だしここではカウント信号Ｑ７までの８ビットとし、ま
たカウンタが最も変化する時、すなわちカウンタ全ビッ
トが変化するときについて説明する。図５において上位
ビットであるカウント信号Ｑ７が変化するのはカウント
信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の時に、クロッ
ク信号ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化した時
である。
路の動作を図５のタイムチャートを用いて説明する。た
だしここではカウント信号Ｑ７までの８ビットとし、ま
たカウンタが最も変化する時、すなわちカウンタ全ビッ
トが変化するときについて説明する。図５において上位
ビットであるカウント信号Ｑ７が変化するのはカウント
信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の時に、クロッ
ク信号ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化した時
である。
【００４６】ここでカウント信号Ｑ０〜Ｑ６までが全て
ＨＩＧＨ状態の２クロック前の状態（Ｑ１がＬＯＷ状
態、Ｑ０、Ｑ２〜Ｑ６までがＨＩＧＨ状態）の場合につ
いて考えてみる。カウンタ回路がこの状態の時出力信号
は下段信号纏め回路３２２出力及び下段信号纏め回路３
２３出力がＨＩＧＨであり、残りの回路は全てＬＯＷ状
態となっている。
ＨＩＧＨ状態の２クロック前の状態（Ｑ１がＬＯＷ状
態、Ｑ０、Ｑ２〜Ｑ６までがＨＩＧＨ状態）の場合につ
いて考えてみる。カウンタ回路がこの状態の時出力信号
は下段信号纏め回路３２２出力及び下段信号纏め回路３
２３出力がＨＩＧＨであり、残りの回路は全てＬＯＷ状
態となっている。
【００４７】ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化
するとカウント信号Ｑ０はＬＯＷ状態になり、カウント
信号Ｑ１はＨＩＧＨ状態になる。この結果下段信号纏め
回路３２１の入力がどちらもＨＩＧＨ状態になるため下
段信号纏め回路３２１の出力信号はＨＩＧＨ状態にな
り、上段信号纏め回路４２１及び上段信号纏め回路４２
２の入力はすべてＨＩＧＨ状態になるため上段信号纏め
回路４２１及び上段信号纏め回路４２２の出力信号はＨ
ＩＧＨ状態になる。
するとカウント信号Ｑ０はＬＯＷ状態になり、カウント
信号Ｑ１はＨＩＧＨ状態になる。この結果下段信号纏め
回路３２１の入力がどちらもＨＩＧＨ状態になるため下
段信号纏め回路３２１の出力信号はＨＩＧＨ状態にな
り、上段信号纏め回路４２１及び上段信号纏め回路４２
２の入力はすべてＨＩＧＨ状態になるため上段信号纏め
回路４２１及び上段信号纏め回路４２２の出力信号はＨ
ＩＧＨ状態になる。
【００４８】次にＣＫがＬＯＷ状態からＨＩＧＨ状態に
変化するとＱ０はＨＩＧＨ状態になる。カウント信号Ｑ
０とＱ１がともにＨＩＧＨ状態になるため論理回路２２
１の出力信号はＨＩＧＨ状態になる。また以下同様に、
すべての論理回路または上段，下段信号纏め回路の出力
もＨＩＧＨ状態となる。以上のように本実施例のカウン
タでは、各フリップフロップのカウント信号出力を２本
づつの信号群にまとめ、これらの信号群の論理和を取る
下段信号纏め回路３２１〜３２７、下段信号纏め回路３
２１〜３２７の出力を更に取りまとめる上段信号纏め回
路４２１〜４２６を備えている。これにより、さもなけ
れば信号群内のフリップフロップ，ＡＮＤ回路の反転で
蓄積される信号の遅延時間を減らしている。そして、共
通線を設けて最も頻繁に反転する第０のフリップフロッ
プのカウント信号を共通入力させることでさらに高速動
作を実現することができる。
変化するとＱ０はＨＩＧＨ状態になる。カウント信号Ｑ
０とＱ１がともにＨＩＧＨ状態になるため論理回路２２
１の出力信号はＨＩＧＨ状態になる。また以下同様に、
すべての論理回路または上段，下段信号纏め回路の出力
もＨＩＧＨ状態となる。以上のように本実施例のカウン
タでは、各フリップフロップのカウント信号出力を２本
づつの信号群にまとめ、これらの信号群の論理和を取る
下段信号纏め回路３２１〜３２７、下段信号纏め回路３
２１〜３２７の出力を更に取りまとめる上段信号纏め回
路４２１〜４２６を備えている。これにより、さもなけ
れば信号群内のフリップフロップ，ＡＮＤ回路の反転で
蓄積される信号の遅延時間を減らしている。そして、共
通線を設けて最も頻繁に反転する第０のフリップフロッ
プのカウント信号を共通入力させることでさらに高速動
作を実現することができる。
【００４９】そして素子数についても従来回路のように
ビット数を増加させても指数関数的に増加することはな
い。また本実施例では、カウント信号Ｑ０の遅延時間を
十分に短くすることができるため、クロック信号ＣＫの
周波数を従来の場合よりも高くしても誤動作せず、より
高速に動作させることができる。なお、カウンタ回路の
全ビット数は実施例に示した１６ビット（Ｑ０〜Ｑ１
６）に限られた訳ではなく、さらに多ビットとしても良
い。すなわち、２乃至３ビット毎に信号群にし、その信
号群内のＪＫフリップフロップのカウント信号の論理和
を取る下段信号纏め回路を追加し、それ以前の信号群の
信号纏め回路出力の論理和をとる上段信号纏め回路を追
加すればよい。そして第３実施例においては２ビット毎
に信号群にまとめて上位ビットに転送しているが、３ビ
ット以上をまとめて上位ビットに転送してもよいし、さ
らに各信号群毎にカウント信号の数が異なっていても良
い。但し、信号群で取りまとめるカウント信号の数が余
りにも多いと、その信号群をまとめる信号纏め回路の入
力数が多くなり、信号纏め回路における遅延時間が増大
し、また回路も複雑になって回路パターンの自由度が減
少してしまうので、信号群で取りまとめるカウント信号
数は２本または３本とすることが好ましい。
ビット数を増加させても指数関数的に増加することはな
い。また本実施例では、カウント信号Ｑ０の遅延時間を
十分に短くすることができるため、クロック信号ＣＫの
周波数を従来の場合よりも高くしても誤動作せず、より
高速に動作させることができる。なお、カウンタ回路の
全ビット数は実施例に示した１６ビット（Ｑ０〜Ｑ１
６）に限られた訳ではなく、さらに多ビットとしても良
い。すなわち、２乃至３ビット毎に信号群にし、その信
号群内のＪＫフリップフロップのカウント信号の論理和
を取る下段信号纏め回路を追加し、それ以前の信号群の
信号纏め回路出力の論理和をとる上段信号纏め回路を追
加すればよい。そして第３実施例においては２ビット毎
に信号群にまとめて上位ビットに転送しているが、３ビ
ット以上をまとめて上位ビットに転送してもよいし、さ
らに各信号群毎にカウント信号の数が異なっていても良
い。但し、信号群で取りまとめるカウント信号の数が余
りにも多いと、その信号群をまとめる信号纏め回路の入
力数が多くなり、信号纏め回路における遅延時間が増大
し、また回路も複雑になって回路パターンの自由度が減
少してしまうので、信号群で取りまとめるカウント信号
数は２本または３本とすることが好ましい。
【００５０】（第４実施例）以下に本発明による第４実
施例の同期式カウンタを図面と共に説明する。図６は本
発明の第４実施例であるカウンタ回路を示す図である。
図において概略的には、クロック信号ＣＫを２分周する
１個のＤフリップフロップ１００、入力信号がＨＩＧＨ
状態（論理値１）の時に上記クロック信号ＣＫに同期し
て出力信号の状態を反転するＪＫフリップフロップ１０
１〜１１５（フリップフロップに相当）、これらＪＫフ
リップフロップ１０２〜１１５に制御信号を入力させる
論理回路５０１〜５１４（制御信号出力回路に相当）か
ら構成されている。
施例の同期式カウンタを図面と共に説明する。図６は本
発明の第４実施例であるカウンタ回路を示す図である。
図において概略的には、クロック信号ＣＫを２分周する
１個のＤフリップフロップ１００、入力信号がＨＩＧＨ
状態（論理値１）の時に上記クロック信号ＣＫに同期し
て出力信号の状態を反転するＪＫフリップフロップ１０
１〜１１５（フリップフロップに相当）、これらＪＫフ
リップフロップ１０２〜１１５に制御信号を入力させる
論理回路５０１〜５１４（制御信号出力回路に相当）か
ら構成されている。
【００５１】そして本実施例では、２本づつの信号群に
まとめられているため、図６のように信号群ａはＤフリ
ップフロップ１００の出力とＪＫフリップフロップ１０
１，１０２の出力から構成され、以下信号群ｂ〜ｇは順
にそれぞれＪＫフリップフロップ１０３〜１０４、１０
５〜１０６、１０７〜１０８、１０９〜１１０、１１１
〜１１２，１１３〜１１４の出力から構成されている。
まとめられているため、図６のように信号群ａはＤフリ
ップフロップ１００の出力とＪＫフリップフロップ１０
１，１０２の出力から構成され、以下信号群ｂ〜ｇは順
にそれぞれＪＫフリップフロップ１０３〜１０４、１０
５〜１０６、１０７〜１０８、１０９〜１１０、１１１
〜１１２，１１３〜１１４の出力から構成されている。
【００５２】ここで、Ｄフリップフロップ１００の出力
信号Ｑは最下位ビット、すなわち第０ビット目のカウン
ト信号Ｑ０として出力され、各フリップフロップ１０１
〜１１５の出力信号Ｑは第１ビット目以降のカウント信
号Ｑ１、Ｑ２、・・・Ｑ１５として出力されている。そ
して、本実施例において上記Ｄフリップフロップ１００
とＪＫフリップフロップ１０１〜１１５で、演算回路を
構成している。また、論理回路５０２，５０４，５０
６，５０８，５１０，５１２，５１４が信号纏め回路に
相当する。
信号Ｑは最下位ビット、すなわち第０ビット目のカウン
ト信号Ｑ０として出力され、各フリップフロップ１０１
〜１１５の出力信号Ｑは第１ビット目以降のカウント信
号Ｑ１、Ｑ２、・・・Ｑ１５として出力されている。そ
して、本実施例において上記Ｄフリップフロップ１００
とＪＫフリップフロップ１０１〜１１５で、演算回路を
構成している。また、論理回路５０２，５０４，５０
６，５０８，５１０，５１２，５１４が信号纏め回路に
相当する。
【００５３】以下に各構成要素の働きについて簡単に説
明する。まず１段目のＪＫフリップフロップ１０１はＪ
Ｋ入力信号として上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０が供給されている。信号群ａにおいて、論
理回路５０１は、上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０と上記ＪＫフリップフロップ１０１のカウ
ント信号Ｑ１とが並列に供給されている１個のＡＮＤ回
路で、２段目のＪＫフリップフロップ１０２に対する制
御信号を形成する。そして論理回路５０２は、上記Ｄフ
リップフロップ１００のカウント信号Ｑ０と上記ＪＫフ
リップフロップ１０１のカウント信号Ｑ１、上記ＪＫフ
リップフロップ１０２のカウント信号Ｑ２とが並列に供
給されている１個のＡＮＤ回路で、３段目のＪＫフリッ
プフロップ１０３に対する制御信号を形成する。
明する。まず１段目のＪＫフリップフロップ１０１はＪ
Ｋ入力信号として上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０が供給されている。信号群ａにおいて、論
理回路５０１は、上記Ｄフリップフロップ１００のカウ
ント信号Ｑ０と上記ＪＫフリップフロップ１０１のカウ
ント信号Ｑ１とが並列に供給されている１個のＡＮＤ回
路で、２段目のＪＫフリップフロップ１０２に対する制
御信号を形成する。そして論理回路５０２は、上記Ｄフ
リップフロップ１００のカウント信号Ｑ０と上記ＪＫフ
リップフロップ１０１のカウント信号Ｑ１、上記ＪＫフ
リップフロップ１０２のカウント信号Ｑ２とが並列に供
給されている１個のＡＮＤ回路で、３段目のＪＫフリッ
プフロップ１０３に対する制御信号を形成する。
【００５４】信号群ｂにおいて、論理回路５０３は、上
記ＪＫフリップフロップ１０３のカウント信号Ｑ３と上
記論理回路５０２の出力した制御信号とが並列に供給さ
れている１個のＡＮＤ回路で、４段目のＪＫフリップフ
ロップ１０４に対する制御信号を形成する。そして論理
回路５０４は、上記ＪＫフリップフロップ１０３のカウ
ント信号Ｑ３と上記論理回路５０２の出力した制御信号
と上記ＪＫフリップフロップ１０４のカウント信号Ｑ４
とが並列に供給されている１個のＡＮＤ回路で、５段目
のＪＫフリップフロップ１０５に対する制御信号を形成
する。
記ＪＫフリップフロップ１０３のカウント信号Ｑ３と上
記論理回路５０２の出力した制御信号とが並列に供給さ
れている１個のＡＮＤ回路で、４段目のＪＫフリップフ
ロップ１０４に対する制御信号を形成する。そして論理
回路５０４は、上記ＪＫフリップフロップ１０３のカウ
ント信号Ｑ３と上記論理回路５０２の出力した制御信号
と上記ＪＫフリップフロップ１０４のカウント信号Ｑ４
とが並列に供給されている１個のＡＮＤ回路で、５段目
のＪＫフリップフロップ１０５に対する制御信号を形成
する。
【００５５】以下同様に、信号群ｃ〜ｇにおいて、論理
回路５０５，５０７，５０９，５１１，５１３は、各々
上記ＪＫフリップフロップ１０５のカウント信号Ｑ５と
上記論理回路５０４の出力した制御信号，上記ＪＫフリ
ップフロップ１０７のカウント信号Ｑ７と上記論理回路
５０６の出力した制御信号，上記ＪＫフリップフロップ
１０９のカウント信号Ｑ９と上記論理回路５０８の出力
した制御信号，上記ＪＫフリップフロップ１１１のカウ
ント信号Ｑ１１と上記論理回路５１０の出力した制御信
号，上記ＪＫフリップフロップ１１３のカウント信号Ｑ
１３と上記論理回路５１２の出力した制御信号とが並列
に供給されている１個のＡＮＤ回路で、各々ＪＫフリッ
プフロップ１０６，１０８，１１０，１１２，１１４に
対する制御信号を形成する。そして論理回路５０６，５
０８，５１０，５１２，５１４は、各々上記ＪＫフリッ
プフロップ１０５，１０６のカウント信号Ｑ５，Ｑ６と
上記論理回路５０４の出力した制御信号，上記ＪＫフリ
ップフロップ１０７，１０８のカウント信号Ｑ７，Ｑ８
と上記論理回路５０６の出力した制御信号，上記ＪＫフ
リップフロップ１０９，１１０のカウント信号Ｑ９，Ｑ
１０と上記論理回路５０８の出力した制御信号，上記Ｊ
Ｋフリップフロップ１１１，１１２のカウント信号Ｑ１
１，Ｑ１２と上記論理回路５１０の出力した制御信号，
上記ＪＫフリップフロップ１１３，１１４のカウント信
号Ｑ１３，Ｑ１４と上記論理回路５１２の出力した制御
信号とが並列に供給されている１個のＡＮＤ回路で、各
々ＪＫフリップフロップ１０７，１０９，１１１，１１
３，１１５に対する制御信号を形成する。
回路５０５，５０７，５０９，５１１，５１３は、各々
上記ＪＫフリップフロップ１０５のカウント信号Ｑ５と
上記論理回路５０４の出力した制御信号，上記ＪＫフリ
ップフロップ１０７のカウント信号Ｑ７と上記論理回路
５０６の出力した制御信号，上記ＪＫフリップフロップ
１０９のカウント信号Ｑ９と上記論理回路５０８の出力
した制御信号，上記ＪＫフリップフロップ１１１のカウ
ント信号Ｑ１１と上記論理回路５１０の出力した制御信
号，上記ＪＫフリップフロップ１１３のカウント信号Ｑ
１３と上記論理回路５１２の出力した制御信号とが並列
に供給されている１個のＡＮＤ回路で、各々ＪＫフリッ
プフロップ１０６，１０８，１１０，１１２，１１４に
対する制御信号を形成する。そして論理回路５０６，５
０８，５１０，５１２，５１４は、各々上記ＪＫフリッ
プフロップ１０５，１０６のカウント信号Ｑ５，Ｑ６と
上記論理回路５０４の出力した制御信号，上記ＪＫフリ
ップフロップ１０７，１０８のカウント信号Ｑ７，Ｑ８
と上記論理回路５０６の出力した制御信号，上記ＪＫフ
リップフロップ１０９，１１０のカウント信号Ｑ９，Ｑ
１０と上記論理回路５０８の出力した制御信号，上記Ｊ
Ｋフリップフロップ１１１，１１２のカウント信号Ｑ１
１，Ｑ１２と上記論理回路５１０の出力した制御信号，
上記ＪＫフリップフロップ１１３，１１４のカウント信
号Ｑ１３，Ｑ１４と上記論理回路５１２の出力した制御
信号とが並列に供給されている１個のＡＮＤ回路で、各
々ＪＫフリップフロップ１０７，１０９，１１１，１１
３，１１５に対する制御信号を形成する。
【００５６】次に上記のような構成の同期式カウンタ回
路の動作を図７のタイムチャートを用いて説明する。た
だしここではカウント信号Ｑ７までの８ビットとし、ま
たカウンタが最も変化する時、すなわちカウンタ全ビッ
トが変化するときについて説明する。図７において上位
ビットであるカウント信号Ｑ７が変化するのはカウント
信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の時に、クロッ
ク信号ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化した時
である。
路の動作を図７のタイムチャートを用いて説明する。た
だしここではカウント信号Ｑ７までの８ビットとし、ま
たカウンタが最も変化する時、すなわちカウンタ全ビッ
トが変化するときについて説明する。図７において上位
ビットであるカウント信号Ｑ７が変化するのはカウント
信号Ｑ０〜Ｑ６までが全てＨＩＧＨ状態の時に、クロッ
ク信号ＣＫがＬＯＷ状態からＨＩＧＨ状態に変化した時
である。
【００５７】ここでカウント信号Ｑ０〜Ｑ６までが全て
ＨＩＧＨ状態の１クロック前の状態（カウント信号Ｑ０
がＬＯＷ状態、Ｑ１〜Ｑ６までがＨＩＧＨ状態）の場合
について考えてみる。カウンタ回路がこの状態の時、出
力される制御信号は全てＬＯＷ状態である。ＣＫがＬＯ
Ｗ状態からＨＩＧＨ状態に変化するとカウント信号Ｑ０
はＨＩＧＨ状態になる。この結果論理回路５０１の入力
がどちらもＨＩＧＨ状態になるため論理回路５０１の出
力信号はＨＩＧＨ状態になる。また論理回路５０２の入
力がどれもＨＩＧＨ状態になるため論理回路５０２の出
力信号はＨＩＧＨ状態になる。この結果、論理回路５０
３の入力がどちらもＨＩＧＨ状態になるため論理回路５
０３の出力信号はＨＩＧＨ状態となる。また、論理回路
５０４の入力がどれもＨＩＧＨ状態になるため論理回路
５０４の出力信号はＨＩＧＨ状態になる。以下同じよう
に論理回路５０５，５０６の出力信号は入力はどれもＨ
ＩＧＨ状態となるためＨＩＧＨ状態になる。このように
出力信号は下位ビット側から順次遅れてＨＩＧＨ状態に
なる。
ＨＩＧＨ状態の１クロック前の状態（カウント信号Ｑ０
がＬＯＷ状態、Ｑ１〜Ｑ６までがＨＩＧＨ状態）の場合
について考えてみる。カウンタ回路がこの状態の時、出
力される制御信号は全てＬＯＷ状態である。ＣＫがＬＯ
Ｗ状態からＨＩＧＨ状態に変化するとカウント信号Ｑ０
はＨＩＧＨ状態になる。この結果論理回路５０１の入力
がどちらもＨＩＧＨ状態になるため論理回路５０１の出
力信号はＨＩＧＨ状態になる。また論理回路５０２の入
力がどれもＨＩＧＨ状態になるため論理回路５０２の出
力信号はＨＩＧＨ状態になる。この結果、論理回路５０
３の入力がどちらもＨＩＧＨ状態になるため論理回路５
０３の出力信号はＨＩＧＨ状態となる。また、論理回路
５０４の入力がどれもＨＩＧＨ状態になるため論理回路
５０４の出力信号はＨＩＧＨ状態になる。以下同じよう
に論理回路５０５，５０６の出力信号は入力はどれもＨ
ＩＧＨ状態となるためＨＩＧＨ状態になる。このように
出力信号は下位ビット側から順次遅れてＨＩＧＨ状態に
なる。
【００５８】以上のように本実施例のカウンタでは、カ
ウンタ内部のカウント信号を信号群にし、信号群内のカ
ウント信号を並列に入力してこれらカウント信号の論理
和を取る制御信号出力回路（信号纏め回路）を、この信
号群毎に設けてあるため、このまとめられた論理和を上
位ビットに順次転送することにより、さもなければブロ
ック内の各論理回路の反転で徐々に蓄積される信号の遅
延時間を減らしている。このためカウント信号Ｑ０の遅
延時間を十分に短くすることができる。よって本実施例
においては、共通線等を設けて共通入力させるというこ
とがないので、高速動作と配線パターンの簡単化・回路
面積の減少を同時に満足することができる。また素子数
についても従来回路のようにビット数を増加させても指
数関数的に増加することはない。従ってクロック信号Ｃ
Ｋの周波数を従来の場合よりも高くしても誤動作せず、
より高速に動作させることができる。
ウンタ内部のカウント信号を信号群にし、信号群内のカ
ウント信号を並列に入力してこれらカウント信号の論理
和を取る制御信号出力回路（信号纏め回路）を、この信
号群毎に設けてあるため、このまとめられた論理和を上
位ビットに順次転送することにより、さもなければブロ
ック内の各論理回路の反転で徐々に蓄積される信号の遅
延時間を減らしている。このためカウント信号Ｑ０の遅
延時間を十分に短くすることができる。よって本実施例
においては、共通線等を設けて共通入力させるというこ
とがないので、高速動作と配線パターンの簡単化・回路
面積の減少を同時に満足することができる。また素子数
についても従来回路のようにビット数を増加させても指
数関数的に増加することはない。従ってクロック信号Ｃ
Ｋの周波数を従来の場合よりも高くしても誤動作せず、
より高速に動作させることができる。
【００５９】なお本実施例では２ビット毎に桁上げ論理
回路が直列接続された形に成っているが、必要とするカ
ウンタの速度、回路面積が満足できるならば、３ビット
以上毎に論理回路をまとめるようにしても良い。図８は
本実施例を３ビットにした場合の例である。図のように
ｎビット毎に論理回路をまとめると、（ｎ＋１）入力の
論理和回路が必要となるため、必要なクロック高速性と
回路の許容面積との兼ね合いからｎの値を決定すること
が望ましい。また、ｎの値は回路を通して一定、すなわ
ち周期的に論理回路が組まれている必要はなく、必要に
応じてその値を任意に組み合わせても良い。そして、カ
ウンタ回路の全ビット数は実施例に示した１６ビット
（Ｑ０〜Ｑ１６）に限られた訳ではなく、さらに多ビッ
トとしても良い。
回路が直列接続された形に成っているが、必要とするカ
ウンタの速度、回路面積が満足できるならば、３ビット
以上毎に論理回路をまとめるようにしても良い。図８は
本実施例を３ビットにした場合の例である。図のように
ｎビット毎に論理回路をまとめると、（ｎ＋１）入力の
論理和回路が必要となるため、必要なクロック高速性と
回路の許容面積との兼ね合いからｎの値を決定すること
が望ましい。また、ｎの値は回路を通して一定、すなわ
ち周期的に論理回路が組まれている必要はなく、必要に
応じてその値を任意に組み合わせても良い。そして、カ
ウンタ回路の全ビット数は実施例に示した１６ビット
（Ｑ０〜Ｑ１６）に限られた訳ではなく、さらに多ビッ
トとしても良い。
【００６０】なお、第１実施例において、上段信号纏め
回路４０１〜４０６は図１に示された構成に限られたも
のではなく、例えば図９又は図１０に示したような構成
でも良い。すなわち、各信号群内のカウント信号をまと
めた下段信号纏め回路３０１〜３０７出力をさらにまと
めるような構成であれば良い。上記第１〜第４実施例に
示した本発明の同期式カウンタは、図１１に示すような
時間／数値変換回路等に用いられる。時間／数値変換回
路とは２つのパルスの時間差をデジタル出力で得る回路
である。
回路４０１〜４０６は図１に示された構成に限られたも
のではなく、例えば図９又は図１０に示したような構成
でも良い。すなわち、各信号群内のカウント信号をまと
めた下段信号纏め回路３０１〜３０７出力をさらにまと
めるような構成であれば良い。上記第１〜第４実施例に
示した本発明の同期式カウンタは、図１１に示すような
時間／数値変換回路等に用いられる。時間／数値変換回
路とは２つのパルスの時間差をデジタル出力で得る回路
である。
【００６１】ここで時間／数値変換回路について説明す
る。図１１において、最初にパルスＰＡを複数の遅延素
子を直列に接続し最終出力段を最初の遅延素子に戻すよ
うに連結したリング遅延パルス発生回路に入力し周回さ
せる。ここでリング遅延パルス発生回路の遅延素子数は
出力を２ビット進数としているため２のｎ乗個で構成さ
れている。このリング遅延パルス発生回路のどの位置に
現在パルスＰＡがあるのかをの知るために、リング遅延
パルス発生回路の各遅延素子の出力をパルスセレクタに
入力する。また、パルスＰＡがリング遅延パルス発生回
路を何周したかをカウントする周回数カウンタにリング
遅延パルス発生回路の最終出力段の出力を入力する。
る。図１１において、最初にパルスＰＡを複数の遅延素
子を直列に接続し最終出力段を最初の遅延素子に戻すよ
うに連結したリング遅延パルス発生回路に入力し周回さ
せる。ここでリング遅延パルス発生回路の遅延素子数は
出力を２ビット進数としているため２のｎ乗個で構成さ
れている。このリング遅延パルス発生回路のどの位置に
現在パルスＰＡがあるのかをの知るために、リング遅延
パルス発生回路の各遅延素子の出力をパルスセレクタに
入力する。また、パルスＰＡがリング遅延パルス発生回
路を何周したかをカウントする周回数カウンタにリング
遅延パルス発生回路の最終出力段の出力を入力する。
【００６２】そして、パルスＰＢが入力された時点で、
パルスセレクタはその時点での遅延素子からの入力信号
をエンコーダに出力する。エンコーダにより２進数信号
に変換された信号は、パルスＰＡとパルスＰＢとの位相
差を表す下位ビットとなる。周回数カウンタの値もデー
タラッチ回路によって、パルスＰＢが入力された時点の
信号が出力され、パルスＰＡとパルスＰＢとの位相差を
表す上位ビットとなる。このような構成にすることで遅
延素子が直列に多数接続されていることと同じになる。
パルスセレクタはその時点での遅延素子からの入力信号
をエンコーダに出力する。エンコーダにより２進数信号
に変換された信号は、パルスＰＡとパルスＰＢとの位相
差を表す下位ビットとなる。周回数カウンタの値もデー
タラッチ回路によって、パルスＰＢが入力された時点の
信号が出力され、パルスＰＡとパルスＰＢとの位相差を
表す上位ビットとなる。このような構成にすることで遅
延素子が直列に多数接続されていることと同じになる。
【００６３】この時間／数値変換回路の測定可能範囲を
広げるには時間／数値変換回路の出力ビット数を増やし
てやればいい。これは周回数カウンタのビット数を大き
くすることで簡単に実現できる。また回路面積を削減す
るにはリング遅延パルス発生回路の遅延素子数を減らす
事により実現できる。これはパルスセレクタとエンコー
ダがリング遅延パルス発生回路の遅延素子数によって大
きさが決定されるためである。このためリング遅延パル
ス発生回路の遅延素子数が半分になるとリング遅延パル
ス発生回路とパルスセレクタ、エンコーダの大きさは半
分になる（遅延素子数が半分になるということは出力が
１ビット減少するということである）。このため周回数
カウンタを１ビット増やして回路面積が増加しても、リ
ング遅延パルス発生回路が半分にして回路面積が減少の
方が回路全体として見た場合回路面積は小さくなる。た
だしここで問題になるのはリング遅延パルス発生回路の
遅延素子数が半分になれば、周回数カウンタに供給され
るクロック周期も半分になる。
広げるには時間／数値変換回路の出力ビット数を増やし
てやればいい。これは周回数カウンタのビット数を大き
くすることで簡単に実現できる。また回路面積を削減す
るにはリング遅延パルス発生回路の遅延素子数を減らす
事により実現できる。これはパルスセレクタとエンコー
ダがリング遅延パルス発生回路の遅延素子数によって大
きさが決定されるためである。このためリング遅延パル
ス発生回路の遅延素子数が半分になるとリング遅延パル
ス発生回路とパルスセレクタ、エンコーダの大きさは半
分になる（遅延素子数が半分になるということは出力が
１ビット減少するということである）。このため周回数
カウンタを１ビット増やして回路面積が増加しても、リ
ング遅延パルス発生回路が半分にして回路面積が減少の
方が回路全体として見た場合回路面積は小さくなる。た
だしここで問題になるのはリング遅延パルス発生回路の
遅延素子数が半分になれば、周回数カウンタに供給され
るクロック周期も半分になる。
【００６４】この様な理由から時間／数値変換回路をよ
り多ビットで小型化しようとした場合、クロック周期が
短い場合でも動作するカウンタが必要不可欠となるが、
本発明の同期式カウンタを用いることにより、これらの
問題を解決することができる。なお、上記第１〜第４実
施例ではアップカウンタについてのみ明記してあるが、
ダウンカウンタにを用いても良い。この場合の回路図は
ＤフリップフロップとＪＫフリップフロップの桁上げ用
の出力をＱから図示しないＱinv （但し、Ｑin v はＱの
反転出力）に変更するだけで良い。またタイムチャート
も、Ｑ０からＱ７がＡＬＬ０からアップするのではなく
ＡＬＬ１からダウンすることが違うだけで、そのほかの
論理回路の動作は同じである。
り多ビットで小型化しようとした場合、クロック周期が
短い場合でも動作するカウンタが必要不可欠となるが、
本発明の同期式カウンタを用いることにより、これらの
問題を解決することができる。なお、上記第１〜第４実
施例ではアップカウンタについてのみ明記してあるが、
ダウンカウンタにを用いても良い。この場合の回路図は
ＤフリップフロップとＪＫフリップフロップの桁上げ用
の出力をＱから図示しないＱinv （但し、Ｑin v はＱの
反転出力）に変更するだけで良い。またタイムチャート
も、Ｑ０からＱ７がＡＬＬ０からアップするのではなく
ＡＬＬ１からダウンすることが違うだけで、そのほかの
論理回路の動作は同じである。
【００６５】なお、本発明は上記実施例に示した回路に
限定されるものではなく、例えば論理和をＮＡＮＤ回路
やＯＲ回路等で構成しても良いし、またその用途も時間
Ａ／Ｄ以外に用いても良い。
限定されるものではなく、例えば論理和をＮＡＮＤ回路
やＯＲ回路等で構成しても良いし、またその用途も時間
Ａ／Ｄ以外に用いても良い。
【図１】本発明の第１実施例における同期式カウンタの
回路図である。
回路図である。
【図２】図１に示した同期式カウンタのタイムチャート
である。
である。
【図３】本発明の第２実施例における同期式カウンタの
回路図である。
回路図である。
【図４】本発明の第３実施例における同期式カウンタの
回路図である。
回路図である。
【図５】図４に示した同期式カウンタのタイムチャート
である。
である。
【図６】本発明の第４実施例である同期式カウンタの回
路図である。
路図である。
【図７】図６に示した同期式カウンタのタイムチャート
である。
である。
【図８】本発明の一実施例である同期式カウンタの回路
図である。
図である。
【図９】本発明の一実施例である同期式カウンタの回路
図である。
図である。
【図１０】本発明の一実施例である同期式カウンタの回
路図である。
路図である。
【図１１】本発明の同期式カウンタを時間／数値変換回
路に応用した場合の回路図である。
路に応用した場合の回路図である。
【図１２】従来の同期式カウンタの回路図である。
【図１３】従来の同期式カウンタの回路図である。
【図１４】従来の同期式カウンタの回路図である。
【図１５】従来の同期式カウンタの回路図である。
【図１６】従来の同期式カウンタの回路図である。
【図１７】図１４に示した従来の同期式カウンタのタイ
ムチャートである。
ムチャートである。
１００ Ｄフリップフロップ（フリップフロップ，演算
回路） １０１〜１１５ ＪＫフリップフロップ（フリップフロ
ップ，演算回路） ２０１〜２２０ 制御信号出力回路 ２２１〜２３４ 制御信号出力回路 ３０１〜３２７ 下段信号纏め回路（第１，第２の信号
纏め回路） ４０１〜４２６ 上段信号纏め回路（第３の信号纏め回
路） ５０１，５０３，５０５，５０７，５０９，５１１，５
１３ 制御信号出力回路 ５０２，５０４，５０６，５０８，５１０，５１２，５
１４ 制御信号出力回路（信号纏め回路）
回路） １０１〜１１５ ＪＫフリップフロップ（フリップフロ
ップ，演算回路） ２０１〜２２０ 制御信号出力回路 ２２１〜２３４ 制御信号出力回路 ３０１〜３２７ 下段信号纏め回路（第１，第２の信号
纏め回路） ４０１〜４２６ 上段信号纏め回路（第３の信号纏め回
路） ５０１，５０３，５０５，５０７，５０９，５１１，５
１３ 制御信号出力回路 ５０２，５０４，５０６，５０８，５１０，５１２，５
１４ 制御信号出力回路（信号纏め回路）
フロントページの続き
(56)参考文献 特開 昭54−118767（ＪＰ，Ａ)
特開 昭62−217722（ＪＰ，Ａ)
実開 昭54−25058（ＪＰ，Ｕ)
実開 平２−55740（ＪＰ，Ｕ)
特公 昭47−25735（ＪＰ，Ｂ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 23/40
H03K 23/00
Claims (9)
- 【請求項１】 ｎ＋１個のフリップフロップを有し、ク
ロック信号が入力され、該クロック信号に同期して動作
するとともに、最下位の第０から上位の第ｎビット目ま
での（ｎ＋１）個の自身の出力を成すカウント信号を反
転させることで前記クロック信号のレベル反転数を前記
カウント信号で表す演算回路、 前記カウント信号のうち第０乃至第ｉ（但し、１≦ｉ≦
（ｎ−１））ビット目までのカウント信号が入力され、
該第０乃至第ｉまでのカウント信号相互間の論理和を取
って前記フリップフロップ毎の制御信号を形成し、該制
御信号を前記演算回路に出力して、前記第１乃至第（ｉ
＋１）のフリップフロップの出力を反転させる複数の制
御信号出力回路、を有する制御回路を備える同期式カウ
ンタにおいて、 前記制御回路は、前記カウント信号を下位のビットから
順に複数取りまとめる複数の信号群が流れる配線群、お
よび前記各信号群内の各カウント信号相互間の論理和を
取る複数の信号纏め回路を備え、前記制御回路は、前記
各信号群を構成するカウント信号の何れよりも上位ビッ
トの前記フリップフロップに対して、前記信号纏め回路
から前記制御信号を供給するようにしたことを特徴とす
る同期式カウンタ。 - 【請求項２】 前記制御回路は、前記カウント信号を下
位のビットから順に複数取りまとめる少なくとも第１，
第２，第３の信号群が流れる第１，第２，第３の配線
群、前記第１の信号群内の各カウント信号相互間の論理
和を取る第１の信号纏め回路、前記第２の信号群内の各
カウント信号相互間の論理和を取る第２の信号纏め回
路、前記第１の信号纏め回路と前記第２の信号纏め回路
との間の論理和を取る第３の信号纏め回路を備え、前記
制御回路は、前記第１，第２の信号群を構成するカウン
ト信号の何れよりも上位ビットの前記フリップフロップ
に対して、前記第３の信号纏め回路から前記制御信号を
供給するようにしたことを特徴とする請求項１記載の同
期式カウンタ。 - 【請求項３】 ｎ＋１個のフリップフロップを有し、ク
ロック信号が入力され、該クロック信号に同期して動作
するとともに、最下位の第０から上位の第ｎビット目ま
での（ｎ＋１）個の自身の出力を成すカウント信号を反
転させることで前記クロック信号のレベル反転数を前記
カウント信号で表す演算回路、 前記カウント信号のうち第０乃至第ｉ（但し、１≦ｉ≦
（ｎ−１））ビット目までのカウント信号が入力され、
該第０乃至第ｉまでのカウント信号相互間の論理和を取
って前記フリップフロップ毎の制御信号を形成し、該制
御信号を前記演算回路に出力して、前記第１乃至第（ｉ
＋１）のフリップフロップの出力を反転させる複数の制
御信号出力回路、を有する制御回路を備える同期式カウ
ンタにおいて、 前記制御回路は、前記カウント信号を下位のビットから
順に複数取りまとめる複数の信号群が流れる配線群、お
よび前記各信号群内の各カウント信号相互間の論理和を
取る複数の信号纏め回路を備え、前記制御回路は、前記
各信号群を構成するカウント信号の何れよりも上位ビッ
トの前記フリップフロップに対して、前記信号纏め回路
出力と前記第０ビット目のカウント信号とから前記制御
信号を供給するようにしたことを特徴とする同期式カウ
ンタ。 - 【請求項４】 前記制御信号出力回路は、第１乃至第ｊ
（但し、２≦ｊ≦ｎ−１）の制御信号出力回路を有し、
該第１の制御信号出力回路は前記第１のフリップフロッ
プのカウント信号及び第２のフリップフロップのカウン
ト信号を入力して両信号に基づいて前記第３のフリップ
フロップに対する制御信号を形成するものであり、前記
第２乃至第ｊの制御信号出力回路は、前記第１のフリッ
プフロップのカウント信号及び第２乃至第ｊのフリップ
フロップの各カウント信号の論理和信号を入力し、これ
らの信号に基づいて前記第３乃至第（ｊ＋１）のフリッ
プフロップに対する制御信号を形成するものであること
を特徴とする請求項３記載の同期式カウンタ。 - 【請求項５】 前記信号纏め回路は、前記信号群におけ
る各カウンタ信号を並列入力して論理和を取ることを特
徴とする請求項１乃至請求項４記載の同期式カウンタ。 - 【請求項６】 前記演算回路におけるフリップフロップ
の数ｎは７以上の正数であり、前記第１ビット目のカウ
ント信号を取りまとめる前記信号纏め回路から第ｎビッ
ト目のフリップフロップの制御信号を形成する前記信号
纏め回路までに、前記信号纏め回路が直列に並ぶ数は、
（ｎ＋１）を２で割った数よりも小さい数であることを
特徴とする請求項１乃至請求項５記載の同期式カウン
タ。 - 【請求項７】 ｎ＋１個のフリップフロップを有し、ク
ロック信号が入力され、該クロック信号に同期して動作
するとともに、最下位の第０から上位の第ｎビット目ま
での（ｎ＋１）個の自身の出力を成すカウント信号を反
転させることで前記クロック信号のレベル反転数を前記
カウント信号で表す演算回路、 前記カウント信号のうち第０乃至第ｉ（但し、１≦ｉ≦
（ｎ−１））ビット目までのカウント信号が入力され、
該第０乃至第ｉまでのカウント信号相互間の論理和を取
って前記フリップフロップ毎の制御信号を形成し、該制
御信号を前記演算回路に出力して、前記第１乃至第（ｉ
＋１）のフリップフロップの出力を反転させる複数の制
御信号出力回路、を有する制御回路を備える同期式カウ
ンタにおいて、 前記制御回路は、前記カウント信号を下位のビットから
順に複数取りまとめる第１，第２の信号群が流れる第
１，第２の配線群、前記第１の信号群における最後の制
御信号出力回路であり更に前記第１の信号群内の全ての
カウント信号の間の論理和を信号纏め回路を有し、前記
第２の信号群内のカウント信号を入力する制御信号出力
回路は、前記第２の信号群を構成するカウント信号の何
れよりも下位ビットの論理和を前記信号纏め回路の出力
から取り、前記制御回路は、前記第２の信号群を構成す
るカウント信号の前記フリップフロップに対して、前記
信号纏め回路から前記制御信号を供給するようにしたこ
とを特徴とする同期式カウンタ。 - 【請求項８】 前記信号群は、２乃至３本のカウンタ信
号から構成されていることを特徴とする請求項１乃至請
求項７記載の同期式カウンタ。 - 【請求項９】 前記第１のフリップフロップは、クロッ
ク信号を分周して最下位ビットである第０ビット目のカ
ウント信号を得るものであり、また前記第２のフリップ
フロップは、前記第１のフリップフロップのカウント信
号が制御信号として供給され、この制御信号が一方論理
レベルの時に前記クロックに同期して第１ビット目のカ
ウント信号のレベルを反転させるものであり、前記第３
乃至第ｎのフリップフロップは、前記制御信号を入力
し、前記制御信号が一方論理レベルの時に前記クロック
に周期して第３乃至第ｎビット目のカウント信号のレベ
ルを反転させるものであることを特徴とする請求項１乃
至請求項８記載の同期式カウンタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04556294A JP3489178B2 (ja) | 1994-03-16 | 1994-03-16 | 同期式カウンタ |
| US08/405,152 US5526393A (en) | 1994-03-16 | 1995-03-16 | Synchronous counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04556294A JP3489178B2 (ja) | 1994-03-16 | 1994-03-16 | 同期式カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254853A JPH07254853A (ja) | 1995-10-03 |
| JP3489178B2 true JP3489178B2 (ja) | 2004-01-19 |
Family
ID=12722802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04556294A Expired - Lifetime JP3489178B2 (ja) | 1994-03-16 | 1994-03-16 | 同期式カウンタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5526393A (ja) |
| JP (1) | JP3489178B2 (ja) |
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| KR100263484B1 (ko) * | 1998-04-25 | 2000-08-01 | 김영환 | 클럭신호 지연 장치 |
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Family Cites Families (6)
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|---|---|---|---|---|
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| US5355396A (en) * | 1991-12-30 | 1994-10-11 | Texas Instruments Incorporated | Circuitry and method for modularized single transition counting |
-
1994
- 1994-03-16 JP JP04556294A patent/JP3489178B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-16 US US08/405,152 patent/US5526393A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5526393A (en) | 1996-06-11 |
| JPH07254853A (ja) | 1995-10-03 |
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