JP3703997B2 - 映像信号制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、VTR （video tape recorder ）等から出力される複合映像信号をデコードして得られる映像信号の各ラインの画素数を一定の数に調整して出力する映像信号制御回路に関するものである。
【０００２】
【従来の技術】
VTR で再生された映像信号は一般にジッタを含んでおり、その１ラインの画素数は標準の画素数（たとえば、ITU-R-601 に準拠するNTSC信号の画素数は１ライン当たり858 である）から±（１〜２）程度ずれ、画素数がバラバラになっている場合が多い。
【０００３】
ビデオデコーダにおいて、VTR で再生されたこのような映像信号（以下、非標準信号と称する）をそのままその水平同期信号および垂直同期信号に従ってデコード処理して出力すると、その出力データにもジッタが含まれる。このため、このようなデコードされたデータをさらに処理する場合、処理後の画像の端（エッジ）部分がでこぼこした状態になったり、次段の映像処理が行われないという問題があった。このため、ビデオデコーダでデコード処理した信号をその水平同期信号に従ってフレームメモリなどに一旦書き込み、書き込んだ信号を所定の一定周期の水平同期信号に従って読み出すことにより１ライン当たりの画素数を標準画素数に調整していた。
【０００４】
また、１ライン当たりの画素数を一定にする方法として、位相同期ループ（PLL ）回路等を用いて非標準信号を時間軸上で平均化することによりその非標準信号の平均周波数の周期を有する信号に変換し、その１ライン当たりの画素数を一定にするという方法が知られていた。しかし、この方法では、１ライン当たりの画素数を一定にすることはできるが、その平均周波数の周期とビデオデコーダにおける処理タイミング信号の周期との間に微妙な違いが生じる場合があるという問題があった。このため、PLL 等を用いて１ライン当たりの画素数を一定にした信号を、さらにその水平同期信号に従ってフレームメモリなどに一旦書き込み、書き込んだ信号を所定の一定周期の水平同期信号に従って読み出すことにより１ライン当たりの画素数を標準画素数に調整していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のフレームメモリを用いて１ライン当たりの画素数を一定にする方法では、回路構成が大規模となり、複雑化するという問題があった。
【０００６】
本発明は、このような従来技術の欠点を解決し、フレームメモリなどの大容量のメモリを使用することなく、簡単な回路構成で１ライン当たりの画素数を一定に調整できる映像信号制御回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上述の課題を解決するために、１データが１画素に対応する入力データに遅延量可変可能な遅延素子により遅延を与えるデータ遅延手段と、入力データの各ラインの画素数を計数する画素数計数手段と、あらかじめ定められた標準画素数から画素数計数手段で計数された画素数を減じて差を算出し、データ遅延手段が現在入力データに与えている遅延量にその差に対応する遅延量を加算して新たな遅延量を算出する判定手段とを含み、データ遅延手段は、判定手段で算出された遅延量の遅延を入力データに与えることを特徴とする。
【０００８】
また、本発明は、１データが１画素に対応する入力データの書き込みおよび読み出しを交互に行う２つの１ポートメモリと、この２つの１ポートメモリに入力データを交互に書き込む書き込みアドレス信号と書き込んだデータを交互に読み出す読み出しアドレス信号とを繰り返し生成するアドレス信号生成手段と、入力データの各ラインの画素数を計数する画素数計数手段と、あらかじめ定められた標準画素数から画素数計数手段で計数された画素数を減じて差を算出し、現在の書き込みアドレス信号および読み出しアドレス信号が示すアドレス数にその差に対応するアドレス数を加算して新たなアドレス数を算出する判定手段とを含み、アドレス信号生成手段は、判定手段で算出されたアドレス数を示す書き込みアドレス信号および読み出しアドレス信号を生成すると共に、１ポートメモリから読み出すデータ数が書き込んだデータ数と異なるときはその差に応じて読み出しアドレス信号のアドレスの一部を重複させまたは削除することを特徴とする。
【０００９】
また、本発明は、１データが１画素に対応する入力データの書き込みおよび読み出しを平行して行うことができる２ポートメモリと、この２ポートメモリに入力データを順次書き込む書き込みアドレス信号と書き込んだデータを順次読み出す読み出しアドレス信号とを繰り返し生成するアドレス信号生成手段と、入力データの各ラインの画素数を計数する画素数計測手段と、あらかじめ定められた標準画素数から画素数計数手段で計数された画素数を減じて差を算出し、現在の書き込みアドレス信号および読み出しアドレス信号が示すアドレス数にその差に対応するアドレス数を加算して新たなアドレス数を算出する判定手段とを含み、アドレス信号生成手段は、判定手段で算出されたアドレス数を示す書き込みアドレス信号および読み出しアドレス信号を生成すると共に、２ポートメモリから読み出すデータ数が書き込んだデータ数と異なるときはその差に応じて読み出しアドレス信号のアドレスの一部を重複させまたは削除することを特徴とする。
【００１０】
【発明の実施の形態】
次に本発明による映像信号制御回路の実施例を図面を用いて説明する。
【００１１】
本発明の第１の実施例は、入力データを遅延素子に通すことにより互いに遅延が１クロック（１データ分）異なる複数のデータを生成し、その複数のデータから１ライン当たりの画素数に応じて所定のデータを選択することにより１ライン当たりの画素数を一定に調整する映像信号制御回路である。この映像信号制御回路は、VTR から出力される１ライン当たりの画素数が不揃いの複合映像信号にYC分離処理、輝度信号処理、色差信号処理、同期信号処理などを施してコンポーネント信号を出力するビデオデコーダにおいて、このコンポーネント信号の１ライン当たりの画素数を一定に調整する回路として好適である。
【００１２】
図１は、第１の実施例を示すブロック図である。図１において、FF回路10には、例えば、ビデオデコーダでデコードされた１ラインの画素数が不揃いのコンポーネント信号（以下、非標準信号という）が入力データ100 として入力される。FF回路10は、入力データ100 を遅延素子に通すことにより遅延が互いに１クロック異なる複数のデータを生成する遅延回路である。例えば、FF回路10は、ｎ段のフリップフロップ（FF）から構成され、入力データ100 をビデオデコーダのシステムクロック104 （図示せず）に従って順次出力側に転送し、FF１段ごとに１クロックの遅延を与えて遅延が互いに１クロック異なるデータ110-0 〜110-n を生成する。FF回路10の入力および各FFの出力はそれぞれセレクタ回路14に接続され、データ110-0 〜110-n はセレクタ回路14に入力される。
【００１３】
なお、フリップフロップ（FF）の段数は、吸収しようする画素ずれの数によって決定される。例えば、NTSC方式によるテレビジョン信号における１フレームの有効走査線は約420 本（１フィールドでは約210 本）であるから、１画面のすべての走査線の画素数が標準画素数から１画素ずれ、その画素ずれをすべて吸収しようとする場合には、210 段のフリップフロップが必要になる。
【００１４】
カウンタ12は、入力データ100 の１ライン当たりの画素数を計数する。具体的には、カウンタ12は、ビデオデコーダからの水平同期信号102 によりリセットされてクロック104 の計数を開始し、１ラインの期間に入力されるクロック104 の数を計数して計数値信号106 を生成する。ここで、クロック104 は入力データ100 に同期し、入力データ100 の各データは１画素に対応しているので、計数したクロック数は１ラインの画素数を示す。カウンタ12の出力はセレクタ回路14に接続されており、計数値信号106 はセレクタ回路14に入力される。
【００１５】
セレクタ回路14は、判定回路140 とセレクタ142 を含み、カウンタ12からの計数値信号106 を判定回路140 に入力し、FF回路10からのデータ110-0 〜110-n をセレクタ142 に入力する。判定回路140 は、例えば、１ラインの標準画素数（例えば858 ）を格納するメモリA とセレクタ142 で現在選択されているデータの遅延量（０〜ｎクロック）を保持するレジスタB とを有する。なお、遅延量はデータ110-0 〜110-n の遅延量（０〜ｎクロック）に対応する。レジスタB には、遅延量に替えてデータ番号（110-0 〜110-n ）を保持してもよい。
【００１６】
判定回路140 は、カウンタ12から計数値信号106 が与えられたとき、メモリA に保持される標準画素数から計数値信号106 が示す画素数を減じて差を算出し、その差に対応する遅延量、例えば差がαであるときはαクロックをレジスタB に保持される遅延量に加算してその加算値によりレジスタB の内容を更新し、更新後の遅延量を示す制御信号108 を生成してセレクタ142 に与える。
【００１７】
セレクタ142 は、FF回路10から入力されるデータ110-0 〜110-n から、判定回路140 からの制御信号108 が示す遅延量のデータを選択し、これを出力データ112 として出力する。このように、FF回路10とセレクタ回路14は、入力データ100 に０クロックからｎクロックまでの任意の遅延を与える回路である。なお、セレクタ142 において、動作開始時にデータ110-0 〜110-n のいずれを選択するかは、画素数の少ないラインの入力頻度および画素数の多いラインの入力頻度により決定される。本実施例では、n/2 クロック遅延されたデータ110-(n/2) が選択されるように、判定回路140 のレジスタB にデータ番号(n/2) が初期設定される。また、セレクタ142 のリセット端子には垂直同期信号114 が入力されており、セレクタ142 はこの垂直同期信号114 によって１フィールド毎に初期化され、これに伴いFF回路10の遅延は初期設定に戻される。
【００１８】
次に、図１に示す映像信号制御回路の動作について説明する。入力データ100 は、FF回路10により遅延が０〜ｎクロックのデータ110-0 〜110-n に変換され、セレクタ回路14のセレクタ142 に入力される。一方、カウンタ12では、１ライン当たりの画素数を示す計数値信号106 を生成してセレクタ回路14の判定回路140 に与える。計数信号106 は１ラインごとに出力される。
【００１９】
判定回路140 では、動作開始時には、レジスタB に初期設定されている遅延量を示す制御信号108 を生成してセレクタ142 に与え、計数値信号106 が与えられると、標準画素数からその計数値信号106 が示す画素数を減じて差を算出し、その差に対応する遅延量とレジスタB に保持されている遅延量とを加算してその加算値によりレジスタB の内容を更新し、更新後の遅延量を示す制御信号108 を生成してセレクタ142 に与える。セレクタ142 では、この制御信号108 が示す遅延量のデータをデータ110-0 〜110-n から選択し、これを出力データ112 として出力する。
【００２０】
例えば、図２に示すように、データ0 〜856 （857 画素）から構成されるライン(n) が入力され、FF回路10が210 段のフリップフロップで構成される場合において、時間ｔに水平同期信号102 が入力された時、FF回路10には１ラインの最後のデータ856 が入力され、データ110-(n/2-1) 、110-(n/2) 、110-(n/2+1) としてデータ752 、751 、750 がセレクタ回路14に出力される。
【００２１】
セレクタ回路14の判定回路140 では、標準画素数と計数値信号106 が示す画素数との差がこの場合＋１であるので、レジスタB が現在遅延量(n/2) を保持しているとすると、レジスタB の内容を(n/2)+1 に更新し、遅延量(n/2)+1 を示す制御信号108 を生成して出力する。セレクタ142 では、時間ｔからは、制御信号108 が示す遅延量(n/2)+1 のデータ110-(n/2+1）を選択し、これをデータ112 として出力する。ここで、データ110-(n/2+1) はデータ110-(n/2) より１クロック遅れている。したがって、図２に示すように、出力データ112 では、データ751 の次にデータ751 が挿入され、１ライン当たりの画素数が857 から標準画素数858 に調整される。
【００２２】
また、例えば、図３に示すように、データ0 〜858 （859 画素）から構成されるライン(n) が入力され、FF回路10のフリップフロップが210 段である場合において、時間ｔに水平同期信号102 が入力された時、FF回路10には１ラインの最後のデータ858 が入力され、データ110-(n/2-1) 、110-(n/2) 、110-(n/2+1) としてデータ754 、753 、752 がセレクタ回路14に出力される。
【００２３】
セレクタ回路14の判定回路140 では、標準画素数と計数値信号106 が示す画素数との差が−１であるので、レジスタB が現在遅延量(n/2) を保持しているとすると、レジスタB の内容を(n/2)-1 に更新し、遅延量(n/2)-1 を示す制御信号108 を生成して出力する。セレクタ142 では、時間ｔからは、制御信号108 が示す遅延量(n/2)-1 のデータ110-(n/2-1) を選択し、これをデータ112 として出力する。ここで、データ110-(n/2-1) はデータ110-(n/2) より１クロック進んでいる。したがって、図３に示すように、出力データ112 では、データ754 が削除され、１ライン当たりの画素数が859 から標準画素数858 に調整される。
【００２４】
なお、１ライン当たりの画素数が標準画素数と異なるラインが連続して入力される場合、セレクタ142 で選択されるデータの遅延は、１ライン当たりの画素数が標準画素数より少ない場合には次第に大きくなり、多い場合には次第に小さくなる。したがって、画素ずれを吸収できる範囲は、FF回路10で生成されるデータの最大遅延が決まるFF回路10におけるFFの段数ｎに依存する。なお、上述の処理は、垂直同期信号114 により１フィールド毎に初期化され、FF回路10の遅延は初期設定に戻される。
【００２５】
また、図２、図３の例では、水平同期信号102 の入力される時間ｔに、セレクタ142 におけるデータの選択を実行しているが、画素ずれは通常１〜２画素程度であるので、例えばラインの最終データから２つ前のデータでデータ選択を実行してもよい。この場合、データの切替はいわゆるブランキング期間内で実行される。
【００２６】
このように第１の実施例よれば、１ライン当たりの画素数が標準画素数からずれている場合でも、その画素数を標準画素数に等しくなるように調整することができ、一定周期のデータを出力することができる。
【００２７】
本発明の第２の実施例は、入力データを２つの１ポートメモリに交互に書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで交互に読み出すことにより１ライン当たりの画素数を一定になるように調整する映像信号制御回路である。
【００２８】
図４は、第２の実施例を示すブロック図である。図４において、入力セレクタ20には、非標準信号が入力データ200 として入力される。入力セレクタ20は、入力データ200 を判定回路30から与えられる制御信号222 （図示せず）に従って所定のデータ数ごとにデータ206 と208 とに振り分ける。入力セレクタ20にはメモリ22、24が接続されており、データ206 、208 はそれぞれメモリ22、24に入力される。
【００２９】
メモリ22、24は、ｎワードのデータを一時格納することができる１ポートメモリであり、内蔵するI/O 部を介して入力されるデータ206 、208 を、アドレスカウンタ32、36から与えられる書き込みアドレス信号224 、228 に従って書き込み、書き込んだデータをアドレスカウンタ34、38から与えられる読み出しアドレス信号226 、230 に従って読み出し、I/O 部からデータ210 、212 として出力する。なお、本実施例では、メモリ22、23は、データの書き込みと読み出しを交互に行い、メモリ22が書き込みを実行するときメモリ24が読み出しを実行し、メモリ22が読み出しを実行するときメモリ24が書き込みを実行する。メモリ22、24には出力セレクタ26が接続されており、データ210 、212 は出力セレクタ26に入力される。
【００３０】
出力セレクタ26は、メモリ22およびメモリ24からのデータ210 、212 を判定回路30から与えられる制御信号222 に従って選択し、これを出力データ214 として出力する。カウンタ28は、図１のカウンタ12と同様に、１ラインの期間に入力されるクロック204 （図示せず）の数を計数することにより１ラインの画素数を計数し、その画素数を示す計数値信号216 を生成する。カウンタ28には判定回路30が接続されており、計数値信号216 は判定回路30に入力される。
【００３１】
判定回路30は、アドレスカウンタ32〜38、入力セレクタ20、出力セレクタ26の動作を制御する制御信号を生成する。具体的には、例えば、メモリ500 、カウンタ回路502 、レジスタ504 、および周期設定回路506 を内蔵し、カウンタ回路502 によりクロック204 を計数してレジスタ504 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号220 を生成する。なお、本実施例では、期間T は１クロックを単位として表され、アドレス信号は１クロックごとに生成されるので、期間T の値はアドレス信号が示すアドレス数に一致する。
【００３２】
また、判定回路30は、計数値信号216 が与えられたときメモリ500 にあらかじめ格納されている標準画素数（例えば858 ）から計数値信号216 が示す画素数を減じて差を算出し、その差を示す差信号218 を生成する。そして、周期設定回路506 によりレジスタ504 に保持されている期間T と差信号218 が示す差と加算し、制御信号220 が次に"1" から"0" 、または"0" から"1" に変化する時、レジスタ504 に保持されている期間T を加算値で更新する。したがって、制御信号220 の期間T は、差信号218 が示す差が＋ａの場合には現在の期間T よりａクロック分長くなり、−ｂの場合には現在の期間T よりｂクロック分短くなる。
【００３３】
なお、動作開始時における期間T の初期値は、画素数の少ないラインの入力頻度および画素数の多いラインの入力頻度により決定されるが、本実施例では、両方の頻度が等しいものとしてn/2 クロックに相当する長さに設定されている。判定回路30には、アドレスカウンタ32〜38、入力セレクタ20、および出力セレクタ26が接続されており、判定回路30で生成された差信号218 はアドレスカウンタ34、38に与えられ、制御信号220 はアドレスカウンタ32〜38に与えられ、制御信号222 は入力セレクタ20、出力セレクタ26に与えられる。
【００３４】
アドレスカウンタ32は、判定回路30から供給される制御信号220 が"1" のときクロック204 の入力数を計数し、その計数値に基づいてメモリ22にデータを書き込む位置、例えば0 番地からN 番地までを１クロックごとに順番に示す書き込みアドレス信号224 を生成する。また、アドレスカウンタ32は、水平同期信号202 が入力された時、その時に生成した番地X をアドレスカウンタ34に与える。この番地X は、１ラインの最後のデータが書き込まれる番地に該当する。アドレスカウンタ36も、制御信号220 が"0" のとき、同様にして書き込みアドレス信号228 を生成してメモリ24に与え、番地X を生成してアドレスカウンタ38に与える。
【００３５】
アドレスカウンタ34は、例えば、カウンタ340 、アドレス生成回路342 、およびカウンタ制御回路344 を内蔵し、判定回路30から供給される制御信号220 が"0" のとき、カウンタ340 によりクロック204 を計数し、その計数値に基づいてアドレス生成回路342 によりメモリ22からデータを読み出す位置、例えば0 番地からN 番地までを１クロックごとに順番に示す読み出しアドレス信号226 を生成する。ただし、アドレスカウンタ32から番地X が与えられた場合には、読み出しアドレス信号226 が示す番地が、Y(＜X)番地に達したときカウンタ制御回路344 により、判定回路30からの差信号218 が示す値に基づいてカウンタ340 の動作を制御する。
【００３６】
具体的には、カウンタ制御回路344 は、差信号218 が０を示す場合にはカウンタ340 の制御は行わない。しかし、差信号218 が＋ａを示す場合には、読み出しアドレス信号226 が同一番地をａ回繰り返すように、差信号218 が−ｂを示す場合には、ｂ個分の番地を除くようにカウンタ340 の動作を制御する。アドレスカウンタ38も、制御信号220 が"1" のとき、同様にして読み出しアドレス信号230 を生成する。
【００３７】
なお、アドレスカウンタ32、34、36、38のリセット端子には垂直同期信号232 が入力されており、アドレスカウンタ32、34、36、38はこの垂直同期信号232 により１フィールド毎にリセットされる。アドレスカウンタ32、34はメモリ22に接続され、アドレスカウンタ36、38はメモリ24に接続されており、書き込みアドレス信号224 、読み出しアドレス信号226 はメモリ22に、書き込みアドレス信号228 、読み出しアドレス信号230 はメモリ24にそれぞれ与えられる。
【００３８】
メモリ22、24では、読み出しアドレス信号226 、230 に従って0 番地からN 番地に書き込まれているデータを順次読み出すが、読み出しアドレス信号226 、230 が同一番地を繰り返して指定する場合には、同一データを繰り返して読み出すので１ライン当たりのデータ数が増加し、読み出しアドレス信号226 、230 が番地の一部を除く場合には、除かれた番地のデータは読み出されないので１ライン当たりのデータ数が減少する。本実施例では、このような処理により１ライン当たりの画素数を標準画素数に調整している。
【００３９】
次に、図４に示す映像信号制御回路の動作について説明する。なお、メモリ22、24のメモリ容量は210 ワードであり、データの書き込み位置は0 番地から209 番地であり、判定回路30のメモリ500 には標準画素数として858 があらかじめ格納されているものとする。カウンタ28では、水平同期信号202 が入力されるごとに、１ライン当たりの画素数を示す計数値信号216 を生成して判定回路30に出力する。
【００４０】
判定回路30では、レジスタ504 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号220 を生成する。そして、計数値信号216 が入力されたとき、メモリ500 に格納されている標準画素数から計数値信号216 が示す画素数を減じて差を算出し、その差とレジスタ504 に保持されている期間T とを加算して加算値によりレジスタ504 の内容を更新する。したがって、差が０でない場合にはレジスタ504 に保持されている期間T が更新され、制御信号220 、222 の期間T は、その差に応じて長くなり、短くなる。
【００４１】
アドレスカウンタ32では、判定回路30からの制御信号220 が"1" のとき、例えば0 番地からN 番地までを１クロックごとに順番に指定する書き込みアドレス信号224 を生成する。したがって、N 番地は、原則として制御信号220 の期間T の長さにより変化する。例えば、期間T が長くなるとN 番地が大きくなり、書き込みアドレス信号224 が示すアドレス数が多くなる。また、期間T が短くなるとN 番地は小さくなり、書き込みアドレス信号224 が示すアドレス数が少なくなる。アドレスカウンタ36でも同様にして書き込みアドレス信号228 を生成する。
【００４２】
アドレスカウンタ34、38では、アドレスカウンタ32、36の場合と同様にして、例えば0 番地からN 番地までを１クロックごとに順番に指定する読み出しアドレス信号226 、230 を生成する。アドレス信号224 〜230 はメモリ22、24に供給される。
【００４３】
一方、入力セレクタ20では、入力データ200 を、判定回路30から供給される制御信号222 が"1" のときはデータ206 としてメモリ22に出力し、"0" のときはデータ208 してメモリ24に出力する。この制御信号222 は期間T ごとに"1" 、"0" を繰り返すので、入力データ200 は期間T ごとにメモリ22および24に振り分けられる。
【００４４】
メモリ22、24では、入力セレクタ20からのデータ206 、208 をアドレスカウンタ32、36からの書き込みアドレス信号224 、228 に従って0 番地からN 番地に順番に書き込み、書き込んだデータをアドレスカウンタ34、38からの読み出しアドレス信号226 、230 に従って順次読み出し、データ210 、212 として出力セレクタ26に出力する。出力セレクタ26では、データ210 、212 を判定回路30からの制御信号222 に従って交互に選択し、データ214 として出力する。
【００４５】
例えば、図５に示すように、データ0 〜856 （857 画素）からなるライン(n) のデータが入力される場合、期間T2では、期間T1にメモリ22の0 〜104 番地に書き込んだライン(n) のデータ420 〜524 を読み出しアドレス信号226 に従って読み出すと共に、データ525 〜629 を書き込みアドレス信号228 に従ってメモリ24の0 番地〜104 番地に書き込む。期間T3では、データ630 〜734 を書き込みアドレス信号224 に従ってメモリ22の0 番地〜104 番地に書き込むと共に、期間T2にメモリ24の0 〜104 番地に書き込んだデータ525 〜629 を読み出しアドレス信号230 に従って読み出す。期間T4、T5でも同様にデータの書き込み、読み出しを行う。
【００４６】
しかし、期間T5の時間ｔで水平同期信号202 が入力されると、判定回路30では、標準画素数858 からカウンタ28で計数されたライン(n) の画素数857 を減じて差を算出し、その差に基づいて制御信号220 の期間T を制御する。この場合、差は＋１であるので、期間T6からは、制御信号220 の期間T を１クロック分だけ長くする。これにより、アドレスカウンタ32〜38では、0 〜105 番地を順番に指示するアドレス信号224 〜230 が生成され、メモリ22、24に与えられる。
【００４７】
ただし、アドレスカウンタ32では、期間T5の時間ｔに水平同期信号202 が与えられた時、その時に生成した書き込みアドレス信号224 の番地X ＝16をアドレスカウンタ34に与える。アドレスカウンタ34では、番地X が与えられると、判定回路30からは＋１を示す差信号218 が与えられるので、期間T6では、読み出しアドレス信号226 としてY(＜X)番地を生成したとき、続けてY 番地を１回生成し、以下(Y+1) 番地からは各番地を順番に生成する。なお、図５では、Y を(X-2) に設定している。これにより、いわゆるブランキング期間でデータの繰り返しや削除を行うことができる。
【００４８】
したがって、図５に示す期間T5においてメモリ20に書き込まれたライン(n) のデータ840 〜856 、およびライン(n+1) のデータ0 〜87は、期間T6において、Y ＝14番地のデータ854 が２回読み出され、その結果ライン(n) の画素数（データ数）が１画素増えて標準画素数858 に調整される。このように、期間T5に書き込んだデータをすべて読み出すと共に１データ分繰り返して読み出すため、期間T6は１番地分長く設定され、以後その長さの期間が続いている。
【００４９】
図５の例では、１ライン当たりの画素数が標準画素数より少ないラインが入力された場合であるが、１ライン当たりの画素数が標準画素数より多いラインが入力された場合には、メモリからデータを読み出す際に一部の番地のデータを除いて読み出すことで標準画素数に調整している。なお、画素数の少ないラインの入力が連続する場合には、メモリ22、24に書き込まれ読み出されるデータ数は次第に多くなり、逆に画素数の多いラインの入力が連続する場合には、メモリ22、24に書き込まれ読み出されるデータ数は次第に少なくなる。なお、アドレスカウンタ32、34、36、38では垂直同期信号232 により１フィールド毎に初期化され、メモリ22、24に与えられるアドレスも１フィールド毎に初期設定値に戻される。
【００５０】
このように第２の実施例よれば、１ライン当たりの画素数が標準画素数からずれている場合でも、その画素数を標準画素数に等しくなるように調整することができ、一定周期のデータを出力することができる。また、第１の実施例のFF回路10に替えてメモリ22、24を使用しているので、回路素子数の削減、回路をLSI で構築したときのチップ面積の削減化、低消費電力化を図ることができる。
【００５１】
本発明の第３の実施例は、第２の実施例のメモリ22、24に替えて１個の２ポートメモリを用い、入力データを順次この２ポートメモリに書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで読み出すことにより１ライン当たりの画素数が一定になるように調整する映像信号制御回路である。
【００５２】
図６は、第３の実施例を示すブロック図である。図６において、メモリ40には、非標準信号が入力データ300 として入力される。メモリ40は、ｎワードのデータを一時格納することができる２ポートメモリであり、内蔵するI/O 部を介して入力されるデータ300 を、アドレスカウンタ46から与えられる書き込みアドレス信号316 に従って書き込み、書き込んだデータをアドレスカウンタ48から与えられる読み出しアドレス信号318 に従って読み出し、I/O 部から出力データ306 として出力する。なお、メモリ40は、データの書き込みと読み出しとを並行して実行する。
【００５３】
カウンタ42は、図１のカウンタ12と同様に、ビデオデコーダから１ラインの期間に入力されるクロック304 の数を計数することにより１ラインの画素数を計数し、その画素数を示す計数値信号308 を生成する。カウンタ42の出力は判定回路44に接続されており、カウンタ42で生成された計数値信号308 は判定回路44に入力される。
【００５４】
判定回路44は、アドレスカウンタ46、48の動作を制御する制御信号を生成する。具体的には、例えば、メモリ440 、カウンタ442 、レジスタ444 、および周期設定回路446 を内蔵し、カウンタ442 によりクロック302 を計数してレジスタ444 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号312 を生成し、さらにこの制御信号312 からT0だけ遅延した制御信号314 を生成する。なお、本実施例では、期間T は１クロックを単位として表され、アドレス信号は１クロックごとに生成されるので、期間T の値はアドレス信号が示すアドレス数に一致する。
【００５５】
判定回路44は、計数値信号308 が与えられたとき、メモリ440 にあらかじめ格納されている標準画素数から計数値信号308 が示す画素数を減じて差を算出し、その差を示す差信号310 を生成する。そして、周期設定回路446 によりレジスタ444 に保持されている期間T と差信号308 が示す差とを加算し、制御信号312 、314 が次に"1" から"0" 、または"0" から"1" に変化する時、レジスタ444 に保持されている期間T を加算値で更新する。したがって、制御信号312 、314 の期間T は、差信号308 が示す差に応じて長くなり、短くなる。
【００５６】
なお、本実施例では、T0の初期値をT/2 としている。また、期間T の初期値は、画素数の少ないラインの入力頻度および画素数の多いラインの入力頻度により決定されるが、本実施例では、両方の頻度が等しいものとしてn/2 クロックに相当する長さに設定している。判定回路44には、アドレスカウンタ46、48が接続されており、判定回路44で生成された制御信号312 はアドレスカウンタ46に、差信号310 と制御信号314 はアドレスカウンタ48にそれぞれ与えられる。
【００５７】
アドレスカウンタ46は、図４に示すアドレスカウンタ32の場合と同様にして、制御信号312 に基づいて、例えば0 番地からN 番地までを１クロックごとに順番に示す書き込みアドレス信号316 を生成し、水平同期信号302 が与えられた時、番地X をアドレスカウンタ48に与える。この番地X は、１ラインの最後のデータが書き込まれる番地に該当する。
【００５８】
アドレスカウンタ48は、図４に示すアドレスカウンタ34の場合と同様にして、制御信号314 に基づいて、例えば0 番地からN 番地までを１クロックごとに順番に示す読み出しアドレス信号318 を生成する。ただし、アドレスカウンタ46から番地X が与えられた場合には、読み出しアドレス信号318 の番地がY(＜X)番地に達したとき、カウンタ42からの差信号308 が＋ａを示す場合には同一番地をａ回繰り返し、差信号308 が−ｂを示す場合にはｂ個分の番地を除いた読み出しアドレス信号318 を生成する。
【００５９】
なお、アドレスカウンタ46、48のリセット端子には垂直同期信号320 が入力されており、アドレスカウンタ46、48はこの垂直同期信号320 により１フィールド毎にリセットされる。アドレスカウンタ46、48はメモリ40に接続されており、アドレス信号316 、318 はメモリ40に与えられる。
【００６０】
メモリ40は、前述のように入力データ300 を書き込みアドレス信号316 に従って順次書き込み、書き込んだデータを読み出しアドレス信号318 に従って順次読み出す。したがって、読み出しアドレス信号318 が同一番地を繰り返す場合には、同一データが繰り返して読み出されるので１ライン当たりのデータ数が増加し、番地の一部が除かれている場合には、１ライン当たりのデータ数が減少する。このような処理により１ライン当たりの画素数が標準画素数に調整される。
【００６１】
次に、図６に示す映像信号制御回路の動作について説明する。なお、メモリ40のメモリ容量は210 ワードであって、データの書き込み位置は0 番地から209 番地であり、判定回路44のメモリ440 には標準画素数（858 ）があらかじめ格納されているものとする。カウンタ42では、水平同期信号302 が入力されるごとに、１ライン当たりの画素数を示す計数値信号308 を生成して判定回路44に出力する。
【００６２】
判定回路44では、レジスタ444 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号312 と、制御信号312 よりT0遅延した制御信号314 を生成する。そして、計数値信号308 が入力されたとき、メモリ440 に格納されている標準画素数から計数値信号308 が示す画素数を減じて差を算出し、その差とレジスタ444 に保持されている期間T とを加算してその加算値でレジスタ444 の内容を更新する。したがって、更新により期間T が変化すると制御信号312 、314 の期間も変化する。
【００６３】
アドレスカウンタ46では、判定回路44からの制御信号312 が"1" のとき、例えば0 番地からN 番地までを１クロックごとに順番に指定する書き込みアドレス信号316 を生成する。したがって、N 番地は、原則として制御信号312 の期間T の長さにより変化する。例えば、制御信号312 の期間T が長くなるとN 番地は大きくなり、書き込みアドレス信号316 が示すアドレス数が多くなる。また、制御信号312 の期間T が短くなるとN 番地は小さくなり、書き込みアドレス信号316 が示すアドレス数が少なくなる。読み出しアドレス信号318 の場合も同様である。
【００６４】
アドレスカウンタ48では、判定回路44からの制御信号314 に基づいて、書き込みアドレスカウンタ46の場合と同様にして0 番地からN 番地までを１クロックごとに順番に指定するアドレス信号318 を生成する。ただし、アドレス信号318 のタイミングはアドレス信号316 よりT0クロック遅延している。これにより、メモリ40に書き込んだデータは、データの書き込みが行われる前に読み出される。アドレス信号316 、318 はメモリ40に与えられる。メモリ40では、入力データ300 を書き込みアドレス信号316 に従って0 番地からN 番地に順番に書き込み、書き込んだデータを読み出しアドレス信号318 に従って順番に読み出し、出力データ306 として出力する。
【００６５】
例えば、図７に示すように、書き込みアドレス信号316 が期間T1、T2、T3、T4で0 〜104 番地を順番に指示し、読み出しアドレス信号318 が書き込みアドレス信号316 からT0（52クロック）遅れて0 〜104 番地を指示する場合、入力データ300 は、期間T1、T2、T3、T4では105 個のデータがメモリ40の0 〜104 番地に順次書き込まれ、書き込まれたデータはT0後に順次読み出される。なお、入力データ300 のライン(n) は、データ0 〜856 （857 画素）からなるものとする。
【００６６】
しかし、期間T4の時間ｔに水平同期信号302 が入力されると、判定回路44では、標準画素数からカウンタ42で計数されたライン(n) の画素数を減じて差を算出し、その差に基づいて制御信号312 、314 の期間T を制御する。この場合、差は＋１であるので、制御信号312 、314 の期間T を次の期間からは１クロック分長くする。これにより、アドレスカウンタ46、48では、0 〜105 番地を順番に指示するアドレス信号316 、318 が生成され、メモリ40に与えられる。
【００６７】
ただし、アドレスカウンタ48では、時間ｔに水平同期信号302 が与えられた時、その時の読み出しアドレス信号318 が示す番地X ＝16をアドレスカウンタ48に与える。アドレスカウンタ48では、アドレスカウンタ48からX 番地が与えられたとき、判定回路44からは＋１を示す差信号310 が与えられるので、期間T4に書き込まれたデータを読み出す読み出しアドレス信号318 を生成する際に、Y(＜X)番地を生成したとき、続けてY 番地を１回生成し、以下(Y+1) 番地からは順番に各番地を生成する。なお、図７では、Y を(X-2) に設定している。これにより、ブランキング期間でデータの繰り返しや削除を行うことができる。
【００６８】
したがって、図７に示す期間T4においてメモリ40に書き込まれたライン(n) のデータ840 〜856 およびライン(n+1) のデータ0 〜87は、Y ＝14番地のデータ854 が２回読み出され、その結果ライン(n) の画素数（データ数）が１画素増えて標準画素数858 に調整される。このように、期間T4にメモリ40に書き込まれたデータをすべて読み出すと共に１データ分繰り返して読み出すために、期間T4に対応する読み出し期間は１番地分長く設定され、以後その長さの期間が続いている。以後、画素数が標準画素数より少ないラインの入力が続く場合には、メモリ40に書き込まれるデータ数は次第に増加し、メモリ40からデータを読み出すタイミングの遅れT0も次第に大きくなっていく。
【００６９】
図７の例では、１ライン当たりの画素数が標準画素数より少ないラインが入力された場合であるが、１ライン当たりの画素数が標準画素数より多いラインが入力された場合には、メモリ401 から一部の番地のデータを除いてデータを読み出し、１ライン当たり画素数を減らして標準画素数に調整する。なお、画素数の多いラインの入力が続く場合には、メモリ40に書き込まれるデータ数は次第に減少し、メモリ40からデータを読み出すタイミングの遅れT0も次第に小さくなっていく。なお、アドレスカウンタ46、48は垂直同期信号320 により１フィールド毎に初期化されるので、メモリ40に与えられるアドレスも１フィールド毎に初期設定値に戻される。
【００７０】
このように第３の実施例によれば、１ライン当たりの画素数が標準画素数からずれている場合でも、その画素数を標準画素数に等しくなるように調整することができ、一定周期のデータを出力することができる。また、第２の実施例の２個の１ポートメモリに替えて１個の２ポートのメモリを使用しているので、アドレスカウンタ、判定回路などの制御系を単純化することができ、回路素子数の削減、回路をLSI で構築したときのチップ面積の削減化、低消費電力化を図ることができる。
【００７１】
ところで、第１の実施例における調整可能な画素ずれ総数は±n/2 であり、FF回路10におけるFF段数ｎよって制限される。しかし、非標準信号における画素ずれは、ランダムに生ずる場合もあるが、標準画素数より画素数が少ないライン、あるいは多いラインが連続する場合の方が多い。第４の実施例は、この点に着目し、セレクタ16で初期時に選択するデータを画素ずれの傾向に合わせて選択することにより、同じFF段数で２倍の画素ずれを吸収できるようにした映像信号制御回路である。
【００７２】
図８は、第４の実施例を示すブロック図である。図８において、FF回路10、カウンタ12、およびセレクタ14は、図１における同一符号を付した回路とそれぞれ同じものである。ただし、セレクタ回路14の判定回路140 には、外部から初期遅延量を指示する選択信号400 が入力される制御端子が設けられており、制御端子は判定回路140 のレジスタB に接続されている。なお、図８では、セレクタ142 に入力される垂直同期信号が省略されている。
【００７３】
制御端子に、動作開始前に選択信号400 が入力されると、選択信号400 は判定回路140 のレジスタB に入力され、レジスタB はこの選択信号400 が指示する初期遅延量を優先して保持する。これにより、レジスタB に初期遅延量が初期設定され、セレクタ142 は、動作開始時にこの初期遅延量に対応する遅延のデータをFF回路10から入力されるデータ110-0 〜110-n から選択して出力する。
【００７４】
選択信号400 は、１ライン当たりの画素数が標準画素数より少ないラインが連続して入力される場合には、例えば値が０の初期遅延量を指示し、１ライン当たりの画素数が標準画素数より多いラインが連続して入力される場合には、例えば値がｎの初期遅延量を指示するように設定される。１ライン当たりの画素数が標準画素数より少ないラインが連続して入力される場合には、選択されるデータの遅延量は次第に大きくなり、１ライン当たりの画素数が標準画素数より少ないラインが連続して入力される場合には、選択されるデータの遅延量は次第に小さくなるので、初期遅延量を上記のように設定することにより多くの画素ずれを吸収できる。
【００７５】
このように、第４の実施例によれば、選択信号400 により画素ずれの傾向に応じた初期遅延量を判定回路140 のレジスタB に初期設定することができるので、、第１の実施例の場合より多くの画素ずれを吸収できる。また、第１の実施例より少ないFF段数で同じ数の画素ずれを吸収できるので、回路規模の縮小や消費電力の低減を図ることができる。
【００７６】
なお、第４の実施例では、判定回路140 のレジスタB に保持される遅延量を初期設定するものであるが、第２の実施例、第３の実施例における判定回路30、44のレジスタ504 、444 に保持される期間（アドレス数）を初期設定することにより第４の実施例と同様の効果を得ることができる。
【００７７】
ところで、上記の第４の実施例では、選択信号400 で指示する初期遅延量を画素ずれの傾向に応じて最適値に決定する必要がある。しかし、画素ずれの傾向の判断を人手で行う場合には間違いが生ずることがあり、また、入力ミスも起こり得る。このような場合、画素ずれを吸収することができなかったり、吸収できる画素ずれの数が極めて少なくなる可能性がある。第５の実施例は、このような問題を解決するため、第４の実施例に画素ずれの傾向を自動的に判定する初期値判定回路50を設け、この回路により選択信号400 を生成するものである。
【００７８】
図９は、第５の実施例を示すブロック図である。図９において、FF回路10、カウンタ12、および判定回路14は、図８における同一符号を付した回路とそれぞれ同じものである。ただし、カウンタ12には初期値判定回路50が接続され、初期値判定回路50の出力はセレクタ回路14の制御端子に接続されている。なお、図９では、セレクタ142 に入力される垂直同期信号が省略されている。
【００７９】
初期値判定回路50 は、例えば図10に示すように、カウンタ12から計数値信号106 が与えられと（図10のステップS10 ）、計数値信号106 が示す計数値（１ライン当たりの画素数）と標準画素数とを比較する（ステップS12 ）。そして、計数値が標準画素数より大である場合にはステップS14 に移行し、計数値が標準画素数に等しい場合にはステップS18 に移行し、計数値が標準画素数より小である場合にはステップS20 に移行する。
【００８０】
ステップS14 では、画素数が標準画素数より多いラインが連続するか否かを判断し、連続する場合にはステップS16 に移行し、そうでない場合にはステップS18 に移行する。ステップS16 では、初期遅延量ｎを指示する選択信号400 を生成する。これによりセレクタ142 では、動作開始時に遅延ｎのデータ110-n を選択する。なお、画素数が標準画素数より多いラインが連続する数は、２以上でもよく（例えば、10ライン）、その連続ライン数を可変可能にしてもよい（ステップS22 の場合も同様）。
【００８１】
ステップ18では、初期遅延量n/2 を指示する選択信号400 を生成する。これによりセレクタ142 では、動作開始時に遅延n/2 のデータ110-(n/2) を選択する。また、ステップS20 では、画素数が標準画素数より少ないラインが連続するか否かを判断し、連続する場合にはステップS22 に移行し、そうでないときはステップS18 に移行する。ステップS22 では、初期遅延量０を指示する選択信号400 を生成する。これによりセレクタ142 では、動作開始時に遅延０のデータ110-0 を選択する。セレクタ回路14の判定回路140 では、この初期値判定回路50で生成された選択信号400 の指示に従ってレジスタB に保持する遅延量を初期設定する。
【００８２】
このように、第５の実施例によれば、初期値判定回路50により、ラインの画素数を連続して入力される複数ラインについて調べて画素ずれの傾向を判断し、その画素ずれの傾向に応じて画素ずれを最大限に吸収できるように動作開始時に選択すべきデータを決定しているので、人手により決定する煩わしさがなくなり、決定誤りも回避することができる。
【００８３】
なお、第５の実施例では、判定回路140 のレジスタB に保持される遅延量を初期設定する選択信号400 を生成する初期値判定回路50を設けたものであるが、第２の実施例、第３の実施例においても、判定回路30、44のレジスタ504 、444 に保持される期間（アドレス数）を初期設定する選択信号400 を生成するために、上記の初期値判定回路50を使用することにより第５の実施例と同様の効果を得ることができる。
【００８４】
【発明の効果】
以上述べたように本発明によれば、入力データをフリップフロップにより互いに遅延が１クロック（１画素）異なる複数のデータを生成し、その複数のデータから１ライン当たりの画素数に応じた遅延量のデータを選択するので、１ライン当たりの画素数を一定に調整し、一定周期のデータを出力することができる。
【００８５】
また、本発明によれば、入力データを２つの１ポートメモリに交互に書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで読み出すので、１ライン当たりの画素数を一定に調整し、一定周期のデータを出力することができる。また、フリップフロップを用いる場合に比べて回路素子数の削減化、低消費電力化を図ることができる。
【００８６】
また、本発明によれば、２つの１ポートメモリに替えて１個の２ポートメモリを用い、入力データを順次この２ポートメモリに書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで読み出すので、１ライン当たりの画素数を一定に調整し、一定周期のデータを出力することができ、また、制御系を単純化することができるので回路素子数の削減化、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明による映像信号制御回路の第１の実施例を示すブロック図である。
【図２】図１に示す第１の実施例の画素数が標準画素数より少ないラインが入力された場合における動作を示すタイミングチャートである。
【図３】図１に示す第１の実施例の画素数が標準画素数より多いラインが入力された場合における動作を示すタイミングチャートである。
【図４】本発明による映像信号制御回路の第２の実施例を示すブロック図である。
【図５】図４に示す第２の実施例の動作を示すタイミングチャートである。
【図６】本発明による映像信号制御回路の第３の実施例を示すブロック図である。
【図７】図６に示す第３の実施例の動作を示すタイミングチャートである。
【図８】本発明による映像信号制御回路の第４の実施例を示すブロック図である。
【図９】本発明による映像信号制御回路の第５の実施例を示すブロック図である。
【図１０】図９に示す第５の実施例の動作を示すフローチャートである。
【符号の説明】
10 FF回路
12、28、42 カウンタ
14 セレクタ回路
16 セレクタ
20 入力セレクタ
22、24、40 メモリ
26 出力セレクタ
30、、44 判定回路
32、34、36、38、46、48 アドレスカウンタ
50 初期値選択回路
52 初期値判定回路
【発明の属する技術分野】
本発明は、VTR （video tape recorder ）等から出力される複合映像信号をデコードして得られる映像信号の各ラインの画素数を一定の数に調整して出力する映像信号制御回路に関するものである。
【０００２】
【従来の技術】
VTR で再生された映像信号は一般にジッタを含んでおり、その１ラインの画素数は標準の画素数（たとえば、ITU-R-601 に準拠するNTSC信号の画素数は１ライン当たり858 である）から±（１〜２）程度ずれ、画素数がバラバラになっている場合が多い。
【０００３】
ビデオデコーダにおいて、VTR で再生されたこのような映像信号（以下、非標準信号と称する）をそのままその水平同期信号および垂直同期信号に従ってデコード処理して出力すると、その出力データにもジッタが含まれる。このため、このようなデコードされたデータをさらに処理する場合、処理後の画像の端（エッジ）部分がでこぼこした状態になったり、次段の映像処理が行われないという問題があった。このため、ビデオデコーダでデコード処理した信号をその水平同期信号に従ってフレームメモリなどに一旦書き込み、書き込んだ信号を所定の一定周期の水平同期信号に従って読み出すことにより１ライン当たりの画素数を標準画素数に調整していた。
【０００４】
また、１ライン当たりの画素数を一定にする方法として、位相同期ループ（PLL ）回路等を用いて非標準信号を時間軸上で平均化することによりその非標準信号の平均周波数の周期を有する信号に変換し、その１ライン当たりの画素数を一定にするという方法が知られていた。しかし、この方法では、１ライン当たりの画素数を一定にすることはできるが、その平均周波数の周期とビデオデコーダにおける処理タイミング信号の周期との間に微妙な違いが生じる場合があるという問題があった。このため、PLL 等を用いて１ライン当たりの画素数を一定にした信号を、さらにその水平同期信号に従ってフレームメモリなどに一旦書き込み、書き込んだ信号を所定の一定周期の水平同期信号に従って読み出すことにより１ライン当たりの画素数を標準画素数に調整していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のフレームメモリを用いて１ライン当たりの画素数を一定にする方法では、回路構成が大規模となり、複雑化するという問題があった。
【０００６】
本発明は、このような従来技術の欠点を解決し、フレームメモリなどの大容量のメモリを使用することなく、簡単な回路構成で１ライン当たりの画素数を一定に調整できる映像信号制御回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上述の課題を解決するために、１データが１画素に対応する入力データに遅延量可変可能な遅延素子により遅延を与えるデータ遅延手段と、入力データの各ラインの画素数を計数する画素数計数手段と、あらかじめ定められた標準画素数から画素数計数手段で計数された画素数を減じて差を算出し、データ遅延手段が現在入力データに与えている遅延量にその差に対応する遅延量を加算して新たな遅延量を算出する判定手段とを含み、データ遅延手段は、判定手段で算出された遅延量の遅延を入力データに与えることを特徴とする。
【０００８】
また、本発明は、１データが１画素に対応する入力データの書き込みおよび読み出しを交互に行う２つの１ポートメモリと、この２つの１ポートメモリに入力データを交互に書き込む書き込みアドレス信号と書き込んだデータを交互に読み出す読み出しアドレス信号とを繰り返し生成するアドレス信号生成手段と、入力データの各ラインの画素数を計数する画素数計数手段と、あらかじめ定められた標準画素数から画素数計数手段で計数された画素数を減じて差を算出し、現在の書き込みアドレス信号および読み出しアドレス信号が示すアドレス数にその差に対応するアドレス数を加算して新たなアドレス数を算出する判定手段とを含み、アドレス信号生成手段は、判定手段で算出されたアドレス数を示す書き込みアドレス信号および読み出しアドレス信号を生成すると共に、１ポートメモリから読み出すデータ数が書き込んだデータ数と異なるときはその差に応じて読み出しアドレス信号のアドレスの一部を重複させまたは削除することを特徴とする。
【０００９】
また、本発明は、１データが１画素に対応する入力データの書き込みおよび読み出しを平行して行うことができる２ポートメモリと、この２ポートメモリに入力データを順次書き込む書き込みアドレス信号と書き込んだデータを順次読み出す読み出しアドレス信号とを繰り返し生成するアドレス信号生成手段と、入力データの各ラインの画素数を計数する画素数計測手段と、あらかじめ定められた標準画素数から画素数計数手段で計数された画素数を減じて差を算出し、現在の書き込みアドレス信号および読み出しアドレス信号が示すアドレス数にその差に対応するアドレス数を加算して新たなアドレス数を算出する判定手段とを含み、アドレス信号生成手段は、判定手段で算出されたアドレス数を示す書き込みアドレス信号および読み出しアドレス信号を生成すると共に、２ポートメモリから読み出すデータ数が書き込んだデータ数と異なるときはその差に応じて読み出しアドレス信号のアドレスの一部を重複させまたは削除することを特徴とする。
【００１０】
【発明の実施の形態】
次に本発明による映像信号制御回路の実施例を図面を用いて説明する。
【００１１】
本発明の第１の実施例は、入力データを遅延素子に通すことにより互いに遅延が１クロック（１データ分）異なる複数のデータを生成し、その複数のデータから１ライン当たりの画素数に応じて所定のデータを選択することにより１ライン当たりの画素数を一定に調整する映像信号制御回路である。この映像信号制御回路は、VTR から出力される１ライン当たりの画素数が不揃いの複合映像信号にYC分離処理、輝度信号処理、色差信号処理、同期信号処理などを施してコンポーネント信号を出力するビデオデコーダにおいて、このコンポーネント信号の１ライン当たりの画素数を一定に調整する回路として好適である。
【００１２】
図１は、第１の実施例を示すブロック図である。図１において、FF回路10には、例えば、ビデオデコーダでデコードされた１ラインの画素数が不揃いのコンポーネント信号（以下、非標準信号という）が入力データ100 として入力される。FF回路10は、入力データ100 を遅延素子に通すことにより遅延が互いに１クロック異なる複数のデータを生成する遅延回路である。例えば、FF回路10は、ｎ段のフリップフロップ（FF）から構成され、入力データ100 をビデオデコーダのシステムクロック104 （図示せず）に従って順次出力側に転送し、FF１段ごとに１クロックの遅延を与えて遅延が互いに１クロック異なるデータ110-0 〜110-n を生成する。FF回路10の入力および各FFの出力はそれぞれセレクタ回路14に接続され、データ110-0 〜110-n はセレクタ回路14に入力される。
【００１３】
なお、フリップフロップ（FF）の段数は、吸収しようする画素ずれの数によって決定される。例えば、NTSC方式によるテレビジョン信号における１フレームの有効走査線は約420 本（１フィールドでは約210 本）であるから、１画面のすべての走査線の画素数が標準画素数から１画素ずれ、その画素ずれをすべて吸収しようとする場合には、210 段のフリップフロップが必要になる。
【００１４】
カウンタ12は、入力データ100 の１ライン当たりの画素数を計数する。具体的には、カウンタ12は、ビデオデコーダからの水平同期信号102 によりリセットされてクロック104 の計数を開始し、１ラインの期間に入力されるクロック104 の数を計数して計数値信号106 を生成する。ここで、クロック104 は入力データ100 に同期し、入力データ100 の各データは１画素に対応しているので、計数したクロック数は１ラインの画素数を示す。カウンタ12の出力はセレクタ回路14に接続されており、計数値信号106 はセレクタ回路14に入力される。
【００１５】
セレクタ回路14は、判定回路140 とセレクタ142 を含み、カウンタ12からの計数値信号106 を判定回路140 に入力し、FF回路10からのデータ110-0 〜110-n をセレクタ142 に入力する。判定回路140 は、例えば、１ラインの標準画素数（例えば858 ）を格納するメモリA とセレクタ142 で現在選択されているデータの遅延量（０〜ｎクロック）を保持するレジスタB とを有する。なお、遅延量はデータ110-0 〜110-n の遅延量（０〜ｎクロック）に対応する。レジスタB には、遅延量に替えてデータ番号（110-0 〜110-n ）を保持してもよい。
【００１６】
判定回路140 は、カウンタ12から計数値信号106 が与えられたとき、メモリA に保持される標準画素数から計数値信号106 が示す画素数を減じて差を算出し、その差に対応する遅延量、例えば差がαであるときはαクロックをレジスタB に保持される遅延量に加算してその加算値によりレジスタB の内容を更新し、更新後の遅延量を示す制御信号108 を生成してセレクタ142 に与える。
【００１７】
セレクタ142 は、FF回路10から入力されるデータ110-0 〜110-n から、判定回路140 からの制御信号108 が示す遅延量のデータを選択し、これを出力データ112 として出力する。このように、FF回路10とセレクタ回路14は、入力データ100 に０クロックからｎクロックまでの任意の遅延を与える回路である。なお、セレクタ142 において、動作開始時にデータ110-0 〜110-n のいずれを選択するかは、画素数の少ないラインの入力頻度および画素数の多いラインの入力頻度により決定される。本実施例では、n/2 クロック遅延されたデータ110-(n/2) が選択されるように、判定回路140 のレジスタB にデータ番号(n/2) が初期設定される。また、セレクタ142 のリセット端子には垂直同期信号114 が入力されており、セレクタ142 はこの垂直同期信号114 によって１フィールド毎に初期化され、これに伴いFF回路10の遅延は初期設定に戻される。
【００１８】
次に、図１に示す映像信号制御回路の動作について説明する。入力データ100 は、FF回路10により遅延が０〜ｎクロックのデータ110-0 〜110-n に変換され、セレクタ回路14のセレクタ142 に入力される。一方、カウンタ12では、１ライン当たりの画素数を示す計数値信号106 を生成してセレクタ回路14の判定回路140 に与える。計数信号106 は１ラインごとに出力される。
【００１９】
判定回路140 では、動作開始時には、レジスタB に初期設定されている遅延量を示す制御信号108 を生成してセレクタ142 に与え、計数値信号106 が与えられると、標準画素数からその計数値信号106 が示す画素数を減じて差を算出し、その差に対応する遅延量とレジスタB に保持されている遅延量とを加算してその加算値によりレジスタB の内容を更新し、更新後の遅延量を示す制御信号108 を生成してセレクタ142 に与える。セレクタ142 では、この制御信号108 が示す遅延量のデータをデータ110-0 〜110-n から選択し、これを出力データ112 として出力する。
【００２０】
例えば、図２に示すように、データ0 〜856 （857 画素）から構成されるライン(n) が入力され、FF回路10が210 段のフリップフロップで構成される場合において、時間ｔに水平同期信号102 が入力された時、FF回路10には１ラインの最後のデータ856 が入力され、データ110-(n/2-1) 、110-(n/2) 、110-(n/2+1) としてデータ752 、751 、750 がセレクタ回路14に出力される。
【００２１】
セレクタ回路14の判定回路140 では、標準画素数と計数値信号106 が示す画素数との差がこの場合＋１であるので、レジスタB が現在遅延量(n/2) を保持しているとすると、レジスタB の内容を(n/2)+1 に更新し、遅延量(n/2)+1 を示す制御信号108 を生成して出力する。セレクタ142 では、時間ｔからは、制御信号108 が示す遅延量(n/2)+1 のデータ110-(n/2+1）を選択し、これをデータ112 として出力する。ここで、データ110-(n/2+1) はデータ110-(n/2) より１クロック遅れている。したがって、図２に示すように、出力データ112 では、データ751 の次にデータ751 が挿入され、１ライン当たりの画素数が857 から標準画素数858 に調整される。
【００２２】
また、例えば、図３に示すように、データ0 〜858 （859 画素）から構成されるライン(n) が入力され、FF回路10のフリップフロップが210 段である場合において、時間ｔに水平同期信号102 が入力された時、FF回路10には１ラインの最後のデータ858 が入力され、データ110-(n/2-1) 、110-(n/2) 、110-(n/2+1) としてデータ754 、753 、752 がセレクタ回路14に出力される。
【００２３】
セレクタ回路14の判定回路140 では、標準画素数と計数値信号106 が示す画素数との差が−１であるので、レジスタB が現在遅延量(n/2) を保持しているとすると、レジスタB の内容を(n/2)-1 に更新し、遅延量(n/2)-1 を示す制御信号108 を生成して出力する。セレクタ142 では、時間ｔからは、制御信号108 が示す遅延量(n/2)-1 のデータ110-(n/2-1) を選択し、これをデータ112 として出力する。ここで、データ110-(n/2-1) はデータ110-(n/2) より１クロック進んでいる。したがって、図３に示すように、出力データ112 では、データ754 が削除され、１ライン当たりの画素数が859 から標準画素数858 に調整される。
【００２４】
なお、１ライン当たりの画素数が標準画素数と異なるラインが連続して入力される場合、セレクタ142 で選択されるデータの遅延は、１ライン当たりの画素数が標準画素数より少ない場合には次第に大きくなり、多い場合には次第に小さくなる。したがって、画素ずれを吸収できる範囲は、FF回路10で生成されるデータの最大遅延が決まるFF回路10におけるFFの段数ｎに依存する。なお、上述の処理は、垂直同期信号114 により１フィールド毎に初期化され、FF回路10の遅延は初期設定に戻される。
【００２５】
また、図２、図３の例では、水平同期信号102 の入力される時間ｔに、セレクタ142 におけるデータの選択を実行しているが、画素ずれは通常１〜２画素程度であるので、例えばラインの最終データから２つ前のデータでデータ選択を実行してもよい。この場合、データの切替はいわゆるブランキング期間内で実行される。
【００２６】
このように第１の実施例よれば、１ライン当たりの画素数が標準画素数からずれている場合でも、その画素数を標準画素数に等しくなるように調整することができ、一定周期のデータを出力することができる。
【００２７】
本発明の第２の実施例は、入力データを２つの１ポートメモリに交互に書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで交互に読み出すことにより１ライン当たりの画素数を一定になるように調整する映像信号制御回路である。
【００２８】
図４は、第２の実施例を示すブロック図である。図４において、入力セレクタ20には、非標準信号が入力データ200 として入力される。入力セレクタ20は、入力データ200 を判定回路30から与えられる制御信号222 （図示せず）に従って所定のデータ数ごとにデータ206 と208 とに振り分ける。入力セレクタ20にはメモリ22、24が接続されており、データ206 、208 はそれぞれメモリ22、24に入力される。
【００２９】
メモリ22、24は、ｎワードのデータを一時格納することができる１ポートメモリであり、内蔵するI/O 部を介して入力されるデータ206 、208 を、アドレスカウンタ32、36から与えられる書き込みアドレス信号224 、228 に従って書き込み、書き込んだデータをアドレスカウンタ34、38から与えられる読み出しアドレス信号226 、230 に従って読み出し、I/O 部からデータ210 、212 として出力する。なお、本実施例では、メモリ22、23は、データの書き込みと読み出しを交互に行い、メモリ22が書き込みを実行するときメモリ24が読み出しを実行し、メモリ22が読み出しを実行するときメモリ24が書き込みを実行する。メモリ22、24には出力セレクタ26が接続されており、データ210 、212 は出力セレクタ26に入力される。
【００３０】
出力セレクタ26は、メモリ22およびメモリ24からのデータ210 、212 を判定回路30から与えられる制御信号222 に従って選択し、これを出力データ214 として出力する。カウンタ28は、図１のカウンタ12と同様に、１ラインの期間に入力されるクロック204 （図示せず）の数を計数することにより１ラインの画素数を計数し、その画素数を示す計数値信号216 を生成する。カウンタ28には判定回路30が接続されており、計数値信号216 は判定回路30に入力される。
【００３１】
判定回路30は、アドレスカウンタ32〜38、入力セレクタ20、出力セレクタ26の動作を制御する制御信号を生成する。具体的には、例えば、メモリ500 、カウンタ回路502 、レジスタ504 、および周期設定回路506 を内蔵し、カウンタ回路502 によりクロック204 を計数してレジスタ504 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号220 を生成する。なお、本実施例では、期間T は１クロックを単位として表され、アドレス信号は１クロックごとに生成されるので、期間T の値はアドレス信号が示すアドレス数に一致する。
【００３２】
また、判定回路30は、計数値信号216 が与えられたときメモリ500 にあらかじめ格納されている標準画素数（例えば858 ）から計数値信号216 が示す画素数を減じて差を算出し、その差を示す差信号218 を生成する。そして、周期設定回路506 によりレジスタ504 に保持されている期間T と差信号218 が示す差と加算し、制御信号220 が次に"1" から"0" 、または"0" から"1" に変化する時、レジスタ504 に保持されている期間T を加算値で更新する。したがって、制御信号220 の期間T は、差信号218 が示す差が＋ａの場合には現在の期間T よりａクロック分長くなり、−ｂの場合には現在の期間T よりｂクロック分短くなる。
【００３３】
なお、動作開始時における期間T の初期値は、画素数の少ないラインの入力頻度および画素数の多いラインの入力頻度により決定されるが、本実施例では、両方の頻度が等しいものとしてn/2 クロックに相当する長さに設定されている。判定回路30には、アドレスカウンタ32〜38、入力セレクタ20、および出力セレクタ26が接続されており、判定回路30で生成された差信号218 はアドレスカウンタ34、38に与えられ、制御信号220 はアドレスカウンタ32〜38に与えられ、制御信号222 は入力セレクタ20、出力セレクタ26に与えられる。
【００３４】
アドレスカウンタ32は、判定回路30から供給される制御信号220 が"1" のときクロック204 の入力数を計数し、その計数値に基づいてメモリ22にデータを書き込む位置、例えば0 番地からN 番地までを１クロックごとに順番に示す書き込みアドレス信号224 を生成する。また、アドレスカウンタ32は、水平同期信号202 が入力された時、その時に生成した番地X をアドレスカウンタ34に与える。この番地X は、１ラインの最後のデータが書き込まれる番地に該当する。アドレスカウンタ36も、制御信号220 が"0" のとき、同様にして書き込みアドレス信号228 を生成してメモリ24に与え、番地X を生成してアドレスカウンタ38に与える。
【００３５】
アドレスカウンタ34は、例えば、カウンタ340 、アドレス生成回路342 、およびカウンタ制御回路344 を内蔵し、判定回路30から供給される制御信号220 が"0" のとき、カウンタ340 によりクロック204 を計数し、その計数値に基づいてアドレス生成回路342 によりメモリ22からデータを読み出す位置、例えば0 番地からN 番地までを１クロックごとに順番に示す読み出しアドレス信号226 を生成する。ただし、アドレスカウンタ32から番地X が与えられた場合には、読み出しアドレス信号226 が示す番地が、Y(＜X)番地に達したときカウンタ制御回路344 により、判定回路30からの差信号218 が示す値に基づいてカウンタ340 の動作を制御する。
【００３６】
具体的には、カウンタ制御回路344 は、差信号218 が０を示す場合にはカウンタ340 の制御は行わない。しかし、差信号218 が＋ａを示す場合には、読み出しアドレス信号226 が同一番地をａ回繰り返すように、差信号218 が−ｂを示す場合には、ｂ個分の番地を除くようにカウンタ340 の動作を制御する。アドレスカウンタ38も、制御信号220 が"1" のとき、同様にして読み出しアドレス信号230 を生成する。
【００３７】
なお、アドレスカウンタ32、34、36、38のリセット端子には垂直同期信号232 が入力されており、アドレスカウンタ32、34、36、38はこの垂直同期信号232 により１フィールド毎にリセットされる。アドレスカウンタ32、34はメモリ22に接続され、アドレスカウンタ36、38はメモリ24に接続されており、書き込みアドレス信号224 、読み出しアドレス信号226 はメモリ22に、書き込みアドレス信号228 、読み出しアドレス信号230 はメモリ24にそれぞれ与えられる。
【００３８】
メモリ22、24では、読み出しアドレス信号226 、230 に従って0 番地からN 番地に書き込まれているデータを順次読み出すが、読み出しアドレス信号226 、230 が同一番地を繰り返して指定する場合には、同一データを繰り返して読み出すので１ライン当たりのデータ数が増加し、読み出しアドレス信号226 、230 が番地の一部を除く場合には、除かれた番地のデータは読み出されないので１ライン当たりのデータ数が減少する。本実施例では、このような処理により１ライン当たりの画素数を標準画素数に調整している。
【００３９】
次に、図４に示す映像信号制御回路の動作について説明する。なお、メモリ22、24のメモリ容量は210 ワードであり、データの書き込み位置は0 番地から209 番地であり、判定回路30のメモリ500 には標準画素数として858 があらかじめ格納されているものとする。カウンタ28では、水平同期信号202 が入力されるごとに、１ライン当たりの画素数を示す計数値信号216 を生成して判定回路30に出力する。
【００４０】
判定回路30では、レジスタ504 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号220 を生成する。そして、計数値信号216 が入力されたとき、メモリ500 に格納されている標準画素数から計数値信号216 が示す画素数を減じて差を算出し、その差とレジスタ504 に保持されている期間T とを加算して加算値によりレジスタ504 の内容を更新する。したがって、差が０でない場合にはレジスタ504 に保持されている期間T が更新され、制御信号220 、222 の期間T は、その差に応じて長くなり、短くなる。
【００４１】
アドレスカウンタ32では、判定回路30からの制御信号220 が"1" のとき、例えば0 番地からN 番地までを１クロックごとに順番に指定する書き込みアドレス信号224 を生成する。したがって、N 番地は、原則として制御信号220 の期間T の長さにより変化する。例えば、期間T が長くなるとN 番地が大きくなり、書き込みアドレス信号224 が示すアドレス数が多くなる。また、期間T が短くなるとN 番地は小さくなり、書き込みアドレス信号224 が示すアドレス数が少なくなる。アドレスカウンタ36でも同様にして書き込みアドレス信号228 を生成する。
【００４２】
アドレスカウンタ34、38では、アドレスカウンタ32、36の場合と同様にして、例えば0 番地からN 番地までを１クロックごとに順番に指定する読み出しアドレス信号226 、230 を生成する。アドレス信号224 〜230 はメモリ22、24に供給される。
【００４３】
一方、入力セレクタ20では、入力データ200 を、判定回路30から供給される制御信号222 が"1" のときはデータ206 としてメモリ22に出力し、"0" のときはデータ208 してメモリ24に出力する。この制御信号222 は期間T ごとに"1" 、"0" を繰り返すので、入力データ200 は期間T ごとにメモリ22および24に振り分けられる。
【００４４】
メモリ22、24では、入力セレクタ20からのデータ206 、208 をアドレスカウンタ32、36からの書き込みアドレス信号224 、228 に従って0 番地からN 番地に順番に書き込み、書き込んだデータをアドレスカウンタ34、38からの読み出しアドレス信号226 、230 に従って順次読み出し、データ210 、212 として出力セレクタ26に出力する。出力セレクタ26では、データ210 、212 を判定回路30からの制御信号222 に従って交互に選択し、データ214 として出力する。
【００４５】
例えば、図５に示すように、データ0 〜856 （857 画素）からなるライン(n) のデータが入力される場合、期間T2では、期間T1にメモリ22の0 〜104 番地に書き込んだライン(n) のデータ420 〜524 を読み出しアドレス信号226 に従って読み出すと共に、データ525 〜629 を書き込みアドレス信号228 に従ってメモリ24の0 番地〜104 番地に書き込む。期間T3では、データ630 〜734 を書き込みアドレス信号224 に従ってメモリ22の0 番地〜104 番地に書き込むと共に、期間T2にメモリ24の0 〜104 番地に書き込んだデータ525 〜629 を読み出しアドレス信号230 に従って読み出す。期間T4、T5でも同様にデータの書き込み、読み出しを行う。
【００４６】
しかし、期間T5の時間ｔで水平同期信号202 が入力されると、判定回路30では、標準画素数858 からカウンタ28で計数されたライン(n) の画素数857 を減じて差を算出し、その差に基づいて制御信号220 の期間T を制御する。この場合、差は＋１であるので、期間T6からは、制御信号220 の期間T を１クロック分だけ長くする。これにより、アドレスカウンタ32〜38では、0 〜105 番地を順番に指示するアドレス信号224 〜230 が生成され、メモリ22、24に与えられる。
【００４７】
ただし、アドレスカウンタ32では、期間T5の時間ｔに水平同期信号202 が与えられた時、その時に生成した書き込みアドレス信号224 の番地X ＝16をアドレスカウンタ34に与える。アドレスカウンタ34では、番地X が与えられると、判定回路30からは＋１を示す差信号218 が与えられるので、期間T6では、読み出しアドレス信号226 としてY(＜X)番地を生成したとき、続けてY 番地を１回生成し、以下(Y+1) 番地からは各番地を順番に生成する。なお、図５では、Y を(X-2) に設定している。これにより、いわゆるブランキング期間でデータの繰り返しや削除を行うことができる。
【００４８】
したがって、図５に示す期間T5においてメモリ20に書き込まれたライン(n) のデータ840 〜856 、およびライン(n+1) のデータ0 〜87は、期間T6において、Y ＝14番地のデータ854 が２回読み出され、その結果ライン(n) の画素数（データ数）が１画素増えて標準画素数858 に調整される。このように、期間T5に書き込んだデータをすべて読み出すと共に１データ分繰り返して読み出すため、期間T6は１番地分長く設定され、以後その長さの期間が続いている。
【００４９】
図５の例では、１ライン当たりの画素数が標準画素数より少ないラインが入力された場合であるが、１ライン当たりの画素数が標準画素数より多いラインが入力された場合には、メモリからデータを読み出す際に一部の番地のデータを除いて読み出すことで標準画素数に調整している。なお、画素数の少ないラインの入力が連続する場合には、メモリ22、24に書き込まれ読み出されるデータ数は次第に多くなり、逆に画素数の多いラインの入力が連続する場合には、メモリ22、24に書き込まれ読み出されるデータ数は次第に少なくなる。なお、アドレスカウンタ32、34、36、38では垂直同期信号232 により１フィールド毎に初期化され、メモリ22、24に与えられるアドレスも１フィールド毎に初期設定値に戻される。
【００５０】
このように第２の実施例よれば、１ライン当たりの画素数が標準画素数からずれている場合でも、その画素数を標準画素数に等しくなるように調整することができ、一定周期のデータを出力することができる。また、第１の実施例のFF回路10に替えてメモリ22、24を使用しているので、回路素子数の削減、回路をLSI で構築したときのチップ面積の削減化、低消費電力化を図ることができる。
【００５１】
本発明の第３の実施例は、第２の実施例のメモリ22、24に替えて１個の２ポートメモリを用い、入力データを順次この２ポートメモリに書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで読み出すことにより１ライン当たりの画素数が一定になるように調整する映像信号制御回路である。
【００５２】
図６は、第３の実施例を示すブロック図である。図６において、メモリ40には、非標準信号が入力データ300 として入力される。メモリ40は、ｎワードのデータを一時格納することができる２ポートメモリであり、内蔵するI/O 部を介して入力されるデータ300 を、アドレスカウンタ46から与えられる書き込みアドレス信号316 に従って書き込み、書き込んだデータをアドレスカウンタ48から与えられる読み出しアドレス信号318 に従って読み出し、I/O 部から出力データ306 として出力する。なお、メモリ40は、データの書き込みと読み出しとを並行して実行する。
【００５３】
カウンタ42は、図１のカウンタ12と同様に、ビデオデコーダから１ラインの期間に入力されるクロック304 の数を計数することにより１ラインの画素数を計数し、その画素数を示す計数値信号308 を生成する。カウンタ42の出力は判定回路44に接続されており、カウンタ42で生成された計数値信号308 は判定回路44に入力される。
【００５４】
判定回路44は、アドレスカウンタ46、48の動作を制御する制御信号を生成する。具体的には、例えば、メモリ440 、カウンタ442 、レジスタ444 、および周期設定回路446 を内蔵し、カウンタ442 によりクロック302 を計数してレジスタ444 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号312 を生成し、さらにこの制御信号312 からT0だけ遅延した制御信号314 を生成する。なお、本実施例では、期間T は１クロックを単位として表され、アドレス信号は１クロックごとに生成されるので、期間T の値はアドレス信号が示すアドレス数に一致する。
【００５５】
判定回路44は、計数値信号308 が与えられたとき、メモリ440 にあらかじめ格納されている標準画素数から計数値信号308 が示す画素数を減じて差を算出し、その差を示す差信号310 を生成する。そして、周期設定回路446 によりレジスタ444 に保持されている期間T と差信号308 が示す差とを加算し、制御信号312 、314 が次に"1" から"0" 、または"0" から"1" に変化する時、レジスタ444 に保持されている期間T を加算値で更新する。したがって、制御信号312 、314 の期間T は、差信号308 が示す差に応じて長くなり、短くなる。
【００５６】
なお、本実施例では、T0の初期値をT/2 としている。また、期間T の初期値は、画素数の少ないラインの入力頻度および画素数の多いラインの入力頻度により決定されるが、本実施例では、両方の頻度が等しいものとしてn/2 クロックに相当する長さに設定している。判定回路44には、アドレスカウンタ46、48が接続されており、判定回路44で生成された制御信号312 はアドレスカウンタ46に、差信号310 と制御信号314 はアドレスカウンタ48にそれぞれ与えられる。
【００５７】
アドレスカウンタ46は、図４に示すアドレスカウンタ32の場合と同様にして、制御信号312 に基づいて、例えば0 番地からN 番地までを１クロックごとに順番に示す書き込みアドレス信号316 を生成し、水平同期信号302 が与えられた時、番地X をアドレスカウンタ48に与える。この番地X は、１ラインの最後のデータが書き込まれる番地に該当する。
【００５８】
アドレスカウンタ48は、図４に示すアドレスカウンタ34の場合と同様にして、制御信号314 に基づいて、例えば0 番地からN 番地までを１クロックごとに順番に示す読み出しアドレス信号318 を生成する。ただし、アドレスカウンタ46から番地X が与えられた場合には、読み出しアドレス信号318 の番地がY(＜X)番地に達したとき、カウンタ42からの差信号308 が＋ａを示す場合には同一番地をａ回繰り返し、差信号308 が−ｂを示す場合にはｂ個分の番地を除いた読み出しアドレス信号318 を生成する。
【００５９】
なお、アドレスカウンタ46、48のリセット端子には垂直同期信号320 が入力されており、アドレスカウンタ46、48はこの垂直同期信号320 により１フィールド毎にリセットされる。アドレスカウンタ46、48はメモリ40に接続されており、アドレス信号316 、318 はメモリ40に与えられる。
【００６０】
メモリ40は、前述のように入力データ300 を書き込みアドレス信号316 に従って順次書き込み、書き込んだデータを読み出しアドレス信号318 に従って順次読み出す。したがって、読み出しアドレス信号318 が同一番地を繰り返す場合には、同一データが繰り返して読み出されるので１ライン当たりのデータ数が増加し、番地の一部が除かれている場合には、１ライン当たりのデータ数が減少する。このような処理により１ライン当たりの画素数が標準画素数に調整される。
【００６１】
次に、図６に示す映像信号制御回路の動作について説明する。なお、メモリ40のメモリ容量は210 ワードであって、データの書き込み位置は0 番地から209 番地であり、判定回路44のメモリ440 には標準画素数（858 ）があらかじめ格納されているものとする。カウンタ42では、水平同期信号302 が入力されるごとに、１ライン当たりの画素数を示す計数値信号308 を生成して判定回路44に出力する。
【００６２】
判定回路44では、レジスタ444 に保持されている期間T ごとに"1" 、"0" を繰り返す制御信号312 と、制御信号312 よりT0遅延した制御信号314 を生成する。そして、計数値信号308 が入力されたとき、メモリ440 に格納されている標準画素数から計数値信号308 が示す画素数を減じて差を算出し、その差とレジスタ444 に保持されている期間T とを加算してその加算値でレジスタ444 の内容を更新する。したがって、更新により期間T が変化すると制御信号312 、314 の期間も変化する。
【００６３】
アドレスカウンタ46では、判定回路44からの制御信号312 が"1" のとき、例えば0 番地からN 番地までを１クロックごとに順番に指定する書き込みアドレス信号316 を生成する。したがって、N 番地は、原則として制御信号312 の期間T の長さにより変化する。例えば、制御信号312 の期間T が長くなるとN 番地は大きくなり、書き込みアドレス信号316 が示すアドレス数が多くなる。また、制御信号312 の期間T が短くなるとN 番地は小さくなり、書き込みアドレス信号316 が示すアドレス数が少なくなる。読み出しアドレス信号318 の場合も同様である。
【００６４】
アドレスカウンタ48では、判定回路44からの制御信号314 に基づいて、書き込みアドレスカウンタ46の場合と同様にして0 番地からN 番地までを１クロックごとに順番に指定するアドレス信号318 を生成する。ただし、アドレス信号318 のタイミングはアドレス信号316 よりT0クロック遅延している。これにより、メモリ40に書き込んだデータは、データの書き込みが行われる前に読み出される。アドレス信号316 、318 はメモリ40に与えられる。メモリ40では、入力データ300 を書き込みアドレス信号316 に従って0 番地からN 番地に順番に書き込み、書き込んだデータを読み出しアドレス信号318 に従って順番に読み出し、出力データ306 として出力する。
【００６５】
例えば、図７に示すように、書き込みアドレス信号316 が期間T1、T2、T3、T4で0 〜104 番地を順番に指示し、読み出しアドレス信号318 が書き込みアドレス信号316 からT0（52クロック）遅れて0 〜104 番地を指示する場合、入力データ300 は、期間T1、T2、T3、T4では105 個のデータがメモリ40の0 〜104 番地に順次書き込まれ、書き込まれたデータはT0後に順次読み出される。なお、入力データ300 のライン(n) は、データ0 〜856 （857 画素）からなるものとする。
【００６６】
しかし、期間T4の時間ｔに水平同期信号302 が入力されると、判定回路44では、標準画素数からカウンタ42で計数されたライン(n) の画素数を減じて差を算出し、その差に基づいて制御信号312 、314 の期間T を制御する。この場合、差は＋１であるので、制御信号312 、314 の期間T を次の期間からは１クロック分長くする。これにより、アドレスカウンタ46、48では、0 〜105 番地を順番に指示するアドレス信号316 、318 が生成され、メモリ40に与えられる。
【００６７】
ただし、アドレスカウンタ48では、時間ｔに水平同期信号302 が与えられた時、その時の読み出しアドレス信号318 が示す番地X ＝16をアドレスカウンタ48に与える。アドレスカウンタ48では、アドレスカウンタ48からX 番地が与えられたとき、判定回路44からは＋１を示す差信号310 が与えられるので、期間T4に書き込まれたデータを読み出す読み出しアドレス信号318 を生成する際に、Y(＜X)番地を生成したとき、続けてY 番地を１回生成し、以下(Y+1) 番地からは順番に各番地を生成する。なお、図７では、Y を(X-2) に設定している。これにより、ブランキング期間でデータの繰り返しや削除を行うことができる。
【００６８】
したがって、図７に示す期間T4においてメモリ40に書き込まれたライン(n) のデータ840 〜856 およびライン(n+1) のデータ0 〜87は、Y ＝14番地のデータ854 が２回読み出され、その結果ライン(n) の画素数（データ数）が１画素増えて標準画素数858 に調整される。このように、期間T4にメモリ40に書き込まれたデータをすべて読み出すと共に１データ分繰り返して読み出すために、期間T4に対応する読み出し期間は１番地分長く設定され、以後その長さの期間が続いている。以後、画素数が標準画素数より少ないラインの入力が続く場合には、メモリ40に書き込まれるデータ数は次第に増加し、メモリ40からデータを読み出すタイミングの遅れT0も次第に大きくなっていく。
【００６９】
図７の例では、１ライン当たりの画素数が標準画素数より少ないラインが入力された場合であるが、１ライン当たりの画素数が標準画素数より多いラインが入力された場合には、メモリ401 から一部の番地のデータを除いてデータを読み出し、１ライン当たり画素数を減らして標準画素数に調整する。なお、画素数の多いラインの入力が続く場合には、メモリ40に書き込まれるデータ数は次第に減少し、メモリ40からデータを読み出すタイミングの遅れT0も次第に小さくなっていく。なお、アドレスカウンタ46、48は垂直同期信号320 により１フィールド毎に初期化されるので、メモリ40に与えられるアドレスも１フィールド毎に初期設定値に戻される。
【００７０】
このように第３の実施例によれば、１ライン当たりの画素数が標準画素数からずれている場合でも、その画素数を標準画素数に等しくなるように調整することができ、一定周期のデータを出力することができる。また、第２の実施例の２個の１ポートメモリに替えて１個の２ポートのメモリを使用しているので、アドレスカウンタ、判定回路などの制御系を単純化することができ、回路素子数の削減、回路をLSI で構築したときのチップ面積の削減化、低消費電力化を図ることができる。
【００７１】
ところで、第１の実施例における調整可能な画素ずれ総数は±n/2 であり、FF回路10におけるFF段数ｎよって制限される。しかし、非標準信号における画素ずれは、ランダムに生ずる場合もあるが、標準画素数より画素数が少ないライン、あるいは多いラインが連続する場合の方が多い。第４の実施例は、この点に着目し、セレクタ16で初期時に選択するデータを画素ずれの傾向に合わせて選択することにより、同じFF段数で２倍の画素ずれを吸収できるようにした映像信号制御回路である。
【００７２】
図８は、第４の実施例を示すブロック図である。図８において、FF回路10、カウンタ12、およびセレクタ14は、図１における同一符号を付した回路とそれぞれ同じものである。ただし、セレクタ回路14の判定回路140 には、外部から初期遅延量を指示する選択信号400 が入力される制御端子が設けられており、制御端子は判定回路140 のレジスタB に接続されている。なお、図８では、セレクタ142 に入力される垂直同期信号が省略されている。
【００７３】
制御端子に、動作開始前に選択信号400 が入力されると、選択信号400 は判定回路140 のレジスタB に入力され、レジスタB はこの選択信号400 が指示する初期遅延量を優先して保持する。これにより、レジスタB に初期遅延量が初期設定され、セレクタ142 は、動作開始時にこの初期遅延量に対応する遅延のデータをFF回路10から入力されるデータ110-0 〜110-n から選択して出力する。
【００７４】
選択信号400 は、１ライン当たりの画素数が標準画素数より少ないラインが連続して入力される場合には、例えば値が０の初期遅延量を指示し、１ライン当たりの画素数が標準画素数より多いラインが連続して入力される場合には、例えば値がｎの初期遅延量を指示するように設定される。１ライン当たりの画素数が標準画素数より少ないラインが連続して入力される場合には、選択されるデータの遅延量は次第に大きくなり、１ライン当たりの画素数が標準画素数より少ないラインが連続して入力される場合には、選択されるデータの遅延量は次第に小さくなるので、初期遅延量を上記のように設定することにより多くの画素ずれを吸収できる。
【００７５】
このように、第４の実施例によれば、選択信号400 により画素ずれの傾向に応じた初期遅延量を判定回路140 のレジスタB に初期設定することができるので、、第１の実施例の場合より多くの画素ずれを吸収できる。また、第１の実施例より少ないFF段数で同じ数の画素ずれを吸収できるので、回路規模の縮小や消費電力の低減を図ることができる。
【００７６】
なお、第４の実施例では、判定回路140 のレジスタB に保持される遅延量を初期設定するものであるが、第２の実施例、第３の実施例における判定回路30、44のレジスタ504 、444 に保持される期間（アドレス数）を初期設定することにより第４の実施例と同様の効果を得ることができる。
【００７７】
ところで、上記の第４の実施例では、選択信号400 で指示する初期遅延量を画素ずれの傾向に応じて最適値に決定する必要がある。しかし、画素ずれの傾向の判断を人手で行う場合には間違いが生ずることがあり、また、入力ミスも起こり得る。このような場合、画素ずれを吸収することができなかったり、吸収できる画素ずれの数が極めて少なくなる可能性がある。第５の実施例は、このような問題を解決するため、第４の実施例に画素ずれの傾向を自動的に判定する初期値判定回路50を設け、この回路により選択信号400 を生成するものである。
【００７８】
図９は、第５の実施例を示すブロック図である。図９において、FF回路10、カウンタ12、および判定回路14は、図８における同一符号を付した回路とそれぞれ同じものである。ただし、カウンタ12には初期値判定回路50が接続され、初期値判定回路50の出力はセレクタ回路14の制御端子に接続されている。なお、図９では、セレクタ142 に入力される垂直同期信号が省略されている。
【００７９】
初期値判定回路50 は、例えば図10に示すように、カウンタ12から計数値信号106 が与えられと（図10のステップS10 ）、計数値信号106 が示す計数値（１ライン当たりの画素数）と標準画素数とを比較する（ステップS12 ）。そして、計数値が標準画素数より大である場合にはステップS14 に移行し、計数値が標準画素数に等しい場合にはステップS18 に移行し、計数値が標準画素数より小である場合にはステップS20 に移行する。
【００８０】
ステップS14 では、画素数が標準画素数より多いラインが連続するか否かを判断し、連続する場合にはステップS16 に移行し、そうでない場合にはステップS18 に移行する。ステップS16 では、初期遅延量ｎを指示する選択信号400 を生成する。これによりセレクタ142 では、動作開始時に遅延ｎのデータ110-n を選択する。なお、画素数が標準画素数より多いラインが連続する数は、２以上でもよく（例えば、10ライン）、その連続ライン数を可変可能にしてもよい（ステップS22 の場合も同様）。
【００８１】
ステップ18では、初期遅延量n/2 を指示する選択信号400 を生成する。これによりセレクタ142 では、動作開始時に遅延n/2 のデータ110-(n/2) を選択する。また、ステップS20 では、画素数が標準画素数より少ないラインが連続するか否かを判断し、連続する場合にはステップS22 に移行し、そうでないときはステップS18 に移行する。ステップS22 では、初期遅延量０を指示する選択信号400 を生成する。これによりセレクタ142 では、動作開始時に遅延０のデータ110-0 を選択する。セレクタ回路14の判定回路140 では、この初期値判定回路50で生成された選択信号400 の指示に従ってレジスタB に保持する遅延量を初期設定する。
【００８２】
このように、第５の実施例によれば、初期値判定回路50により、ラインの画素数を連続して入力される複数ラインについて調べて画素ずれの傾向を判断し、その画素ずれの傾向に応じて画素ずれを最大限に吸収できるように動作開始時に選択すべきデータを決定しているので、人手により決定する煩わしさがなくなり、決定誤りも回避することができる。
【００８３】
なお、第５の実施例では、判定回路140 のレジスタB に保持される遅延量を初期設定する選択信号400 を生成する初期値判定回路50を設けたものであるが、第２の実施例、第３の実施例においても、判定回路30、44のレジスタ504 、444 に保持される期間（アドレス数）を初期設定する選択信号400 を生成するために、上記の初期値判定回路50を使用することにより第５の実施例と同様の効果を得ることができる。
【００８４】
【発明の効果】
以上述べたように本発明によれば、入力データをフリップフロップにより互いに遅延が１クロック（１画素）異なる複数のデータを生成し、その複数のデータから１ライン当たりの画素数に応じた遅延量のデータを選択するので、１ライン当たりの画素数を一定に調整し、一定周期のデータを出力することができる。
【００８５】
また、本発明によれば、入力データを２つの１ポートメモリに交互に書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで読み出すので、１ライン当たりの画素数を一定に調整し、一定周期のデータを出力することができる。また、フリップフロップを用いる場合に比べて回路素子数の削減化、低消費電力化を図ることができる。
【００８６】
また、本発明によれば、２つの１ポートメモリに替えて１個の２ポートメモリを用い、入力データを順次この２ポートメモリに書き込み、書き込んだデータを１ライン当たりの画素数に応じたタイミングで読み出すので、１ライン当たりの画素数を一定に調整し、一定周期のデータを出力することができ、また、制御系を単純化することができるので回路素子数の削減化、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明による映像信号制御回路の第１の実施例を示すブロック図である。
【図２】図１に示す第１の実施例の画素数が標準画素数より少ないラインが入力された場合における動作を示すタイミングチャートである。
【図３】図１に示す第１の実施例の画素数が標準画素数より多いラインが入力された場合における動作を示すタイミングチャートである。
【図４】本発明による映像信号制御回路の第２の実施例を示すブロック図である。
【図５】図４に示す第２の実施例の動作を示すタイミングチャートである。
【図６】本発明による映像信号制御回路の第３の実施例を示すブロック図である。
【図７】図６に示す第３の実施例の動作を示すタイミングチャートである。
【図８】本発明による映像信号制御回路の第４の実施例を示すブロック図である。
【図９】本発明による映像信号制御回路の第５の実施例を示すブロック図である。
【図１０】図９に示す第５の実施例の動作を示すフローチャートである。
【符号の説明】
10 FF回路
12、28、42 カウンタ
14 セレクタ回路
16 セレクタ
20 入力セレクタ
22、24、40 メモリ
26 出力セレクタ
30、、44 判定回路
32、34、36、38、46、48 アドレスカウンタ
50 初期値選択回路
52 初期値判定回路
Claims (2)
- １データが１画素に対応する入力データに遅延量の可変な遅延素子により遅延を与えるデータ遅延手段と、
前記入力データの各ラインの画素数を計数する画素数計数手段と、
所定の標準画素数から前記計数された画素数を減じて差を算出し、前記データ遅延手段が現在入力データに与えている遅延量に前記差に対応する遅延量を加算して新たな遅延量を算出する判定手段とを含み、
前記データ遅延手段は、前記算出された遅延量の遅延を入力データに与え、
前記判定手段は、外部から与えられる選択信号が指示する初期遅延量を前記新たな遅延量として初期設定し、
前記初期遅延量は、１ライン当たりの画素数が前記標準画素数より少ないラインが連続して入力される場合の方が該１ライン当たりの画素数が前記標準画素数より多いラインが連続して入力される場合より小さい値であることを特徴とする映像信号制御回路。 - １データが１画素に対応する入力データに遅延量の可変な遅延素子により遅延を与えるデータ遅延手段と、
前記入力データの各ラインの画素数を計数する画素数計数手段と、
所定の標準画素数から前記計数された画素数を減じて差を算出し、前記データ遅延手段が現在入力データに与えている遅延量に前記差に対応する遅延量を加算して新たな遅延量を算出する遅延量判定手段と、
前記計数された各ラインの画素数が前記標準画素数より多い状況が連続するときは第１の遅延量を選択し、前記計数された各ラインの画素数が前記標準画素数より少ない状況が連続するときは前記第１の遅延量より小さい第２の遅延量を選択し、前記計数された各ラインの画素数が前記標準画素数と等しい状況のときは前記第１の遅延量より小さくかつ前記第２の遅延量より大きい第３の遅延量を選択し、前記第１、第２および第３の遅延量のうちのいずれか１つを示す制御信号を生成する初期値判定手段とを含み、
前記データ遅延手段は、前記遅延量判定手段で算出された遅延量の遅延を入力データに与えることを特徴とする映像信号制御回路。
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|---|---|---|---|---|
| US4468698A (en) * | 1982-07-21 | 1984-08-28 | General Electric Company | Line-locked digital fluorography system |
| US5146477A (en) * | 1987-03-17 | 1992-09-08 | Antonio Cantoni | Jitter control in digital communication links |
| US5034814A (en) * | 1988-07-13 | 1991-07-23 | Westinghouse Electric Corp. | System for reducing NTSC flicker in compatible high definition television systems |
| DE3833486C1 (ja) * | 1988-10-01 | 1989-08-03 | Wandel & Goltermann Gmbh & Co, 7412 Eningen, De | |
| US4987491A (en) * | 1989-01-20 | 1991-01-22 | Sanyo Electric Co., Ltd. | Jitter compensation circuit for processing jitter components of reproduced video signal |
| US5359605A (en) * | 1989-06-22 | 1994-10-25 | U.S. Philips Corporation | Circuit arrangement for adjusting the bit rates of two signals |
| DE3922897A1 (de) * | 1989-07-12 | 1991-01-17 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
| DE3942885A1 (de) * | 1989-12-23 | 1991-06-27 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung |
| JPH04109782A (ja) | 1990-08-29 | 1992-04-10 | Canon Inc | 画像信号処理装置 |
| DE4027968A1 (de) * | 1990-09-04 | 1992-03-05 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung zweier digitaler signale |
| US5267040A (en) * | 1991-03-28 | 1993-11-30 | Gossett C Philip | Structure and method for detecting phase errors in the horizontal synchronization pulses of television signals |
| JPH04306975A (ja) * | 1991-04-04 | 1992-10-29 | Matsushita Electric Ind Co Ltd | ジッター補正回路 |
| US5459587A (en) * | 1991-05-02 | 1995-10-17 | Minolta Camera Kabushiki Kaisha | Processing apparatus capable of discriminating between pseudo half-tone/non-half-tone image data based upon the number of adjacencies of similar type of pixels within a block |
| US6026184A (en) * | 1991-06-10 | 2000-02-15 | Minolta Co., Ltd. | Image processor for restoring bi-level pixel data to multi-level pixel data |
| JPH05130569A (ja) | 1991-11-01 | 1993-05-25 | Sony Corp | 時間軸補正装置 |
| JP3095853B2 (ja) | 1992-01-30 | 2000-10-10 | シャープ株式会社 | 時間軸補正装置 |
| JP2669514B2 (ja) | 1992-03-31 | 1997-10-29 | 日本電信電話株式会社 | ディジタルテレビジョン信号の有効画素抽出方法 |
| EP0609570A1 (en) * | 1993-01-07 | 1994-08-10 | ALCATEL BELL Naamloze Vennootschap | Randomizer and use of the same for contention resolution |
| JP3489178B2 (ja) * | 1994-03-16 | 2004-01-19 | 株式会社デンソー | 同期式カウンタ |
| JP3203978B2 (ja) * | 1994-07-25 | 2001-09-04 | ソニー株式会社 | データ送受信装置、データ受信装置及びデータ送信装置 |
| DE4437136A1 (de) * | 1994-10-18 | 1996-04-25 | Philips Patentverwaltung | Übertragungssystem mit einem Regelkreis |
| JPH08329232A (ja) | 1995-06-01 | 1996-12-13 | Nec Home Electron Ltd | 画像データ記憶装置 |
| US6404458B1 (en) * | 1995-06-28 | 2002-06-11 | Lg Electronics Inc. | Apparatus for converting screen aspect ratio |
| CA2161982A1 (en) * | 1995-11-02 | 1997-05-03 | Evan Arkas | Clock cleaner |
| US5808691A (en) * | 1995-12-12 | 1998-09-15 | Cirrus Logic, Inc. | Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock |
| JPH09182029A (ja) * | 1995-12-22 | 1997-07-11 | Victor Co Of Japan Ltd | ジッタ低減回路 |
| US5796796A (en) * | 1996-01-11 | 1998-08-18 | Industrial Technology Research Institute | Pointer adjustment jitter cancellation processor utilizing phase hopping and phase leaking techniques |
| US5887079A (en) * | 1996-01-31 | 1999-03-23 | Sumitomo Metal Industries Limited | Image processing apparatus |
| US5694432A (en) * | 1996-05-31 | 1997-12-02 | Unisys Corporation | Transmitter for a digital communication system which eliminates cumulative jitter |
| US5680415A (en) * | 1996-05-31 | 1997-10-21 | Unisys Corporation | Repeater for a digital communication system which eliminates cumulative jitter |
| JPH09331479A (ja) * | 1996-06-13 | 1997-12-22 | Fuji Photo Film Co Ltd | 画像フィルタ回路 |
| US6380979B1 (en) * | 1996-07-02 | 2002-04-30 | Matsushita Electric Industrial Co., Ltd. | Scanning line converting circuit and interpolation coefficient generating circuit |
| JPH10164326A (ja) * | 1996-11-28 | 1998-06-19 | Minolta Co Ltd | 画像取り込み装置 |
| JPH10260663A (ja) * | 1997-01-14 | 1998-09-29 | Toshiba Corp | ジッタ補正回路および平面表示装置 |
| US6044122A (en) * | 1997-01-23 | 2000-03-28 | Ericsson, Inc. | Digital phase acquisition with delay locked loop |
| US6556249B1 (en) * | 1999-09-07 | 2003-04-29 | Fairchild Semiconductors, Inc. | Jitter cancellation technique for video clock recovery circuitry |
| US6661266B1 (en) * | 2000-11-08 | 2003-12-09 | Texas Instruments Incorporated | All digital built-in self-test circuit for phase-locked loops |
| US6424189B1 (en) * | 2000-10-13 | 2002-07-23 | Silicon Integrated Systems Corporation | Apparatus and system for multi-stage event synchronization |
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