JP3203978B2 - データ送受信装置、データ受信装置及びデータ送信装置 - Google Patents

データ送受信装置、データ受信装置及びデータ送信装置

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JP3203978B2 JP24225594A JP24225594A JP3203978B2 JP 3203978 B2 JP3203978 B2 JP 3203978B2 JP 24225594 A JP24225594 A JP 24225594A JP 24225594 A JP24225594 A JP 24225594A JP 3203978 B2 JP3203978 B2 JP 3203978B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ送受信方法、デ
ータ送受信装置及びデータ受信装置に関し、特に、ＩＥ
ＥＥ−Ｐ１３９４に準拠した通信制御バス（以下「Ｐ１
３９４シリアルバス」という。）を用いて、一定速度の
ビットストリームをパケット化して伝送する場合に用い
て好適なデータ送受信方法、データ送受信装置及びデー
タ受信装置に関する。
【０００２】
【従来の技術】従来、ビットストリームをパケット化し
て伝送する場合、送信側では所定のフォーマットでパケ
ット化したビットストリームの先頭にヘッダを付与し、
受信側ではパケットのヘッダの位置を検出しこのヘッダ
の位置情報を用いて送信側と同期をとっていた。
【０００３】
【発明が解決しようとする課題】しかし、前記従来の方
法はビットストリームのフォーマットが変わる度にヘッ
ダの位置を検出する手段を変えなければならず、したが
って、アプリケーションに依存しているという問題があ
った。
【０００４】本発明は、このような問題点を解決するた
めになされたものであって、任意の速度、フォーマット
のビットストリームを伝送する際に、アプリケーション
に依存することなく、送信側のビットストリームと受信
側のビットストリームの速度を合わせることができ、ま
た、送信側のビットストリームと受信側のビットストリ
ームの速度を合わせ、かつ位相関係を一定に制御するこ
とができるようなデータ送受信装置、データ受信装置及
びデータ送信装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、デジタルデータをデジタルデータバ
スを介して送受信するデータ送受信装置において、デジ
タルデータバスに送信すべきデータストリームのデータ
送信単位の区切りを検出する検出手段と、時刻情報を出
力するサイクルタイマーと、上記デジタルデータバスに
送信すべきデータストリームのデータ送信単位の内の所
定のデータ送信単位に送信先のサイクルタイマーを補正
する情報を付加する手段と、上記検出手段により上記区
切りが検出されたときに、上記データ送信単位に上記サ
イクルタイマーからの時刻情報を必要に応じて付加する
手段と、上記データ送信単位を上記デジタルデータバス
に送信する手段と、上記デジタルデータバスからデータ
送信単位を受信する手段と、上記受信したデータ送信単
位の内の所定のデータ送信単位から所定時間ごとに上記
サイクルタイマーを補正する情報を抽出し、該情報に基
づいて上記サイクルタイマーの時刻情報を補正する手段
と、上記受信したデータ送信単位をバッファメモリに一
次保存する手段と、上記受信したデータ送信単位に付加
された時刻情報を抽出する手段と、上記抽出した時刻情
報と上記サイクルタイマーからの時刻情報とを比較する
手段と、上記比較した結果に基づいて、上記データ送信
単位の上記バッファメモリからの読み出しタイミングを
制御する手段とを有し、上記サイクルタイマーを補正す
る情報を含むデータ送信単位を受信後、同期型のデータ
送信単位を先に受信し、受信すべき同期型のデータ送信
単位を全て受信した後、次のサイクルタイマーを補正す
る情報を含むデータ送信単位が受信されるまで非同期型
のデータ送信単位を受信することを特徴とする。
【０００６】また、本発明は、上述した課題を解決する
ために、外部機器からの所定のビットストリームがパケ
ット化されたパケットを受信するための受信手段と、時
刻情報を出力するサイクルタイマーと、上記受信手段か
ら受信された所定のパケットから所定時間ごとに上記サ
イクルタイマーを補正する情報を抽出し、該情報に基づ
いて上記サイクルタイマーの時刻情報を補正する手段
と、上記受信手段で受信されたパケットを蓄積する蓄積
手段と、上記外部機器によりパケットに必要に応じて付
加された時刻情報を抽出する手段と、上記抽出した時刻
情報と上記サイクルタイマーからの時刻情報とを比較す
る手段と、上記比較した結果を用いて上記蓄積手段から
のビットストリームの読み出し速度を制御する手段とを
有し、上記サイクルタイマーを補正する情報を含むパケ
ットを受信後、同期型のパケットを先に受信し、受信す
べき同期型のパケットを全て受信した後、次のサイクル
タイマーを補正する情報を含むパケットが受信されるま
で非同期型のパケットを受信することを特徴とする。
【０００７】さらに、本発明は、上述した課題を解決す
るために、デジタルデータをデジタルデータバスを介し
て送信するデータ送信装置において、デジタルデータバ
スに送信すべきデータストリームのデータ送信単位の区
切りを検出する検出手段と、時刻情報を出力するサイク
ルタイマーと、上記デジタルデータバスに送信すべきデ
ータストリームのデータ送信単位の内の所定のデータ送
信単位に送信先のサイクルタイマーを補正する情報を付
加する手段と、上記検出手段により上記区切りが検出さ
れたときに、上記データ送信単位に上記サイクルタイマ
ーからの時刻情報を必要に応じて付加する手段と、上記
データ送信単位を上記デジタルデータバスに送信する手
段とを有し、上記サイクルタイマーを補正する情報を含
むデータ送信単位を送信後、同期型のデータ送信単位を
先に送信し、送信すべき同期型のデータ送信単位を全て
送信した後、次のサイクルタイマーを補正する情報を含
むデータ送信単位が送信するまで非同期型のデータ送信
単位を送信することを特徴とする。
【０００８】
【作用】本発明によれば、デジタルデータバスに送信す
べきデータストリームのデータ送信単位の内の所定のデ
ータ送信単位に送信先のサイクルタイマーを補正する情
報を付加し、データ送信単位の区切りが検出されたとき
に、該データ送信単位にサイクルタイマーからの時刻情
報を必要に応じて付加し、データ送信単位をデジタルデ
ータバスに送信し、デジタルデータバスから受信したデ
ータ送信単位をバッファメモリに一時保存し、受信され
たデータ送信単位に付加された時刻情報を抽出して、サ
イクルタイマーからの時刻情報と比較し、比較結果に基
づいてデータ送信単位のバッファメモリからの読み出し
タイミングを制御し、サイクルタイマーを補正する情報
を含むデータ送信単位を受信後、同期型のデータ送信単
位を先に受信し、受信すべき同期型のデータ送信単位を
全て受信した後、次のサイクルタイマーを補正する情報
を含むデータ送信単位が受信されるまで非同期型のデー
タ送信単位を受信する。
【０００９】
【実施例】以下本発明の実施例について、〔１〕Ｐ１３
９４シリアルバスを用いた通信システム、〔２〕本発明
の第１実施例、〔３〕本発明の第２実施例、の順に詳細
に説明する。
【００１０】 〔１〕Ｐ１３９４シリアルバスを用いた通信システム 本発明を４Ｍbps のビットストリームをＰ１３９４シリ
アルバスに乗せて伝送する場合の２つの実施例について
説明する。まず、２つの実施例に共通であるＰ１３９４
シリアルバスを用いた通信システムについて説明する。
【００１１】図１０にこのような通信システムの例を示
す。この通信システムは４台のデジタルビデオテープレ
コーダ（ＶＴＲ１〜４）、１台のデジタルカムコーダ
（ＣＡＭ）、１台の編集機、及び１台のコンピュータを
備えている。そして、各機器の間はＰ１３９４シリアル
バスのケーブルにより接続されている。各機器はＰ１３
９４シリアルバスのケーブルから入力される情報信号及
び制御信号を中継する機能を持っているので、この通信
システムは各機器が共通のＰ１３９４シリアルバスに接
続されている通信システムと等価である。
【００１２】バスを共有している機器におけるデータ伝
送は、図１１のように所定の通信サイクル（例えば１２
５μsec） 毎に時分割多重によって行なわれる。バス上
における通信サイクルの管理はサイクルマスターと呼ば
れる所定の機器により行われ、サイクルマスターが通信
サイクルの開始時であることを示す同期パケット（サイ
クルスタートパケット）をバス上の他の機器へ伝送する
ことによってその通信サイクルにおけるデータ伝送が開
始される。なお、サイクルマスターはＰ１３９４シリア
ルバスに各機器を接続して通信システムを構成すると、
ＩＥＥＥ−Ｐ１３９４で規定する手法により自動的に決
定される。
【００１３】一通信サイクル中におけるデータ伝送の形
態は、ビデオデータやオーディオデータなどの同期型
（Isochronous） データと、接続制御コマンド等の非同
期型（Asynchronous）データの２種類である。そして、
同期型データパケットが非同期型データパケットより先
に伝送される。同期型データパケットそれぞれにチャン
ネル番号１，２，3 ，・・・Ｎを付けることにより、複
数の同期型データを区別することができる。送信すべき
全てのチャンネルの同期型データパケットの送信が終了
した後、次のサイクルスタートパケットまでの期間が非
同期型データパケットの伝送に使用される。
【００１４】〔２〕本発明の第１実施例 ２−１）送信側のタイミング まず図１を参照しながら第１実施例における送信側のタ
イミングについて説明する。この図で、（ａ）は入力さ
れるビットストリーム、（ｂ）は４ＭＨｚのクロックを
カウントするカウンタの出力値、（ｃ）は送信される同
期型データパケットを示す。なお、本発明の対象となる
パケットは同期型データパケットだけなので、以下単に
パケットと呼ぶことにする。
【００１５】入力されるビットストリームはＩＥＥＥ−
Ｐ１３９４の仕様で決められているように、１２５μｓ
毎にパケット化され伝送される。ここでは、期間Ｔ１で
後述するＦＩＦＯに書かれたビットストリームはパケッ
トＰ１として、期間Ｔ２でＦＩＦＯに書かれたビットス
トリームはパケットＰ２として伝送される。
【００１６】本実施例では、入力されるビットストリー
ムを仮想的に一定の周期で繰り返すビット列の集合と考
え、すなわち現実には一定の周期を持っていないか他の
周期で繰り返しているビットストリームを一定の周期で
繰り返しているビット列の集合とみなし、仮想的にフレ
ーミングをしている。このフレーミングを行うために、
入力されるビットレートと同じ速度で動作するカウンタ
を用いている。このカウンタの出力値が図１の（ｂ）で
ある。
【００１７】また、パケットにはシンクタイム（Sync T
ime） が先頭に付いているものと、付いていないものが
ある。これは、そのパケットで伝送されるビットストリ
ームの中に、ビットストリームの先頭ビットが含まれて
いるかどうかに依存する。本実施例ではカウンタの出力
値が０の位置をフレームの先頭とした。
【００１８】シンクタイムとはフレームの先頭ビットに
おける、Ｐ１３９４のサイクルタイマー（Cycle Time
r） が示す時刻のことである。このサイクルタイマー
は、各機器内に設けられており、所定の周期（例、１２
８秒）で一周する時刻を持っている。
【００１９】送信側と受信側のクロックは独立してお
り、同期をしていないため、クロックの誤差が累積し、
送信側でビットストリームをＦＩＦＯに書き込む速度
と、受信側でビットストリームをＦＩＦＯから読み出す
速度が少しづつずれてくる。これを調節するための情報
としてシンクタイムを用いる。この調節方法の詳細につ
いては後述する。
【００２０】本実施例の伝送方式はアプリケーションに
依存しないため、ビットストリームの内容を解析して先
頭ビットを決めることはできない。そこで、ビットスト
リームと同じ速度で一づつ増加するカウンタを用意し、
このカウンタの出力値が０になった位置を先頭ビットと
した。このカウンタはＰ１３９４の一周期である１２５
μｓよりも長くなくてはならない。これは一つのパケッ
ト中に、二つ以上のシンクタイムを書き込むことができ
ないからである。本実施例では一周期の長さが２５０μ
ｓのカウンタ、例えば４ＭＨｚのクロックを１０００カ
ウントしたら一周するカウンタを用いた。
【００２１】図１の周期Ｔ１の中ではカウンタの出力値
が０になっているので、パケットＰ１にはシンクタイム
が付加されている。同様に、周期Ｔ３中にもカウンタの
出力値が０になるので、パケットＰ３にはシンクタイム
が付加されている。しかし、周期Ｔ２ではカウンタ値は
０にならないので、パケットＰ２にはシンクタイムは含
まれていない。図１ではカウンタの出力値が０の時から
のビットストリームの値を仮にＡ，Ｂ，Ｃ，・・・とし
た。これは後で受信側の説明で用いる。なお、Ａ，Ｂ，
Ｃ等の各々は１ビットではなく複数ビットでもよい。
【００２２】２−２）送信回路 次に、図２を参照しながら送信回路の説明をする。入力
されたビットストリームａは４ＭＨｚのクロックｂに同
期してＦＩＦＯ１に書き込まれる。一方、Ｐ１３９４イ
ンターフェイス（以下「Ｐ１３９４ Ｉ／Ｆ」とい
う。）３は、読み出し要求信号ｅをシンクタイム付与回
路２へ出力し、ＦＩＦＯ１からデータを読み出すように
指示する。
【００２３】シンクタイム付与回路２はこれから出力す
るパケットにシンクタイムを書き込むかどうか判断し、
もし必要であればシンクタイムをデータｆとしてＰ１３
９４Ｉ／Ｆ３へ出力する。その後はＰ１３９４ Ｉ／Ｆ
３からの読み出し要求信号ｅに合わせて、読み出し要求
信号ｃをＦＩＦＯ１へ出力し、ＦＩＦＯ１からデータｄ
を読み出し、Ｐ１３９４ Ｉ／Ｆ３に渡す。
【００２４】シンクタイムを付与するかどうかの判断は
以下のようにして行われる。クロックｂでカウントアッ
プするカウンタ４の出力値が比較回路５に出力される。
比較回路５はカウンタ１４の出力値が０になると出力信
号をシンクタイム付与回路２とラッチ６へ出力する。こ
れにより、シンクタイム付与回路２では、これから出力
をしようとしているパケットにシンクタイムを書き込む
かどうかの判断ができる。
【００２５】ここで、シンクタイムとして書かれる値
は、ラッチ６が出力する値である。ラッチ６は比較回路
５が出力をした時点でのサイクルタイマー７の値をラッ
チし、シンクタイム付与回路２へ出力をする。
【００２６】カウンタ８が出力するパケット長ｇは、前
の周期で書かれたビットストリームの長さである。この
値はＰ１３９４ Ｉ／Ｆ３に与えられる。実際の回路で
は、図１に示したように一周期１２５μｓの間に書かれ
るビットストリームの長さは、書き込まれるタイミング
とクロックのジッタ等の影響で、必ずしも一定でない。
したがって、各周期毎にパケット長をＰ１３９４ Ｉ／
Ｆ３に与えている。
【００２７】Ｐ１３９４ Ｉ／Ｆ３は１２５μｓの周期
の先頭でリセット信号ｈを出力する。比較回路５とカウ
ンタ８はこのリセット信号ｈによりリセットされ、次の
周期に備える。
【００２８】２−３）受信側のタイミング 次に、図３を参照しながら受信側のタイミングについて
説明をする。この図で、（ａ）は受信したパケット、
（ｂ）は受信したパケットから生成したビットストリー
ム、（ｃ）は４ＭＨｚのクロックをカウントするカウン
タの出力値を示す。
【００２９】Ｐ１３９４シリアルバスを経て受信しパケ
ットは、後述するＦＩＦＯを介しビットストリームとし
て読み出される。受信側も送信側と同様、ビットストリ
ームと同期して動作しているカウンタがある。このカウ
ンタは送信側のカウンタとは独立に動作しているため
に、同じ時刻でも送信側とは異なる値をとる。前述の通
り、送信側のクロックと受信側のクロックは独立して動
作しているので、互いにずれを生ずる。送信側と受信側
のビットレートは平均して同じでなければならないの
で、シンクタイムを用いてこのずれを修正する。
【００３０】以下にシンクタイムを用いてこのずれを修
正する方法を説明する。シンクタイムが書き込まれてい
るパケット（例えば図３のパケットＰ４）が受信される
と、パケットからシンクタイムを読みだし、所定の遅延
時間ｔｄを加えた時刻を受信側のビットストリームの先
頭ビットとする。遅延時間ｔｄを加える理由は、パケッ
トに書かれているシンクタイムの時刻は送信側の時刻で
あり、受信側でパケットが受信され、そのパケットに書
かれたデータがビットストリームとして読みだされた時
には、パケットのジッタΔＴ等の要因でシンクタイムの
時刻を過ぎているからである。なお、このジッタはＰ１
３９４シリアルバスの仕様上生ずるものである。
【００３１】次に、このシンクタイムに遅延時間ｔｄを
加えた時刻のカウンタの出力値をラッチしておく。図３
（ｃ）では５９である。そして、次にまたシンクタイム
が書き込まれているパケットを受信した時に同様の処理
を行い、カウンタ出力値をラッチする。その後、前回ラ
ッチしたカウンタ出力値と今回ラッチしたカウンタ出力
値の差を求める。受信側のカウンタも送信側と同様、４
ＭＨｚのクロックを１０００カウントしたら一周する。
したがって、送信側のビットレートと受信側のビットレ
ートが同じであれば、ラッチした二つの値は同じにな
り、差は０になるはずである。この差が０でない場合
は、受信側の読みだしクロックを作成しているＰＬＬ
（詳細は後述する）にその差を出力し、受信側のビット
レートを調節する。これにより、送信側と受信側のビッ
トレートを平均して同じにすることができる。
【００３２】送信側ではビットストリームの値が図１の
例ではＡの所が先頭ビットであった。しかし、受信側で
は必ずしも先頭ビットがＡであるとは限らない（図３の
例ではＣである）。したがって、図４に示すように、送
信側の周期と受信側の周期では位相が通常ずれている。
しかし、平均して送信側と受信側で同じビットレートで
あれば良く、位相のずれは問題にならない。
【００３３】２−４）受信回路 次に、図５を参照しながら受信回路の説明をする。Ｐ１
３９４シリアルバス９を介してＰ１３９４ Ｉ／Ｆ１１
で受信されたパケットｊは、ＦＩＦＯ１２へ出力され、
ＰＬＬ２２から出力される４ＭＨｚのクロックｍに同期
して４ＭＨｚのビットストリームｋとして読み出され
る。
【００３４】一方、Ｐ１３９４ Ｉ／Ｆ１１から出力さ
れたパケットｊはシンクタイム抽出回路１３にも出力さ
れ、シンクタイムが抽出される。このシンクタイムに
は、レジスタ１５にセットされている遅延時間ｔｄが加
算器１４で加算され、比較回路１６でサイクルタイマー
１７の出力と比較され、同じであれば出力をする。
【００３５】サイクルタイマーの値は送信側も受信側も
同じ絶対時刻を持っている。これは、前述したサイクル
マスターが１２５μｓ毎にバスへ送出するサイクルスタ
ートパケットにサイクルマスターに設けられているサイ
クルタイマーの絶対時刻が書かれており、バスに接続さ
れている各機器はサイクルスタートパケットを受信しそ
こに書かれている絶対時刻により自分のサイクルタイマ
ーの時刻を補正しているからである。
【００３６】比較回路１６の出力はアンド回路１９とラ
ッチ１８及びラッチ２３に出力される。ラッチ２３は比
較回路１６からの出力により、カウンタ２０の出力をラ
ッチする。カウンタ２０はビットストリームの読み出し
クロックｍで一づつ増加し、周期は送信側と同じ１００
０ある。
【００３７】ラッチ２１は電源投入後、一度のみラッチ
がかかる。このラッチ２１でラッチされた値が受信側の
先頭ビットである。その後、この値は変更されてほしく
ないために、一度のみラッチがかかるようになってい
る。これをラッチ１８で実現している。ラッチ１８は電
源投入後、最初の比較回路１６からの出力でローレベル
をラッチする。したがって、それ以降はアンド回路１９
にローレベルを出力し続ける。この回路によりラッチ２
１には比較回路１６からの出力は一度しか入力されず、
ラッチ２１は一度しかラッチがかからないことになる。
【００３８】減算器２４ではラッチ２１の出力からラッ
チ２３の出力を減算し、ＰＬＬ２２へ出力する。もし減
算器２４の出力が０より大きければ、前回の先頭ビット
の位置よりも小さい値をラッチしたことになるので、Ｐ
ＬＬ２２には位相が早くなるような値を出力し、逆の場
合は位相が遅くなるような値を出力すれば良いことにな
る。この結果、受信側のビットレートを送信側のビット
レートに合わせることができる。
【００３９】〔３〕本発明の第２実施例 次に図６〜図９を参照しながら本発明の第２実施例につ
いて説明する。ここで第１実施例と対応する部分には同
一の番号が付してある。
【００４０】３−１）送信側のタイミング まず、図６を参照しながら送信側のタイミングについて
説明する。この図で（ａ）は入力されるビットストリー
ム、（ｂ）は４ＭＨｚのクロックをカウントするカウン
タの出力値、（ｃ）は送信されるパケットを示す。
【００４１】第１実施例との差異は、全てのパケットに
パケット長とデータブロック番号（Ｄａｔａ Ｂｌｏｃ
ｋ Ｎｕｍｂｅｒ：以下「ＤＢＮ」と略す。）が付加さ
れていることである。パケット長は第１実施例において
説明したように、前の周期でＦＩＦＯに書き込まれたビ
ットストリームの長さである。そして、ＤＢＮは各パケ
ットの最初に書かれているビットのカウンタの出力値で
ある。
【００４２】また、本実施例では、シンクタイムがフレ
ームの先頭ビットの時刻を示していることを利用して、
受信側でシンクタイムに所定の遅延時間ｔｄを足した時
刻にＦＩＦＯからフレームの先頭ビットが読み出される
ようにすることにより、送信側に入力されるビットスト
リームと、受信側から出力されるビットストリームの間
の位相を制御するためにも用いる。
【００４３】３−２）送信回路 次に図７を参照しながら送信回路の説明をする。入力さ
れたビットストリームａは４ＭＨｚのクロックｂに同期
してＦＩＦＯ１に書き込まれる。一方、Ｐ１３９４ Ｉ
／Ｆ３は、読み出し要求信号ｅをシンクタイム，ＤＢＮ
付与回路２’へ出力し、ＦＩＦＯ１からデータを読み出
すように指示する。
【００４４】シンクタイム，ＤＢＮ付与回路２’はこれ
から出力するパケットにシンクタイムを書き込むかどう
かの判断をし、もし必要であればシンクタイムとカウン
タ４から入力されるＤＢＮをデータｆ’としてＰ１３９
４ Ｉ／Ｆ３へ出力する。その後はＰ１３９４ Ｉ／Ｆ３
からの読み出し要求信号ｅに合わせて、読み出し要求信
号ｃをＦＩＦＯ１へ出力し、ＦＩＦＯ１からデータｄを
読み出し、Ｐ１３９４ Ｉ／Ｆ３に渡す。なお、シンク
タイムを書き込む必要がなければＤＢＮのみをＰ１３９
４ Ｉ／Ｆ３に渡す。
【００４５】シンクタイムを付与するかどうかの判断基
準及びシンクタイムとして書かれる値は第１実施例と同
じである。また、カウンタ８が出力するパケット長ｇ、
及びＰ１３９４ Ｉ／Ｆ３が出力するリセット信号ｈの
作用も第１実施例と同じである。
【００４６】３−３）受信側のタイミング 次に図８を参照しながら受信側のタイミングについて説
明をする。この図で、（ａ）は受信したパケット、
（ｂ）は受信したパケットから生成したビットストリー
ム、（ｃ）はフレーミングビット、（ｄ）は４ＭＨｚの
クロックをカウントするカウンタの出力値である。
【００４７】Ｐ１３９４シリアルバスを経て受信したパ
ケットは、後述するＦＩＦＯからビットストリームとし
て読み出される。第１実施例において説明したように、
送信側のクロックと受信側のクロックは独立して動作し
ているので、互いにずれを生ずる。送信側と受信側のビ
ットレートは平均して同じでなければならないので、シ
ンクタイムを用いてこのずれを修正し、同時に送信側と
受信側それぞれのビットストリーム間の位相制御を行う
方法について説明する。
【００４８】パケットＰ４が受信されるとデータ部はＦ
ＩＦＯに書き込まれ、ＤＢＮとシンクタイムが抽出され
る。受信側にはパケットのデータが読み出される毎にカ
ウントアップするカウンタがあり、図８の（ｄ）がその
出力値を示している。このカウンタ出力値はＤＢＮを受
け取る度に、ＤＢＮに合わせられる。図８のパケットＰ
４にはＤＢＮ＝９９８が書かれているので、カウンタの
出力値は強制的に９９８に合わせられる。正常に動作し
ていれば、カウンタの出力値はＤＢＮを受け取った時点
では９９８の筈である。
【００４９】このようにしてＤＢＮにより値が補正され
るカウンタの出力値０になった時にフレーミングビット
を１にしてＦＩＦＯに書き込み、その時同時にＦＩＦＯ
に書き込まれたデータがフレームの先頭ビットであるこ
とを示す。このため、ＦＩＦＯはデータの幅より１ビッ
ト広いデータバスを持っている。ＦＩＦＯからはビット
ストリームと同時にフレーミングビットも読み出され
る。その様子を図８の（ｃ）に示す。前記したようにフ
レーミングビットが１のデータはフレームの先頭ビット
であり、このデータが読み出された時刻がシンクタイム
に所定の遅延時間ｔｄを足した時刻になるように読み出
し側のＰＬＬを調節する。これにより送信側と受信側の
間で一定の位相を保証することができる。
【００５０】３−４）受信回路 次に図９を参照しながら受信回路の説明をする。Ｐ１３
９４ Ｉ／Ｆ１１はパケットを受信すると、書き込み信
号ｎと共にパケットｐをデータ部抽出回路２５、ＤＢＮ
抽出回路２６、及びシンクタイム抽出回路１３に出力す
る。
【００５１】ＤＢＮ抽出回路２６はパケットｐからＤＢ
Ｎを読み出し、カウンタ２７へ出力する。カウンタ２７
は書き込み信号ｑによってカウントアップをし、ＤＢＮ
抽出回路２６からＤＢＮが入力された時は、出力値がＤ
ＢＮに合わせられる。カウンタ２７は比較回路２８へカ
ウンタ値を出力する。
【００５２】比較回路２８ではカウンタ２７からの出力
と０を比較し、０であればデータ部抽出回路２５に信号
を出力する。データ部抽出回路２５ではＰ１３９４ Ｉ
／Ｆ１１から入力されるパケットｐからデータ部ｒを抽
出し、書き込み信号ｑと共にＦＩＦＯ１２’に書き込
む。またこの時、比較回路２８からカウンタ２７の出力
値が０であることを示す信号が入力されると、ＦＩＦＯ
１２’に書き込むフレーミングビットを１にする。これ
により、ＦＩＦＯ１２’内のフレーミングビットが１の
データはフレームの先頭であることがわかる。
【００５３】シンクタイム抽出回路１３はパケットから
シンクタイムを抽出し、加算器１４において所定の遅延
時間ｔｄを加算し、加算結果を減算器２４へ出力する。
ＦＩＦＯ１２’にデータと共に書き込まれたフレーミン
グビットはデータと共に読み出され、ラッチ２９へ出力
される。ラッチ２９ではサイクルタイマー１７からの値
を、ＦＩＦＯ１２’からの出力が１になったときにラッ
チし、ラッチした値を減算器２４へ出力する。
【００５４】減算器２４ではラッチ２９から入力された
時刻から加算器６４から入力された時刻を引き、ＰＬＬ
２２へ出力する。ＰＬＬ２２は正の値が入力されると、
その大きさに従って早い方向（周波数が高くなる方向）
にクロックｍを動かし、負の値が入力されると、その大
きさに従って遅い方向（周波数が低くなる方向）にクロ
ックｍを動かす。これにより送信側に入力されるビット
ストリームと受信側から読み出されるビットストリーム
を一定の位相関係に制御することができる。
【００５５】また、本実施例では、パケット長を利用し
て損失したパケットのデータ量を算出することもでき
る。例えば図８の場合、パケットＰ４の一つ前のパケッ
トのＤＢＮは４９８でありそのパケット長は５００であ
るから、正常に動作していれば、このＤＢＮにパケット
長を加算した値は次のパケットＰ４のＤＢＮに等しくな
る。しかし、Ｐ４が損失すると、ＤＢＮ抽出回路２６が
抽出するＤＢＮは次に受信するパケットに付与れさてい
る４９８となるので、５００ビットを損失したことがわ
かる。
【００５６】さらに、本実施例では、受信側でＤＢＮを
受け取った時のカウンタ２７の出力値がＤＢＮと異なる
ことを検出することにより、パケットの損失を検出する
ことが可能である。例えば図８の場合、パケットＰ４が
損失すると、ＤＢＮ抽出回路２６が抽出するＤＢＮは次
に受信するパケットに付与れさている４９８となる。一
方、カウンタ２７の出力値は９９８になっている。
【００５７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、デジタルデータバスに送信すべきデータストリー
ムのデータ送信単位の内の所定のデータ送信単位に送信
先のサイクルタイマーを補正する情報を付加し、データ
送信単位の区切りが検出されたときに、該データ送信単
位にサイクルタイマーからの時刻情報を必要に応じて付
加し、上記データ送信単位をデジタルデータバスに送信
し、デジタルデータバスから受信した上記データ送信単
位をバッファメモリに一時保存し、受信した上記データ
送信単位に付加された時刻情報を抽出して、サイクルタ
イマーからの時刻情報と比較し、比較結果に基づいて上
記データ送信単位の上記バッファメモリからの読み出し
タイミングを制御し、上記サイクルタイマーを補正する
情報を含むデータ送信単位を受信後、同期型のデータ送
信単位を先に受信し、受信すべき同期型のデータ送信単
位を全て受信した後、次のサイクルタイマーを補正する
情報を含むデータ送信単位が受信されるまで非同期型の
データ送信単位を受信することにより、送信側のビット
ストリームと受信側のビットストリームの速度を合わ
せ、かつ位相関係を一定に制御することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例における送信側の信号のタ
イミングの一例を説明する図である。
【図２】本発明の第１実施例における送信回路を示すブ
ロック図である。
【図３】本発明の第１実施例における受信側の信号のタ
イミングの一例を説明する図である。
【図４】本発明の第１実施例における送信側と、受信側
の、先頭ビットと周期の関係の一例を説明する図であ
る。
【図５】本発明の第１実施例における受信回路を示すブ
ロック図である。
【図６】本発明の第２実施例における送信側の信号のタ
イミングの一例を説明する図である。
【図７】本発明の第２実施例における送信回路を示すブ
ロック図である。
【図８】本発明の第２実施例における受信側の信号のタ
イミングの一例を説明する図である。
【図９】本発明の第２実施例における受信回路を示すブ
ロック図である。
【図１０】Ｐ１３９４シリアルバスを用いた通信システ
ムの一例を示す図である。
【図１１】Ｐ１３９４シリアルバスにおける通信サイク
ルの一例を示す図である。
【符号の説明】
Ｐ１〜Ｐ４ パケット、 Ａ，Ｂ，Ｃ，・・・ ビット
ストリーム、 １，１２ ＦＩＦＯ、 ２ シンクタイ
ム付与回路、 ２’ シンクタイム，ＤＢＮ付与回路、
３，１１ Ｐ１３９４ Ｉ／Ｆ、 ４，８，２０，２
７ カウンタ、５，１６ 比較回路、 ６，１８，２
１，２３，２９ ラッチ、 ７，１７サイクルタイマ
ー、 ９ Ｐ１３９４シリアルバス、 １３ シンクタ
イム抽出回路、 １４ 加算器、 １５ レジスタ、
１９ アンド回路、 ２２ ＰＬＬ回路、 ２４ 減算
器、 ２５ データ部抽出回路、 ２６ ＤＢＮ抽出回
路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04J 3/06 H04L 12/40

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 デジタルデータをデジタルデータバスを
    介して送受信するデータ送受信装置において、 デジタルデータバスに送信すべきデータストリームのデ
    ータ送信単位の区切りを検出する検出手段と、 時刻情報を出力するサイクルタイマーと、 上記デジタルデータバスに送信すべきデータストリーム
    のデータ送信単位の内の所定のデータ送信単位に送信先
    のサイクルタイマーを補正する情報を付加する手段と、 上記検出手段により上記区切りが検出されたときに、上
    記データ送信単位に上記サイクルタイマーからの時刻情
    報を必要に応じて付加する手段と、 上記データ送信単位を上記デジタルデータバスに送信す
    る手段と、 上記デジタルデータバスからデータ送信単位を受信する
    手段と、 上記受信したデータ送信単位の内の所定のデータ送信単
    位から所定時間ごとに上記サイクルタイマーを補正する
    情報を抽出し、該情報に基づいて上記サイクルタイマー
    の時刻情報を補正する手段と、 上記受信したデータ送信単位をバッファメモリに一次保
    存する手段と、 上記受信したデータ送信単位に付加された時刻情報を抽
    出する手段と、 上記抽出した時刻情報と上記サイクルタイマーからの時
    刻情報とを比較する手段と、 上記比較した結果に基づいて、上記データ送信単位の上
    記バッファメモリからの読み出しタイミングを制御する
    手段とを有し、 上記サイクルタイマーを補正する情報を含むデータ送信
    単位を受信後、同期型のデータ送信単位を先に受信し、
    受信すべき同期型のデータ送信単位を全て受信した後、
    次のサイクルタイマーを補正する情報を含むデータ送信
    単位が受信されるまで非同期型のデータ送信単位を受信
    することを特徴とするデータ送受信装置。
  2. 【請求項２】 外部機器からの所定のビットストリーム
    がパケット化されたパケットを受信するための受信手段
    と、 時刻情報を出力するサイクルタイマーと、 上記受信手段から受信された所定のパケットから所定時
    間ごとに上記サイクルタイマーを補正する情報を抽出
    し、該情報に基づいて上記サイクルタイマーの時刻情報
    を補正する手段と、 上記受信手段で受信されたパケットを蓄積する蓄積手段
    と、 上記外部機器によりパケットに必要に応じて付加された
    時刻情報を抽出する手段と、 上記抽出した時刻情報と上記サイクルタイマーからの時
    刻情報とを比較する手段と、 上記比較した結果を用いて上記蓄積手段からのビットス
    トリームの読み出し速度を制御する手段とを有し、 上記サイクルタイマーを補正する情報を含むパケットを
    受信後、同期型のパケットを先に受信し、受信すべき同
    期型のパケットを全て受信した後、次のサイクルタイマ
    ーを補正する情報を含むパケットが受信されるまで非同
    期型のパケットを受信することを特徴とするデータ受信
    装置。
  3. 【請求項３】 デジタルデータをデジタルデータバスを
    介して送信するデータ送信装置において、 デジタルデータバスに送信すべきデータストリームのデ
    ータ送信単位の区切りを検出する検出手段と、 時刻情報を出力するサイクルタイマーと、 上記デジタルデータバスに送信すべきデータストリーム
    のデータ送信単位の内の所定のデータ送信単位に送信先
    のサイクルタイマーを補正する情報を付加する手段と、 上記検出手段により上記区切りが検出されたときに、上
    記データ送信単位に上記サイクルタイマーからの時刻情
    報を必要に応じて付加する手段と、 上記データ送信単位を上記デジタルデータバスに送信す
    る手段とを有し、 上記サイクルタイマーを補正する情報を含むデータ送信
    単位を送信後、同期型のデータ送信単位を先に送信し、
    送信すべき同期型のデータ送信単位を全て送信した後、
    次のサイクルタイマーを補正する情報を含むデータ送信
    単位が送信するまで非同期型のデータ送信単位を送信す
    ることを特徴とするデータ送信装置。
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