DE69528933T2

DE69528933T2 - Paketübertragungssystem

Info

Publication number: DE69528933T2
Application number: DE69528933T
Authority: DE
Inventors: Tomohisa Shiga
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-07-25
Filing date: 1995-07-24
Publication date: 2003-07-31
Anticipated expiration: 2015-07-25
Also published as: CN1128448A; CN1185834C; US5710773A; DE69528933D1; EP0695063A3; CA2154316A1; EP0695063A2; EP1251665A3; AU696735B2; JP3203978B2; JPH0897807A; CN1078028C; KR960006409A; ATE228738T1; AU2711495A; CN1352502A; EP0695063B1; MY114186A; CA2154316C; KR100358398B1

Description

Die vorliegende Erfindung bezieht sich auf ein Paketübertragungssystem, welches geeignet verwendbar ist, um einen konstanten Bitratenstrom zu übertragen, während der Bitstrom verpackt ist, wobei ein Kommunikationssteuerbus verwendet wird, der in Übereinstimmung mit IEEE-P1394 steht (anschließend als "P1394-Seriell-Bus bezeichnet"). Der serielle Bus, der oben bezeichnet wurde, ist ausführlich als "IEEE-P1394-Seriell-Bus-Spezifikation" (veröffentlicht am 14. Oktober 1993) offenbart.
Bei dem früheren Paketübertragungssystem ist beispielsweise, wie in "Optimised Data Time Stamps for Digital Audio and Video on a Stochastic Network", IBM Technical Disclosure Bulletin, Band 36, Nr. 94, 1. September 1993, Seite 183 beschrieben, wenn ein Bitstrom von einer Übertragungsseite zu einer Empfangsseite übertragen wird, wobei der Bitstrom in der Übertragungsseite verpackt wird, ein Datenkopf am Kopf des Bitstroms vorgesehen, der in einem vorher festgelegten Format verpackt ist, und an der Empfangsseite wird die Position des Datenkopfpakets ermittelt, um diesen mit der Übertragungsseite mit der Positionsinformation des Datenkopfs zu synchronisieren.
Bei dem bekannten Verfahren muß jedoch die Einrichtung zum Ermitteln der Position des Datenkopfs jedesmal dann geändert werden, wenn das Format des Bitstroms variiert, wodurch es eine Schwierigkeit gibt, daß dieses von einer Anwendung abhängig ist. Die Anmelderin dieser Anmeldung hat die folgenden Anmeldungen als Anmeldungen angemeldet, die für diese Anmeldung relevant sind:
1. Europäische offengelegte Patentanmeldung Nr. EP 0 614 297
2. Japanische Patentanmeldungsnummer JP 6 315 119
3. Japanische Patentanmeldungsnummer JP 7 038 579
4. Japanische Patentanmeldungsnummer JP 7 235 947
5. Japanische Patentanmeldungsnummer JP 7 231 759
6. Japanische Patentanmeldungsnummer JP 8 018 584
Die oben erwähnte europäische Anmeldung mit der Nummer 1 ist relevanter Stand der Technik nach Artikel 54(3) EPÜ, die oben erwähnten japanischen Anmeldungen mit der Nummer 2 bis 6 sind nicht relevanter Stand der Technik im Sinne von Artikel 54 EPÜ.
Die entsprechenden US-Patentanmeldungen zu den obigen sechs Anmeldungen sind anhängig.
Um die obigen Aufgaben zu lösen, wird gemäß einem Merkmal der vorliegenden Erfindung ein Paketübertragungsgerät zur Übertragung eines Bitstroms einer vorgeschriebenen Rate bereitgestellt, wobei der Bitstrom paketiert ist, mit:
einer Einrichtung - auf einer Übertragungsseite - zum periodischen Bestimmen als ein Kopfbit der Übertragungsseite eines Bits in einem Eingangsbitstrom;
einer Einrichtung zum Hinzufügen in den Eingangsbitstrom eines Pakets mit einer Zeit, die der Position des Kopfbits entspricht;
einer Einrichtung zum Empfangen und zum Zwischenspeichern des Pakets auf einer Empfangsseite;
einer Einrichtung zum Extrahieren aus dem Paket der Zeit, die der Position des Kopfbits entspricht; und
einer Einrichtung zum Steuern einer Leserate eines Ausgangsbitstroms von der empfangenden und zwischenspeichernden Einrichtung mit der extrahierten Zeit.
Bei dem Paketübertragungsgerät, welches oben beschrieben wurde, umfaßt die Einrichtung zum periodischen Bestimmen des Kopfbits vorzugsweise einen Zähler, der mit der gleichen Rate wie der Eingangsbitstrom arbeitet.
Vorzugsweise weist das Paketübertragungsgerät eine Einrichtung zum Bestimmen - als Kopfbit der Empfangsseite - ein Bit des Ausgangsbitstroms an einer Position auf, welches einer Summenzeit der extrahierten Zeit entspricht, die der Position des Kopfbits der Übertragungsseite und einem vorgeschriebenen Wert entspricht, und zum Steuern der Leserate des Ausgangsbitstroms auf der Basis eines Intervalls der Position des Kopfbits der Empfangsseite.
Alternativ kann die Übertragungsseite mit einer Einrichtung versehen sein, um eine Position eines Bits des Eingangsbitstroms dem Paket periodisch hinzuzufügen, und die Empfangsseite kann mit einer Einrichtung versehen sein, um die Position eines Kopfbits der Empfangsseite auf der Basis der hinzugefügten Position eines Bits einzustellen, und einer Einrichtung, um die Leserate des Ausgangsbitstroms von der empfangenden und zwischenspeichernden Einrichtung auf der Basis einer Zeit, wenn die Position des Kopfbits der Empfangsseite von der empfangenden und zwischenspeichernden Einrichtung gelesen wird und die Zeit dieser Position des Kopfbits, die von dem Paket extrahiert wird, zu steuern.
Vorzugsweise weist das Paketübertragungsgerät außerdem eine Einrichtung auf, um die Länge des Pakets dem Paket auf der Übertragungsseite hinzuzufügen, und um die Menge von Daten zu berechnen, die während eines Übertragungsbetriebs verloren werden, wobei die Länge dieses Pakets und die Position des Bits des Eingangsbitstroms auf der Empfangsseite verwendet wird.
Vorzugsweise paßt die Einrichtung zum Steuern einer Leserate des Ausgangsbitstroms die Leserate des Ausgangsbitstroms an die Rate des Eingangsbitstroms an.
Gemäß der vorliegenden Erfindung wird auf der Empfangsseite die Zeit der Kopfbitposition des Bitstroms, der dem Paket auf der Übertragungsseite hinzugefügt wurde, extrahiert, und die Leserate des Bitstroms von der zwischenspeichernden Einrichtung auf der Empfangsseite wird auf der Basis der extrahierten Zeit gesteuert. Daher kann die Rate des Bitstroms zwischen der Übertragungsseite und der Empfangsseite angepaßt werden.
Gemäß der vorliegenden Erfindung kann, wenn ein Bitstrom irgendeiner Rate und irgendeines Formats übertragen wird, die Rate des Bitstroms auf der Übertragungsseite und die Rate des Bitstroms auf der Empfangsseite einander angepaßt werden, ohne von einer Anwendung abhängig zu sein.
Somit wird ein Paketübertragungssystem bereitgestellt, mit dem die Rate eines Bitstroms zwischen einer Empfangsseite und einer Übertragungsseite zur Übereinstimmung gebracht werden kann, ohne von einer Anwendung abhängig zu sein, wenn der Bitstrom einer Rate und eines Formats übertragen werden.
Es kann außerdem ein Paketübertragungssystem vorgesehen sein, welches in der Lage ist, eine Phasenbeziehung dazwischen zu steuern, um konstant zu sein.
Es kann außerdem ein Paketübertragungssystem bereitgestellt werden, mit dem eine Datenverlustmenge während eines Übertragungsbetriebs ermittelt werden kann.
Die vorliegende Erfindung wird besser aus der folgenden Beschreibung verstanden, die lediglich beispielhaft angegeben wird, und zwar mit Hilfe der beiliegenden Zeichnungen, in denen:
Fig. 1 ein Zeitablaufdiagramm für Signale auf einer Übertragungsseite bei einer ersten Ausführungsform der vorliegenden Erfindung ist;
Fig. 2 ein Blockdiagramm ist, welches eine Übertragungsschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
Fig. 3 ein Zeitablaufdiagramm für Signale auf der Empfangsseite bei der ersten Ausführungsform der vorliegenden Erfindung ist;
Fig. 4 ein Diagramm ist, welches die Beziehung zwischen Kopfbits und der Periode bei der Übertragungsseite und der Empfangsseite bei der ersten Ausführungsform zeigt;
Fig. 5 eine Blockdarstellung ist, die eine Empfangsschaltung bei der ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 6 ein Zeitablaufdiagramm für Signale auf der Übertragungsseite bei einer zweiten Ausführungsform der vorliegenden Erfindung ist;
Fig. 7 ein Blockdiagramm ist, welches eine Übertragungsschaltung der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
Fig. 8 ein Zeitablaufdiagramm für Signale auf der Empfangsseite der zweiten Ausführungsform gemäß der vorliegenden Erfindung ist;
Fig. 9 ein Blockdiagramm ist, welches eine Empfangsschaltung der zweiten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
Fig. 10 ein Diagramm ist, welches ein Kommunikationssystem zeigt, bei dem ein P1394-Seriell-Bus verwendet wird; und
Fig. 11 ein Diagramm ist, welches eine Kommunikationszyklus des P1394-Seriell- Bus zeigt.
Die vorliegende Erfindung wird in der folgenden Reihenfolge ausführlich beschrieben:
(1) Kommunikationssystem unter Verwendung des P1394-Seriell-Bus
(2) Erste Ausführungsform der vorliegenden Erfindung
(3) Zweite Ausführungsform der vorliegenden Erfindung

1) Kommunikationssystem unter Verwendung des P1394-Seriell-Bus

Es werden zwei Ausführungsformen, einen Bitstrom von 4 Mbps auf einem P1394- Seriell-Bus zu übertragen, beschrieben. Zunächst wird ein Kommunikationssystem, bei dem der P1394-Seriell-Bus verwendet wird, der allgemein für die beiden Ausführungsformen verwendet wird, beschrieben.
Fig. 10 zeigt ein derartiges Kommunikationssystem. Das Kommunikationssystem weist vier digitale Videobandrekorder (VTR 1 bis 4), einen digitalen Camcorder (CAM), einen Editor und einen Computer auf. Diese Geräte sind miteinander über ein Kabel des P1394- Seriell-Bus verbunden. Jedes Gerät hat eine Funktion, Informationssignale und Steuersignale, die über das Kabel des P1394-Seriell-Bus ausgegeben werden, aufeinander zu beziehen, so daß das Kommunikationssystem einem Kommunikationssystem äquivalent ist, bei dem die entsprechenden Geräte mit dem gemeinsamen P1394-Seriell-Bus verbunden sind.
Die Datenübertragung der Geräte, welche den gemeinsamen Bus aufweisen, wird in einem Zeitmultiplexmodus in einem vorher festgelegten Kommunikationszyklus durchge führt (beispielsweise 125 us), wie in Fig. 11 gezeigt ist. Die Verwaltung des Kommunikationszyklus auf dem Bus wird durch ein vorgeschriebenes Gerät durchgeführt, welches als "Zyklus-Master" bezeichnet wird, wobei der Zyklus-Master ein Synchronisationspaket, welches eine Startzeit des Kommunikationszyklus zeigt, zu einem anderen Gerät auf dem Bus überträgt, um die Datenübertragung im Kommunikationszyklus zu starten. Wenn die entsprechenden Geräte miteinander über den P1394-Seriell-Bus verbunden sind, um das Kommunikationssystem zu bilden, wird der Zyklus-Master automatisch durch eine Einrichtung festgelegt, welche bei IEEE-P1394 festgelegt ist.
Es gibt zwei Datenarten, nämlich Isochrondaten, beispielsweise Videodaten, Audiodaten, usw., und asynchrone Daten, beispielsweise den Verbindungssteuerbefehl, usw. als Datenübertragungsmodus während eines Kommunikationszyklus. Ein isochrones Datenpaket wird vor einem asynchronen Datenpaket übertragen. Mehrere isochrone Datenpakete können voneinander dadurch unterschieden werden, daß jeweils an die entsprechenden isochronen Datenpakete Kanalnummern 1, 2, 3, ..., N angehängt werden. Eine Periode vom Ende der Übertragung der isochronen Datenpakete aller Kanäle, die zu übertragen sind, bis zu einem nächsten Zyklusstartpaket wird zur Übertragung der asynchronen Datenpakete genutzt.

2) Erste Ausführungsform

(2-1) Zeitsteuerung auf der Übertragungsseite

Die Zeitsteuerung der Übertragungsseite bei der ersten Ausführungsform wird mit Hilfe von Fig. 1 erläutert. In Fig. 1 zeigt (a) einen Eingangsbitstrom, (b) zeigt den Ausgangswert eines Zählers zum Zählen von Takten von 4 MHz und (c) zeigt eine übertragenes isochrones Datenpaket. Das Paket, welches ein Übertragungsziel bei der vorliegenden Erfindung ist, ist auf das isochrone Datenpaket begrenzt und wird anschließend hier als "Paket" bezeichnet.
Wie in der Veröffentlichung IEEE-P1394 angegeben wird der Eingangsbitstrom übertragen, wobei er alle 125 us verpackt wird. In diesem Fall wird ein Bitstrom, der in den FIFO wie später beschrieben geschrieben wird, während einer Periode T1 als Paket P1 übertragen, und ein Bitstrom, der in den FIFO während einer Periode T2 geschrieben wird, wird als Paket P2 übertragen.
Bei dieser Ausführungsform wird angenommen, daß der Eingangsbitstrom eine Anordnung von Bitreihen ist, die in einer konstanten Periode wiederholt werden, d. h., ein Bitstrom, der tatsächlich keine konstante Periode hat oder in einer anderen Periode wiederholt wird, wird als eine Anordnung von Bitreihen angesehen, die in einer konstanten Periode wiederholt werden, und dieser wird tatsächlich einem Rahmungsbetrieb unterworfen. Der Rah mungsbetrieb wird unter Verwendung eines Zählers durchgeführt, der mit der gleichen Rate wie die Eingangsbitrate arbeitet. Der Ausgangswert des Zählers ist in Fig. 1(b) gezeigt.
Es gibt zwei Paketarten. Eine Paketart wird mit einer Synchronisationszeit (Synchr.-Zeit) an dessen Kopf geliefert, und die andere Paketart wird mit keiner Synchr.-Zeit an dessen Kopf geliefert. Dies hängt davon ab, ob das Kopfbit eines Bitstroms im Bitstrom enthalten ist, der im Paket übertragen wird. Bei dieser Ausführungsform wird die Position, bei welcher der Zählwert gleich null ist, als Kopf festgelegt.
Die Synchr.-Zeit ist als Zeit definiert, die ein Zyklus-Timer P1394 am Kopfbit des Rahmens zeigt. Der Zyklus-Timer ist in jedem Gerät vorgesehen, und er hat eine Zeit, die eine Runde für eine vorgeschriebene Periode ausführt (beispielsweise 128 Sekunden). Die Takte auf der Übertragungsseite und auf der Empfangsseite sind voneinander unabhängig, und sie sind somit nicht miteinander synchronisiert. Daher wird ein Taktfehler angehäuft, und somit weichen die Schreibrate des Bitstrom in den FIFO auf der Übertragungsseite und die Leserate des Bitstroms aus dem FIFO allmählich voneinander ab. Die Synchr.-Zeit wird als Information verwendet, diese Abweichung zu justieren. Die Details dieses Einstellverfahrens werden später beschrieben.
Bei dem Übertragungssystem dieser Ausführungsform kann das Kopfbit nicht durch Analysieren des Inhalts des Bitstroms bestimmt werden, da dieses System von keiner Anwendung abhängig ist. Somit ist ein Zähler, der nacheinander mit der gleichen Bitrate wie der Bitstrom inkrementiert wird, vorbereitet, und die Position, bei der der Ausgangswert des Zählers gleich null ist, wird als Kopfbit festgelegt. Die Periode des Zählers muß so eingestellt werden, daß diese länger als 125 us ist, was gleich einer Periode von P1394 ist, da zwei oder mehrere Synchr.-Zeiten nicht in ein Paket geschrieben werden können. Bei dieser Ausführungsform wird ein Zähler verwendet, der eine Periodenlänge von 250 us hat, beispielsweise ein Zähler, der Runde ausführt, wenn ein Takt von 4 MHz 1000-Mal gezählt wird.
Da der Ausgangswert des Zählers während der Periode T 1 von Fig. 1 null ist, wird ein Synchr.-Zeit für das Paket P 1 festgelegt. Ebenso ist eine Synchr.-Zeit für das Paket P3 vorgesehen, da der Ausgangswert des Zählers während der Periode T3 gleich null ist. Der Zählwert ist jedoch während der Periode T2 nicht null, und es wird keine Synchr. Zeit für das Paket P2 vorgesehen. In Fig. 1 wird angenommen, daß die Werte des Bitstroms von der Zeit, wenn der Ausgangswert des Zählers gleich null ist. A, B, C, ... sind. Diese Werte werden zur Beschreibung auf der Empfangsseite später verwendet. A, B, C, ... sind nicht auf ein Bit beschränkt, sondern können aus mehreren Bits bestehen.

(2-2) Übertragungsschaltung

Anschließend wird eine Übertragungsschaltung mit Hilfe von Fig. 2 erläutert. Ein Eingangsbitstrom a wird in einen FIFO 1 synchron mit einem Takt b von 4 MHz geschrieben. Auf der anderen Seite gibt eine P1394-Schnittstelle 3 (anschließend als "P1394-I/F" bezeichnet) Leseanforderungssignal e an eine Synchr.-Zeit-Lieferschaltung 2 aus, um es der Synchr.- Zeit-Lieferschaltung 2 anzuzeigen, Daten aus dem FIFO 1 zu lesen.
Die Synchr.-Zeit-Lieferschaltung 2 beurteilt, ob eine Synchr.-Zeit in ein Paket geschrieben werden sollte, welches auszugeben ist. Wenn beurteilt wird, daß die Synchr.-Zeit zu schreiben ist, wird die Synchr.-Zeit als Daten f an die P1394-I/F 3 ausgegeben. Danach wird ein Leseanforderungssignal c an den FIFO 1 als Antwort auf das Leseanforderungssignal e ausgegeben, um Daten d aus dem FIFO 1 zu lesen, und liefert die Daten d an die P1394-I/F 3.
Die Beurteilung, ob die Synchr.-Zeit vorgesehen werden sollte, wird wie folgt durchgeführt. Der Ausgangswert eines Zählers 4, der mit dem Takt b nach oben zählt, wird an die Vergleichsschaltung 5 ausgegeben. Die Vergleichsschaltung 5 gibt ihr Ausgangssignal an die Synchr.-Zeit-Lieferschaltung 2 und an einen Latch 6 aus, wenn der Ausgangswert des Zählers 4 gleich null ist. Mit diesem Betrieb ist es möglich, daß die Synchr.-Zeit-Lieferschaltung 2 beurteilen kann, ob eine Synchr.-Zeit in ein Paket geschrieben werden sollte, welches im Begriff ist, ausgegeben zu werden.
In diesem Fall ist ein Wert, der als Synchr.-Zeit geschrieben wird, ein Ausgangswert des Latch 6. Der Latch 6 speichert den Wert des Zyklus-Timers 4 mit der Zeit, wenn die Vergleichsschaltung 5 ausgibt, und gibt diesen an die Synchr.-Zeit-Lieferschaltung 2 aus.
Die Paketlänge g, welche von einem Zähler 8 ausgegeben wird, entspricht der Länge eines Bitstroms, der in einer vorherigen Periode geschrieben wurde. Dieser Wert wird an die P1394-I/F 3 geliefert. Bei einer wirklichen Schaltung ist die Länge des Bitstroms, die während einer Periode 125 us geschrieben wird, aufgrund des Jitter zwischen der Schreibzeit und dem Takt usw. nicht notwendigerweise konstant, wie in Fig. 1 gezeigt ist. Folglich wird die Paketlänge in jeder Periode an die P1394-I/F geliefert. Die P1394-I/F 3 gibt ein Reset- Signal H am Kopf der Periode von 125 us aus. Die Vergleichsschaltung 5 und der Zähler 8 werden mit dem Reset-Signal h zurückgesetzt, und sie sind Bereitschaftszustand für den Betrieb in der nächsten Periode.

(2-3) Zeitsteuerung der Empfangsseite

Anschließend wird die Zeitsteuerung der Empfangsseite mit Hilfe von Fig. 3 erläutert. In Fig. 3 zeigt (a) ein Empfangspaket, (b) zeigt einen Bitstrom, der auf der Basis des Empfangspakets erzeugt wird, und (c) zeigt den Ausgangswert des Zählers zum Zählen des Takts von 4 MHz.
Ein Paket, welches über den P1394-Seriell-Bus empfangen wird, wird als Bitstrom über einen FIFO gelesen, wie später beschrieben wird. Wie die Übertragungsseite hat die Empfangsseite einen Zähler, der synchron mit dem Bitstrom arbeitet. Der Zähler der Empfangsseite arbeitet unabhängig vom Zähler der Übertragungsseite, so daß er einen Wert hat, der von dem des Zählers der Übertragungsseite sogar bei der gleichen Zeit verschieden ist. Wie oben beschrieben arbeiten der Takt der Übertragungsseite und der Takt der Empfangsseite unabhängig voneinander, so daß eine Zeitverzögerung (Abweichung) zwischen diesen Takten auftritt. Die Bitrate der Übertragungsseite und die Bitrate der Empfangsseite müssen einander im Durchschnitt gleich sein, und somit wird diese Zeitverzögerung unter Verwendung der Synchronisationszeit korrigiert.
Ein Verfahren zum Korrigieren der Zeitverzögerung unter Verwendung der Synchronisationszeit wird anschließend beschrieben.
Wenn ein Paket, welches ein Synchr.-Zeit-Schreibpaket hat (beispielsweise ein Paket P4 von Fig. 3), empfangen wird, wird die Synchr.-Zeit von dem Paket gelesen, und eine Zeit, die durch Hinzufügen der Synchr.-Zeit mit einer vorher festgelegten Verzögerungszeit td erhalten wird, wird als Kopfbit des Bitstroms auf der Empfangsseite festgelegt. Der Grund, warum die Verzögerungszeit td hinzugefügt wird, ist folgender. Das heißt, die Zeit der Synchr.-Zeit, die in das Paket geschrieben wird, ist die Zeit auf der Übertragungsseite, und hat damit schon die Synchr.-Zeit aufgrund eines Faktors, beispielsweise Jitter Δt des Pakets oder dgl. in dem Zeitpunkt passiert, wenn das Paket auf der Empfangsseite empfangen wird und die Daten, die in das Paket geschrieben wurden, als Bitstrom gelesen werden. Das Auftreten von Jitter haftet dem P1394-Seriell-Bus an.
Nachfolgend wird der Ausgangswert des Zählers bei der Summenzeit der Synchr.- Zeit und der Verzögerungszeit td gespeichert. In einem Beispiel (c) von Fig. 3 ist dieser gleich 59. Wenn ein Synchr.-Zeit-Schreibpaket danach wieder empfangen wird, wird die gleiche Verarbeitung durchgeführt, um den Ausgangswert des Zählers zu speichern, und dann wird die Differenz zwischen dem vorher gespeicherten Zählwert und dem laufend gespeicherten Zählwert berechnet. Wie die Übertragungsseite führt der Zähler der Empfangsseite, wenn der Takt von 4 MHz gezählt wird, eine Runde von 1000-Mal aus. Wenn folglich die Bitrate der Übertragungsseite gleich der Bitrate der Empfangsseite ist, würden die beiden gespeicherten Werte einander gleich sein, so daß die Differenz zwischen diesen Zählwerten gleich null ist. Wenn die Differenz nicht gleich null ist, wird die Differenz an eine PLL ausgegeben (die Details werden später beschrieben), welche den Lesetakt auf der Empfangsseite bereitstellt, um die Bitrate der Empfangsseite einzustellen. Mit diesem Betrieb können die Bitraten der Übertragungsseite und der Empfangsseite einander im Durchschnitt gleich sein.
Im Beispiel von Fig. 1 entspricht ein Punkt A des Bitstroms dem Kopfbit auf der Übertragungsseite. Das Kopfbit entspricht jedoch nicht notwendigerweise dem Punkt A auf der Empfangsseite (im Beispiel von Fig. 3 entspricht dieses einem Punkt C). Somit weicht die Phase zwischen den Perioden der Übertragungsseite und der Empfangsseite üblicherweise voneinander ab. Es gäbe jedoch kein Problem, wenn die Bitraten der Übertragungsseite und der Empfangsseite im Durchschnitt einander gleich sind, so daß die Phasenabweichung kein Problem mit sich bringt.

(2-4) Empfangsschaltung

Anschließend wird die Empfangsschaltung mit Hilfe von Fig. 5 beschrieben. Ein Paket j, welches über den P1394-Seriell-Bus 9 durch die P1394-I/F 11 empfangen wird, wird an einen FIFO 12 ausgegeben und als Bitstrom k von 4 MHz synchron mit einem Takt m von 4 MHz gelesen, der von einer PLL 22 ausgegeben wird.
Außerdem wird das Paket j, welches von der P1394-I/F 11 ausgegeben wird., außerdem an eine Synchr.-Zeit-Extraktionsschaltung 13 ausgegeben, um Synchr.-Zeit zu extrahieren. In einem Addierer 14 wird die Synchr.-Zeit zur Verzögerungszeit td addiert, die im Register 15 festgelegt ist, und das Additionsergebnis wird mit dem Ausgang eines Zyklus- Timers 17 in einer Vergleichsschaltung 16 verglichen. Wenn diese Werte einander gleich sind, gibt die Vergleichsschaltung 16 ein Signal aus.
In bezug auf den Wert des Zyklus-Timers haben sowohl die Übertragungszeit als auch die Empfangszeit die gleiche Absolutzeit. Der Grund dafür liegt darin, daß die Absolutzeit des Zyklus-Timers, die im Zyklus-Master vorgesehen ist, in das Zyklus-Startpaket geschrieben ist, welches der Zyklus-Master zum Bus alle 125 us überträgt, und jedes Gerät, welches mit dem Bus verbunden ist, empfängt das Zyklus-Startpaket, um die Zeit des Zyklus- Timers selbst auf der Basis der Absolutzeit zu korrigieren, die in das empfangene Zyklus- Startpaket geschrieben ist.
Das Ausgangssignal der Vergleichsschaltung 16 wird an eine UND-Schaltung 19 und an die Latchspeicher 18 und 23 ausgegeben. Der Latch 23 speichert das Ausgangssignal des Zählers 20 auf der Basis des Ausgangssignals der Vergleichsschaltung 16. Der Zähler 20 inkrementiert seinen Zählwert um eins als Antwort auf den Lesetakt m des Bitstroms, und die Periode ist gleich der der Übertragungsseite, d. h., 1000.
Nachdem die Spannungsquelle eingeschaltet ist, führt der Latch 21 einen Latchbetrieb lediglich einmal durch. Ein Wert, der durch den Latch 21 gespeichert ist, wird als Kopfbit der Empfangsseite festgesetzt. Um zu verhindern, daß dieser Wert geändert wird, wird danach lediglich ein Latchbetrieb zugelassen. Dieser Latchbetrieb wird durch den Latch 18 durchgeführt. Der Latch 18 speichert den unteren Wert auf der Basis des ersten Ausgangssignals der Vergleichsschaltung 16, nachdem die Spannungsquelle eingeschaltet ist, und fährt damit anschließend fort, um den unteren Wert an die UND-Schaltung 19 auszugeben. Daher wird die Latch 21 mit dem Ausgangssignal der Vergleichsschaltung 16 lediglich einmal durch die UND-Schaltung 19 beliefert, und somit führt der Latch 21 den Latchbetrieb lediglich einmal durch.
In einem Subtrahierer 24 wird das Ausgangssignal des Latch 23 vom Ausgangssignal des Latch 21 subtrahiert, und das Subtraktionsergebnis wird an die PLL 22 ausgegeben. Wenn das Ausgangssignal des Subtrahierers 24 größer als null ist, bedeutet dies, daß ein Wert, der kleiner ist als die Position des vorherigen Kopfbits, gespeichert ist. In diesem Fall wird die PLL 2 einem Wert geliefert, daß die Phase fortgeschritten ist. Wenn dagegen das Ausgangssignal des Subtrahierers 24 kleiner als null ist, wird die PLL mit einem Wert beliefert, daß die Phase verzögert ist. Als Ergebnis kann die Bitrate der Empfangsseite zu der der Übertragungsseite angepaßt werden.

(3) Zweite Ausführungsform

Anschließend wird eine zweite Ausführungsform gemäß der vorliegenden Erfindung mit Hilfe von Fig. 6 bis 9 erläutert. Die Teile, die denjenigen der ersten Ausführungsform entsprechen, sind mit den gleichen Bezugszeichen versehen.

(3-1) Zeitsteuerung der Übertragungsseite

Zunächst wird die Zeitsteuerung der Übertragungsseite mit Hilfe von Fig. 6 erläutert. In Fig. 6 zeigt (a) einen Eingangsbitstrom, (b) zeigt den Ausgangswert eines Zählers zum Zählen von Takten von 4 MHz, und (c) zeigt ein Paket, welches zu übertragen ist.
Der Unterschied zwischen der zweiten Ausführungsform und der ersten Ausrührungsform besteht darin, daß alle Pakete mit der Paketlänge und den Datenblocknummern addiert sind (Datenblocknummer: anschließend als "DBN" bezeichnet). Wie bei der ersten Ausführungsform beschrieben, ist die Paketlänge die Länge des Bitstroms, der in den FIFO in der vorherigen Periode geschrieben ist, und die DBN ist der Ausgangswert des Zählers für ein Bit, welches an den Kopf von jedem Paket geschrieben ist.
Bei dieser Ausführungsform wird das Kopfbit des Rahmens vom FIFO auf der Empfangsseite in der Summenzeit der Synchr.-Zeit und Verzögerungszeit td gelesen, wobei genutzt wird, daß die Synchr.-Zeit die Zeit des Kopfbits eines Rahmens zeigt, wodurch diese genutzt wird, die Phase zwischen dem Bitstrom, der zur Übertragungsseite geliefert wird, und dem Bitstrom, der von der Empfangsseite ausgegeben wird, zu steuern.

(3-2) Übertragungsschaltung

Anschließend wird die Übertragungsschaltung mit Hilfe von Fig. 7 erläutert. Der Eingangsbitstrom a wird in FIFO synchron mit Takt b von 4 MHz geschrieben. Außerdem gibt die P1394-I/F 3 das Leseanforderungssignal e an eine Synchr. Zeit-DBN-Lieferschaltung 2' aus, um die Schaltung anzuweisen, Daten vom FIFO 1 zu lesen.
Die Synchr.-Zeit-DBN-Lieferschaltung 2' beurteilt, ob eine Synchr.-Zeit in ein Paket geschrieben werden sollte, welches dabei ist, ausgegeben zu werden. Wenn beurteilt wird, daß die Synchr.-Zeit in das Paket geschrieben werden soll, werden die Synchr.-Zeit und die DBN, die vom Zähler 4 geliefert werden, bei Daten f' an die P1394-I/F 3 ausgegeben. Danach gibt die Synchr.-Zeit-DBN-Lieferschaltung 2' das Leseanforderungssignal c an den FIFO 1 als Antwort auf das Leseanforderungssignal e aus, um Daten vom FIFO 1 zu lesen und um die Daten zur P1394-I/F 3 zu liefern. Wenn beurteilt wird, daß keine Synchr.-Zeit zu schreiben ist, wird lediglich die DBN zur P1394-I/F 3 geliefert.
Das Beurteilungskriterium, ob die Synchr.-Zeit bereitgestellt wird und der Wert, der als Synchr.-Zeit geschrieben wird, sind identisch denjenigen der ersten Ausführungsform. Außerdem sind die Paketlänge g, die vom Zähler 8 ausgegeben wird, und die Aktion des Reset-Signals h, die von der P1394-I/F3 ausgegeben wird, identisch denjenigen der ersten Ausführungsform.

(3-3) Zeitsteuerung der Empfangsseite

Anschließend wird die Zeitsteuerung der Empfangsseite mit Hilfe von Fig. 8 beschrieben. In Fig. 8 zeigt (a) ein Empfangspaket, (b) zeigt einen Bitstrom, der auf der Basis des Empfangspakets erzeugt wird, (c) zeigt ein Rahmungsbit, und (d) zeigt den Ausgangswert des Zählers zum Zählen des Takts von 4 MHz.
Ein Paket, welches über den P1394-Seriell-Bus empfangen wird, wird als Bitstrom vom FIFO gelesen, wie später beschrieben wird. Wie bei der ersten Ausführungsform beschrieben arbeiten der Takt der Übertragungsseite und der Takt der Empfangsseite unabhängig voneinander, so daß eine Zeitverzögerung dazwischen auftritt. Die Bitrate der Übertragungsseite und die Bitrate der Empfangsseite müssen einander im Durchschnitt gleich sein. Folglich wird ein Verfahren zum Korrigieren der Zeitverzögerung mit der Synchr.-Zeit und zum Steuern der Phase zwischen dem Bitströmen der Übertragungsseite und der Empfangsseite beschrieben.
Wenn das Paket P4 empfangen wird, wird der Datenbereich in den FFO geschrieben, und die DBN und die Synchr.-Zeit werden extrahiert. Die Empfangsseite ist mit einem Zähler versehen, der nach oben jedesmal dann zählt, wenn Daten des Pakets gelesen werden, und (d) von Fig. 8 zeigt den Ausgangswert des Zählers. Der Ausgangswert des Zählers wird auf die DBN gesetzt, jedesmal dann, wenn er die DBN empfängt. Da die DBN = 998 in das Paket P4 von Fig. 8 geschrieben ist, wird der Ausgangswert des Zählers zwangsweise auf 998 gesetzt. Wenn folglich der Zahler normal arbeitet, würde der Ausgangswert des Zählers auf 998 in dem Zeitpunkt gesetzt, wenn er die DBN empfangt.
Wenn der Ausgangswert des Zählers, dessen Wert mit der DBN korrigiert wurde, gleich null ist, wird das Rahmungsbit auf 1 festgelegt und in den FIFO geschrieben, und die Daten, die in den FIFO im gleichen Zeitpunkt geschrieben werden, werden als Kopfbit des Rahmens dargestellt. Daher hat der FIFO einen Datenbus, der breiter ist als die Breite der Daten, und zwar um 1 Bit. Das Rahmungsbit wird außerdem aus dem FIFO simultan mit Bitstrom gelesen. Diese Situation ist in Fig. 8(c) gezeigt. Wie oben beschrieben entsprechen die Daten, deren Rahmungsbits gleich 1 ist, dem Kopfbit des Rahmens, und die PLL auf der Leseseite wird so eingestellt, daß die Zeit, wenn die Daten gelesen werden, der Zeit entspricht, die durch Addieren der Synchr.-Zeit mit der vorgeschriebenen Verzögerungszeit td erhalten wird. Mit diesem Betrieb kann die feste Phasenbeziehung zwischen der Übertragungsseite und der Empfangsseite gehalten werden.

(3-4) Empfangsschaltung

Die Empfangsschaltung wird mit Hilfe von Fig. 9 beschrieben. Wenn das Paket empfangen wird, gibt die P1394-I/F 11 ein Schreibsignal n und ein Paket p an die Datenbereichs-Extraktionsschaltung 25, an die DBN-Extraktionsschaltung 26 und an eine Synchr.- Zeit-Extraktionsschaltung 13 aus.
Die DBN-Extraktionsschaltung liest die DBN vom Paket p und gibt diese an einen Zähler 27 aus. Der Zähler 27 zählt ein Schreibsignal q, und dessen Ausgangswert wird auf die DBN in dem Zeitpunkt gesetzt, wenn die DBN von der DBN-Extraktionsschaltung 26 geliefert wird. Der Zahler 27 liefert den Zählwert an eine Vergleichsschaltung 28.
Die Vergleichsschaltung 28 vergleicht das Ausgangssignal des Zählers 27 mit null. Wenn dieses gleich null ist, gibt die Vergleichsschaltung 28 ein Signal an die Datenbereichs- Extraktionsschaltung 25 aus. In der Datenbereichs-Extraktionsschaltung 25 wird ein Datenbereich r vom Paket p extrahiert, welches von der P1394-I/F 11 geliefert wird, und dieses wird in einen FIFO 12' zusammen mit dem Schreibsignal q geschrieben. Wenn in diesem Zeitpunkt ein Signal, welches zeigt, daß der Ausgangswert des Zählers 27 gleich null ist, von der Ver gleichsschaltung 28 geliefert wird, wird das Rahmungsbit, welches in den FIFO 12' zu schreiben ist, auf 1 gesetzt. Mit diesem Betrieb wird herausgefunden, daß die Daten, dessen Rahmungsbit im FIFO 12' gleich 1 sind, dem Kopf des Rahmens entsprechen.
Die Synchr.-Zeit-Extraktionsschaltung 13 extrahiert die Synchr.-Zeit vom Paket, und die Synchr.-Zeit wird mit der vorher festgelegten Zeit td in einem Addierer 14 addiert. Das Additionsergebnis wird an einen Subtrahierer 24 ausgegeben. Das Rahmungsbit, welches in den FFO 12' zusammen mit den Daten geschrieben ist, wird zusammen mit den Daten gelesen und an einen Latch 29 ausgegeben. Im Latch 29 wird der Wert des Zyklus-Timers 17 in dem Zeitpunkt gespeichert, wenn das Ausgangssignal vom FIFO 12' gleich 1 ist, und der gespeicherte Wert wird an den Subtrahierer 24 ausgegeben.
Der Subtrahierer 24 subtrahiert die Zeit, die vom Addierer 64 geliefert wird, von der Zeit, die vom Latch 29 geliefert wird, und gibt das Subtraktionsergebnis an die PLL 22 aus. Wenn ein positiver Wert zur PLL 22 geliefert wird, bewegt die PLL 22 den Takt m in einer Vorwärtsrichtung (in einer Richtung ansteigender Frequenz) gemäß der Größe des Werts. Wenn dagegen ein negativer Wert zur PLL 22 geliefert wird, bewegt die PLL 22 den Takt m in einer Verzögerungsrichtung (in einer Richtung mit abfallender Frequenz) gemäß der Größe des Werts. Mit diesem Betrieb kann die feste Phasenbeziehung zwischen dem Bitstrom, der zur Übertragungsseite geliefert wird, und dem Bitstrom, der von der Empfangsseite gelesen wird, gehalten werden.
Bei dieser Ausführungsform kann die Datenverlustmenge der Pakete unter Verwendung der Paketlänge berechnet werden. Beispielsweise ist im Fall von Fig. 8 die DBN eines Pakets unmittelbar vor dem Paket P4 gleich 498, und dessen Paketlänge ist gleich 500. Wenn daher normal gearbeitet wird, ist der Wert, der durch Addieren der DBN mit der Paketlänge erhalten wird, gleich der DBN des Pakets P4. Wenn P4 jedoch einen Verlust erleidet, ist die DBN, welche durch die DBN-Extraktionsschaltung 26 extrahiert wird, gleich 498, die zu einem Paket bereitgestellt wird, welches anschließend zu empfangen ist, so daß herausgefunden werden kann, das 500 Bits verloren sind.
Weiter kann bei dieser Ausführungsform der Verlust des Pakets dadurch ermittelt werden, daß die Tatsache ermittelt wird, daß der Ausgangswert des Zahlers 27 in dem Zeitpunkt, wenn die Empfangsseite die DBN empfängt, von der DBN verschieden ist. Im Fall von Fig. 8 ist, wenn das Paket P4 einen Verlust erleidet, die DBN, welche durch die DBN-Extraktionsschaltung 26 extrahiert wird, gleich 496, die zu einem Paket bereitgestellt wird, welches anschließend zu empfangen ist. Dagegen wird der Ausgangswert des Zählers 27 auf 998 festgelegt.

Claims

1. Paketübertragungsgerät zur Übertragung eines Bitstroms einer vorgeschriebenen Rate, wobei der Bitstrom paketiert ist, mit:

einer Einrichtung (4) - auf einer Übertragungsseite - zum periodischen Bestimmen als ein Kopfbit der Übertragungsseite eines Bits in einem Eingangsbitstrom (a);

einer Einrichtung (2, 3) zum Hinzufügen in den Eingangsbitstrom eines Pakets mit einer Zeit, die der Position des Kopfbits entspricht;

einer Einrichtung (11) zum Empfangen und zum Zwischenspeichern des Pakets auf einer Empfangsseite;

einer Einrichtung (13) zum Extrahieren aus dem Paket der Zeit, die der Position des Kopfbits entspricht; und

einer Einrichtung (13-24) zum Steuern einer Leserate eines Ausgangsbitstroms (k) von der empfangenden und zwischenspeichernden Einrichtung mit der extrahierten Zeit.

2. Paketübertragungsgerät nach Anspruch 1, wobei die Einrichtung (4) zum periodischen Bestimmen des Kopfbits einen Zähler umfaßt, der mit gleichen Rate wie der Eingangsbitstrom arbeitet.

3. Paketübertragungsgerät nach Anspruch 1 oder 2, welches außerdem eine Einrichtung (20) aufweist, um als Kopfbit der Empfangsseite ein Bit des Ausgangsbitstroms (k) an einer Position zu bestimmen, die einer Summenzeit der extrahierten Zeit entspricht, die der Position des Kopfbits der Übertragungsseite und einem vorgeschriebenen Wert entspricht, und um die Leserate des Ausgangsbitstroms auf der Basis eines Intervalls der Position des Kopfbits der Empfangsseite zu steuern.

4. Paketübertragungsgerät nach Anspruch 1 oder 2, wobei die Übertragungsseite mit einer Einrichtung (2) versehen ist, um eine Position (DBN) eines Bits des Eingangsbit- Stroms (a) dem Paket periodisch hinzuzufügen, und die Empfangsseite mit einer Einrichtung (26, 27, 28) versehen ist, um die Position eines Kopfbits der Empfangsseite auf einer Basis der hinzugefügten Position eines Bits festzulegen, und einer Einrichtung (13-29), um die Leserate des Ausgangsbitstroms (u) von der empfangenden und zwischenspeichernden Einrichtung (11) auf der Basis einer Zeit, wenn die Position des Kopfbits der Empfangsseite und der empfangenden und vorübergehend-speichernden Einrichtung gelesen wird, und der Zeit dieser Position des Kopfbits, welches vom Paket extrahiert wird, zu steuern.

5. Paketübertragungsgerät nach Anspruch 4, welches außerdem eine Einrichtung aufweist, um die Länge dieses Pakets dem Paket auf der Übertragungsseite hinzuzufügen, und um die Datenmenge zu berechnen, die während eines Übertragungsbetriebs verloren wird, unter Verwendung der Länge des Pakets und der Position des Bits des Eingangsbitstroms auf der Empfangsseite.

6. Paketübertragungsgerät nach einem der vorhergehenden Ansprüche, wobei die Einrichtung (13-29) zum Steuern einer Leserate des Ausgangsbitstroms die Leserate des Ausgangsbitstroms an die Rate des Eingangsbitstroms (a) anpaßt.

7. Paketübertragungsgerät nach einem der vorhergehenden Ansprüche, welches einen Videobandrekorder aufweist, der die Einrichtung (4) aufweist, um periodisch zu bestimmen, und die Einrichtung (2, 3), um zu ergänzen, und einen Videobandrekorder, der die Einrichtung (11) zum Empfangen aufweist, die Einrichtung (13), um zu extrahieren, und die Einrichtung (13 bis 24), um zu steuern.

8. Paketübertragungsgerät nach einem der vorhergehenden Ansprüche 1-6, welches eine Videosignal-Wiedergabeeinrichtung aufweist, die die Einrichtung (4) aufweist, um periodisch zu bestimmen, und die Einrichtung (2, 3), um zu ergänzen, und einen Computer, der die Einrichtung (11) zum Empfangen, die Einrichtung (13) zum Extrahieren und die Einrichtung (13 bis 24) zum Steuern aufweist.

9. Paketübertragungsgerät nach einem der Ansprüche 1-6, welches eine Videosignal-Wiedergabeeinrichtung aufweist, welche die Einrichtung (4) aufweist, um periodisch zu bestimmen, und die Einrichtung (2, 3), um zu ergänzen, und einen Editor, der die Einrichtung (11) zum Empfangen, die Einrichtung (13), um zu extrahieren, und die Einrichtung (13 bis 24), um zu steuern, aufweist.