JPH02192337A

JPH02192337A - 位相調整回路

Info

Publication number: JPH02192337A
Application number: JP1009906A
Authority: JP
Inventors: Tsugio Kato; 次雄加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-20
Filing date: 1989-01-20
Publication date: 1990-07-30
Also published as: CA2008228C; EP0379384B1; EP0379384A3; EP0379384A2; US5051990A; DE69018103T2; DE69018103D1; CA2008228A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要〕高速の信号を扱う広帯域交換機における自動位相調整回
路に関し、調整を行わなくても、位相調整を自動的に行う位相調整
回路を提供することを目的とし、ｍビットのフレームを
伝送する高速ハイウェイを複数収容して処理する広帯域
回路において、複数のマスタクロックレジスタであって
、それぞれ、前記１フレームを構成するｍビットの整数
分の１のにビットをパラレル信号に変換するパラレル展
開手段と、前記各高速ハイウェイ個別のクロック及びフ
レームパルスを基にして前記パラレル８間手段に必要な
クロックを発生する制御手段と、前記パラレル展開手段
からのパラレル信号をラッチするラッチ手段とよりなる
ものと、前記複数のマスタクロックレジスタが有する制
御手段から発生するクロックとフレームパルスの内、最
も位相の遅れたクロックとフレームパルスを選択してマ
スタクロックとマスタフレームパルスとして出力する最
大遅延検出手段と、該最大遅延検出手段から加わるマス
タクロックとマスタフレームパルスとから前記ラッチ手
段が前記パラレル展開手段からのパラレル信号を取り込
むクロックを発生し、前記複数のマスタクロツタレジス
タがそれぞれ有するラッチ手段に加えるクロック発生手
段とよりなるように構成する。

〔産業上の利用分野〕

本発明はデジタル交換機に係り、さらに詳しくは高速の
信号を扱う広帯域交換機における自動位相調整回路に関
する。

〔従来の技術〕

近年、動画像を中心とした高速な信号を扱う広帯域交換
機が要求されている。このような広帯域交換機において
は、従来の音声帯域の交換機とは異なり、動画像のよう
な数１００Ｍｂ／ｓの高速信号を扱うため、各方路から
の各ハイウェイの同期を合わせることが必要である。

第５図（ａ）、　（ｂ）は従来方式の構成図である。ハ
イウェイＨ１、Ｈ２から信号が加わり、マスタクロック
より発生するクロックＣＫでそれぞれインタフェース回
路１＋、Ｉｚ内に設けられたフリップフロップＦ／Ｆが
データを取り込み、時分割スイッチ部１１に出力する。

時分割スイッチ部１１は詳細には表わしていないが、こ
この時分割スイッチ部１１でそれぞれのインタフェース
回路１１、Ｉ２からのデータの交換を行っている。

また、マスタクロツタ回路１０からは遅延回路１２を介
して時分割スイッチ部１１が有する時分割スイッチを制
御する。

このようなシステムにおいては第５図（ａ）のように、
時分割スイッチ部１１で動作するタイミングを合わせる
ため、インタフェース回路ＩＩ、１２へ加わるマスタク
ロック回路１０からの長さ、さらにはインタフェース回
路１１．１２内のフリップフロップＦ／Ｆから出力され
るデータ線路をそれぞれ同じにしなくてはならない。何
故ならば、この線路の長さが異なると時分割スイッチ部
１１におけるタイミングが異なり、エラーを起こしてし
まうからである。

また、第５図（ｂ）に示すようにインタフェース回路１
＋、Ｉｚと時分割スイッチ部１１間に遅延回路Ｔ’＋、
Ｔｚを設け、インタフェース回路■１１２からのハイウ
ェイのデータを特定時間遅延（遅延回路Ｔ＋、Ｔｚの時
間はそれぞれチャンネルによって異なる）している。

このように広帯域交換機においてはデータ線並びにクロ
ック線の等長比あるいは遅延回路の挿入による遅延調整
を行っている。また、前述した第５図（ａ）、ら）の方
法を組み合わせた方式も検討されている。

上述のような方式においては、各ハイウェイＨ１、Ｈ２
毎に遅延調整を行わなければならず、システムが拡大し
た時には現実的ではなくなってしまう。

これに対し、簡易エラスティック機能を交換機本体１３
に設けた方式がある。

第６図は従来方式の構成図である。同図で示すように、
各ハイウェイＨ３，Ｈ４、フレームＦ３゜Ｆ４をインタ
フェース回路Ｉ３．Ｉ４で取り込み、交換機本体１３内
の位相調整回路１５に加える。

そして、インタフェース回路Ｉ３，１４のフリップフロ
ップＦ／Ｆにはマスタクロック回路１４からのクロック
によって同期してデータを取り込むようにすると共に、
位相調整回路１５においてこのマスタクロツタ回路１４
から出力されたクロックを各インタフェース回路１３．
Ｉ４を介して加え、このクロックとフレームＦ３．Ｆ４
からそれぞれのハイウェイＨ３，Ｈ４のデータのタイミ
ングを合わせて時分割スイッチ部１１に加えている。

また、位相調整回路１５、時分割スイッチ部１１はマス
タクロック回路１４のクロックを用いて交換を行ってい
る。マスククロツタ回路１４のクロックはインタフェー
ス回路内のフリップフロップＦ／Ｆに加わるクロックと
異なるものであり、各ハイウェイ毎に同期したクロック
及びフレームパルスを送出し、位相調整回路１５でマス
タクロック及びマスタフレームパルスに同期を合わせ（
クロックの乗り替えを行う）、簡易エラスティック機能
によって同期を合わせている。

第７図は位相調整回路の詳細な構成図である。

各ハイウェイ（入ＨＷ＃１〜＃ｎ）はそれぞれのハイウ
ェイと同期したクロック及びフレームパルス（入ＣＫ＃
１〜＃ｎ／入ＦＰ＃１〜＃ｎ）と共に入力される。人Ｈ
Ｗ＃１はにビットのシフトレジスタ（１フレームのビッ
ト数ｍに対してＫは十分小さく、さらにｍはＫの整数倍
とする）、シフトレジスタ５ＦＲＩＩに入力する。シフ
トレジスタ５ＦＲＩＩのシフトクロツタは入ＣＫ＃１で
ある。マスク制御部１７では入ＣＫ＃ｌと人ＦＰ＃１か
らにビット周期のラッチパルスが形成されてフリップフ
ロップＦＦＩのクロックに入力される。ここで、信号の
速度が１／にとなる。他のハイウェイに関しても同様で
あり、このシフトレジスタ等は全て各ハイウェイ毎のク
ロックに同期して動作する。

次にマスタクロック及びマスタフレームからマスク制御
部１７で生成されたラッチパルス（＊）がロード付きの
シフトレジスタ５ＦＲ１２に入力し、フリップフロップ
ＦＦＩの出力が同時にラッチされ、その後マスタクロッ
ク（＊＊）でシフトし、全てのハイウェイのデータが同
期して出ＨＷ＃１として出力される。上記構成によりに
ビットまでの位相差は吸収できることになる。

第８図は従来の位相調整回路のタイミングチャートであ
る。同図に示すものはＫが４ビツト、ｎが４台の場合の
タイムチャートである。各人ＨＷ＃１〜＃４がそれぞれ
異なるタイミングで入力すると、各人ＨＷ＃１〜＃ｎが
対応するシフトレジスタ５Ｒ３ＦＲ１ｎに加わり、それ
ぞれ個別のクロックでシフトする。一方、各制御部Ｃ１
，Ｃｎではそれぞれのラッチパルス■■、０６ト（生成
され、フリップフロップＦ　／　Ｆ　ｎにてラッチされ
て速度変換（シリアル・パラレル）が行われる。

この時、それぞれのフレームパルスの終了で、う全てゆ
タイミングで出力される。従って、上記のような構成に
より、Ｋビットまでの位相のずれは吸収できることにな
り、第５図に示すような、ハイウェイ等長比等の制限を
する必要がなくなり、システム構成の自由は大となる利
点を有している。

〔発明が解決しようとする課題〕

上述したようになエラスティック機能を設けたームφ妙
位相でそれぞれクロックを決定させなければならず、細
心の注意を払って位相調整を行う必要があるという問題
を有している。さらに、システムが拡大時にはそれぞれ
の位相を考慮して、調整を行うが、システムが大となる
とその調整は出来ないという問題も更に発生していた。

本発明は、調整を行わなくても、位相調整を自動的に行
うことを目的とする。

〔課題を解決するための手段〕

第１図は本発明のブロック図である。

複数のマスタクロックレジスタ４−１〜４−ｎは１フレ
ームを構成するｍビットの整数分の１のにビットのパラ
レル信号に展開するパラレル展開手段１と、各高速ハイ
ウェイ個別のクロック及びフレームパルスを基にして前
記パラレル展開手段１に必要なクロックを発生する制御
手段２と、前記パラレル展開手段からのパラレル展開信
号をラッチするラッチ手段３とよりなる。

最大遅延検出手段５は前記複数のマスタクロックレジス
タ４−１〜４−ｎが有する制御手段２から発生するクロ
ックとフレームパルスの内、最も位相の遅れたクロック
とフレームパルスを選択してマスタクロック、マスタフ
レームパルスとして出力する。

クロック発生手段６は前記最大遅延検出手段５から加わ
るマスタクロックとマスタフレームパルスとから前記ラ
ッチ手段３が前記パラレル展開手段１からのパラレル信
号を取り込むクロックを発生し、前記マスタクロツタレ
ジスタ４−１〜４−ｎが有するラッチ手段３に加える。

〔作　　　用〕

マスタクロックレジスタ４−１〜４−ｎが有するパラレ
ル展開手段１はそれぞれ制御手段２から発生するクロッ
クによってハイウェイのデータを取り込みパラレルデー
タに変換する。

制御手段２より発生するクロック並びにフレームパルス
から〈最大遅延検出手段５は最も位相の遅れたクロック
とフレームパルスをマスククロツタとしてクロック発生
手段６に加える。クロック発生手段６はその最も遅いク
ロックとフレームパルスとを生成し、ラッチ手段３に加
える。パラレル展開手段ｌには各ハイウェイのクロック
によって取り込み、その最も遅れた位相で各ラッチ手段
３がデータを取り込むのでパラレル展開手段１内に有す
るビット数分の遅れが発生しても、最も遅い遅れでラッ
チ手段３がデータを取り込むので、位相を調整すること
なくエラスティックな取り込みにおける自動位相調整を
行うことができる。

〔実　　施　　例〕

以下図面を用いて本発明の詳細な説明する。

第２図は実施例の構成図である。

制ｉ部Ｃ０Ｎ１〜Ｃ０Ｎｎは入力データハイウェイから
得られるクロックパルス並びにフレームパルスを用いて
シフトレジスタのクロック並びにレジスタＦ／Ｆのクロ
ックを発生する。ハイウェイの入ＨＷ＃１〜入ＨＷ＃ｎ
はにビットのシフトレジスタ５ＦＲ（１〜５ＦＲｎ　１
のデータ入力に加わる。また、クロック入ＣＫ＃１〜入
ＣＫ＃ｎ。

フレームパルス入ＦＰ＃１〜入ＦＰ＃ｎは制御部Ｃ０Ｎ
１〜Ｃ０Ｎｎにそれぞれ加わる。制御部Ｃ０ＮＩ〜Ｃ０
Ｎｎはクロック並びにフレームパルスからシフトレジス
タ５ＦＲＩＩ〜５ＦＲｎｌが各ハイウェイのデータを取
り込むタイミングクロックを発生し、シフトレジスタの
クロック端子Ｃに加える。シフトレジスタ５ＦＲＩＩ〜
５ＦＲｎ１は各制御部Ｃ０Ｎ１〜Ｃ０Ｎｎより出力され
るクロックによってハイウェイのデータを取り込む。

シフトレジスタ５ＦＲＩＩ〜５ＦＲｎｌかにビットのデ
ータを取り込むと（各レジスタ単位）、シフトレジスタ
５ＦＲＩＩ〜５ＦＲｎ　１はレジスタＦ／Ｆ　ｉ〜Ｆ　
／　Ｆ　ｎにシリアル入力で取り込んだパラレルデータ
を加え、制御部Ｃ０Ｎ１〜Ｃ０Ｎｎは取り込みクロック
パルスをこのレジスタＦ／Ｆ１〜Ｆ　／　Ｆ　ｎに出力
する。この取り込みクロックパルスによってレジスタＦ
／Ｆ　１〜Ｆ　／　Ｆ　ｎかにビットの入力データ（シ
フトレジスタ５ＦＲ１１〜５ＦＲｎ　１の出力）を取り
込む。

一方、制御部Ｃ０Ｎ１〜Ｃ０Ｎｎはそれぞれクロック０
１〜ＣｎとフレームパルスＦ１〜Ｆｎを入ＣＫ＃１〜入
ＣＫ＄ｎ、入ＦＰ＃１〜入ＦＰ＃ｎから作成し、最大遅
延Ｃ／Ｆ検出回路２ｏに加える。最大遅延Ｃ／Ｆ検出回
路２ｏはクロック並びにフレームパルスの最大遅延のも
のを検出する回路であり、最大遅延を検出するとそのク
ロックをマスタクロック、並びにマスタパルスとして（
ＭＣＳＭＦ）マスク制御部２１に加える。マスク制御部
２１はマスタクロツタの、マスタフレームから基本クロ
ック（＊＊）とロードパルス（＊）を作成し、シフトレ
ジスタ５ＦＲ１２〜５ＦＲｎ２に出力する。

前述したシフトレジスタ５ＦＲ１２〜５ＦＲｎ２はそれ
ぞれマスク制御部２１のロードパルスによってレジスタ
Ｆ／Ｆ１〜Ｆ　／　Ｆ　ｎのパラレル出力を取り込む。

そして、端子Ｃに加わるクロックパルス（＊＊）で前記
にビットの信号を出ＨＷ＃１〜出ＨＷ＃ｎとして出力す
る。

シフトレジスタ５ＦＲＩＩ〜５ＦＲｎｌは順次ハイウェ
イからのクロックによってデータを取り込み、Ｋビット
数り込むと同時に制御部ＣＯＮ　１〜Ｃ０Ｎｎから発生
するクロックでレジスタＦ／Ｆ１〜Ｆ　／　Ｆ　ｎがデ
ータを取り込んだデータをシフトレジスタ５ＦＲ１２〜
５ＦＲｎ２に出力する。

そしてこのデータをシフトレジスタ５ＦＲＩＩ〜５ＦＲ
ｎｌがマスク制御部２１より出力されるロードパルス（
＊）で取り込む。

それぞれのレジスタＦ／Ｆ　１〜Ｆ　／　Ｆ　ｎが取り
込んだ後、シフトレジスタ５ＦＲＩＩ〜５ＦＲｎ１が次
に続くデータを取り込んでいる間はこのレジスタＦ／Ｆ
　１〜Ｆ　／　Ｆ　ｎがデータを保持する。

そして、次に入るべき即ちロードすべきデータがシフト
レジスタ５ＦＲＩＩ〜５ＦＲｎ　１に格納される以前に
シフトレジスタ５ＦＲ１２〜５ＦＲｎ２がデータを取り
込むことにより、それぞれのレジスタＦ／Ｆ　１〜Ｆ　
／　Ｆ　ｎに格納されたデータが消えることはない。

最大遅延Ｃ／Ｆ検出回路２０はそれぞれ制御部Ｃ０Ｎ１
〜Ｃ０Ｎｎから最大に遅延しているべき信号を検出しそ
のクロックとフレームパルスをマスタクロックとマスタ
フレームパルスとしてマスク制御部２１に加えているの
で、５ＦＲ１２〜５ＦＲｎ２はその最大遅延のクロック
に同期して各チャンネル同時に出ＨＷ＃１〜出）！Ｗ＃
ｎとして出力する。シフトレジスタ５ＦＲ１２〜５ＦＲ
ｎ２にロードする以前に次のロードがレジスタＦ／Ｆ１
〜Ｆ　／　Ｆ　ｎに加わるとデータは消えてしまう。

しかしながら、Ｋビットの範囲において各ハイウェイの
位相が変化していても、最終のクロックとフレームパル
ス（最大遅延を有するクロックとフレームパルス）によ
ってシフトレジスタ内に５ＦＲ１２〜５ＦＲｎ２に取り
込むので、レジスタＦ／Ｆｌ〜Ｆ　／　Ｆ　ｎに取り込
んだデータが消えることはない。なお、システムを動作
させた場合、この取り込みエラーが発生して取り込む以
前にデータを書き込んでしまうようなことが発生するよ
うな時には、シフトレジスタのビット数、すなわち各レ
ジスタＳＦＲ１１〜５ＦＲｎ　１．Ｆ／Ｆ　１〜Ｆ／Ｆ
ｎ、５ＦＲ１２〜５ＦＲｎ２のビット数を増やし最大遅
延以上のビット数とすることによって（ｍの整数分の１
）、安定した動作をさせることができる。

第３図は最大遅延Ｃ／Ｆ検出回路の詳細な回路図、第４
図は最大遅延Ｃ／Ｆ検出回路のタイミングチャートであ
る。第３図においては、第２図のインタフェース回路Ｉ
ＸＩ〜ＩＸｎが４台の場合である。各ハイウェイ対応の
制御部Ｃ０ＮＩ〜Ｃ０Ｎ４に入力したフレームパルスＦ
１〜Ｆ４がセット・リセットフリップフロップし１〜Ｌ
４のセット端子に加わる。フレームパルスＦ１〜Ｆ４の
速い順にセットリセットフリップフロップし１〜Ｌ４が
セットされ、その出力Ｑ１〜Ｑ４がＨレベルとなる（第
４図■〜Ｏ）。

フレームパルスＦ１〜Ｆ４はまた、同時にフリップフロ
ップＦＦＩ〜ＦＦ４のクロック端子に入力する。フリッ
プフロップＦＦＩ〜ＦＦ４のデータ人力りにはセット・
リセットフリップフロップＬ１〜Ｌ４の出力Ｑ１〜Ｑ４
の各対応するものを除いた出力が入力する。すなわち、
例えばフリップフロップＦＦＩにはセット・リセットフ
リップフロップＬ２．Ｌ３．Ｌ４の出力Ｑ２〜Ｑ４が加
わる。また、同様にフリップフロップＦＦ２にはセット
・リセットフリップフロップＬｌ、Ｌ３゜Ｌ４の出力Ｑ
ｌ、Ｑ３．Ｑ４が、フリップフロップＦＦ３の入力には
セット・リセットフリップフロップＬｌ、Ｌ２．Ｌ４の
出力Ｑｌ、Ｑ２．Ｑ４が、フリップフロップＦＦ４には
Ｑｌ、Ｑ２．Ｑ３が加わる。なお、フリップフロップＦ
ＦＩ〜ＦＦ４は３ビツトのＤタイプフリップフロップで
ある。この時、一番遅いフレームパルスに対応するフリ
ップフロップＦＦｉの出力のみ全てＨレベルにセットさ
れる（第４図０〜■）。例えばフレームパルスＦ３が最
も遅い場合であるならば、出力Ｑｌ、Ｑ２．Ｑ４は共に
セットされているのでＦｌにクロックが加わった時に、
その出力は全てＨレベルとなる。フリシブフロップＦＦ
Ｉ〜ＦＦ４の全ての出力はアンドゲートＡＮＩ〜ＡＮ４
のそれぞれ３個の入力に加わっている。前述したように
アンドゲートＡＮＩ〜ＡＮ４のうち最も遅いフレームパ
ルスに対比するアンドゲートの出力がＨレベルとなる。

さらに詳細に説明すると、先ず第４図のタイミングチャ
ートにおける時刻ｔ１でフレームパルスＦ１が発生する
と、セット・リセットフリップフロップＬ１がセットさ
れその出力Ｑ１はＨレベルとなる。それ以前はセット・
リセットフリップフロップし２〜Ｌ４はリセットされて
いるので、その出力はＬレベル（０）であるので、それ
らの出力Ｑ２．Ｑ３．Ｑ４が加わるフリップフロップＦ
ＦＩはＬレベルを取り込み、その出力もＬレベルである
ので、アントゲ−）ＡＮＤはＬレベルのままである。ま
た、時刻ｔ４において、フレームパルスＦ４が発生する
と、セット・リセットフリップフロップＬ４がセットさ
れ、その出力はＨレベルとなる。フリップフロップＦＦ
４には、セット・リセットフリップフロップＬ１、Ｌ２
、Ｌ３の出力Ｑｌ、Ｑ２．Ｑ３　（１，０，０）が加わ
っており、そのレベルフリップフロップＦＦ４は取り込
む。このフリップフロップＦＦ４の３セツトの出力はア
ントゲ−）ＡＮ４に加わるが、そのＬレベルはＨ，Ｌ、
Ｌレベル（１，０，０）であるので、アンドゲートＡＮ
４もＬレベルのままとなる。また時刻む３においてフレ
ームパルスが発生するが、その時のフリップフロップＦ
Ｆ２が取り込むデータも１０１であるので、アントゲ−
）ＡＮ２もＬレベルのままとなる。

一方、最終的に時刻ｔ３において、フレームパルスＦ３
が発生すると、フリップフロップＦＦ３に加わるセット
・リセットフリップフロップＬｌ。

Ｌ２．Ｌ４は全てそれ以前にセットされているので、フ
リップフロップＦＦ３は３個のＨレベルを取り込み、ア
ンドゲートＡＮ３に出力する。アンドゲートＡＮ３には
３個のＨレベルが加わるためアンドゲートＡＮ３の出力
はＨレベルとなる。前述した動作によって最も遅（加わ
ったフレームパルスに対応するチャネルのアンドゲート
がＨレベルとなる。そのアンドゲートＡＮＩ〜ＡＮ４の
出力はアンドゲートＡＮ５〜ＡＮ８の一方の入力に加わ
り、その最も遅れたフレームパルスに対応するアンドゲ
ートをオンとする。例えば第８図のタイミングチャート
であるならば、フレームパルスＦ３が最も遅れているの
で、クロックＣ３とフレームパルスＦ３が加わるアント
ゲ−）ＡＮ７がオンとなり、その出力がオアゲーＦＯＲ
を介してフリップフロップＦＦ６で取り込まれ、半位相
遅れてマスタフレームとして又、クロックＣはインバー
タＩＮＶで反転されマスク制御部２１に出力される。以
上の動作により、最も遅れたフレームパルスに対応する
アンドゲート（ＡＮ５〜ＡＮ８）をオンとし、そのフレ
ームパルスを選択することができる。

一方、４番目のハイウェイのクロックＣ４はＪ進カウン
タのクロック端子に加わり、フレームパルスＦ４とパワ
ーオン信号ＰＯＮはオアゲートＯＲ１に加わっている。

オアゲー）ＯＲ１の出力はＪＣカウンタのリセットに接
続される。また、クロックパルスＣ４はフリップフロッ
プＦＦ５のクロック端子Ｃにも加わっている。ＪＣカウ
ンタＣＮＴのキャリー出力ＣはＪ進カウンタのイネーブ
ル端子■とフリップフロップＦＦ５のＤ端子とアンドゲ
ートＡＮ９に加わる。アンドゲートＡＮ９の他方の入力
にはフリップフロップＦＦ５の反転出力頁が接続してい
る。そして、アンドの出力ＡＮ９の出力とパワーオン信
号ＰＯＮはオアゲートＯＲ２に加わり、そのオアゲート
の出力はセット・リセットフリップフロップし１〜Ｌ４
のリセット端子に加わる。Ｊ進カウンタはセット・リセ
ットフリップフロップし１〜Ｌ４をリセットするための
リセットパルスを作成するための回路であり、そのクロ
ック入力及びリセット入力にクロックＣ４とフレームパ
ルスＦ４を使用しているが、他のクロックパルス、フレ
ームパルスでもよい。尚、ＪはＫよりも大きな値で、Ｎ
よりも十分小さな値である必要がある。このＪ進カウン
タはリセット入力にＨレベルが加わるとリセットされ、
カウント可能となる。そしてＪ進カウントしたところで
キャリー（Ｈレベル）を出力し、そのＨレベルによって
イネーブル端子にＨレベルが加わり、カウントを停止す
る。そのキャリ出力がフリップフロップＦＦ５で微分さ
れセット・リセットフリップフロップのリセットパルス
が作成される。

第３図における回路の動作開始の最初の数フレーム間は
開始される層より最大遅延でないクロック／フレームが
選択される可能性はあるが、Ｊはｍに比べて十分小さい
のでその後安定して最も位相の遅いクロック／フレーム
が選択される。

第４図のタイムチャートではＡの位置からスタートする
と最初の１フレームはどのクロック／フレームも選択さ
れず、次の１フレームはＣ２，Ｆ２が選択されるがその
フレームは常に０３．Ｆ３が選択される。

以上述べたが本発明の実施例における最大遅延指示／検
出回路は４チヤンネルの高速ハイウェイに対応する回路
であるが、これに限らるものでなく、この数が増えても
同様に増加させることにより、最大遅延のクロック並び
にフレームパルスを検出することができ、それをマスタ
クロツタとマスタフレームとしクロックの乗り換えを行
うことができる。

〔発明の効果〕

以上述べたように本発明によれば、最大遅延のクロック
並びにフレームパルスを用いて、クロックの塗り替えを
行うので、遅延による位相調整等を必要とせず、確実に
調整なしでクロックの乗り換えを行うことができる。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は本発明の一実施例の構成図、第３図は最大遅延Ｃ／Ｆ検出回路の詳細な回路図、第４図は最大遅延Ｃ／Ｆ検出回路のタイミングチャート
、第５図（ａ）、　（ｂ）は従来方式の構成図、第６図は
従来方式の構成図、第７図は位相調整回路の詳細な構成図、第８図は従来の
位相調整回路のタイミングである。パラレル展開手段、制御手段、ラッチ手段、最大遅延検出手段、クロック発生手段。

Claims

【特許請求の範囲】１）ｍビットのフレームを伝送する高速ハイウェイを複
数収容して処理する広帯域回路において、複数のマスタ
クロックレジスタ（４−１〜４−ｎ）であって、それぞ
れ、前記１フレームを構成するｍビットの整数分の１の
Ｋビットをパラレル信号に変換するパラレル展開手段（
１）と、前記各高速ハイウェイ個別のクロック及びフレ
ームパルスを基にして前記パラレル展開手段（１）に必
要なクロックを発生する制御手段（２）と、前記パラレ
ル展開手段（１）からのパラレル信号をラッチするラッ
チ手段（３）とよりなるものと、前記複数のマスタクロックレジスタ（４−１〜４−ｎ）
が有する制御手段（２）から発生するクロックとフレー
ムパルスの内、最も位相の遅れたクロックとフレームパ
ルスを選択してマスタクロックとマスタフレームパルス
として出力する最大遅延検出手段（５）と、該最大遅延検出手段（５）から加わるマスタクロックと
マスタフレームパルスとから前記ラッチ手段（３）が前
記パラレル展開手段（１）からのパラレル信号を取り込
むクロックを発生し、前記複数のマスタクロックレジス
タ（４−１〜４−ｎ）がそれぞれ有するラッチ手段（３
）に加えるクロック発生手段（６）とよりなることを特
徴とする位相調整回路。２）前記ラッチ手段（３）は、前記クロック発生手段（
６）が発生するシリアル出力クロックでパラレルデータ
をシリアルデータに変換して出力することを特徴とする
請求項１記載の位相調整回路。