JPH04175028A - 多チャネル接続装置の伝送路インタフェース回路 - Google Patents

多チャネル接続装置の伝送路インタフェース回路

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JPH04175028A
JPH04175028A JP2327303A JP32730390A JPH04175028A JP H04175028 A JPH04175028 A JP H04175028A JP 2327303 A JP2327303 A JP 2327303A JP 32730390 A JP32730390 A JP 32730390A JP H04175028 A JPH04175028 A JP H04175028A
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JP
Japan
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clock
data
transmission line
clocks
circuit
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JP2327303A
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Keisuke Okuzono
奥薗 圭介
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [目 次] 概要 産業上の利用分野 従来の技術(第5図) 発明が解決しようとする課題 課題を解決するための手段[第1図(a) 、(b)]
作 用[第1図(a) 、(b)] 実施例 第1実施例の説明(第2図) 第2実施例の説明(第3,4図) 発明の効果 [概 要] 高品位テレビ等の高ビットレートの端末に装備される多
チャネル接続装置の伝送路インタフェース回路に関し、 伝送路のクロックのうち所要のクロックを代表してマス
タクロックとして使用できるようにして、回路規模の低
減およびデータ制御部での処理能力の向上をはかれるよ
うにすることを目的とし、多チャネルでデータおよびク
ロックを伝送する伝送路のクロックのうち所要のクロッ
クをマスタクロックとして、データを他のクロックとマ
スタクロックとの間で乗り換えさせるための複数のクロ
ック乗換え回路をそなえるように構成する。
[産業上の利用分野] 本発明は、高品位テレビ等の高ビットレートの端末に装
備される多チャネル接続装置の伝送路インタフェース回
路に関する。
近年、伝送路の低ビツトレート化が進んでいるが、端末
としては、高品位テレビのように、高ビツトレート端末
の開発も進んでいる このため、低ビツトレートの伝送路を複数チャネル用い
た多チャネル接続装置の伝送路インタフェース回路が必
要になるが、このときこの伝送路インタフェース回路に
て各チャネルの伝送路クロックの制御を行なう必要があ
る。
[従来の技術] さて、このようなりロック制御機能をそなえた従来の多
チャネル接続装置の伝送路インタフェース回路を第5図
を用いて説明する。
第5図は従来例を示すブロック図であるが、この第5図
において、1001は多チャネル伝送路で、この多チャ
ネル伝送路1001では、受信データRDI〜RDnが
受信クロックRCKI〜RCKnのタイミングで伝送さ
れるとともに、送信データSDI〜SDnが送信クロッ
ク5CKI〜5CKnのタイミングで伝送されるように
なっている。
1002は伝送路インタフェース回路で、この伝送路イ
ンタフェース回路1002は、受信系および送信系のそ
れぞれについて、n個のタイミング発生回路1003R
−1,・・、1003R−n、1003S−1,・*、
1003S−nをそなえるとともに、タイミング調整部
(F i F oメモリ)1004R,1004Sをそ
なえている。
ここで、受信用タイミング発生回路1003R−1〜1
003R−nは、各チャネル間でのクロックタイミング
がそろうようなりロックを発生するもので、送信用タイ
ミング発生回路1003S−1〜1003S−nは、各
チャネル用の送信クロックを発生するものである。
受信用タイミング調整部1004Rは、FiFOメモリ
をそなえることにより、受信データRD1、・・、RD
nのタイミングを調整し所要の同期状態でデータ制御部
1005ヘデータを伝送するもので、送信用タイミング
調整部10048は。
FiFoメモリをそなえることにより、データ制御部1
005からのデータのタイミングを調整してこれらのデ
ータを出力すると共に、クロックを送信用タイミング発
生回路1003S−1〜1003S−nへ送るものであ
る。
また、データ制御部1005は、高品位テレビ等の端末
との間で、高ビットレート受信データRD1.・・、R
Dnまたは高ビツトレート送信データSDI、  ・・
、SDnの遺り取りを行なうものである。
このような構成により、受信データRDI〜RDnは、
クロックRCK1〜RCKnに乗った状態で伝送路イン
タフェース回路1002へ入力されて、この伝送路イン
タフェース回路1002のタイミング発生回路1003
R−1〜1003R−nで、各チャネル間でのクロック
タイミングを調整されてから、タイミング調整部100
4Rにおいて所要のタイミングに調整されて、データ制
御部1005に伝送される。
なお、送信データについては、受信データとほぼ逆の要
領で、データ制御部1005から伝送路インタフェース
回路1002を経て多チャネル伝送路1001へ送り出
される。
[発明が解決しようとする課題] しかしながら、上述のような従来の回路構成では、各チ
ャネルが独立して動作しているため、各チャネル毎に、
タイミング発生回路を必要とし、これにより伝送路イン
タフェース回路のハード規模の増大を招くほか、データ
制御部における処理能力の低下を招くおそれがある。
本発明は、このような課題に鑑み創案されたもので、伝
送路のクロックのうち所要のクロックを代表してマスタ
クロックとして使用できるようにして、回路規模の低減
およびデータ制御部での処理能力の向上をはかれるよう
にした、多チャネル接続装置の伝送路インタフェース回
路を提供することをその第1の目的としている。
また、本発明は、更にマスタクロックとして使用してい
るクロックが断状態になっても、他のクロックが断状態
でない場合は、システムの動作を継続できるようにした
、多チャネル接続装置の伝送路インタフェース回路を提
供することをその第2の目的としている。
[課題を解決するための手段] 第1図(a)は請求項1にかかる本発明の原理ブロック
図である。
この第1図(a)において、101は多チャネル伝送路
で、この多チャネル伝送路101では、データD I−
D nをそれぞれクロックCKI〜CKnのタイミング
で伝送する。
102は本発明にかかる伝送路インタフェース回路で、
この伝送路インタフェース回路102は、(n−1)個
のクロック乗換え回路104.−2 、  ・・、IQ
4−n、タイミング調整部105をそなえており、例え
ばクロックCKIをマスタクロックMCKとするもので
ある。
ここで、クロック乗換え回路104−2〜104−nは
、データD2.  ・*、Dnを、他のクロックCK2
.  ・・、CKnとマスタクロックであるクロックC
KIとの間で乗り換えさせるものである。
タイミング調整部105は、データD1.・・。
Dnのタイミングを調整するものである。
また、データ制御部106は、高品位テレビ等の端末と
の間でデータD1.・・、Dnを遺り取りするものであ
る。
第1図(b)は請求項2にかかる本発明の原理ブロック
図である。
この第1図(b)において、1は多チャネルでデータお
よびクロックCKI、CK2.  ・・、CKnを伝送
する伝送路であり、2−1.2−2.。
・・、2−nはクロック断状態検出回路で、このクロッ
ク断状態検出回路2−i (i=1.2.  ・・+ 
n)は、それぞれ多チャネルでデータおよびクロックを
伝送する伝送路1から対応するクロックCKiの断状態
を検出するものである。
3はセレクタで、このセレクタ3は、クロックCKiの
うちの1つのクロックをマスタクロックMCKとして選
択して出力するものである。
4はセレクタ制御回路で、このセレクタ制御回路4は、
クロック断状態検出回路2−iでの検出結果に基づきセ
レクタ3の切替制御を行なうものである。
[作 用] 上述の請求項1にかかる本発明の多チャネル接続装置の
伝送路インタフェース回路では、多チャネルでデータお
よびクロックを伝送する伝送路101のクロックのうち
所要のクロックCKIをマスタクロックとして、クロッ
ク乗換え回路104−2〜104−nで、データが、他
のクロックCK2〜CKnとマスタクロックCKIとの
間で乗り換えさせられる。なお、マスタクロックCKI
として選ばれたチャネルのデータの乗り換えは行なわな
い。
また、請求項2にかかる本発明の多チャネル接続装置の
伝送路インタフェース回路では、クロック断状態検出回
路2−iで、伝送路1からの対応するチャネルのクロッ
クCKiの断状態を検出しており、各検出結果がセレク
タ制御回路4に送られる。そして、このセレクタ制御回
路4で、クロツク断状態検出回路2−iでの検出結果に
基づき、セレクタ3の切替制御が行なわれる。これによ
り、セレクタ3から、クロックCKiのうちの1つがマ
スタクロックMCKとして選択して出力される。
[実施例] 以下、図面を参照して本発明の詳細な説明する。
(a)第1実施例の説明 第2図は本発明の第1実施例を示すブロック図であるが
、この第2図において、101は多チャネル伝送路で、
この多チャネル伝送路101では、受信データRDI〜
RDnがそれぞれクロックRCKI〜RCKnのタイミ
ングで伝送されるとともに、送信データSDI〜SDn
がそれぞれクロック5CKI〜5CKnのタイミングで
伝送されるようになっている。
102は伝送路インタフェース回路で、この伝送路イン
タフェース回路102は、クロック断状態検出回路10
3.(n−1)個の受信用クロック乗換え回路104R
−2,・+、104R−n。
受信用タイミング調整部(F i F oメモリ)10
5Rをそなえるとともに、n個の送信用クロック乗換え
回路104S−1,104s−2,・・。
104S−n、送信用タイミング調整部(F i FO
メモリ)105Sをそなえており、クロックCK1をマ
スタクロックMCKとするものである。
ここで、クロック断状態検出回路103は、マスタクロ
ックとしてのクロックCKIの断状態を検出すると、そ
の旨をアラームとしてデータ制御部106へ通知するも
のである。
受信用クロック乗換え回路104R−2〜104R−n
は、受信データRD2.  ・n、RDnを。
それぞれのクロックRCK2.  ・・、RCKnから
マスタクロックであるクロックRCK1に乗り換えさせ
るものであり、送信用クロック乗換え回路104 S 
−1〜104 S −nは、送信データSD2. ・・
、SDnを、マスタクロックであるクロックRCK1か
らクロック5CK2.  ・・、5CKnに乗り換えさ
せるものである。
受信用タイミング調整部105Rは、FiF。
メモリをそなえることにより、受信データRDI。
・・、RDnのタイミングを調整し所要の同期状態でデ
ータ制御部106ヘデータを伝送するものであり、送信
用タイミング調整部105Sは、FiFoメモリをそな
えることにより、データ制御部106からのデータのタ
イミングを調整してこれらのデータを送信用クロック乗
換え回路104S −1〜104 S −n ヘ送るも
のである。
また、データ制御部106は、高品位テレビ等の端末と
の間で、受信データRDI、  ・・、RDn、送信デ
ータS01.  ・・、SDnの遺り取りを行なうもの
である。
このような構成により、受信データRDI〜RDnは、
クロックRCK1〜RCKnに乗った状態から、クロッ
ク乗換え回路104R−2〜104R−nでマスタクロ
ックとしてのクロックRCK1に乗り換えた状態にされ
たあと、タイミング調整部105Rにおいて所要のタイ
ミングに調整されて、データ制御部106に伝送される
また、データ制御部106からの送信データSD1〜S
Dnは、タイミング調整部105Sにおいて所要のタイ
ミングに調整されてから、クロック乗換え回路104 
S −1〜104 S −nでマスタクロックとしての
クロックRCK1に乗った状態から、それぞれのチャネ
ル用クロック5CKI〜5CKnに乗り換えた状態にさ
れたあと、多チャネル伝送路101へ伝送される。
このように本実施例によれば、伝送路のクロックのうち
所要のクロックを代表してマスタクロックとして使用す
ることができるので5回路規模の低減およびデータ制御
部での処理能力の向上をはかることができるものである
なお、クロック断状態検出回路103において、マスタ
クロックの断状態が検出されると、アラームが作動し、
更にはシステム全体を停止する。
(b)第2実施例の説明 第3図は本発明の第2実施例を示すブロック図であるが
、この第3図において、10はデータ(受信データ)D
1〜Dn’Hよびクロック(受信クロック)GKI〜C
Knを伝送する伝送路であるが、この伝送路10には、
伝送路インタフェース回路2oを介してデータ制御部6
0が接続されている。
ここで、伝送路インタフェース回120は、n個のクロ
ック乗換え回路30−i  (i=1.2.  ・・e
 n)+ n個のクロック断状態検出回路40−1.タ
イミング調整部50.セレクタ70.セレクタ制御回路
としてのデコード回路80をそなえて構成されている。
まず、クロック乗換え回路30−iは、データDiを、
それぞれのクロックCKiからマスタクロックMCKと
して選択されているクロックに乗り換えさせて伝送する
動作を行なわせるものである。ただし、マスタクロック
として選択されているクロックに対応するクロック乗換
え回路30−1においては、実質的なりロック乗り換え
は行なわない。
クロック断状態検出回路40−1は、伝送路10から送
られてくる対応するチャネルにおけるクロックCKiの
断状態を検出するものである。
タイミング調整部50は、FiFoメモリをそなえるこ
とにより、データDiのタイミングを調整し所要の同期
状態でデータ制御部60へ伝送する動作を行なうもので
ある。
セレクタ70は、クロックCKI、CK2.  ・・、
CKnのうちの1つをマスタクロックとして選択して出
力するものである。
デコード回路80は、クロック断状態検出回路40−1
における検出結果に基づき、断状態にない所要のクロッ
クをマスタクロックMCKとしてセレクタ70から出力
させるべく、セレクタ70の切替制御を行なうものであ
る。
また、データ制御部60は、タイミング調整部50にて
調整されたデータDi、D2.  ・・、Dnを入力と
して受け、高ビットレートのデータとして端末に伝送す
るものであるが、更にデータ制御部60には、クロック
断状態検出回路40−iがクロック断を検出すると、そ
の旨がアラームとして入力されるようになっている。な
お、このデータ制御部60においては、クロック断状態
検出回路40−1の全てまたは一部においてクロック断
状態が検出されたときに、アラーム作動させるようにな
っている。
上述の構成により、伝送路インタフェース回路20にク
ロックCKI、CK2.  ・+、CKnが入力される
が、このうち最初に同期の確立したチャネルのクロック
を検出し、デコード回路80にて、そのチャネルのデコ
ード信号を生成し、セレクタ70に入力する。
セレクタ70では、上記のデコード信号に対応するチャ
ネルのクロックCKiをマスタクロックMCKとして選
択し、他のチャネルにおいては、クロック乗換え回路に
より、データD1.・・。
Dn(マスタクロックとして選ばれたクロックに同期す
るデータは除く)がマスタクロックMCKに乗せ換えら
れ、タイミング調整部50に入力される。
ところで、今、マスタクロックMCKとしてクロックC
KIが選ばれている状態で、クロック断状態検出回路4
0−1がクロック断を検出すると、デコード回路80は
、例えばクロックCK2がマスタクロックとして選ばれ
るよう、セレクタ70を切り替える。
ここで、第4図は本実施例の動作を示すタイムチャート
であるが、この第4図は、上記の例で示したように、最
初の状態において、セレクタ70がクロックCK1をマ
スタクロックMCKとして選択した状態から、その後に
クロックCKIにクロック断状態が生じた場合を示して
おり、この場合にデコード回路80の出力に基づき、ク
ロックGK2がマスタクロックMCKとして選択される
ことが示されている。
なお、他のチャネルのクロックについても、同様の切替
動作が行なわれることはいうまでもない。
また、この第2実施例では、受信データ、受信クロック
についての取扱を説明したが、送信データ、送信クロッ
クについても同様にして適用が可能であることはいうま
でもない。
ところで、上述のような第1実施例の回路構成では、マ
スタクロック以外のチャネルが正常に動作しているにも
かかわらず、クロック断状態検出回路103において、
マスタクロックの断状態が検出されると、アラームが作
動し、更にはシステム全体が停止してしまうが、この第
2実施例の回路構成によれば、マスタクロックMCKと
して選択された任意のクロックCKiが断状態に陥って
も、他のクロックCKj (j+i)がマスタクロック
MCKとして選択されるので、伝送路インタフェース回
路20でのクロック乗換え等の処理を支障なく行なえる
[発明の効果] 以上詳述したように、請求項1記載の本発明の多チャネ
ル接続装置の伝送路インタフェース回路によれば、クロ
ック乗換え回路を用いることにより、伝送路のクロック
のうち所要のクロックを代表してマスタクロックとして
使用できるので、回路規模の低減およびデータ制御部で
の処理能力の向上をはかれる利点がある。
また、請求項2記載の本発明の多チャネル接続装置の伝
送路インタフェース回路によれば、マスタクロックとし
て選択されたクロックが断状態となっても、セレクタ制
御回路を介するセレクタの動作により他のクロックがマ
スタクロックとして選択され、これにより伝送路インタ
フェース回路は支障なく運転が続行される。その結果、
多くのチャネルをそなえた高ビットレートの端末を安定
して作動させることができる利点がある。
【図面の簡単な説明】
第1図(a)、(b)はそれぞれ本発明の原理ブロック
図。 第2図は本発明の第1実施例を示すブロック図、第3図
は本発明の第2実施例を示すブロック図。 第4図は本発明の第2実施例の動作を示すタイムチャー
ト、 第5図は従来例を示すブロック図である。 図において、 1は伝送路、 2−iはクロック断状態検出回路、 3はセレクタ、 4はセレクタ制御回路、 10は伝送路、 20は伝送路インタフェース回路、 30−1はクロック乗換え回路、 40−1はクロック断状態検出回路、 50はタイミング調整部。 60はデータ制御部、 70はセレクタ、 80はデコード回路、 101は伝送路、 102は伝送路インタフェース回路、 103はクロック断状態検出回路、 104R−2〜104R−n、104S−1〜1048
−nはクロック乗換え回路、 105R,1058はタイミング調整部、106はデー
タ制御部、 1001ば伝送路、 1002は伝送路インタフェース回路。 1003R−1〜1003R−n、10038−1〜1
003S−nはタイミング発生回路。 1004R,1004Sはタイミング調整部、1005
はデータ制御部である。

Claims (2)

    【特許請求の範囲】
  1. (1)多チャネルでデータおよびクロックを伝送する伝
    送路(101)のクロックのうち所要のクロックをマス
    タクロックとして、データを他のクロックと該マスタク
    ロックとの間で乗り換えさせるための複数のクロック乗
    換え回路(104−2〜104−n)をそなえて構成さ
    れたことを 特徴とする、多チャネル接続装置の伝送路インタフェー
    ス回路。
  2. (2)多チャネルでデータおよびクロックを伝送する伝
    送路(1)からこれらのクロックの断状態を検出するク
    ロック断状態検出回路(2−i)と、該クロックのうち
    の1つのクロックをマスタクロックとして選択して出力
    するセレクタ(3)と、該クロック断状態検出回路(2
    −i)での検出結果に基づき該セレクタ(3)の切替制
    御を行なうセレクタ制御回路(4)とをそなえて構成さ
    れたことを特徴とする、多チャネル接続装置の伝送路イ
    ンタフェース回路。
JP2327303A 1990-07-23 1990-11-27 多チャネル接続装置の伝送路インタフェース回路 Pending JPH04175028A (ja)

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CA002056046A CA2056046C (en) 1990-11-27 1991-11-22 Interface circuit between a plurality of transmission line and a high bit rate data terminal equipment
US07/797,935 US5268932A (en) 1990-11-27 1991-11-26 Interface circuit between a plurality of transmission lines and high bit rate data terminal equipment
EP19910120272 EP0488212A3 (en) 1990-11-27 1991-11-27 Interface circuit between a plurality of transmission lines and a high bit rate data terminal equipment

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