JPS6373323A - バツフアメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 それぞれが１フレームのデータをストアする複数のエラ
スティックメモリを備え、それぞれのエラスティックメ
モリは交互に入力データの２フレーム周期またはそれ以
上の周期ごとに書込みあるいは読出しが行われるように
することにより、入力データのフレーム周期のゆらぎを
吸収するとともにデータの速度変換を可能ならしめた。

〔産業上の利用分野〕

本発明は、ディジタル多重化装置の同期データ端末イン
タフェース部あるいは伝送路インタフェース部などに用
いられる、フレームアライナ機能と速度変換機能とを有
するバッファメモリ装置に関する。

〔従来の技術〕

第６図はデータの速度変換を行う従来のこの種バッファ
メモリ装置の例を示すもので、フレームアライナバッフ
ァメモリ回路１０と速度変換バッファメモリ回路２０と
からなり、フレームアライナバッファメモリ回路１０に
はデータＤｉが入力端３０からこの入力信号のクロック
Ｃｉにより書込まれ、この入力信号のクロックＣｉに同
期してはいるがドリフトを含むクロックＣｐによりこの
フレームアライナバッファメモリ回路１０から読出され
たデータＤは、線３１から速度変換バッファメモリ回路
２０にこのドリフトを含むクロックＣｐにより書込まれ
る。そして、この速度変換バッファメモリ回路２０にス
トアされていたデータは出力側のクロックＣＯにより読
出されて所要の速度変換が行われる。

〔発明が解決しようとする問題点〕

このような従来の方法では、２段のバッファメモリ回路
が必要となるのでこれらバッファメモリを制御するため
の制御回路が複雑になり、したがって、ハードウェアの
規模が大きくなるという欠点があった。

〔問題点を解決するための手段〕

本発明は、第１図に示すように、バッファメモリ装置内
のエラスティックメモリ１．２が入力データＤ１のフレ
ーム数の２フレーム周期またはそれ以上の周期ごとに書
込みあるいは読出しが行われるようにすることにより、
バッファメモリ装置を１段の上記エラスティックメモリ
で構成し得るようにした。

この図では、書込みおよび読出しをそれぞれ異なるクロ
ックで実行するエラスティックメモリ１゜２には、入力
データＤｉを書込むためにこの入力データのフレームに
同期したライトクロックＷＣと、書込まれているデータ
を読出すために出力すべきデータのフレームに同期した
リードクロックＲＣとが印加されている。

そして、このエラスティックメモリ１．２への書込みを
実行させるためのライトイネーブル信号ＷＥおよびこれ
らメモリからの読出しを実行させるためのり一ドイネー
プル信号ＲＥは、マルチプレクサ３．４として示した切
換手段などにより、１つのエラスティックメモリについ
て出力されるべきデータ信号ＤＯの２フレーム以上の期
間に書込みあるいは読出しが１フレーム期間だけ行われ
るようにこれらエラスティックメモリ１．２にそれぞれ
交互に印加される。

〔作　用〕

第２図はバッファメモリの動作を示すもので、同図（ａ
）、（ハ）、（Ｃ）の（１〕にはそれぞれエラスティッ
クメモリへのデータの書込み、読出しの状態を示してあ
り、横軸には時間を、縦軸にはアクセスされているエラ
スティックメモリのアドレスをとってあり、実線で示し
であるのは書込み、点線で示しであるのは読出しの状態
である。またこれら（ａ）。

（ｂ）、（Ｃ）図の（２）は書込み側のフレーム期間、
（３）は読出し側のフレーム期間である。

同図（ａ）は１つのエラスティックメモリによってバッ
ファ回路を構成した場合に、入力信号の１フレーム期間
Ｔｉと出力信号の１フレーム期間Ｔ。

とが完全に一致している理想的な状態を示すもので、第
１のフレーム期間に書込まれたデータは次の第２のフレ
ーム期間に読出され、以下同様に奇数フレームに書込み
偶数フレームに読出すという動作を繰り返す。

しかしながら、このような動作では、データの速度変換
を行うことはできないし、また入力信号のフレーム周期
あるいは位相が変動するのでこのような理想状態を維持
することは実際上不可能である。

第２図（５）は入力データのフレーム期間にドリフトが
ある場合の例を示したもので、入力データの第１．６．
７フレーム■、■、■のフレーム期間ｔ１は一定の時間
を有する１フレームの読出し期Ｍｔｏより短＜、第３．
４フレーム■、■のフレーム期間ｔ２は上記読出し期間
ｔｏより長く、また第２．５．８フレーム■、■、■の
フレーム期間は上記読出し期間ｔｏに等しいものとしで
ある。

この（ハ）図で、出力データの第２番目のフレーム■の
読出しｒｌの後の部分では、既に入力データの第３番目
のフレームがこのエラスティックメモリに印加されてお
り、この第３番目のフレームをストアするためには上記
読出しを行っているアドレスと異なるアドレスを書込み
のために同時にアクセスしなければならず、また、入力
データの第５番目のフレームを書込んでいる書込期間■
の後の部分ではこの第５番目のフレームの最初の部分の
読出しｒ３が開始されるので、これら書込みと読出しの
ためのアドレスを同時にアクセスしなければならず、い
ずれの部分でもこのようなアクセスを行うことは極めて
困難である。

本発明では、第１図に１および２として示した例えば２
つのエラスティックメモリを第２図（Ｃ）のｉ−１およ
びｉ−２として示したように動作させることによって、
上記の問題点を除去するものである。

〔実施例〕

第３図は連続して入力されるデータをストアする本発明
のバッファメモリを使用した実施例を示すもので、エラ
スティックメモリ１１および１２の組とエラスティック
メモリ２１および２２の組とがそれぞれ本発明のバッフ
ァメモリに相当し、したがってこの実施例では本発明に
よるバッファメモリを２組使用しているものである。

詳細な説明を行うに先立って、第４図の動作説明図によ
ってその動作の概要を説明する。

同図（ａ）は入力データを、同図（ｂ）は出力データを
それぞれフレームを単位として示したもので、また同図
（Ｃ）および（ｄ）はそれぞれエラスティックメモリの
組ごとの書込みと読出しの状態を示すものであり、横軸
の時間はこれら図面のすべてについて同一の時間経過を
示している、なお、入力データはそのフレーム期間のゆ
らぎを誇張して示しである。

また、同図（ａ）　、　（Ｃ）　、　（ｄ）では書込み
を行うフレームについては、書込みであることを示すた
めのＷに書込まれるエラスティックメモリの符号を付加
して示してあり、同図（ｂ）、（Ｃ）、ω）では読出し
を行うフレームについては、読出しであることを示すた
めのＲに読出されるエラスティックメモリの符号を付加
して示しである。

この入力データは（ａ）図に示すように、フレームごと
に第１の組のエラスティックメモ’Ｊｌｌ、１２と第２
の組のエラスティックメモリ２１．２２とに順次書込ま
れるが、このフレームの期間はゆらぎのために一定して
いない。そしてこれらエラスティックメモリから読出さ
れる出力データはい〕図に示すように、一定のフレーム
周期で第１の組のエラスティックメモリ１１．１２と第
２の組のエラスティックメモリ２１．２２とから順次続
出される。

この（Ｃ）、（ｄ）図において、例えば出力データの第
３．７番目の期間においては、第１のエラスティックメ
モリ１１．１２の組のエラスティックメモリ１２にデー
タが書込まれている期間中に同じ組のエラスティックメ
モリー１から読出しが行われているが、本発明によりこ
れら２つのエラスティックメモリー１と１２とを組とし
て用いているために、１つのエラスティックメモリに同
時に書込みと読出しとを行うことがなく、これらエラス
ティックメモリの制御が容易になる。

また、この第７番目の期間においては、エラスティック
メモリー２の書込みが終了してから読出しが始まるまで
の時間が短く、入力データのフレーム期間のゆらぎがも
う少し大きくなればこのエラスティックメモリー２は書
込みと読出しとを同時に行うようになるが、このように
入力データのフレーム期間のゆらぎが大きい場合には、
３つ以上のエラスティックメモリを組として用いること
によって、書込みと読出しとを同時に行うことを回避す
ることができる。

第５図は上記第３図の実施例の動作を詳細に説明するた
めの波形図であって、同図（ａ）〜（区はエラスティッ
クメモリ１１，１２，２１．２２の入力端の、また同図
（５）〜（ｎ）は同じ（出力側の動作を示すものであり
、横軸の時間は第４図に合わせである。同図（ａ）に示
した入力データのフレーム同期信号は、そのゆらぎによ
ってその期間が一定しておらず、また同図（５）に示し
たリードフレーム同期信号はその周期が一定しているこ
とは前述のとおりである。

第５図（ａ）に示す入力データのフレーム同期信号が検
出されるとエラスティックメモリ１１．１２からなる組
の書込アドレスが（ｂ）図のライトアドレスリセット信
号ＷＲ，によりリセットされ、エラスティックメモリ１
１に（Ｃ）図のライトイネーブル信号ＷＥ、、が印加さ
れると、第３図には図示を省略したアドレス発生回路な
どにより生成された連続するアドレスに入力データを順
次書込み、入力データの次のフレーム同期信号が到来す
ると（ｄ）図のライトイネーブル信号ＷＥ、　２がエラ
スティックメモリ１２に供給されて上記同様に入力デー
タの次のフレームを連続するアドレスに順次書込む。

さらに、入力データの第３番目のフレーム同期信号が到
来すると、エラスティックメモリの第２の組２１．２２
に対して（ｅ）図のライトアドレスリセット信号ＷＲ２
が印加され、エラスティックメモリ２１に（ｆ）図のラ
イトイネーブル信号ＷＥ２゜が印加されるとこのメモリ
２１はこの第３番目のフレームのデータを連続するアド
レスに順次書込み、入力データの次の第４番目のフレー
ム同期信号が到来してエラスティックメモリ２２に対し
て（匂図のライトイネーブル信号ＷＥ２２が印加される
と、このメモリ２２はこの第４番目のフレームのデータ
を上記同様に書込む。

一方、このエラスティックメモリの読出し側では（５）
図の一定周期のリードフレーム同期信号により上記書込
みの場合と同様に（ｉ）〜（ｎ）図のリードアドレスリ
セット信号ＲＲ１，ＲＲ２およびリードイネーブル信号
ＲＥ１１．ＲＥｔ　２　、ＲＥ２１＋ＲＥ２２によりエ
ラスティックメモリ１１，１２゜２１．２２から順次読
出しが行われて、一定のフレーム周期を有する出力デー
タとして後続する利用手段に供給される。

〔発明の効果〕

本発明によれば、１段のエラスティックメモリと簡単な
制御回路を使用するだけで、入力データのフレーム周期
のゆらぎを吸収できるばかりでなくデータの速度変換が
可能な優れたバッファメモリ装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための回路を示す図、
第２図は本発明の原理を示す動作説明図、第３図は本発
明のバッファメモリ装置により連続入出力を行うように
した実施例、第４図、第５図は第３図の実施例の動作を
説明する図、第６図は従来例である。 １．２はエラスティックメモリである。

Claims (1)

【特許請求の範囲】
1. それぞれが１フレームのデータをストアする複数のエラ
   スティックメモリ（１、２）を備え、それぞれのエラス
   ティックメモリは交互に入力データの２フレーム周期ま
   たはそれ以上の周期ごとに書込みあるいは読出しが行わ
   れるようにすることにより、入力データのフレーム周期
   のゆらぎを吸収するとともにデータの速度変換を可能な
   らしめたことを特徴とするバッファメモリ装置。