JPS63131735A - 多重フレ−ムアライナ - Google Patents
多重フレ−ムアライナInfo
- Publication number
- JPS63131735A JPS63131735A JP27896186A JP27896186A JPS63131735A JP S63131735 A JPS63131735 A JP S63131735A JP 27896186 A JP27896186 A JP 27896186A JP 27896186 A JP27896186 A JP 27896186A JP S63131735 A JPS63131735 A JP S63131735A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- output
- selector
- data
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、複数回線の受信フレームを一定のフレーム
に整列させるための多重フレームアライナに関するもの
である。
に整列させるための多重フレームアライナに関するもの
である。
［従来の技術］
Ｍビット（Ｍは自然数）で１フレームを構成する回線に
対して受信フレームの位相を受信側固有のフレーム位相
に変換する回路はフレームアライナと呼ばれるが、特に
複数回線に対し上記と同様の処理を行なうものを多重フ
レームアライナと称する。即ちこの多重フレームアライ
ナは、受信フレーム位相が第４図（ａ）に示すように独
立であるときに、複数回線のフレーム位相を整列させて
第４図（ｋ）に示すように一定のフレーム位相で出力さ
せることができるものである。
対して受信フレームの位相を受信側固有のフレーム位相
に変換する回路はフレームアライナと呼ばれるが、特に
複数回線に対し上記と同様の処理を行なうものを多重フ
レームアライナと称する。即ちこの多重フレームアライ
ナは、受信フレーム位相が第４図（ａ）に示すように独
立であるときに、複数回線のフレーム位相を整列させて
第４図（ｋ）に示すように一定のフレーム位相で出力さ
せることができるものである。
第３図は従来の多重フレームアライナを示すブロック図
であり、多重化する回線数はｎ （ｎは自然数）である
。第３図において、３０は入力端子１１．１２．・・・
・、１ｎに印加される回線１からｎまでのデータを多重
化するセレクタ、５１，５２゜・・・・、５ｎは、入力
端子２１，２２．・・・・、２ｎのそれぞれの信号でリ
セットされクロックＴで歩進するＭ進カウンタである。
であり、多重化する回線数はｎ （ｎは自然数）である
。第３図において、３０は入力端子１１．１２．・・・
・、１ｎに印加される回線１からｎまでのデータを多重
化するセレクタ、５１，５２゜・・・・、５ｎは、入力
端子２１，２２．・・・・、２ｎのそれぞれの信号でリ
セットされクロックＴで歩進するＭ進カウンタである。
ここでＭは自然数である。４１はＭ進カウンタ５１，５
２．”・−，５ｎの状態出力を入力して多重化するセレ
クタ、９゜は、入力端子８０からの信号でリセットされ
、クロックＴ１で歩進するｎ進カウンタ、１１０は、入
力端子１００からの信号でリセットされ、ｎ進カウンタ
９０の桁上げパルスで歩進するＭｌカウンタ、１２０は
、書込みアドレス端子Ｗにセレクタ４１の出力を受け、
読出しアドレス端子ＲにＭ進カウンタ１１０の状態を受
け、書込み・読出し共通のアドレス端子Ｗ／Ｒにｎ進カ
ウンタ９０の状態を受けセレクタ３０の出力を書込みデ
ータとし、読出しデータを出力端子１３０に出力するメ
モリである。なお、ｎ進カウンタ９０の状態出力はセレ
クタ３０．４１にも入力されている。
２．”・−，５ｎの状態出力を入力して多重化するセレ
クタ、９゜は、入力端子８０からの信号でリセットされ
、クロックＴ１で歩進するｎ進カウンタ、１１０は、入
力端子１００からの信号でリセットされ、ｎ進カウンタ
９０の桁上げパルスで歩進するＭｌカウンタ、１２０は
、書込みアドレス端子Ｗにセレクタ４１の出力を受け、
読出しアドレス端子ＲにＭ進カウンタ１１０の状態を受
け、書込み・読出し共通のアドレス端子Ｗ／Ｒにｎ進カ
ウンタ９０の状態を受けセレクタ３０の出力を書込みデ
ータとし、読出しデータを出力端子１３０に出力するメ
モリである。なお、ｎ進カウンタ９０の状態出力はセレ
クタ３０．４１にも入力されている。
次に動作について説明する。第４図は回線数ｎ＝３の場
合の多重フレームアライナによる信号変換要領を説明す
るための模式的波形図を示しており、第４図（ａ）は各
回線の入力データ、第４図（ｂ）はセレクタ３０がｎ進
カウンタ９０に従って多重化した出力、第４図（ｅ）は
回線Ｂのフレームパルスを示しており、第４図（ｄ）は
Ｍ進カウンタ５１，５２．５３の状態を示している。第
４図（ｅ）はセレクタ４１がｎ進カウンタ９０に従って
Ｍ進カウンタ５１，５２．５３の状態出力を多重化した
出力であり、第４図（ｅ）に示すデータ列を書込みアド
レスとし、且つ第４図（ｈ）に示すｎ進カウンタ９０の
状態出力を回線アドレスとする組合せでメモリ１２０に
書込む。一方、メモリ１２０からの読出しは第４図（ｆ
）に示すＭ進カウンタ１１０の状態出力を読出しアドレ
スとし、第４図（ｈ）に示すｎ′ａカウンタ９０の状態
出力を回線アドレスとする組合せで読み出すと。
合の多重フレームアライナによる信号変換要領を説明す
るための模式的波形図を示しており、第４図（ａ）は各
回線の入力データ、第４図（ｂ）はセレクタ３０がｎ進
カウンタ９０に従って多重化した出力、第４図（ｅ）は
回線Ｂのフレームパルスを示しており、第４図（ｄ）は
Ｍ進カウンタ５１，５２．５３の状態を示している。第
４図（ｅ）はセレクタ４１がｎ進カウンタ９０に従って
Ｍ進カウンタ５１，５２．５３の状態出力を多重化した
出力であり、第４図（ｅ）に示すデータ列を書込みアド
レスとし、且つ第４図（ｈ）に示すｎ進カウンタ９０の
状態出力を回線アドレスとする組合せでメモリ１２０に
書込む。一方、メモリ１２０からの読出しは第４図（ｆ
）に示すＭ進カウンタ１１０の状態出力を読出しアドレ
スとし、第４図（ｈ）に示すｎ′ａカウンタ９０の状態
出力を回線アドレスとする組合せで読み出すと。
出力端子１３０には第４図（ｋ）に示すようにフレーム
位相が各回線同期して出力される。なお、第４図（ｇ）
はメモリ１２０の読出しフレームパルスの波形図を示し
、第４図（ｉ）、（ｊ）はそれぞれクロックＴ、Ｔ３の
波形図を示す。
位相が各回線同期して出力される。なお、第４図（ｇ）
はメモリ１２０の読出しフレームパルスの波形図を示し
、第４図（ｉ）、（ｊ）はそれぞれクロックＴ、Ｔ３の
波形図を示す。
［発明が解決しようとする問題点コ
従来の多重フレームアライナは以上のように構成されて
いるので、回線数と同数のカウンタを設ける必要があり
、しかもこれらのカウンタの出力を選択するセレクタの
データ幅をΩｏｇ、Ｍ以上とする必要があるため、回線
数が多くなるほどハードウェア規模の増加が著しいとい
う問題点があった。
いるので、回線数と同数のカウンタを設ける必要があり
、しかもこれらのカウンタの出力を選択するセレクタの
データ幅をΩｏｇ、Ｍ以上とする必要があるため、回線
数が多くなるほどハードウェア規模の増加が著しいとい
う問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、回線数の増加に対してカウンタを増す必要
がなく、しかもセレクタのデータ幅が１ですむようにし
た多重フレームアライナを得ることを目的とする。
れたもので、回線数の増加に対してカウンタを増す必要
がなく、しかもセレクタのデータ幅が１ですむようにし
た多重フレームアライナを得ることを目的とする。
［問題点を解決するための手段］
この発明に係る多重フレームアライナは、複数回線のデ
ータを多重化する第１のセレクタと、上記データのフレ
ーム位相を指示するフレームパルスを多重化する第２の
セレクタとをそなえ、同第２のセレクタの出力でリセッ
トされ多重化後の速度で歩進する第１のカウンタと、受
信側固有のフレーム位相で且つ多重化前の回線速度で歩
進する第２のカウンタと、書込みアドレス端子に上記第
１のカウンタの出力を受け読出しアドレス端子に上記の
第２のカウンタおよび第１のセレクタの各出力を受ける
メモリと、上記の第１のセレクタ。
ータを多重化する第１のセレクタと、上記データのフレ
ーム位相を指示するフレームパルスを多重化する第２の
セレクタとをそなえ、同第２のセレクタの出力でリセッ
トされ多重化後の速度で歩進する第１のカウンタと、受
信側固有のフレーム位相で且つ多重化前の回線速度で歩
進する第２のカウンタと、書込みアドレス端子に上記第
１のカウンタの出力を受け読出しアドレス端子に上記の
第２のカウンタおよび第１のセレクタの各出力を受ける
メモリと、上記の第１のセレクタ。
第２のセレクタおよびメモリの書込み・読出し共通アド
レス端子に多重化された複数回線の識別を課すための信
号を出力する第３のカウンタとを設けるとともに、上記
第１のカウンタの状態出力を入力し再度上記第１のカウ
ンタの初期値入力端子に出力する長さが回線数に等しい
シフトレジスタ番設けたものである。
レス端子に多重化された複数回線の識別を課すための信
号を出力する第３のカウンタとを設けるとともに、上記
第１のカウンタの状態出力を入力し再度上記第１のカウ
ンタの初期値入力端子に出力する長さが回線数に等しい
シフトレジスタ番設けたものである。
［作 用］
この発明における多重フレームアライナでは、その書込
みアドレスカウンタとしての第１のカウンタはシフトレ
ジスタの出力を初期状態とし、カウントアツプ後の状態
を再度シフトレジスタに書込むことにより、回線数分の
多重動作を実現する。
みアドレスカウンタとしての第１のカウンタはシフトレ
ジスタの出力を初期状態とし、カウントアツプ後の状態
を再度シフトレジスタに書込むことにより、回線数分の
多重動作を実現する。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
図において、３０は入力端子１１，１２゜・・・・、１
ｎに印加される回線１からｎまでのデータを多重化する
第１のセレクタ、３１は第１のセレクタ３０の出力をク
ロックＴ１で取り込む第１のラッチ、４０は入力端子２
１，２２．・・・・、 ２ｎに印加される回線１からｎ
までのデータの先頭を示すフレームパルスを多重化する
第２のセレクタ、５ｏは、クロックＴ４で歩進し、第２
のセレクタ４０の出力でリセットされ多重化後の速度で
歩進するＭ進カウンタ（第１のカウンタ）、６０はＭ進
カウンタ５０の状態をクロックＴ１で取り込む第２のラ
ッチ、７ｏは、第２のランチ６０の出力を入力とし、ク
ロックＴ２でシフトし再度Ｍ進カウンタ５０の初期値入
力端子に出力するデータ幅Ｑｏｇ２Ｍ以上で長さが回線
数と同数ｎのシフトレジスタである。９０は、入力端子
８０からの信号でリセットされ、クロックＴ１で歩進す
るｎ進カウンタ（第３のカウンタ）、１１０は、入力端
子１００の信号でリセットされ、ｎ進カウンタ９０の桁
上げパルスで歩進することにより受信側固有のフレーム
位相で且つ多重化前の回線速度で歩進するＭ進カウンタ
（第２のカウンタ）、１２０は、書込みアドレス端子Ｗ
に第２のランチ６０の出力を受け、読出しアドレス端子
ＲにＭ進カウンタ１１０の状態を受け、書込み・読出し
共通アドレス端子Ｗ／Ｒにｎ進カウンタ９０の状態を受
け、第１のラッチ３１の出力を書込みデータとし、読出
しデータを出力端子１３０に出力するメモリである。な
お、ｎ進カウンタ９０の状態出力は第１゜第２のセレク
タ３０．４０にも供給されるようになっており、これに
よりｎ進カウンタ９０は、第１、第２のセレクタ３０．
４０およびメモリ１２０の書込み・読出し共通アドレス
端子Ｗ／Ｈに多重化された複数回線の識別を課すための
信号を出力するカウンタとして機能する。
図において、３０は入力端子１１，１２゜・・・・、１
ｎに印加される回線１からｎまでのデータを多重化する
第１のセレクタ、３１は第１のセレクタ３０の出力をク
ロックＴ１で取り込む第１のラッチ、４０は入力端子２
１，２２．・・・・、 ２ｎに印加される回線１からｎ
までのデータの先頭を示すフレームパルスを多重化する
第２のセレクタ、５ｏは、クロックＴ４で歩進し、第２
のセレクタ４０の出力でリセットされ多重化後の速度で
歩進するＭ進カウンタ（第１のカウンタ）、６０はＭ進
カウンタ５０の状態をクロックＴ１で取り込む第２のラ
ッチ、７ｏは、第２のランチ６０の出力を入力とし、ク
ロックＴ２でシフトし再度Ｍ進カウンタ５０の初期値入
力端子に出力するデータ幅Ｑｏｇ２Ｍ以上で長さが回線
数と同数ｎのシフトレジスタである。９０は、入力端子
８０からの信号でリセットされ、クロックＴ１で歩進す
るｎ進カウンタ（第３のカウンタ）、１１０は、入力端
子１００の信号でリセットされ、ｎ進カウンタ９０の桁
上げパルスで歩進することにより受信側固有のフレーム
位相で且つ多重化前の回線速度で歩進するＭ進カウンタ
（第２のカウンタ）、１２０は、書込みアドレス端子Ｗ
に第２のランチ６０の出力を受け、読出しアドレス端子
ＲにＭ進カウンタ１１０の状態を受け、書込み・読出し
共通アドレス端子Ｗ／Ｒにｎ進カウンタ９０の状態を受
け、第１のラッチ３１の出力を書込みデータとし、読出
しデータを出力端子１３０に出力するメモリである。な
お、ｎ進カウンタ９０の状態出力は第１゜第２のセレク
タ３０．４０にも供給されるようになっており、これに
よりｎ進カウンタ９０は、第１、第２のセレクタ３０．
４０およびメモリ１２０の書込み・読出し共通アドレス
端子Ｗ／Ｈに多重化された複数回線の識別を課すための
信号を出力するカウンタとして機能する。
次に１以上の構成からなる本実施例の多重フレームアラ
イナについて、第１図における要部の信号を表すタイム
チャートを示す第２図を参照しながら説明する。この第
２図の場合は回線数ｎが３の場合を示したもので、第２
図（ａ）は各回線の入力データ、第２図（ｂ）は第１の
セレクタ３０で多重化した出力、第２図（ｃ）は第２の
セレクタ４ｏで多重化した入力フレームパルスであり、
第２図（ｄ）は第２図（ｉ）で示すクロックＴ１で第２
図（ｂ）のデータ列を取り込んだ第１のラッチ３１の出
力である。
イナについて、第１図における要部の信号を表すタイム
チャートを示す第２図を参照しながら説明する。この第
２図の場合は回線数ｎが３の場合を示したもので、第２
図（ａ）は各回線の入力データ、第２図（ｂ）は第１の
セレクタ３０で多重化した出力、第２図（ｃ）は第２の
セレクタ４ｏで多重化した入力フレームパルスであり、
第２図（ｄ）は第２図（ｉ）で示すクロックＴ１で第２
図（ｂ）のデータ列を取り込んだ第１のラッチ３１の出
力である。
さて、この第２図において、回線Ｂにフレームパルスが
入力されると１、Ｍ進カウンタ５０はリセットされて、
状態「０」になり、第２のラッチ６０に第２図（ｉ）で
示すクロックＴ１で書き込んで第２図（ｈ）で示すデー
タ列（書込みアドレスデータ列）をメモリ１２０に印加
して、第２図（ｂ）で示すデータを書き込む、なお、Ｍ
進カウンタ５０の状態を示すと、第２図（ｅ）のように
なる。
入力されると１、Ｍ進カウンタ５０はリセットされて、
状態「０」になり、第２のラッチ６０に第２図（ｉ）で
示すクロックＴ１で書き込んで第２図（ｈ）で示すデー
タ列（書込みアドレスデータ列）をメモリ１２０に印加
して、第２図（ｂ）で示すデータを書き込む、なお、Ｍ
進カウンタ５０の状態を示すと、第２図（ｅ）のように
なる。
ところで、第２のラッチ６０からのデータは、同時に長
さ３のシフトレジスタ７０に第２図（Ｋ）で示すクロッ
クＴ２で記憶され、第２図（ｊ）で示すようにクロック
Ｔ２の２クロンク目に読み出され、Ｍ進カウンタ５０に
第２図（ｇ）で示すクロックＴ３でプリセットされて、
回線Ｂの前のフレーム位相を再現し、第２図（ｆ）で示
すクロックＴ４でＭ進カウンタ５０が歩進して、回線Ｂ
の次のデータに対するメモリ１２０の書込みアドレス・
データを生成する。このようにして、Ｍ進カウンタ５０
はシフトレジスタ７０の出力を初期状態とし、カウント
アツプ後の状態を第２のラッチを通してシフトレジスタ
７０に書き込むことにより回線部分の多重動作を行なう
ことになる。
さ３のシフトレジスタ７０に第２図（Ｋ）で示すクロッ
クＴ２で記憶され、第２図（ｊ）で示すようにクロック
Ｔ２の２クロンク目に読み出され、Ｍ進カウンタ５０に
第２図（ｇ）で示すクロックＴ３でプリセットされて、
回線Ｂの前のフレーム位相を再現し、第２図（ｆ）で示
すクロックＴ４でＭ進カウンタ５０が歩進して、回線Ｂ
の次のデータに対するメモリ１２０の書込みアドレス・
データを生成する。このようにして、Ｍ進カウンタ５０
はシフトレジスタ７０の出力を初期状態とし、カウント
アツプ後の状態を第２のラッチを通してシフトレジスタ
７０に書き込むことにより回線部分の多重動作を行なう
ことになる。
なお、他の回＠Ａ、Ｃについても同様に、カウンタ５０
は、各回線のフレーム位相をシフトレジスタ７０に一時
記憶しておき、再度読出しとブリセット動作を行なうこ
とにより、多重カウンタとして動作する。
は、各回線のフレーム位相をシフトレジスタ７０に一時
記憶しておき、再度読出しとブリセット動作を行なうこ
とにより、多重カウンタとして動作する。
一方、ＭＪカウンタ１１０はメモリ１２０にフレーム位
相とアドレスとを一致せしめられて書き込まれた各回線
Ａ−Ｃのデータを読み出すことにより、フレーム位相の
そろった各回線のデータをメモリ１２０の出力端子１３
０から読み出させる。
相とアドレスとを一致せしめられて書き込まれた各回線
Ａ−Ｃのデータを読み出すことにより、フレーム位相の
そろった各回線のデータをメモリ１２０の出力端子１３
０から読み出させる。
このように、シフトレジスタを用いて第１のカウンタと
してのＭ進カウンタ５０を時分割多重化して使用するこ
とができるので、回線数が増加しても、カウンタ数を増
加する必要がなく、これにより回線数が多くなってもハ
ードウェア規模の増大を招くこともない。
してのＭ進カウンタ５０を時分割多重化して使用するこ
とができるので、回線数が増加しても、カウンタ数を増
加する必要がなく、これにより回線数が多くなってもハ
ードウェア規模の増大を招くこともない。
なお、上記実施例では、メモリ１２０の書込みアドレス
をクロックＴ１の内で変化させないために第２のラッチ
６０を設けたが、クロックＴ４からＴ３の時間だけ書込
みアドレスを保持すれば良いメモリ１２０を使う場合は
、第２のラッチ６゜を省略することができる。
をクロックＴ１の内で変化させないために第２のラッチ
６０を設けたが、クロックＴ４からＴ３の時間だけ書込
みアドレスを保持すれば良いメモリ１２０を使う場合は
、第２のラッチ６゜を省略することができる。
［発明の効果］
以上のようにこの発明によれば、シフトレジスタを巧み
に使うことにより、回線対応のフレームカウンタを時分
割多重して使用することができ、これにより回線数が多
くなってもハードウェア規模の増大を招くことがなく、
しかも回線数が多くなるほど部品の削減効果が大きいと
いう利点が得られる。
に使うことにより、回線対応のフレームカウンタを時分
割多重して使用することができ、これにより回線数が多
くなってもハードウェア規模の増大を招くことがなく、
しかも回線数が多くなるほど部品の削減効果が大きいと
いう利点が得られる。
第１図はこの発明の一実施例による多重フレームアライ
ナを示すブロック図、第２図はこの発明の詳細な説明す
るための模式的波形図であり、第３図は従来の多重フレ
ームアライナを示すブロック図、第４図は従来の多重フ
レームアライナの動作を説明するための模式的波形図で
ある。 図において、１１，１２．・・・・、１ｎ−データ入力
端子、２１，２２．・・・・、２ｎ・−フレームパルス
入力端子、３〇−第１のセレクタ、３１−第１のラッチ
、４ｏ−第２のセレクタ、５０−Ｍ進カウンタ（第１の
カウンタ）、６〇−第２のラッチ、７０−シフトレジス
タ、８０・−多重化位相指定用入力端子、９０−ｎ進カ
ウンタ（第３のカウンタ）、１００−フレームパルス入
力端子、１１０−Ｍ進カウンタ（第２のカウンタ）、１
２０−メモリ、１３０−データ出力端子。 なお、図中、同一符号は同一、又は相当部分を示す。
ナを示すブロック図、第２図はこの発明の詳細な説明す
るための模式的波形図であり、第３図は従来の多重フレ
ームアライナを示すブロック図、第４図は従来の多重フ
レームアライナの動作を説明するための模式的波形図で
ある。 図において、１１，１２．・・・・、１ｎ−データ入力
端子、２１，２２．・・・・、２ｎ・−フレームパルス
入力端子、３〇−第１のセレクタ、３１−第１のラッチ
、４ｏ−第２のセレクタ、５０−Ｍ進カウンタ（第１の
カウンタ）、６〇−第２のラッチ、７０−シフトレジス
タ、８０・−多重化位相指定用入力端子、９０−ｎ進カ
ウンタ（第３のカウンタ）、１００−フレームパルス入
力端子、１１０−Ｍ進カウンタ（第２のカウンタ）、１
２０−メモリ、１３０−データ出力端子。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）複数回線のデータを多重化する第１のセレクタと
、上記データのフレーム位相を指示するフレームパルス
を多重化する第２のセレクタとをそなえ、同第２のセレ
クタの出力でリセットされ多重化後の速度で歩進する第
１のカウンタと、受信側固有のフレーム位相で且つ多重
化前の回線速度で歩進する第２のカウンタと、書込みア
ドレス端子に上記第１のカウンタの出力を受け読出しア
ドレス端子に上記の第２のカウンタおよび第１のセレク
タの各出力を受けるメモリと、上記の第１のセレクタ、
第２のセレクタおよびメモリの書込み・読出し共通アド
レス端子に多重化された複数回線の識別を課すための信
号を出力する第３のカウンタとが設けられるとともに、
上記第１のカウンタの状態出力を入力し再度上記第１の
カウンタの初期値入力端子に出力する長さが回線数に等
しいシフトレジスタが設けられたことを特徴とする多重
フレームアライナ。 - （２）上記第１のセレクタの出力をラッチする第１のラ
ッチと、上記第１のカウンタの出力をラッチする第２の
ラッチとが設けられたことを特徴とする特許請求の範囲
第１項記載の多重フレームアライナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278961A JP2548709B2 (ja) | 1986-11-21 | 1986-11-21 | 多重フレ−ムアライナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278961A JP2548709B2 (ja) | 1986-11-21 | 1986-11-21 | 多重フレ−ムアライナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131735A true JPS63131735A (ja) | 1988-06-03 |
| JP2548709B2 JP2548709B2 (ja) | 1996-10-30 |
Family
ID=17604477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278961A Expired - Fee Related JP2548709B2 (ja) | 1986-11-21 | 1986-11-21 | 多重フレ−ムアライナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548709B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991001601A1 (fr) * | 1989-07-19 | 1991-02-07 | Hitachi, Ltd. | Dispositif d'alignement de blocs, son procede de commande et appareil prevu a cet effet |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544510A (en) * | 1978-09-22 | 1980-03-28 | Nippon Piston Ring Co Ltd | Sliding member for internal combustion engine |
-
1986
- 1986-11-21 JP JP61278961A patent/JP2548709B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544510A (en) * | 1978-09-22 | 1980-03-28 | Nippon Piston Ring Co Ltd | Sliding member for internal combustion engine |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991001601A1 (fr) * | 1989-07-19 | 1991-02-07 | Hitachi, Ltd. | Dispositif d'alignement de blocs, son procede de commande et appareil prevu a cet effet |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548709B2 (ja) | 1996-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880009520A (ko) | 디지탈 데이타 메모리 시스템 | |
| EP0334357A2 (en) | Pulse insertion circuit | |
| JPS63131735A (ja) | 多重フレ−ムアライナ | |
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JPS5843934B2 (ja) | シンゴウヘンカンソウチ | |
| JPS6373323A (ja) | バツフアメモリ装置 | |
| JPS6129226A (ja) | チヤネルデ−タ分離装置 | |
| JP2766006B2 (ja) | エラスティック・ストア方式 | |
| JP2946863B2 (ja) | パリティ計数回路 | |
| JP2655611B2 (ja) | 多重分離装置 | |
| JPS581917Y2 (ja) | 複数記憶回路の位相同期回路 | |
| SU1589288A1 (ru) | Устройство дл выполнени логических операций | |
| JPS6281142A (ja) | 位相同期回路 | |
| JPH0272744A (ja) | インターフェース装置 | |
| JPS59178037A (ja) | 位相整合回路 | |
| JPS63151235A (ja) | 多重化マルチフレ−ム同期回路 | |
| JPS59191951A (ja) | 異速度信号多重変換装置 | |
| JP2002094550A (ja) | 非同期パケットデータ多重化回路 | |
| JPH05227137A (ja) | ディジタルデータ回線受信装置 | |
| JPS61224528A (ja) | フレ−ムアライナ装置 | |
| JPS5912663A (ja) | デジタル多重伝送路インタ−フエ−ス装置 | |
| JPH03101531A (ja) | 状態信号遅延回路 | |
| JPH01264037A (ja) | データ転送速度変換装置 | |
| JPH0385037A (ja) | １次群インタフェースのチャネル信号折り返し回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |