JPS5843934B2 - シンゴウヘンカンソウチ - Google Patents
シンゴウヘンカンソウチInfo
- Publication number
- JPS5843934B2 JPS5843934B2 JP9369274A JP9369274A JPS5843934B2 JP S5843934 B2 JPS5843934 B2 JP S5843934B2 JP 9369274 A JP9369274 A JP 9369274A JP 9369274 A JP9369274 A JP 9369274A JP S5843934 B2 JPS5843934 B2 JP S5843934B2
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- JP
- Japan
- Prior art keywords
- input
- parallel
- output
- serial
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はシフトレジスタを切換えて直並列変換を自由に
行なうことのできる信号変換装置に関する。
行なうことのできる信号変換装置に関する。
一般に、直列記憶媒体たとえばカセット磁気テープ、デ
ィスク、ドラム等を並列処理プロセッサに接続し、補助
記憶装置として使う場合処理速度等の関係により処理プ
ロセッサと記憶媒体間にバッファメモリを設けることが
ある。
ィスク、ドラム等を並列処理プロセッサに接続し、補助
記憶装置として使う場合処理速度等の関係により処理プ
ロセッサと記憶媒体間にバッファメモリを設けることが
ある。
従来のこの種技術側について第1図とともに説明する。
第1図において1は並列処理プロセッサ、2はシフトレ
ジスタをメモリとするバッファメモリ部、3はカセット
磁気テープ等の直列記憶媒体である。
ジスタをメモリとするバッファメモリ部、3はカセット
磁気テープ等の直列記憶媒体である。
この構成においてデータの転送経路として(■)プロセ
ッサ→シフトレジスタ→直列記憶媒体、(■)直列記憶
媒体→シフトレジスタープロセッサの2つがある。
ッサ→シフトレジスタ→直列記憶媒体、(■)直列記憶
媒体→シフトレジスタープロセッサの2つがある。
(I)O場合、プロセッサからのデータは並列信号なの
でシフトレジスタへ入力するには、並列→直列変換が必
要である。
でシフトレジスタへ入力するには、並列→直列変換が必
要である。
(IIF)場合、直列記憶媒体より読み出された直列デ
ータはシフトレジスタへ入力されるが、プロセッサへは
並列データを入力しなければならないので直列→並列変
換が必要である。
ータはシフトレジスタへ入力されるが、プロセッサへは
並列データを入力しなければならないので直列→並列変
換が必要である。
次に、第1図aの直並列変換シフトレジスタ部を主構成
要素とするバッファメモリ部2について第1図すととも
に説明する。
要素とするバッファメモリ部2について第1図すととも
に説明する。
まず(1)の場合について述べる。
並列処理プロセッサよりの出力データ13は直→並、並
→直変換しジスク(以後変換レジスフと略す)11へ送
られる。
→直変換しジスク(以後変換レジスフと略す)11へ送
られる。
変換レジスフ11にラッチするにはラッチ信号16が必
要であり、これはプロセッサより出力される。
要であり、これはプロセッサより出力される。
変換レジスタ11中のデータをシフトレジスタ12に格
納するには、マルチプレクサ15を変換レジスタ11モ
ードに選択すべく選択信号21を制御し、タイミング制
御部によって生成される変換レジスタ11のシフトクロ
ック18およびシフトレジスタ12のクロック22を人
力することによって順次シフトレジスタにプロセッサよ
りのデータが入力される。
納するには、マルチプレクサ15を変換レジスタ11モ
ードに選択すべく選択信号21を制御し、タイミング制
御部によって生成される変換レジスタ11のシフトクロ
ック18およびシフトレジスタ12のクロック22を人
力することによって順次シフトレジスタにプロセッサよ
りのデータが入力される。
例えば入力信号13が8ビツトならば、18.22のシ
フトクロックは8個必要となる。
フトクロックは8個必要となる。
かくして、シフトレジスタ12に格納されたデータは出
力端子17より直列記憶媒体へ送られる。
力端子17より直列記憶媒体へ送られる。
(II)の場合は直列記憶媒体よりの読出データ20は
マルチプレクサ15の選択信号21によってシフトレジ
スタ12に入力される。
マルチプレクサ15の選択信号21によってシフトレジ
スタ12に入力される。
シフトレジスタ12内のデータをプロセッサに読込むた
めには、変換レジスタ11ヘシフトレジスタ12の出力
端子17を接続し、各々のシフトクロック18及び22
を印加することによって、シフトレジスタ12のデータ
は変換レジスタ11に並列データとして揃う。
めには、変換レジスタ11ヘシフトレジスタ12の出力
端子17を接続し、各々のシフトクロック18及び22
を印加することによって、シフトレジスタ12のデータ
は変換レジスタ11に並列データとして揃う。
そこで、変換レジスタ11のデータは出力信号線14よ
りプロセッサへ転送される。
りプロセッサへ転送される。
このように、従来の方式は変換レジスタを必要とし、さ
らに変換レジスタのシフトクロックおよびシフトレジス
タのシフトクロックを生成する必要があったため、回路
が複雑になっていた。
らに変換レジスタのシフトクロックおよびシフトレジス
タのシフトクロックを生成する必要があったため、回路
が複雑になっていた。
後に述べる本発明を採用することによって、変換レジス
タは必要でなくなるため、並→直、直→並変換時のシフ
トクロック生成を不要とする。
タは必要でなくなるため、並→直、直→並変換時のシフ
トクロック生成を不要とする。
本発明は上記従来技術において極めて簡単な構成で直並
列変換を自由に行なうことのできる信号変換装置を提供
するものである。
列変換を自由に行なうことのできる信号変換装置を提供
するものである。
以下、本発明の一実施例を第2図とともに説明する。
第2図において、21は直列データモードの入力端子、
22は直列データモードと並列データモードを区別する
選択制御信号の入力端子、23〜26はそれぞれ並列デ
ータの入力端子、27はアンドゲート、オアーゲートに
より構成されたマルチプレクサ、28〜31はそれぞれ
マルチプレクサ27の出力端子、32〜35はシフトレ
ジスタ、36〜39はそれぞれシフトレジスタ32〜3
5の出力端子、40は並列モードの時のクロックパルス
の入力端子、41は直列モード時のクロックパルスの入
力端子、42はシフトレジスタ32〜35へ加えられる
クロックパルスの出力端子である。
22は直列データモードと並列データモードを区別する
選択制御信号の入力端子、23〜26はそれぞれ並列デ
ータの入力端子、27はアンドゲート、オアーゲートに
より構成されたマルチプレクサ、28〜31はそれぞれ
マルチプレクサ27の出力端子、32〜35はシフトレ
ジスタ、36〜39はそれぞれシフトレジスタ32〜3
5の出力端子、40は並列モードの時のクロックパルス
の入力端子、41は直列モード時のクロックパルスの入
力端子、42はシフトレジスタ32〜35へ加えられる
クロックパルスの出力端子である。
次に動作を説明する。
(1)並列入力直列出力の場合
マルチプレクサ27の選択制御信号22を11111に
することにより入力端子23 、24 。
することにより入力端子23 、24 。
25.26に加わった制御装置からの信号はマルチプレ
クサ27の出力端子28.29.30゜31にあられれ
それぞれシフトレジスタ32゜33.34,35に入力
される。
クサ27の出力端子28.29.30゜31にあられれ
それぞれシフトレジスタ32゜33.34,35に入力
される。
同時に端子40に加わった並列入力のときのクロックパ
ルスが各シフトレジスタ32 、33 、34 、35
に加えられる。
ルスが各シフトレジスタ32 、33 、34 、35
に加えられる。
このようにして並列データをシフトレジスタ32.33
.34.35に書込むことができる。
.34.35に書込むことができる。
この並列入力はシフトレジスタが一杯になった時点で終
了する。
了する。
次に並列入力データの直列出力変化について説明する。
まず並列にシフトレジスタ32 、33 。34.35
へ入力されたデータを直列出力する場場合は、マルチプ
レクサ27の選択制御端子22に加わる信号を”0″に
することによりシフトレジスタ32の出力端子36をシ
フトレジスタ33の入力端子29に、シフトレジスタ3
3の出力端子37をシフトレジスタ34の入力端子30
に、シフトレジスタ34の出力端子38をシフトレジス
タ35の入力端子31に接続することにより、シフトレ
ジスタ32,33゜34.35を一列にシフトレジスタ
に構成する。
へ入力されたデータを直列出力する場場合は、マルチプ
レクサ27の選択制御端子22に加わる信号を”0″に
することによりシフトレジスタ32の出力端子36をシ
フトレジスタ33の入力端子29に、シフトレジスタ3
3の出力端子37をシフトレジスタ34の入力端子30
に、シフトレジスタ34の出力端子38をシフトレジス
タ35の入力端子31に接続することにより、シフトレ
ジスタ32,33゜34.35を一列にシフトレジスタ
に構成する。
このように構成されたシフトレジスタの出力端子39か
ら、直列入出力モード時のクロックパルスを入力端子4
1に加えることにより、クロックライン42にあられれ
るクロックパルスによって各シフトレジスタ32.33
.34,35゜の内容は直列に出力される。
ら、直列入出力モード時のクロックパルスを入力端子4
1に加えることにより、クロックライン42にあられれ
るクロックパルスによって各シフトレジスタ32.33
.34,35゜の内容は直列に出力される。
)直列入力並列出力の場合
シフトレジスタへの直列入力の場合は、直列出力の場合
と同様に選択制御端子22に加わる信号を0゛とし、シ
フトレジスタ32,33゜34.35を一列に構成する
。
と同様に選択制御端子22に加わる信号を0゛とし、シ
フトレジスタ32,33゜34.35を一列に構成する
。
したがって直列入力端子21より入力される直列データ
を、端子41に加わる直列入出力モード時のクロックパ
ルス入力によってシフトレジスタ32,33゜34.3
5への直列入力が行なわれる。
を、端子41に加わる直列入出力モード時のクロックパ
ルス入力によってシフトレジスタ32,33゜34.3
5への直列入力が行なわれる。
シフトレジスタ32,33,34,35に直列入力され
た内容は並列モードクロック入力端子40にクロックパ
ルスを入力することによって各シフトレジスタ32.3
3.34.35の出力端子36.37,38.39より
順次制御装置へ取出すことができる。
た内容は並列モードクロック入力端子40にクロックパ
ルスを入力することによって各シフトレジスタ32.3
3.34.35の出力端子36.37,38.39より
順次制御装置へ取出すことができる。
このようにして直列人力並列出力の変換は終了する。
並列入力されたデータの順序は直列出力時には保たれな
いが、直列出力された媒体より読出されたデータを直列
入力するので、直列入力終了時においては、直列出力前
の状態、即ち並列入力された後の状態とシフトレジスタ
32.33.34.35の内容とが一致するので並列出
力によって順次正しく読出すことが可能である。
いが、直列出力された媒体より読出されたデータを直列
入力するので、直列入力終了時においては、直列出力前
の状態、即ち並列入力された後の状態とシフトレジスタ
32.33.34.35の内容とが一致するので並列出
力によって順次正しく読出すことが可能である。
上記実施例より明らかなように本発明によればシフトレ
ジスタの入出力データの直並列変換をマルチプレクサを
用いて、シフトレジスタの接続状態を変更し、並列のデ
ータ列を直列のビット列(但し、ビット順序は問わない
)へ、また直列のビット列を並列データ列(最初のデー
タ順に戻される)に変換できるため、相方の変換操作に
より最終的にデータの語順に変更を生じることはなく、
従来技術のように直並列変換レジスタを別途に用いる方
法より直並列変換が簡単に行なえる特徴がある。
ジスタの入出力データの直並列変換をマルチプレクサを
用いて、シフトレジスタの接続状態を変更し、並列のデ
ータ列を直列のビット列(但し、ビット順序は問わない
)へ、また直列のビット列を並列データ列(最初のデー
タ順に戻される)に変換できるため、相方の変換操作に
より最終的にデータの語順に変更を生じることはなく、
従来技術のように直並列変換レジスタを別途に用いる方
法より直並列変換が簡単に行なえる特徴がある。
第1図は従来の一実施例の信号変換装置のブロック図、
第2図は本発明の一実施例による信号変換装置のブ冶ツ
ク図である。 8・・・・・・マルチプレクサ、32〜35・・・・・
・シフトレジスタ。
第2図は本発明の一実施例による信号変換装置のブ冶ツ
ク図である。 8・・・・・・マルチプレクサ、32〜35・・・・・
・シフトレジスタ。
Claims (1)
- 10個のシフトレジスタ(但しnは2以上の整数)と、
nビットの並列データが入力される並列入力線と、n個
の2人力1出力マルチプレクサと、直列データが入力さ
れる直列データ入力線と、前記並列データまたは前記直
列データの前記マルチプレクサへの入力を選択する入力
選択制御信号が入力される選択制御信号線とを備え、i
番目(i=1.2.・・・・・・、n)の前記マルチプ
レクサの出力をi番目の前記シフトレジスタの入力に接
続し、i番目の前記マルチプレクサの一方の人力にi番
目の前記並列入力線を接続するとともに、他方の入力に
、i−1で前記直列データ入力線を、i二2以上でi−
1番目の前記シフトレジスタの出力を接続し、i番目の
前記シフトレジスタの出力をi番目の並列データ出力と
し、n番目の前記シフトレジスタの出力を直列データ出
力とし、前記入力選択制御信号が第1のモード時の、前
記n個のシフトレジスタが直列に接続されるように前記
n個のマルチプレクサを制御し、前記入力選択制御信号
が第2のモードの時、前記n個のシフトレジスタが並列
になるように前記n個のマルチプレクサを制御すること
を特徴とする信号変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9369274A JPS5843934B2 (ja) | 1974-08-14 | 1974-08-14 | シンゴウヘンカンソウチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9369274A JPS5843934B2 (ja) | 1974-08-14 | 1974-08-14 | シンゴウヘンカンソウチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5121466A JPS5121466A (ja) | 1976-02-20 |
JPS5843934B2 true JPS5843934B2 (ja) | 1983-09-30 |
Family
ID=14089444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9369274A Expired JPS5843934B2 (ja) | 1974-08-14 | 1974-08-14 | シンゴウヘンカンソウチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5843934B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5526808U (ja) * | 1978-08-09 | 1980-02-21 | ||
US4586678A (en) * | 1984-03-28 | 1986-05-06 | Nsk-Warner K.K. | Automatic locking retractor |
JPS6111284U (ja) * | 1984-06-26 | 1986-01-23 | 沖電線株式会社 | 基板接続コネクタ |
JPS61230537A (ja) * | 1985-04-05 | 1986-10-14 | Hitachi Ltd | 信号多重回路 |
JPS62160483A (ja) * | 1986-01-08 | 1987-07-16 | 富士通株式会社 | 表示回路 |
CN100525115C (zh) * | 2003-08-18 | 2009-08-05 | 罗姆股份有限公司 | 半导体集成电路器件 |
-
1974
- 1974-08-14 JP JP9369274A patent/JPS5843934B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5121466A (ja) | 1976-02-20 |
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