JPH0637627A - カウンタ読込み方式 - Google Patents
カウンタ読込み方式Info
- Publication number
- JPH0637627A JPH0637627A JP4189066A JP18906692A JPH0637627A JP H0637627 A JPH0637627 A JP H0637627A JP 4189066 A JP4189066 A JP 4189066A JP 18906692 A JP18906692 A JP 18906692A JP H0637627 A JPH0637627 A JP H0637627A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- counter
- flop
- circuit
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 読出し回路の伝搬時間に見合った遅延を加え
て非同期カウンタのカウント値を読み出すようにするこ
とによりカウント値を正確に読み出すことができるカウ
ンタの読込み方式を得る。 【構成】 非同期カウンタ１０のフリップフロップ１１
〜１４の値を読み込むために、読出し回路４０のメモリ
用フリップフロップ４１〜４４の書込みパルスを同時に
入力するのではなく、非同期カウンタの伝搬時間に見合
うだけの遅延を加え書込みパルスをずらしながら各メモ
リ用フリップフロップ４１〜４４に書込む。
て非同期カウンタのカウント値を読み出すようにするこ
とによりカウント値を正確に読み出すことができるカウ
ンタの読込み方式を得る。 【構成】 非同期カウンタ１０のフリップフロップ１１
〜１４の値を読み込むために、読出し回路４０のメモリ
用フリップフロップ４１〜４４の書込みパルスを同時に
入力するのではなく、非同期カウンタの伝搬時間に見合
うだけの遅延を加え書込みパルスをずらしながら各メモ
リ用フリップフロップ４１〜４４に書込む。
Description
【０００１】
【産業上の利用分野】本発明はカウンタ読込み方式に係
り、特にディジタルカウンタの読込み方式に関する。
り、特にディジタルカウンタの読込み方式に関する。
【０００２】
【従来の技術】フリップフロップを用いたカウンタには
同期式カウンタと非同期式カウンタがある。同期式カウ
ンタは前段のフリップフロップの出力と後段のフリップ
フロップの出力が同期する利点があるが、回路構成が複
雑になり、高速化が困難になるなどの欠点がある。従っ
て、多ビットが必要である場合は非同期カウンタとせざ
るを得ない。
同期式カウンタと非同期式カウンタがある。同期式カウ
ンタは前段のフリップフロップの出力と後段のフリップ
フロップの出力が同期する利点があるが、回路構成が複
雑になり、高速化が困難になるなどの欠点がある。従っ
て、多ビットが必要である場合は非同期カウンタとせざ
るを得ない。
【０００３】図４は非同期カウンタを用いた読出し方式
を示すもので、１ａ〜１ｃはフリップフロップであって
非同期式カウンタ１０を形成し、２はカウンタ１０のフ
リップフロップ１ａ〜１ｃの各出力信号Ｑ0〜Ｑ2を書込
み読出し指令クロック信号ＷＲＣＬＫを入力とし、パラ
レルデータを出力するフリップフロップからなる読出し
回路である。
を示すもので、１ａ〜１ｃはフリップフロップであって
非同期式カウンタ１０を形成し、２はカウンタ１０のフ
リップフロップ１ａ〜１ｃの各出力信号Ｑ0〜Ｑ2を書込
み読出し指令クロック信号ＷＲＣＬＫを入力とし、パラ
レルデータを出力するフリップフロップからなる読出し
回路である。
【０００４】
【発明が解決しようとする課題】図４に示すカウンタ読
込み方式では、フリップフロップ１ａ（ＦＦ１）が動作
してからフリップフロップ１ｂ（ＦＦ２）が動作するた
め全ビット動作するため、全ビット動作するには（ビッ
ト数）×（フリップフロップの段数）だけ時間が必要で
あり、この動作時間をクロック信号ＣＬＫの速さが上ま
わった場合には、常時任意のビットが不定であり、この
値をコンピュータ（ＣＰＵ）で読込むのは困難であっ
た。
込み方式では、フリップフロップ１ａ（ＦＦ１）が動作
してからフリップフロップ１ｂ（ＦＦ２）が動作するた
め全ビット動作するため、全ビット動作するには（ビッ
ト数）×（フリップフロップの段数）だけ時間が必要で
あり、この動作時間をクロック信号ＣＬＫの速さが上ま
わった場合には、常時任意のビットが不定であり、この
値をコンピュータ（ＣＰＵ）で読込むのは困難であっ
た。
【０００５】本発明は上述の問題点に鑑みてなされたも
ので、その目的とするところは、読出し回路の伝搬時間
に見合った遅延を加えて非同期カウンタのカウント値を
読出すようにすることによりカウント値を正確に読出す
ことができるカウンタの読込み方式を提供することであ
る。
ので、その目的とするところは、読出し回路の伝搬時間
に見合った遅延を加えて非同期カウンタのカウント値を
読出すようにすることによりカウント値を正確に読出す
ことができるカウンタの読込み方式を提供することであ
る。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、フリップフロップからなる非同期カウン
タと、フリップフロップからなり該非同期カウンタのカ
ウント値を読出す読出し回路からなるカウンタの読出し
装置において、前記読出し回路の伝搬時間に見合った遅
延を加えて書込要求信号をずらしながら前記非同期カウ
ンタのカウント値を前記読出し回路に書込むことを特徴
とする。
成するために、フリップフロップからなる非同期カウン
タと、フリップフロップからなり該非同期カウンタのカ
ウント値を読出す読出し回路からなるカウンタの読出し
装置において、前記読出し回路の伝搬時間に見合った遅
延を加えて書込要求信号をずらしながら前記非同期カウ
ンタのカウント値を前記読出し回路に書込むことを特徴
とする。
【０００７】
【作用】非同期カウンタのフリップフロップの値を読み
込むために、読出し回路のメモリ用フリップフロップの
書込みパルスを同時に入力するのではなく、非同期カウ
ンタの伝搬時間に見合うだけの遅延を加え書込みパルス
をずらしながら各メモリ用フリップフロップに書込む事
で非同期カウンタの動作のずれを吸収する。
込むために、読出し回路のメモリ用フリップフロップの
書込みパルスを同時に入力するのではなく、非同期カウ
ンタの伝搬時間に見合うだけの遅延を加え書込みパルス
をずらしながら各メモリ用フリップフロップに書込む事
で非同期カウンタの動作のずれを吸収する。
【０００８】
【実施例】以下に本発明の実施例によるカウンタ読込み
方式について図１〜図３を参照しながら説明する。
方式について図１〜図３を参照しながら説明する。
【０００９】図１は本発明の第１実施例によるカウンタ
読込み方式を実行する回路構成を示すもので、非同期カ
ウンタ１０は直列接続されたフリップフロップ１１ａ〜
１１ｄからなり、非同期カウンタ１０のフリップフロッ
プ１１ａ（ＦＦ１）の入力段にはフリップフロップ２１
（ＦＦ５）が接続されており、このＦＦ５はクロック信
号ＣＬＫと読込み要求信号ＲＤを入力として同期回路２
０を形成する。３０はディレイラインであって遅延回路
３１〜３４からなり、４０はカウンタメモリ回路であっ
て、このカウンタメモリ回路４０はカウンタ値メモリ用
フリップフロップ４１〜４４からなる。
読込み方式を実行する回路構成を示すもので、非同期カ
ウンタ１０は直列接続されたフリップフロップ１１ａ〜
１１ｄからなり、非同期カウンタ１０のフリップフロッ
プ１１ａ（ＦＦ１）の入力段にはフリップフロップ２１
（ＦＦ５）が接続されており、このＦＦ５はクロック信
号ＣＬＫと読込み要求信号ＲＤを入力として同期回路２
０を形成する。３０はディレイラインであって遅延回路
３１〜３４からなり、４０はカウンタメモリ回路であっ
て、このカウンタメモリ回路４０はカウンタ値メモリ用
フリップフロップ４１〜４４からなる。
【００１０】フリップフロップ４１（ＦＦ６）はフリッ
プフロップ２１の出力を遅延回路３１を介して入力とす
るとともにフリップフロップ１１の出力を入力とする。
フリップフロップ４２はフリップフロップ１２の出力と
遅延回路３２の出力を入力とし、フリップフロップ４３
はフリップフロップ１３の出力と遅延回路３３の出力を
入力とし、フリップフロップ４４はフリップフロップ１
４の出力と遅延回路３４の出力を入力する。
プフロップ２１の出力を遅延回路３１を介して入力とす
るとともにフリップフロップ１１の出力を入力とする。
フリップフロップ４２はフリップフロップ１２の出力と
遅延回路３２の出力を入力とし、フリップフロップ４３
はフリップフロップ１３の出力と遅延回路３３の出力を
入力とし、フリップフロップ４４はフリップフロップ１
４の出力と遅延回路３４の出力を入力する。
【００１１】上記構成において、３０の各遅延回路３１
〜３４は非同期カウンタ１０の各フリップフロップ１１
〜１４の伝搬時間以上の値を遅らせるものとし、なおか
つ最後の遅延回路３４の出力が出るまでの時間は、クロ
ック信号ＣＬＫの次のパルスまでの時間よりも短い時各
メモリ用Ｆ／Ｆ６〜９は各フリップフロップＦ／Ｆ１〜
４が動作に読み込まれるため、各カウンタが動作中に値
を読み込むという問題は生じない。カウンタ値メモリ用
フリップフロップ４１〜４４の書込みパルスはフリップ
フロップ２１の出力をディレイラインで遅らせつつ順次
書き込まれるように発生させる。すなわち、定まった時
間遅れを持つディレイライン３０を付加することによ
り、定まった遅れで確定したデータを出力し、読み込み
完了で終了する。
〜３４は非同期カウンタ１０の各フリップフロップ１１
〜１４の伝搬時間以上の値を遅らせるものとし、なおか
つ最後の遅延回路３４の出力が出るまでの時間は、クロ
ック信号ＣＬＫの次のパルスまでの時間よりも短い時各
メモリ用Ｆ／Ｆ６〜９は各フリップフロップＦ／Ｆ１〜
４が動作に読み込まれるため、各カウンタが動作中に値
を読み込むという問題は生じない。カウンタ値メモリ用
フリップフロップ４１〜４４の書込みパルスはフリップ
フロップ２１の出力をディレイラインで遅らせつつ順次
書き込まれるように発生させる。すなわち、定まった時
間遅れを持つディレイライン３０を付加することによ
り、定まった遅れで確定したデータを出力し、読み込み
完了で終了する。
【００１２】図２は本発明の他の実施例によるカウンタ
読込み方式を実施するための回路構成を示すもので、こ
の回路ではディレイライン３０で遅らせる代わりに遅延
用のクロック信号ＣＬＫにより各書込みパルスを遅らせ
ている。すなわち、図２において２２はクロック信号Ｃ
ＬＫを入力とするインバータ、２３はインバータの出力
と読込み要求信号ＲＤを入力とするフリップフロップ２
３（Ｓ１）で同期回路２０Ａを構成する。３４はフリッ
プフロップ２３の出力とクロック信号ＣＬＫＤを入力と
するフリップフロップ（Ｃ0）、３５はフリップフロッ
プ３４の出力と信号ＣＬＫＤを入力とするフリップフロ
ップ（Ｃ1）、３６はフリップフロップ３５の出力と信
号ＣＬＫＤを入力とするフリップフロップ（Ｃ2）で、
これらによって遅延回路３０Ａを構成する。
読込み方式を実施するための回路構成を示すもので、こ
の回路ではディレイライン３０で遅らせる代わりに遅延
用のクロック信号ＣＬＫにより各書込みパルスを遅らせ
ている。すなわち、図２において２２はクロック信号Ｃ
ＬＫを入力とするインバータ、２３はインバータの出力
と読込み要求信号ＲＤを入力とするフリップフロップ２
３（Ｓ１）で同期回路２０Ａを構成する。３４はフリッ
プフロップ２３の出力とクロック信号ＣＬＫＤを入力と
するフリップフロップ（Ｃ0）、３５はフリップフロッ
プ３４の出力と信号ＣＬＫＤを入力とするフリップフロ
ップ（Ｃ1）、３６はフリップフロップ３５の出力と信
号ＣＬＫＤを入力とするフリップフロップ（Ｃ2）で、
これらによって遅延回路３０Ａを構成する。
【００１３】図２の回路構成では、カウンタ１０の各フ
リップフロップＱ0〜Ｑ2のトータルの伝搬時間はクロッ
ク信号ＣＬＫの１周期の半分以下とする。この方式では
クロック信号ＣＬＫの半周期で全非同期カウンタの動作
を、残りの半周期でフリップフロップＤ0〜Ｄ2への書込
みを行う。
リップフロップＱ0〜Ｑ2のトータルの伝搬時間はクロッ
ク信号ＣＬＫの１周期の半分以下とする。この方式では
クロック信号ＣＬＫの半周期で全非同期カウンタの動作
を、残りの半周期でフリップフロップＤ0〜Ｄ2への書込
みを行う。
【００１４】図３は動作タイミングを示すもので、クロ
ック信号ＣＬＫにより非同期カウンタＱ0〜Ｑ2が所定の
時間的な遅れを生じながら順次動作している。さらに、
遅延用のクロック信号ＣＬＫＤにより読込み要求信号Ｒ
Ｄをずらしながら各メモリＤ0〜Ｄ2に書込み、これによ
り非同期カウンタの値を読み込む。また、ＲＥＤＹは読
込み完了の信号である。
ック信号ＣＬＫにより非同期カウンタＱ0〜Ｑ2が所定の
時間的な遅れを生じながら順次動作している。さらに、
遅延用のクロック信号ＣＬＫＤにより読込み要求信号Ｒ
Ｄをずらしながら各メモリＤ0〜Ｄ2に書込み、これによ
り非同期カウンタの値を読み込む。また、ＲＥＤＹは読
込み完了の信号である。
【００１５】
【発明の効果】本発明は、以上の如くであって、非同期
カウンタから読込み回路への書込みにあたって、読出し
回路のメモリ用フリップフロップ伝搬時間に応じて遅延
をかけ書込パルスをずらしながらメモリ用フリップフロ
ップに書込むようにしたから、カウンタのカウンタ値を
正確に読み出すことが可能となる。
カウンタから読込み回路への書込みにあたって、読出し
回路のメモリ用フリップフロップ伝搬時間に応じて遅延
をかけ書込パルスをずらしながらメモリ用フリップフロ
ップに書込むようにしたから、カウンタのカウンタ値を
正確に読み出すことが可能となる。
【図１】本発明の実施例によるカウンタ読込み方式の回
路図。
路図。
【図２】本発明の他の実施例によるカウンタ読込み方式
の回路図。
の回路図。
【図３】図２のカウンタ読込み方式の動作タイミングチ
ャート。
ャート。
【図４】従来のカウンタ読込み方式の回路図。
１０…非同期カウンタ １１〜１４…フリップフロップ ２０…同期回路 ２０Ａ…同期回路 ２１…フリップフロップ ３０…ディレイライン ３０Ａ…遅延回路 ３１〜３３…遅延回路 ３４〜３６…フリップフロップ ４０…読出し回路 ４１〜４４…フリップフロップ
Claims (1)
- 【請求項１】 フリップフロップからなる非同期カウン
タと、フリップフロップからなり該非同期カウンタのカ
ウント値を読出す読出し回路からなるカウンタの読出し
装置において、前記読出し回路の伝搬時間に見合った遅
延を加えて書込要求信号をずらしながら前記非同期カウ
ンタのカウント値を前記読出し回路に書込むことを特徴
とするカウンタ読込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189066A JPH0637627A (ja) | 1992-07-16 | 1992-07-16 | カウンタ読込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189066A JPH0637627A (ja) | 1992-07-16 | 1992-07-16 | カウンタ読込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637627A true JPH0637627A (ja) | 1994-02-10 |
Family
ID=16234731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189066A Pending JPH0637627A (ja) | 1992-07-16 | 1992-07-16 | カウンタ読込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012235290A (ja) * | 2011-04-28 | 2012-11-29 | Fujitsu Ltd | カウンタ回路およびカウンタ回路のサンプリング補正方法 |
-
1992
- 1992-07-16 JP JP4189066A patent/JPH0637627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012235290A (ja) * | 2011-04-28 | 2012-11-29 | Fujitsu Ltd | カウンタ回路およびカウンタ回路のサンプリング補正方法 |
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