JP2704063B2 - Ｃｃｄイメージセンサ制御回路 - Google Patents
Ｃｃｄイメージセンサ制御回路Info
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- JP2704063B2 JP2704063B2 JP3176449A JP17644991A JP2704063B2 JP 2704063 B2 JP2704063 B2 JP 2704063B2 JP 3176449 A JP3176449 A JP 3176449A JP 17644991 A JP17644991 A JP 17644991A JP 2704063 B2 JP2704063 B2 JP 2704063B2
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Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ装置に関
し、特に、ＣＣＤイメージセンサ制御回路に関する。
し、特に、ＣＣＤイメージセンサ制御回路に関する。
【０００２】
【従来の技術】図３は、ファクシミリ装置における従来
のＣＣＤ読み取り系回路である。
のＣＣＤ読み取り系回路である。
【０００３】図３において、１はＣＣＤイメージセンサ
制御回路であり、この制御回路１より発生するクロック
のうち、Φ1 は奇数列シフトクロック、Φ2 は偶数列シ
フトクロック、Ｓ／Ｈはサンプルホールドクロック、Ｒ
ＳはＣＣＤリセットクロックである。さらに２はＣＣＤ
イメージセンサ、３はＣＣＤイメージセンサ２より出力
されるシリアル画信号、４はシリアル／パラレル変換回
路、５はシリアル／パラレル変換回路４より出力される
パラレル画信号、６は１バイトラッチ回路、７はライン
メモリ、８はＣＰＵ、９はＣＣＤ基本クロック、１０は
１バイトラッチ回路６への書込みパルスを発生するため
の４ビット同期式カウンタ、１１はインバータである。
制御回路であり、この制御回路１より発生するクロック
のうち、Φ1 は奇数列シフトクロック、Φ2 は偶数列シ
フトクロック、Ｓ／Ｈはサンプルホールドクロック、Ｒ
ＳはＣＣＤリセットクロックである。さらに２はＣＣＤ
イメージセンサ、３はＣＣＤイメージセンサ２より出力
されるシリアル画信号、４はシリアル／パラレル変換回
路、５はシリアル／パラレル変換回路４より出力される
パラレル画信号、６は１バイトラッチ回路、７はライン
メモリ、８はＣＰＵ、９はＣＣＤ基本クロック、１０は
１バイトラッチ回路６への書込みパルスを発生するため
の４ビット同期式カウンタ、１１はインバータである。
【０００４】ＣＣＤイメージセンサ制御回路１より発生
するＣＣＤイメージセンサ制御回路クロック：Φ1 、Φ
2 、Ｓ／Ｈ、ＲＳによってＣＣＤイメージセンサ２から
シリアル／パラレル変換回路４へシリアル画信号３が転
送され、さらにインバータ１１の出力である書込みパル
スにより１バイトずつパラレル信号５を１バイトラッチ
回路６へ書込み、さらにそのデータをＣＰＵ８より発生
する読出しパルスによって、１バイト分のシリアル画信
号の転送時間内に、１バイトずつパラレル画信号６ａで
読み出し、ラインメモリ７へ格納する。
するＣＣＤイメージセンサ制御回路クロック：Φ1 、Φ
2 、Ｓ／Ｈ、ＲＳによってＣＣＤイメージセンサ２から
シリアル／パラレル変換回路４へシリアル画信号３が転
送され、さらにインバータ１１の出力である書込みパル
スにより１バイトずつパラレル信号５を１バイトラッチ
回路６へ書込み、さらにそのデータをＣＰＵ８より発生
する読出しパルスによって、１バイト分のシリアル画信
号の転送時間内に、１バイトずつパラレル画信号６ａで
読み出し、ラインメモリ７へ格納する。
【０００５】
【発明が解決しようとする課題】ファクシミリ装置にお
けるＣＰＵは複数の割込処理によってデータの読み出し
や書き込みを行う。ＣＣＤよりのパラレルデータを１バ
イトラッチ回路から読み出す場合、その時ＣＰＵが他の
割込み処理を行っている間は、そのデータの読み出しは
できなくなる。
けるＣＰＵは複数の割込処理によってデータの読み出し
や書き込みを行う。ＣＣＤよりのパラレルデータを１バ
イトラッチ回路から読み出す場合、その時ＣＰＵが他の
割込み処理を行っている間は、そのデータの読み出しは
できなくなる。
【０００６】この従来のＣＣＤイメージセンサ制御回路
では、ＣＣＤイメージセンサからシリアル／パラレル変
換回路へ１バイト分のシリアル画信号を転送している間
に、ＣＰＵが１バイトラッチ回路より１バイトのパラレ
ルデータを読み出さないと、新しいバラレルデータに置
き換わってしまう危険性があった。
では、ＣＣＤイメージセンサからシリアル／パラレル変
換回路へ１バイト分のシリアル画信号を転送している間
に、ＣＰＵが１バイトラッチ回路より１バイトのパラレ
ルデータを読み出さないと、新しいバラレルデータに置
き換わってしまう危険性があった。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＣＣＤ
イメージセンサ制御回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＣＣＤ
イメージセンサ制御回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＣＣＤイメージセンサ制御回路は、１
バイトラッチ回路への書込みパルスを入力して“ハイレ
ベル”信号を出力する第１のフリップフロップと、読み
出しパルスを入力して“ロウレベル”信号を出力する第
２のフリップフロップと、上記第１、第２のフリップフ
ロップの２出力を入力して一定時間内に“ハイレベル”
信号を出力するＡＮＤゲートと、このＡＮＤゲートの
“ハイレベル”信号と各ＣＣＤ制御クロックを入力して
クロックとは無関係に一定時間“ハイレベル”信号を出
力するＯＲゲートとを備えて構成される。
に、本発明に係るＣＣＤイメージセンサ制御回路は、１
バイトラッチ回路への書込みパルスを入力して“ハイレ
ベル”信号を出力する第１のフリップフロップと、読み
出しパルスを入力して“ロウレベル”信号を出力する第
２のフリップフロップと、上記第１、第２のフリップフ
ロップの２出力を入力して一定時間内に“ハイレベル”
信号を出力するＡＮＤゲートと、このＡＮＤゲートの
“ハイレベル”信号と各ＣＣＤ制御クロックを入力して
クロックとは無関係に一定時間“ハイレベル”信号を出
力するＯＲゲートとを備えて構成される。
【０００９】即ち、本発明によれば、さらに具体的に
は、ＣＣＤイメージセンサ２よりシリアル画信号を取り
出しそれをＣＰＵ８が１バイトずつパラレルデータをラ
インメモリ７へ読み出すファクシミリ装置において、１
バイトラッチ回路６への書込みパルス２１をフリップフ
ロップ１６のクロツク端子ＣＫへ入力し、その立上りで
“ハイレベル”を出力すると共に、１バイトラッチ回路
６への読出しパルス２２をフリップフロップ１７のクロ
ック端子ＣＫへ入力し、その立上がりで“ロウレベル”
を出力し、さらにその出力をフリップフロップ１６のリ
セット端子Ｒへ入力し、フリップフロップ１６の出力２
３を“ロウレベル”にし、フリップフロップ１６の出力
を２入力ＡＮＤゲート２０の片方へ、また書き込みパル
スの逆信号をもう一方へ入力し、ＡＮＤゲート２０の出
力からは一定時間“ハイレベル”の信号を出力し、これ
を各ＣＣＤ制御クロック（Φ1 、Φ2 、Ｓ／Ｈ、ＲＳ）
と共に２入力ＯＲゲート１２、１３、１４、１５へ入力
することにより、１バイトシリアル転送時間内にＣＰＵ
８が１バイトパライルデータを読出さなかった場合に、
ＣＰＵ８がデータを読出すまで各ＣＣＤ制御クロックを
一時的にストップさせ、読取り系画信号の抜けを防ぐこ
とを特徴とするＣＣＤイメージセンサ制御回路が得られ
る。
は、ＣＣＤイメージセンサ２よりシリアル画信号を取り
出しそれをＣＰＵ８が１バイトずつパラレルデータをラ
インメモリ７へ読み出すファクシミリ装置において、１
バイトラッチ回路６への書込みパルス２１をフリップフ
ロップ１６のクロツク端子ＣＫへ入力し、その立上りで
“ハイレベル”を出力すると共に、１バイトラッチ回路
６への読出しパルス２２をフリップフロップ１７のクロ
ック端子ＣＫへ入力し、その立上がりで“ロウレベル”
を出力し、さらにその出力をフリップフロップ１６のリ
セット端子Ｒへ入力し、フリップフロップ１６の出力２
３を“ロウレベル”にし、フリップフロップ１６の出力
を２入力ＡＮＤゲート２０の片方へ、また書き込みパル
スの逆信号をもう一方へ入力し、ＡＮＤゲート２０の出
力からは一定時間“ハイレベル”の信号を出力し、これ
を各ＣＣＤ制御クロック（Φ1 、Φ2 、Ｓ／Ｈ、ＲＳ）
と共に２入力ＯＲゲート１２、１３、１４、１５へ入力
することにより、１バイトシリアル転送時間内にＣＰＵ
８が１バイトパライルデータを読出さなかった場合に、
ＣＰＵ８がデータを読出すまで各ＣＣＤ制御クロックを
一時的にストップさせ、読取り系画信号の抜けを防ぐこ
とを特徴とするＣＣＤイメージセンサ制御回路が得られ
る。
【００１０】
【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。
図面を参照しながら具体的に説明する。
【００１１】図１は本発明に係るＣＣＤ制御クロック一
時停止回路２７を含むＣＣＤ画信号読み取り系回路を示
すブロック構成図である。
時停止回路２７を含むＣＣＤ画信号読み取り系回路を示
すブロック構成図である。
【００１２】図１を参照するに、参照番号１から１１ま
では従来の技術にて説明したものと同じ要素であり、参
照番号１２から１５までは２入力ＯＲゲート、１６、１
７はフリップフロップ（ＦＦ）、１８、２６はインバー
タ、１９は遅延調整用バッファ、２０は２入力ＡＮＤゲ
ートをそれぞれ示している。
では従来の技術にて説明したものと同じ要素であり、参
照番号１２から１５までは２入力ＯＲゲート、１６、１
７はフリップフロップ（ＦＦ）、１８、２６はインバー
タ、１９は遅延調整用バッファ、２０は２入力ＡＮＤゲ
ートをそれぞれ示している。
【００１３】図２は、図１における本発明に係る一時停
止回路２７内の各素子の出力信号のタイミングチャート
である。
止回路２７内の各素子の出力信号のタイミングチャート
である。
【００１４】図１、図２を参照するに、１バイトラッチ
回路６への書き込みパルス２１を同時にフリップフロッ
プ（ＦＦ）１６へ入力することにより、その立上り３０
でフリップフロップ１６の出力２３は“ハイレベル”３
１となる（フリップフロップ１６のデータ入力端子Ｄを
＋５Ｖ：“ハイレベル”にしてあるため）。また、１バ
イトラッチ回路６の読み出しパルス２２を同時にフリッ
プフロップ（ＦＦ）１７へ入力することによりその立上
り３２で、フリップフロップ１６の出力２３は“ロウレ
ベル”３３となる（フリップフロップ１７のデータ入力
端子ＤをＧＮＤ、“ロウレベル”にしてあり、さらにこ
のフリップフロップ１７の出力Ｑをフリップフロップ１
６のリセット端子Ｒへ入力してあるため）。
回路６への書き込みパルス２１を同時にフリップフロッ
プ（ＦＦ）１６へ入力することにより、その立上り３０
でフリップフロップ１６の出力２３は“ハイレベル”３
１となる（フリップフロップ１６のデータ入力端子Ｄを
＋５Ｖ：“ハイレベル”にしてあるため）。また、１バ
イトラッチ回路６の読み出しパルス２２を同時にフリッ
プフロップ（ＦＦ）１７へ入力することによりその立上
り３２で、フリップフロップ１６の出力２３は“ロウレ
ベル”３３となる（フリップフロップ１７のデータ入力
端子ＤをＧＮＤ、“ロウレベル”にしてあり、さらにこ
のフリップフロップ１７の出力Ｑをフリップフロップ１
６のリセット端子Ｒへ入力してあるため）。
【００１５】これより、フリップフロップ１６の出力２
３と書き込みパルスの逆信号２４を２入力ＡＮＤゲート
２０へ入力し、１バイト転送後の次の書き込みパルス３
４が入力されるまでに読み出しパルスが入力されなかっ
た場合、次の読み出しパルス３５が入力されるまで、そ
の間、２入力ＡＮＤゲート２０の出力信号２５は“ハイ
レベル”となる。
３と書き込みパルスの逆信号２４を２入力ＡＮＤゲート
２０へ入力し、１バイト転送後の次の書き込みパルス３
４が入力されるまでに読み出しパルスが入力されなかっ
た場合、次の読み出しパルス３５が入力されるまで、そ
の間、２入力ＡＮＤゲート２０の出力信号２５は“ハイ
レベル”となる。
【００１６】２入力ＡＮＤゲート２０の出力信号２５を
さらに、４個の２入力ＯＲゲート：１２、１３、１４、
１５の各片方へ入力すると同時に、もう一方に４種の各
ＣＣＤ制御クロックを入力し、その各出力をＣＣＤイメ
ージセンサ２へ入力することにより、上記“ハイレベ
ル”の間、各ＣＣＤ制御クロックも“ハイレベル”また
は“ロウレベル”に固定し、すなわちクロックの動作を
ストップさせる（図２では各ＣＣＤ制御クロックを“ハ
イレベル”にしている）。
さらに、４個の２入力ＯＲゲート：１２、１３、１４、
１５の各片方へ入力すると同時に、もう一方に４種の各
ＣＣＤ制御クロックを入力し、その各出力をＣＣＤイメ
ージセンサ２へ入力することにより、上記“ハイレベ
ル”の間、各ＣＣＤ制御クロックも“ハイレベル”また
は“ロウレベル”に固定し、すなわちクロックの動作を
ストップさせる（図２では各ＣＣＤ制御クロックを“ハ
イレベル”にしている）。
【００１７】また２入力ＡＮＤゲート２０の出力２５の
“ハイレベル”をインバータ２６を通して“ロウレベ
ル”にして、カウンタ１０のイネーブル端子ＥＮＰ／Ｔ
へ入力することにより、書き込みパルスの立上りを遅ら
せている。
“ハイレベル”をインバータ２６を通して“ロウレベ
ル”にして、カウンタ１０のイネーブル端子ＥＮＰ／Ｔ
へ入力することにより、書き込みパルスの立上りを遅ら
せている。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵが他の割込み処理を行っているために、ＣＣＤイ
メージセンサからシリアル／パラレル変換回路へ１バイ
ト分のシリアル画信号の転送中に万が一、ＣＰＵが１バ
イトラツチ回路よりデータを読み出すことができなくて
も、ＣＰＵがそのデータを読み出すまでの間、各ＣＣＤ
制御クロック及び書き込みパルスを一時的にストップ、
即ち、シリアル画信号データをＣＣＤイメージセンサ出
力でホールドさせることにより、１バイトラツチ回路へ
書き込まれたデータをすべて抜け目なく読み出すことが
でき、読み取り系画信号のデータ抜けを防ぐ効果が得ら
れる。
ＣＰＵが他の割込み処理を行っているために、ＣＣＤイ
メージセンサからシリアル／パラレル変換回路へ１バイ
ト分のシリアル画信号の転送中に万が一、ＣＰＵが１バ
イトラツチ回路よりデータを読み出すことができなくて
も、ＣＰＵがそのデータを読み出すまでの間、各ＣＣＤ
制御クロック及び書き込みパルスを一時的にストップ、
即ち、シリアル画信号データをＣＣＤイメージセンサ出
力でホールドさせることにより、１バイトラツチ回路へ
書き込まれたデータをすべて抜け目なく読み出すことが
でき、読み取り系画信号のデータ抜けを防ぐ効果が得ら
れる。
【図１】本発明に係るＣＣＤ制御クロック一時停止回路
を含むＣＣＤ画信号読み取り系回路のブロツク構成図で
ある。
を含むＣＣＤ画信号読み取り系回路のブロツク構成図で
ある。
【図２】図１に示した一時停止回路内の各素子の出力信
号を示すタイミングチャートである。
号を示すタイミングチャートである。
【図３】従来のＣＣＤ画信号読み取り系回路のブロック
図である。
図である。
１…ＣＣＤイメージセンサ制御回路 ２…ＣＣＤイメージセンサ ４…シリアル／パラレル変換回路 ６…１バイトラッチ回路 ７…ラインメモリ ８…ＣＰＵ ９…ＣＣＤ基本クロック １０…カウンタ １１、１８、２６…インバータ １２〜１５…２入力ＯＲゲート １６、１７…フリップフロップ（ＦＦ） ２０…２入力ＡＮＤゲート ２１…書き込みパルス ２２…読み出しパルス
Claims (2)
- 【請求項１】 ＣＣＤイメージセンサよりシリアルで画
信号を取り出し、この画信号をＣＰＵが１バイトずつパ
ラレルデータをラインメモリへ読み出すファクシミリ装
置において、ＣＣＤ基本クロックに同期して１バイトシ
リアル転送時間ごとに１バイトラッチ回路へデータを書
込むための書込みパルスを第１のフリップフロップに入
力して第１のレベルを出力すると共に、一方では前記１
バイトラッチ回路よりデータを読出すための読出しパル
スを第２のフリップフロップに入力して第２のレベルを
出力し、この出力を前記第１のフリップフロップに入力
して該第１のフリップフロップの出力を第２のレベルに
し、これをさらにＡＮＤゲートの片方へ入力すると共に
前記書込みパルスの逆信号をもう一方へ入力し、前記Ａ
ＮＤゲートの出力からは一定時間第１のレベルの信号を
出力し、この出力信号を各ＣＣＤ制御クロックと共に各
対応するＯＲゲートに入力することにより、１バイトシ
リアル転送時間内に前記ＣＰＵが１バイトパラレルデー
タを読み出さなかった場合には各ＣＣＤ制御クロックを
一時的に停止させ、前記ＣＰＵがデータを読み出すまで
シリアルの画信号データをＣＣＤイメージセンサ出力で
ホールドすることを特徴としたＣＣＤイメージセンサ制
御回路。 - 【請求項２】 前記２入力ＡＮＤゲートの前記第１のレ
ベルをインバーを通して第２のレベルにし、該第２のレ
ベルをカウンタに入力することにより、前記書込みパル
スの立上りまたは立下りを遅らせることを更に特徴とす
る請求項１に記載のＣＣＤイメージセンサ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176449A JP2704063B2 (ja) | 1991-07-17 | 1991-07-17 | Ｃｃｄイメージセンサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176449A JP2704063B2 (ja) | 1991-07-17 | 1991-07-17 | Ｃｃｄイメージセンサ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522590A JPH0522590A (ja) | 1993-01-29 |
| JP2704063B2 true JP2704063B2 (ja) | 1998-01-26 |
Family
ID=16013905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176449A Expired - Lifetime JP2704063B2 (ja) | 1991-07-17 | 1991-07-17 | Ｃｃｄイメージセンサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704063B2 (ja) |
-
1991
- 1991-07-17 JP JP3176449A patent/JP2704063B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522590A (ja) | 1993-01-29 |
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