JPH0683768A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH0683768A JPH0683768A JP23375792A JP23375792A JPH0683768A JP H0683768 A JPH0683768 A JP H0683768A JP 23375792 A JP23375792 A JP 23375792A JP 23375792 A JP23375792 A JP 23375792A JP H0683768 A JPH0683768 A JP H0683768A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- signal
- read
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 本発明はデータ転送方式に関し、データ受信
側装置の主導により転送データを非同期に正しく取り込
むことの可能なデータ転送方式の提供を目的とする。 【構成】 第１の装置からの書込データＷＤを保持する
第１の記憶回路１と、第２の装置からの読出信号ＲＰに
より第１の記憶回路１の記憶データＷＤＦを記憶する第
２の記憶回路２と、前記読出信号ＲＰに同期して第１の
記憶回路１をリセットするためのリセット信号ＲＳＰを
発生するリセット回路３と、第１の記憶回路１へのデー
タ書込に係る信号の発生によって前記リセット信号ＲＳ
Ｐを抑止する抑止回路４とを備え、第１の装置からの書
込データを非同期で第２の装置に読み出す。
側装置の主導により転送データを非同期に正しく取り込
むことの可能なデータ転送方式の提供を目的とする。 【構成】 第１の装置からの書込データＷＤを保持する
第１の記憶回路１と、第２の装置からの読出信号ＲＰに
より第１の記憶回路１の記憶データＷＤＦを記憶する第
２の記憶回路２と、前記読出信号ＲＰに同期して第１の
記憶回路１をリセットするためのリセット信号ＲＳＰを
発生するリセット回路３と、第１の記憶回路１へのデー
タ書込に係る信号の発生によって前記リセット信号ＲＳ
Ｐを抑止する抑止回路４とを備え、第１の装置からの書
込データを非同期で第２の装置に読み出す。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送方式に関し、
更に詳しくは第１の装置からのバッファ回路への書込デ
ータを第２の装置に読み出すデータ転送方式に関する。
今日、多くのディジタル装置では、装置間におけるデー
タ、コマンド又はステータス信号の転送にこの種のデー
タ転送方式を採用している。
更に詳しくは第１の装置からのバッファ回路への書込デ
ータを第２の装置に読み出すデータ転送方式に関する。
今日、多くのディジタル装置では、装置間におけるデー
タ、コマンド又はステータス信号の転送にこの種のデー
タ転送方式を採用している。
【０００２】
【従来の技術】図６は従来のデータ転送方式を説明する
図で、図において１００はランダムなタイミングにデー
タを発生する第１の装置、２００はデータを受信すると
共にこれらを収集・処理するソフトウエア構成の第２の
装置、６はデータ１個分を記憶するバッファ回路であ
る。
図で、図において１００はランダムなタイミングにデー
タを発生する第１の装置、２００はデータを受信すると
共にこれらを収集・処理するソフトウエア構成の第２の
装置、６はデータ１個分を記憶するバッファ回路であ
る。
【０００３】装置１００が書込パルス信号ＷＰにより書
込データＷＤをバッファ回路６に書き込むと、該バッフ
ァ回路６ではバッファエンプティー信号ＢＥＭＰ＝０、
かつデータレディー信号ＤＲＤＹ＝１になる。一方、装
置２００では、データレディー信号ＤＲＤＹ＝１により
データ受信のための強制割込が発生し、その割込処理に
おいて読出パルス信号ＲＰを発生することにより、バッ
ファ回路６からの読出データＲＤ（＝書込データＷＤ）
を内部に取り込む。そして、バッファ回路６ではバッフ
ァエンプティー信号ＢＥＭＰ＝１、かつデータレディー
信号ＤＲＤＹ＝０になる。
込データＷＤをバッファ回路６に書き込むと、該バッフ
ァ回路６ではバッファエンプティー信号ＢＥＭＰ＝０、
かつデータレディー信号ＤＲＤＹ＝１になる。一方、装
置２００では、データレディー信号ＤＲＤＹ＝１により
データ受信のための強制割込が発生し、その割込処理に
おいて読出パルス信号ＲＰを発生することにより、バッ
ファ回路６からの読出データＲＤ（＝書込データＷＤ）
を内部に取り込む。そして、バッファ回路６ではバッフ
ァエンプティー信号ＢＥＭＰ＝１、かつデータレディー
信号ＤＲＤＹ＝０になる。
【０００４】このように、従来は、装置１００と装置２
００との間でデータレディー信号ＤＲＤＹやバッファエ
ンプティー信号ＢＥＭＰのやり取りを行うことにより相
互に同期をとりながらデータ転送を行っていた。
００との間でデータレディー信号ＤＲＤＹやバッファエ
ンプティー信号ＢＥＭＰのやり取りを行うことにより相
互に同期をとりながらデータ転送を行っていた。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
方式であると、データ転送に関しては常に装置１００が
主導でかつ装置２００が従属の関係になるために、装置
２００における通常の処理は装置１００からのデータ転
送に基づく強制割込によって頻繁に中断されてしまうこ
とになる。このことが、装置２００における処理負担を
増し、そのソフトウエア設計を困難なものにさせてい
た。更に、装置２００が複数の装置１００からのデータ
を収集するようなシステムにおいては、装置２００の処
理負担は更に増し、そのソフトウエア設計は一層困難な
ものになってしまう。
方式であると、データ転送に関しては常に装置１００が
主導でかつ装置２００が従属の関係になるために、装置
２００における通常の処理は装置１００からのデータ転
送に基づく強制割込によって頻繁に中断されてしまうこ
とになる。このことが、装置２００における処理負担を
増し、そのソフトウエア設計を困難なものにさせてい
た。更に、装置２００が複数の装置１００からのデータ
を収集するようなシステムにおいては、装置２００の処
理負担は更に増し、そのソフトウエア設計は一層困難な
ものになってしまう。
【０００６】本発明の目的は、データ受信側装置の主導
により転送データを非同期に正しく取り込むことの可能
なデータ転送方式を提供することにある。
により転送データを非同期に正しく取り込むことの可能
なデータ転送方式を提供することにある。
【０００７】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のデータ転送方式は、
第１の装置からの書込データＷＤを保持する第１の記憶
回路１と、第２の装置からの読出信号ＲＰにより第１の
記憶回路１の記憶データＷＤＦを記憶する第２の記憶回
路２と、前記読出信号ＲＰに同期して第１の記憶回路１
をリセットするためのリセット信号ＲＳＰを発生するリ
セット回路３と、第１の記憶回路１へのデータ書込に係
る信号の発生によって前記リセット信号ＲＳＰを抑止す
る抑止回路４とを備え、第１の装置からの書込データを
非同期で第２の装置に読み出すものである。
により解決される。即ち、本発明のデータ転送方式は、
第１の装置からの書込データＷＤを保持する第１の記憶
回路１と、第２の装置からの読出信号ＲＰにより第１の
記憶回路１の記憶データＷＤＦを記憶する第２の記憶回
路２と、前記読出信号ＲＰに同期して第１の記憶回路１
をリセットするためのリセット信号ＲＳＰを発生するリ
セット回路３と、第１の記憶回路１へのデータ書込に係
る信号の発生によって前記リセット信号ＲＳＰを抑止す
る抑止回路４とを備え、第１の装置からの書込データを
非同期で第２の装置に読み出すものである。
【０００８】
【作用】図において、第１の記憶回路１は第１の装置に
よりある時点で書き込まれた書込データＷＤを保持して
いる。この状態で、第２の装置より任意のタイミングで
読出信号ＲＰが発生すると、これにより第１の記憶回路
１の記憶データＷＤＦは第２の記憶回路２に転送され、
更にその出力が読出データＲＤとして第２の装置内に取
り込まれる。
よりある時点で書き込まれた書込データＷＤを保持して
いる。この状態で、第２の装置より任意のタイミングで
読出信号ＲＰが発生すると、これにより第１の記憶回路
１の記憶データＷＤＦは第２の記憶回路２に転送され、
更にその出力が読出データＲＤとして第２の装置内に取
り込まれる。
【０００９】ところで、かかる場合に、もし第２の装置
が読出信号ＲＰを連続して発生してしまうと、第１の記
憶回路１の同一の記憶データＷＤＦは第２の記憶回路２
に重複して転送されてしまう。そこで、リセット回路３
は読出信号ＲＰに同期して第１の記憶回路１をリセット
するためのリセット信号ＲＳＰを発生し、これにより第
１の記憶回路１の内容をデータ転送の度にリセットす
る。
が読出信号ＲＰを連続して発生してしまうと、第１の記
憶回路１の同一の記憶データＷＤＦは第２の記憶回路２
に重複して転送されてしまう。そこで、リセット回路３
は読出信号ＲＰに同期して第１の記憶回路１をリセット
するためのリセット信号ＲＳＰを発生し、これにより第
１の記憶回路１の内容をデータ転送の度にリセットす
る。
【００１０】従って、第２の記憶回路２は１度目の読出
信号ＲＰによって第１の記憶回路１より正規の記憶デー
タＷＤＦを転送されるが、２度目の読出信号ＲＰが発生
した時点までに第１の記憶回路１の記憶データＷＤＦが
更新されていないような場合には、第２の記憶回路２に
は第１の記憶回路１のリセットされたデータが転送され
ることになり、こうして記憶データＷＤＦの２重転送が
防止される。
信号ＲＰによって第１の記憶回路１より正規の記憶デー
タＷＤＦを転送されるが、２度目の読出信号ＲＰが発生
した時点までに第１の記憶回路１の記憶データＷＤＦが
更新されていないような場合には、第２の記憶回路２に
は第１の記憶回路１のリセットされたデータが転送され
ることになり、こうして記憶データＷＤＦの２重転送が
防止される。
【００１１】しかし、第２の装置からの１度目の読出信
号ＲＰの発生後、略同時に第１の記憶回路１の記憶デー
タＷＤＦが新たなデータ（以前と同一内容のデータでも
良い）に更新されたような場合には、上記のままでは第
１の記憶回路１の２度目の記憶データＷＤＦがリセット
信号ＲＳＰによりリセットされてしまう。そこで、抑止
回路４は、リセット信号ＲＳＰの発生時点に第１の記憶
回路１へのデータ書込に係る信号が発生している場合に
は、該信号によってリセット信号ＲＳＰを抑止する。
号ＲＰの発生後、略同時に第１の記憶回路１の記憶デー
タＷＤＦが新たなデータ（以前と同一内容のデータでも
良い）に更新されたような場合には、上記のままでは第
１の記憶回路１の２度目の記憶データＷＤＦがリセット
信号ＲＳＰによりリセットされてしまう。そこで、抑止
回路４は、リセット信号ＲＳＰの発生時点に第１の記憶
回路１へのデータ書込に係る信号が発生している場合に
は、該信号によってリセット信号ＲＳＰを抑止する。
【００１２】かくして、本発明によれば、従来のように
データ転送のための同期信号を使用しなくても、第２の
装置の主導の下で、第１の装置からの書込データを第２
の装置に非同期でかつ正しく読み出すことができる。
データ転送のための同期信号を使用しなくても、第２の
装置の主導の下で、第１の装置からの書込データを第２
の装置に非同期でかつ正しく読み出すことができる。
【００１３】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のデ
ータ転送方式の構成を示す図で、図において１００はハ
ードウエア構成により１ビットのステータス情報を発生
する第１の装置、２００はＣＰＵのソフトウエア構成に
より１ビットのステータス情報を収集・処理する第２の
装置、１はＪＫタイプのフリップフロップ回路（Ｆ
Ｆ）、２はＤタイプのフリップフロップ回路（ＦＦ）、
３はリセット回路、３１，３２はＤタイプのフリップフ
ロップ回路（ＦＦ）、３３はＡＮＤゲート回路、４は抑
止回路、４１はインバータ回路、４２はＡＮＤゲート回
路、５はＡＮＤゲート回路である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のデ
ータ転送方式の構成を示す図で、図において１００はハ
ードウエア構成により１ビットのステータス情報を発生
する第１の装置、２００はＣＰＵのソフトウエア構成に
より１ビットのステータス情報を収集・処理する第２の
装置、１はＪＫタイプのフリップフロップ回路（Ｆ
Ｆ）、２はＤタイプのフリップフロップ回路（ＦＦ）、
３はリセット回路、３１，３２はＤタイプのフリップフ
ロップ回路（ＦＦ）、３３はＡＮＤゲート回路、４は抑
止回路、４１はインバータ回路、４２はＡＮＤゲート回
路、５はＡＮＤゲート回路である。
【００１４】図３は第１実施例のデータ転送方式の動作
タイミングチャートで、以下に図２，図３を参照して第
１実施例のデータ転送方式の動作を詳細に説明する。装
置１００は、内部でステータス情報が発生すると、書込
データＷＤ（＝１）を出力し、該書込データＷＤはクロ
ック信号ＣＫによりフリップフロップ回路１に書き込ま
れる。このフリップフロップ回路１はその後に書込デー
タＷＤ＝０になってもその記憶データＷＤＦ＝１を保持
している。
タイミングチャートで、以下に図２，図３を参照して第
１実施例のデータ転送方式の動作を詳細に説明する。装
置１００は、内部でステータス情報が発生すると、書込
データＷＤ（＝１）を出力し、該書込データＷＤはクロ
ック信号ＣＫによりフリップフロップ回路１に書き込ま
れる。このフリップフロップ回路１はその後に書込デー
タＷＤ＝０になってもその記憶データＷＤＦ＝１を保持
している。
【００１５】この状態で、装置２００からは、任意のタ
イミングにデータ読出のためのチップセレクト信号ＣＳ
及びリードイネーブル信号ＲＥが出力され、これにより
ＡＮＤゲート回路５からは読出パルス信号ＲＰが発生す
る。そして、フリップフロップ回路１の記憶データＷＤ
Ｆ（＝１）は読出パルス信号ＲＰの立ち上がりによって
フリップフロップ回路２に転送され、更にその出力は読
出データＲＤ（＝１）として装置２００内に取り込まれ
る。
イミングにデータ読出のためのチップセレクト信号ＣＳ
及びリードイネーブル信号ＲＥが出力され、これにより
ＡＮＤゲート回路５からは読出パルス信号ＲＰが発生す
る。そして、フリップフロップ回路１の記憶データＷＤ
Ｆ（＝１）は読出パルス信号ＲＰの立ち上がりによって
フリップフロップ回路２に転送され、更にその出力は読
出データＲＤ（＝１）として装置２００内に取り込まれ
る。
【００１６】一方、リセット回路３は読出パルス信号Ｒ
Ｐに同期してフリップフロップ回路１をリセットするた
めのリセット信号ＲＳＰを発生する。しかし、この例で
は、装置２００からの１度目の読出パルス信号ＲＰの発
生後、略同時に装置１００より２番目の書込データＷＤ
（＝１）が出力されている。これによりＡＮＤゲート回
路４２の入力はインバータ回路４１の出力により消勢さ
れ、これによりフリップフロップ回路１はリセットされ
ずに、装置１００からの２番目の書込データＷＤ（＝
１）が書き込まれる。
Ｐに同期してフリップフロップ回路１をリセットするた
めのリセット信号ＲＳＰを発生する。しかし、この例で
は、装置２００からの１度目の読出パルス信号ＲＰの発
生後、略同時に装置１００より２番目の書込データＷＤ
（＝１）が出力されている。これによりＡＮＤゲート回
路４２の入力はインバータ回路４１の出力により消勢さ
れ、これによりフリップフロップ回路１はリセットされ
ずに、装置１００からの２番目の書込データＷＤ（＝
１）が書き込まれる。
【００１７】次いで、装置２００からは、任意のタイミ
ングに２度目の読出パルス信号ＲＰが発生しており、こ
れによりフリップフロップ回路１の記憶データＷＤＦ
（＝１）はフリップフロップ回路２に転送され、更にそ
の出力は読出データＲＤ（＝１）として装置２００内に
取り込まれる。そして、この例では、装置２００からの
２度目の読出パルス信号ＲＰの発生時点では装置１００
より３番目の書込データＷＤが出力されていないので、
この場合のフリップフロップ回路１はリセット信号ＲＳ
Ｐによりリセットされる。
ングに２度目の読出パルス信号ＲＰが発生しており、こ
れによりフリップフロップ回路１の記憶データＷＤＦ
（＝１）はフリップフロップ回路２に転送され、更にそ
の出力は読出データＲＤ（＝１）として装置２００内に
取り込まれる。そして、この例では、装置２００からの
２度目の読出パルス信号ＲＰの発生時点では装置１００
より３番目の書込データＷＤが出力されていないので、
この場合のフリップフロップ回路１はリセット信号ＲＳ
Ｐによりリセットされる。
【００１８】更に、装置２００からは、任意のタイミン
グに３度目の読出パルス信号ＲＰが発生しており、これ
によりフリップフロップ回路１の記憶データＷＤＦ（＝
０）はフリップフロップ回路２に転送され、更にその出
力は読出データＲＤ（＝０）として装置２００内に取り
込まれる。なお、上記第１実施例ではステータス情報が
１ビットの場合を述べたが、ステータス情報が複数ビッ
トの場合は、図示のようなフリップフロップ回路１及び
２をビット数分だけ複数並列に設ければ良い。
グに３度目の読出パルス信号ＲＰが発生しており、これ
によりフリップフロップ回路１の記憶データＷＤＦ（＝
０）はフリップフロップ回路２に転送され、更にその出
力は読出データＲＤ（＝０）として装置２００内に取り
込まれる。なお、上記第１実施例ではステータス情報が
１ビットの場合を述べたが、ステータス情報が複数ビッ
トの場合は、図示のようなフリップフロップ回路１及び
２をビット数分だけ複数並列に設ければ良い。
【００１９】図４は第２実施例のデータ転送方式の構成
を示す図で、図において１００は複数ビットのデータを
発生する第１の装置、２００はＣＰＵのソフトウエア構
成により複数ビットのデータを収集・処理する第２の装
置、１０，２０はＤタイプのレジスタ（ＲＥＧ）、３０
はリセット回路、３１，３２はＤタイプのフリップフロ
ップ回路（ＦＦ）、３４はＮＡＮＤゲート回路、４０は
抑止回路、４１はインバータ回路、５はＡＮＤゲート回
路である。
を示す図で、図において１００は複数ビットのデータを
発生する第１の装置、２００はＣＰＵのソフトウエア構
成により複数ビットのデータを収集・処理する第２の装
置、１０，２０はＤタイプのレジスタ（ＲＥＧ）、３０
はリセット回路、３１，３２はＤタイプのフリップフロ
ップ回路（ＦＦ）、３４はＮＡＮＤゲート回路、４０は
抑止回路、４１はインバータ回路、５はＡＮＤゲート回
路である。
【００２０】図５は第２実施例のデータ転送方式の動作
タイミングチャートで、以下に図４，図５を参照して第
２実施例のデータ転送方式の動作を詳細に説明する。装
置１００は、内部でデータＡが発生すると、書込データ
ＷＤ（＝Ａ）及び書込パルス信号ＷＰを出力し、該書込
データＷＤ（＝Ａ）をレジスタ１０に書き込む。このレ
ジスタ１０は次のデータ書込が行われるまでは記憶デー
タＷＤＦ（＝Ａ）を保持している。
タイミングチャートで、以下に図４，図５を参照して第
２実施例のデータ転送方式の動作を詳細に説明する。装
置１００は、内部でデータＡが発生すると、書込データ
ＷＤ（＝Ａ）及び書込パルス信号ＷＰを出力し、該書込
データＷＤ（＝Ａ）をレジスタ１０に書き込む。このレ
ジスタ１０は次のデータ書込が行われるまでは記憶デー
タＷＤＦ（＝Ａ）を保持している。
【００２１】この状態で、装置２００からは、任意のタ
イミングに読出パルス信号ＲＰが発生し、これによりレ
ジスタ１０の記憶データＷＤＦ（＝Ａ）は読出パルス信
号ＲＰの立ち上がりによりレジスタ２０に転送され、更
にその出力は読出データＲＤ（＝Ａ）として装置２００
内に取り込まれる。一方、リセット回路３０は読出パル
ス信号ＲＰに同期してレジスタ１０をリセットするため
のリセット信号ＲＳＰを発生する。しかし、この例で
は、装置２００からの１度目の読出パルス信号ＲＰの発
生後、略同時に装置１００より２番目の書込パルス信号
ＷＰが出力されているので、インバータ回路４１の出力
によりフリップフロップ回路３１，３２は強制リセット
され、その結果、レジスタ１０の内容はリセットされず
に、装置１００からの２番目の書込データＷＤ（＝Ｂ）
が書き込まれる。
イミングに読出パルス信号ＲＰが発生し、これによりレ
ジスタ１０の記憶データＷＤＦ（＝Ａ）は読出パルス信
号ＲＰの立ち上がりによりレジスタ２０に転送され、更
にその出力は読出データＲＤ（＝Ａ）として装置２００
内に取り込まれる。一方、リセット回路３０は読出パル
ス信号ＲＰに同期してレジスタ１０をリセットするため
のリセット信号ＲＳＰを発生する。しかし、この例で
は、装置２００からの１度目の読出パルス信号ＲＰの発
生後、略同時に装置１００より２番目の書込パルス信号
ＷＰが出力されているので、インバータ回路４１の出力
によりフリップフロップ回路３１，３２は強制リセット
され、その結果、レジスタ１０の内容はリセットされず
に、装置１００からの２番目の書込データＷＤ（＝Ｂ）
が書き込まれる。
【００２２】次いで、装置２００からは、任意のタイミ
ングに２度目の読出パルス信号ＲＰが発生しており、こ
れによりレジスタ１０の記憶データＷＤＦ（＝Ｂ）はレ
ジスタ２０に転送され、更にその出力は読出データＲＤ
（＝Ｂ）として装置２００内に取り込まれる。そして、
この例では、装置２００からの２度目の読出パルス信号
ＲＰの発生時点では装置１００より３番目の書込データ
ＷＤが出力されていないので、この場合のレジスタ１０
の内容はリセット信号ＲＳＰによりリセットされる。
ングに２度目の読出パルス信号ＲＰが発生しており、こ
れによりレジスタ１０の記憶データＷＤＦ（＝Ｂ）はレ
ジスタ２０に転送され、更にその出力は読出データＲＤ
（＝Ｂ）として装置２００内に取り込まれる。そして、
この例では、装置２００からの２度目の読出パルス信号
ＲＰの発生時点では装置１００より３番目の書込データ
ＷＤが出力されていないので、この場合のレジスタ１０
の内容はリセット信号ＲＳＰによりリセットされる。
【００２３】更に、装置２００からは、任意のタイミン
グに３度目の読出パルス信号ＲＰが発生しており、これ
によりレジスタ１０の記憶データＷＤＦ（＝０）はレジ
スタ２０に転送され、更にその出力は読出データＲＤ
（＝０）として装置２００内に取り込まれる。なお、上
記第２実施例では書込データＷＤが複数ビットの場合を
述べたが、書込データＷＤが１ビットの場合は、レジス
タ１０，２０の代わりにＤタイプのフリップフロップ回
路を用いれば良い。
グに３度目の読出パルス信号ＲＰが発生しており、これ
によりレジスタ１０の記憶データＷＤＦ（＝０）はレジ
スタ２０に転送され、更にその出力は読出データＲＤ
（＝０）として装置２００内に取り込まれる。なお、上
記第２実施例では書込データＷＤが複数ビットの場合を
述べたが、書込データＷＤが１ビットの場合は、レジス
タ１０，２０の代わりにＤタイプのフリップフロップ回
路を用いれば良い。
【００２４】かくして、上記実施例によれば、従来のよ
うにデータ転送のための同期信号を使用しなくても、装
置２００の主導の下で、装置１００からの書込データを
装置２００に非同期で正しく読み出すことができる。
うにデータ転送のための同期信号を使用しなくても、装
置２００の主導の下で、装置１００からの書込データを
装置２００に非同期で正しく読み出すことができる。
【００２５】
【発明の効果】以上述べた如く本発明のデータ転送方式
は、上記構成であるので、データ受信側装置の主導によ
り転送データを非同期に正しく取り込むことが可能であ
る。
は、上記構成であるので、データ受信側装置の主導によ
り転送データを非同期に正しく取り込むことが可能であ
る。
【図１】図１は本発明の原理的構成図である。
【図２】図２は第１実施例のデータ転送方式の構成を示
す図である。
す図である。
【図３】図３は第１実施例のデータ転送方式の動作タイ
ミングチャートである。
ミングチャートである。
【図４】図４は第２実施例のデータ転送方式の構成を示
す図である。
す図である。
【図５】図５は第２実施例のデータ転送方式の動作タイ
ミングチャートである。
ミングチャートである。
【図６】図６は従来のデータ転送方式を説明する図であ
る。
る。
１ 第１の記憶回路 ２ 第２の記憶回路 ３ リセット回路 ４ 抑止回路
Claims (1)
- 【請求項１】 第１の装置からの書込データ（ＷＤ）を
保持する第１の記憶回路（１）と、 第２の装置からの読出信号（ＲＰ）により第１の記憶回
路（１）の記憶データ（ＷＤＦ）を記憶する第２の記憶
回路（２）と、 前記読出信号（ＲＰ）に同期して第１の記憶回路（１）
をリセットするためのリセット信号（ＲＳＰ）を発生す
るリセット回路（３）と、 第１の記憶回路（１）へのデータ書込に係る信号の発生
によって前記リセット信号（ＲＳＰ）を抑止する抑止回
路（４）とを備え、 第１の装置からの書込データを非同期で第２の装置に読
み出すことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23375792A JP2834948B2 (ja) | 1992-09-01 | 1992-09-01 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23375792A JP2834948B2 (ja) | 1992-09-01 | 1992-09-01 | データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683768A true JPH0683768A (ja) | 1994-03-25 |
| JP2834948B2 JP2834948B2 (ja) | 1998-12-14 |
Family
ID=16960105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23375792A Expired - Fee Related JP2834948B2 (ja) | 1992-09-01 | 1992-09-01 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834948B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978391B2 (en) | 2000-11-01 | 2005-12-20 | Nec Electronics Corporation | Asynchronous bus interface circuit, method of controlling the circuit, microcomputer, and device controlling method |
-
1992
- 1992-09-01 JP JP23375792A patent/JP2834948B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6978391B2 (en) | 2000-11-01 | 2005-12-20 | Nec Electronics Corporation | Asynchronous bus interface circuit, method of controlling the circuit, microcomputer, and device controlling method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2834948B2 (ja) | 1998-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5079693A (en) | Bidirectional FIFO buffer having reread and rewrite means | |
| JP3645584B2 (ja) | データ転送同期装置 | |
| JP3076205B2 (ja) | 先入れ先出しバッファ装置 | |
| JPH0683768A (ja) | データ転送方式 | |
| JP2950856B2 (ja) | ファーストイン・ファーストアウトメモリ構成方式 | |
| JP2828643B2 (ja) | 直線描画装置 | |
| JP4569163B2 (ja) | データ入出力装置およびデータ入出力方法 | |
| JPS6323581B2 (ja) | ||
| JP4696003B2 (ja) | データ転送回路 | |
| JP3592169B2 (ja) | 非同期データ転送制御装置および非同期データ転送制御方法 | |
| JPS633392B2 (ja) | ||
| JPH02105248A (ja) | ファーストイン・ファーストアウトメモリ利用の通信方式 | |
| JP2005174090A (ja) | データ転送回路 | |
| JPH0432922A (ja) | インタフェース制御回路 | |
| JPS6061859A (ja) | マイクロコンピュ−タのデ−タ通信方式 | |
| JP2669028B2 (ja) | コマンドレジスタ回路 | |
| JPH08197788A (ja) | プリンタ制御装置の画像データ読出し回路 | |
| JP2704063B2 (ja) | Ｃｃｄイメージセンサ制御回路 | |
| JP2698606B2 (ja) | 圧縮伸長処理装置 | |
| JPH0458355A (ja) | インタフェース制御回路 | |
| JPH038040A (ja) | １ビット誤リ情報記憶装置 | |
| JPS61125258A (ja) | ステ−タス変化通知方式 | |
| JPH0137019B2 (ja) | ||
| JPH08153033A (ja) | データ転送回路 | |
| JPH0384650A (ja) | データ転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980922 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071002 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091002 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |