JP3076205B2 - 先入れ先出しバッファ装置 - Google Patents
先入れ先出しバッファ装置Info
- Publication number
- JP3076205B2 JP3076205B2 JP06294175A JP29417594A JP3076205B2 JP 3076205 B2 JP3076205 B2 JP 3076205B2 JP 06294175 A JP06294175 A JP 06294175A JP 29417594 A JP29417594 A JP 29417594A JP 3076205 B2 JP3076205 B2 JP 3076205B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- empty
- signal
- full
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Probability & Statistics with Applications (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
First-Out:FIFO) バッファ装置に関し、とくに、FIF
Oバッファ装置内のエラーを検出及び補正できるFIF
Oバッファ装置に関する。
IFOという)バッファ装置は多様な電子・電気分野に
幅広く利用されている。通常のFIFOバッファ装置
は、少なくとも一つのFIFOバッファメモリを備えて
おり、例えば、可変またはより高速のビットレート(bit
rate)を有する不連続のビットストリームの形態で伝送
される入力ディジタルデータを一時的に格納するために
採用され、より低速の一定のビットレートを有する連続
のビットストリームに変換されうる。
は、半導体集績回路を使用して具現され、制限されたハ
ードウェア能力により固定されたビット幅を有する入力
ディジタルデータのみを格納する役目を担当する。した
がって、通常、FIFOバッファ装置は多数のFIFO
バッファメモリを採用し、各々のFIFOバッファメモ
リは、そのビット幅よりはるかに大きいビット幅を有す
る入力ディジタルデータを処理するために、固定された
ビット幅の入力バスを有する。かかる場合に、FIFO
バッファメモリなどは、分けられた入力ディジタルデー
タが同時に処理されるようにこのFIFOバッファメモ
リをイネーブルさせるため、並列形態に配置されてい
る。
けられた入力ディジタルデータが、同時にまたは同期的
に、並列で連結されたFIFOバッファメモリに格納
(書込み)され、また同一の方式でこのFIFOバッフ
ァメモリから入力ディジタルデータと同一の出力ディジ
タルデータを生成するために出力(読出し)される。
対して、書込みまたは読取り制御信号におけるグリチ
(glitch) またはスパイク(spike) のようなノイズによ
って、読取りまたは書込み時に非同期がしばしば発生す
る。よって、エラーが含まれている出力ディジタルデー
タを発生する場合がある。
主な目的は、バッファ装置に存在するエラーを効率的に
検出し、補正できる改善されたFIFOバッファ装置を
提供することである。
に、本発明によると、Nビット入力ディジタルデータを
格納可能で、一定のビットレートを有するNビット出力
ディジタルデータ(Nは、正の整数であるMの倍数)を
発生するFIFOバッファ装置において、前記Nビット
入力ディジタルデータを一時的に格納し、前記Nビット
出力ディジタルデータを同期的に発生する並列に配列さ
れたM個のデータ格納手段であって、このデータ格納手
段の各々はN/Mビット入力ディジタルデータを同期的
に格納し、このN/Mビット入力ディジタルデータを順
次格納するように少なくとも二つ以上の縱続結合のFI
FOバッファメモリを含み、このFIFOバッファメモ
リの各々は充満及び空状態を表す充満及び空フラッグ信
号を含む格納状態信号を発生するところのM個のデータ
格納手段と、前記格納状態信号に応答して前記充満フラ
ッグ及び空フラッグ信号の各々で発生するエラーを表す
充満及び空エラー信号を発生するエラー検出手段と、前
記充満及び空エラー信号に応答して、前記充満エラー及
び空エラー信号に対応して前記データ格納手段から発生
された前記エラーが含まれている格納状態を補正する充
満及び空エラー補正信号を発生するエラー補正手段とを
含むことを特徴とする。
付図面を参照しながら詳細に説明する。
びエラー補正ユニット50を含むFIFOバッファ装置
100が示されている。
第2外部バス10,70と、第1及び第2のデータ格納
モジュール20A,20Bと、エラー検出器40及びエ
ラー補正ユニット50とを含む。
ビット(例えば、16ビット)入力ディジタルデータ
(即ち、ID1〜ID16)を並列に伝送するための第
1外部バス10が内部入力バス10A,10Bと結合さ
れる。また、第2外部バス70は、16ビット出力ディ
ジタルデータ(即ち、0D1〜0D16)を並列に伝送
するように配列された内部出力バス70A,70Bと連
結される。
及び第2のデータ格納モジュール20A,20Bは、L
(例えば、4)個の縱続形態でカップリングされた通常
のFIFOバッファを含む。即ち、各データ格納モジュ
ール20A,20Bは順次に書込み及び読取り動作を行
う四つの縱続結合のFIFOバッファを含む。
るFIFOバッファの数は、このFIFOバッファの各
々の格納能力と入出力ディジタルデータ間のビットレー
トの差に基づいて特定されることに注目しなければなら
ない。
1A〜24A,21B〜24Bの各々の入力段に結合さ
れた内部入力バス10A,10Bは、N/2(例えば、
8)ビット入力ディジタルデータ(例えば、ID1〜I
D8及びID9〜ID16)を並列方式に各々伝送す
る。ここで、Nは正の整数である。内部出力バス70
A,70Bの役目は、内部出力バスの各々がFIFOバ
ッファの各々の出力段に連結されるもの以外には実質的
に内部入力バス10A,10Bの役目と同一である。
けられた8ビット入力ディジタルデータ(即ち、ID1
〜ID8及びID9〜ID16)の各々は、8ビット入
力ディジタルデータの書込み動作を同時に行う第1及び
第2のデータ格納モジュール20A,20Bに各々入力
される。同様に、8ビット出力ディジタルデータ(即
ち、OD1〜OD8及びOD9〜OD16)の各々はデ
ータ格納モジュール20A,20Bの各々から同時に読
み取られる。
バッファ制御ユニット(図示せず)及びエラー検出器4
0に充満フラッグ(full flag)及び空フラッグ(empty
flag) 信号(例えば、FF1AまたはEF1A)のよう
なバッファ状態信号を提供する。かかるバッファ状態信
号はバッファが充満であるか空であるかを表す。FIF
Oバッファ制御ユニットは、第1及び第2のデータ格納
モジュール20A,20Bからの充満フラッグ信号に応
答して、第1及び第2のデータ格納モジュール20A,
20Bの各々に書込み動作を制御する WRITE1及び WRI
TE2の制御信号を決める。またデータ格納モジュール2
0A,20Bからの空フラッグ信号に応答して、第1及
び第2のデータ格納モジュール20A,20Bの各々に
読取り動作を制御するREAD1及びREAD2の制御信号を決
め、この後、これらの信号を各々のFIFOバッファ,
エラー検出器40及びエラー補正ユニット50に提供す
る。データ格納モジュール20A,20Bを制御する書
込み制御信号は各々 WRITE1及び WRITE2の制御信号と
して呼ばれるが互いに同一であり、読取り制御信号のRE
AD1及びREAD2制御信号の場合にも同一である。
けられた8ビット入力ディジタル信号(即ち、ID1〜
ID8及びID9〜ID16)の各々は、FIFOバッ
ファ制御ユニットによって付与された WRITE1及び WRI
TE2の制御信号に各々応答して、第1縱続結合のFIF
Oバッファ21A,21Bに同時に書き込まれる。第1
縱続結合のFIFOバッファ21A,21Bが満たされ
ると、書込み動作は第2縱続結合のFIFOバッファ2
2A,22Bに進む。かかるプロセスは次の縱続結合の
FIFOに対して順番に繰り返される。
行われる。即ち、データ格納モジュールに格納された8
ビット入力ディジタルデータは第1縱続結合のFIFO
バッファから8ビット出力データとして同時に読み取ら
れるたのち、順番に次の縱続結合のFIFOバッファか
ら読み取られる。各内部出力バス70A,70B上の各
8ビット出力データは第2外部バス70で組み合わせる
ことによって、一定のビットレートを有する連続ビット
ストリ−ムの形態として16ビット出力データを発生す
る。
IFOバッファに対して行われる反面、読取り動作は完
全に満たされたFIFOバッファに対して行われること
に注目する必要がある。したがって、もし書込みまたは
読取り動作がi番目の縱続結合のFIFOバッファ( i
=1,2,3,4)に同時に行われなければ、i番目縱
続結合のFIFOバッファからの空フラッグまたは充満
フラッグ信号は同期できず、前記FIFOバッファ装置
100の動作にエラーが発生したことを意味する。
ァ制御ユニットからの書込み制御信号(即ち、 WRITE1
または WRITE2)と読取り制御信号(即ち、READ1また
はREAD2)とを有するi番目の縱続結合のFIFOバッ
ファの各々からの充満フラッグ信号と空フラッグ信号と
を比較することによって、各々のエラーを表す充満及び
空エラー信号FERRORS,ERRORSを発生する。本発明のエラ
ー検出器40に対しては図2を参照しながら詳細に説明
する。
補正ユニット50へ提供されるが、このエラー補正ユニ
ット50は充満エラー信号と書込み制御信号に応答して
充満エラー補正信号FCORRSを生成するように働き、ま
た、空エラー信号と読取り制御信号に応答して空エラー
補正信号ECORRSを生成するように働く。本発明のエラー
補正ユニット50は図3を参照しながら詳細に説明す
る。
検出器40の詳細なブロック図が示されている。エラー
検出器40は第1及び第2エラー検出回路41,42か
らなり、これらの第1及び第2エラー検出回路41,4
2は多数の計数器、例えば、41A〜41Dと42A〜
42Dとを各々含む。
の各計数器への入力は、前記充満フラッグ信号と書込み
制御信号、例えば、 WRITE1または空フラッグ信号と読
取り制御信号、例えば、READ1である。例えば、計数器
41Aへの入力は各々の第1縱続結合のFIFOバッフ
ァ21A,21Bから提供された充満フラッグ信号FF
1A,FF1Bと、FIFOバッファ制御ユニットから
提供された WRITE1の制御信号である。また、計数器4
2Cへの入力は、第3縱続結合のFIFOバッファ23
A,23Bから提供された空フラッグ信号EF3A,E
F3Bと、FIFOバッファ制御ユニットから伝送され
たREAD1の制御信号である。
ると、充満及び空エラー信号として、カウント値「0」
を発生させる。即ち、各々の計数器からの出力はその二
つの入力、例えば、EF3A及びEF3Bが同時に入力
されると、カウント値「0」とされる。もし計数器への
二つの入力が同時に提供されない場合、各々の計数器は
クロック信号として WRITE1またはREAD1制御信号を用
いて、ある「0」ではないカウント値を提供する。換言
すれば、前記カウント値は充満及び空フラッグ信号の間
のクロックインターバルによって決定される。
号FF1Bの発生が充満フラッグ信号FF1Aより二つ
のクロックインターバルだけ先に発生すると、充満エラ
ー信号FERRORS としてカウント値「2」を発生させ、ま
た、計数器42Cは空フラッグ信号EF3Bの発生が空
フラッグ信号EF3Aより二つのクロックインターバル
だけ先に発生すると、空エラー信号EERRORS としてカウ
ント値「2」を発生させる。
たは42C)は、データ格納モジュール(例えば、20
A)を表す充満指定信号FDESまたは空指定信号ED
ESをエラー補正ユニット50へ提供する。前記充満指
定信号FDESまたは空指定信号EDESは以降にFI
FOバッファが満たされたか空きにされたかを指示する
信号である。
補正ユニット50の詳細なブロック図が示されている。
エラー補正ユニット50はパルス発生器51及びエラー
補正器54からなる。パルス発生器51は第1及び第2
パルス発生装置52,53を含み、これら第1及び第2
パルス発生装置52,53は四つの通常のパルス発生回
路52A〜52D及び53A〜53Dを各々に含む。
及び53A〜53Dは図2に示された各計数器41A〜
41D及び42A〜42Dから提供された充満または空
エラー信号FERRORS またはEERRORS を受信して、そこに
入力されたカウント値に対応する数のパルスを有するパ
ルス信号を発生する。例えば、パルス発生回路52A
は、その対応する計数器41Aから提供されたカウント
値「2」を受信すると、二つのパルスを含むパルス信号
を発生する。本発明の望ましい実施例で、パルス幅はパ
ルス発生回路が半クロックインターバル内に必要な数の
パルスを提供するように十分に小さい。
ー補正器54へ伝送される。エラー補正器54は第1及
び第2エラー補正装置55,56を含むが、これら第1
及び第2エラー補正装置55,56は各々に四つのエラ
ー補正回路55A〜55D及び56A〜56Dを含む。
各々のエラー補正回路は各々のパルス発生回路からのパ
ルス信号と、図2に示された対応する計数器からの充満
または空指定信号FDESまたはEDESを受信する。
しかる後、受信されたパルス信号、即ち、充満または空
エラー補正信号FCORRSまたはECORRSを以降に満たされて
いるあるいは空きにされている状態のFIFOバッファ
を含むデータ格納モジュールへ提供することによって、
非同期的な書込みまたは読取り動作により起しデータ格
納状態のエラーを補正する。
示されたエラー検出器40及びエラー補正ユニット50
によって行われた動作が詳細に示されている。同図の図
4(a)及び図4(b)に示すように、各々の書込み及
び読取り制御信号はロジック「ハイ/ロー」レベルのシ
ーケンスからなり、書込み及び読取り動作はロジック
「ハイ」レベル、例えば、a1〜a8とb1〜b8のあ
いだで行われると想定する。書込み及び読取り制御信号
は実サイズで示されていないことに注目するべき必要が
ある。即ち、同図では説明の便宜のために、書込み及び
読取り制御信号が同一のサイズで示されているが、書込
み制御信号のロジック「ハイ」レベルが有する実周波数
は読取り制御信号の場合よりはるかに大きい。これは、
バッファ装置への入力ディジタルデータのビットレート
がバッファ装置からの出力ディジタルデータのビットレ
ートよりはるかに大きいという事実から推論できる。
(例えば、b1′,b″)がi番目FIFOバッファ
(例えば、21A,21B)への書込み時に、図4
(b)に示されたように、例えば、ロジック「ハイ」レ
ベルのb1とb2のあいだに WRITE2の制御信号のロジ
ック「ロー」レベルで発生されて、FIFOバッファ2
1Bがロジック「ハイ」レベルb2によって完全に満た
されると、FIFOバッファ21Bは図4(d)に示さ
れたように、クロック立ち上がり点109でロジック
「ハイ」充満フラッグ信号FF1Bを発生し、次のFI
FOバッファ22Bへの書込み動作を連続的に行う。そ
のあいだ、FIFOバッファ21Aは WRITE1制御信号
のロジック「ハイ」レベルa3とa4によって書込み動
作を行って、a4の立ち上がりによって完全に満たされ
るし、充満フラッグ信号FF1Bの発生から二つのクロ
ックインターバルだけ遅延されたクロック立ち上がり点
112(図4(c)参照)でロジック「ハイ」充満フラ
ッグ信号FF1Aを発生する。前記視点112で充満フ
ラッグ信号FF1Aが発生する時、二つのセットのディ
ジタルデータはロジック「ハイ」レベルb3及びb4に
よってFIFOバッファ22Bの最初の二つの格納領域
に既に格納されている。二つのセットのエラーデータは
b1′及びb1″によってFIFOバッファ21Aに書
き込まれ、データ格納モジュール20A,20B上の書
込み動作はb1′の立ち上がり後に非同期に行われる
が、これはN/2ビット入力ディジタルデータの各対が
データ格納モジュール20A,20Bの同一の格納領域
に格納されていないということを意味することに注目す
るべき必要がある。このような例で、b1′が立ち上が
った後に格納された入力ディジタルデータは読取り動作
時に同期的に読み取れない。いいかえれば、もとの入力
ディジタルデータは読取り動作によって再構成できず、
b1′が立ち上がった後に格納された入力ディジタルデ
ータから発生された全ての出力ディジタルデータは間違
ったものである。
エラー検出器40は基準信号の書込み制御信号を用いて
クロックインターバルをカウントして、カウントされた
値、例えばこの場合には2及びデータ格納モジュール2
0Aを表す充満エラー信号FERRORS 及び充満指定信号FD
ESを発生する場合に、前記カウント値(例えば、2)を
発生する。しかる後、エラー補正ユニット50に含まれ
たパルス発生回路52Aは、充満エラー信号FERRORS に
応答して、図4(a)に示したように、ロジック「ハ
イ」レベルa4及びa5のあいだのロジック「ロー」レ
ベル113の区間のあいだに、図4(e)に示されたよ
うなパルスa1′及びa1″を含むパルス信号を発生す
る。その結果、エラー補正ユニット55Aはエラー検出
器40からの充満指定信号FDESに応答して、パルス発生
回路52Aからの充満補正信号FCORRSのパルス信号をデ
ータ格納モジュール20Aへ提供する。充満補正信号FC
ORRSを WRITE1及び WRITE2の制御信号におけるロジッ
ク「ハイ」レベルa5及びb5が立ち上がる前にデータ
格納モジュール20Aへ提供して、例えば、全て「0」
の値を有する二つのセットのデータはFIFOバッファ
22Aにおける最初の二つの格納領域に格納される。前
記二つのセットの入力ディジタルデータがロジック「ハ
イ」レベルb3及びb4によって、FIFOバッファ2
2Bにおける最初の二つの格納領域に格納されているの
で、次の入力ディジタルデータは WRITE1及び WRITE2
の制御信号に応答して、FIFOバッファ22A及び2
2Bの同一の格納領域に格納される。よって、これらF
IFOバッファ22A及び22B上に同期的な読取り動
作が行なわれるようにイネーブルせしめる。
されたエラーを補正する。例えば、もしノイズb1′及
びb1″が図4に示されたようなFIFOバッファ23
Bの読取り動作時に発生すると、FIFOバッファ23
Bからの空フラッグ信号EF3Bの発生は、FIFOバ
ッファ23Aからの空フラッグ信号EF3Aの発生より
二つのクロックインターバルだけ先に進んで、b1′が
立ち上がった後に読取りされた出力ディジタルデータは
全て間違ったものである。エラー検出器40に含まれた
計数器42Cは、EF3A,EF3B及び読取り制御信
号に応答して、カウント値「2」を有する空エラー信号
EERRORS とデータ格納モジュール20Aを表すエラー指
定信号EDESを発生する。エラー補正ユニット50内に含
まれたパルス発生回路53Cは、空エラー信号EERRORS
に応答して、図4(a)に示されたロジック「ロー」レ
ベル113の区間内に図4(e)に示されたようなパル
スa1′及びa1″を有するパルス信号を発生させる。
パルス発生回路53Cからのパルス信号は、計数器42
Cからのエラー指定信号EDESに応答して、エラー補正回
路56Cによるエラー補正信号ECORRSとしてデータ格納
モジュール20Aに提供される。FIFOバッファ24
Bの最初の二つの格納領域に格納された入力ディジタル
データは、READ2の制御信号のロジック「ハイ」レベル
b3及びb4によって読み取られて、FIFOバッファ
24Aの最初の二つの格納領域に格納された入力ディジ
タルデータがロジック「ハイ」レベルa5の立ち上がり
先にパルスa1′及びa1″によって読み取られるの
で、前記データ格納モジュール20A及び20Bの次の
読取り動作は出力ディジタルデータのエラー発生なしで
同時に行われる。
るために、上記で二つのデータ格納モジュールを参照し
て記述したが、上述された入力ディジタルデータのビッ
ト幅よりはるかに大きいビット幅を有する入力ディジタ
ルデータを受容するために、二つ以上のデータ格納モジ
ュールを用いることができることも当業者には理解でき
るであろう。
いて説明したが、本発明の範囲を逸脱することなく当業
者は種々の改変をなし得るであろう。
IFOバッファが並列で形成されたFIFOバッファ装
置で書込み及び読取り時にエラーが発生した場合、効率
的にエラーを検出して補正することができる。
トを備える新規なFIFOバッファ装置を概略的に示し
た図である。
ブロック図である。
ク図である。
ら発生されたタイミング図である。
Claims (2)
- 【請求項1】 Nビット入力ディジタルデータを格納可
能で、一定のビットレートを有するNビット出力ディジ
タルデータ(Nは、正の整数であるMの倍数)を発生す
る先入れ先出し(FIFO)バッファ装置において、 前記Nビット入力ディジタルデータを一時的に格納し、
前記Nビット出力ディジタルデータを同期的に発生する
並列に配列されたM個のデータ格納手段であって、この
データ格納手段の各々はN/Mビット入力ディジタルデ
ータを同期的に格納し、このN/Mビット入力ディジタ
ルデータを順次格納するように少なくとも二つ以上の縱
続結合のFIFOバッファメモリを含み、このFIFO
バッファメモリの各々は充満及び空状態を表す充満及び
空フラッグ信号を含む格納状態信号を発生するところの
M個のデータ格納手段と、 前記格納状態信号に応答して前記充満フラッグ及び空フ
ラッグ信号の各々で発生するエラーを表す充満及び空エ
ラー信号を発生するエラー検出手段と、 前記充満及び空エラー信号に応答して、前記充満エラー
及び空エラー信号に対応して前記データ格納手段から発
生された前記エラーが含まれている格納状態を補正する
充満及び空エラー補正信号を発生するエラー補正手段と
を含むことを特徴とするFIFOバッファ装置。 - 【請求項2】 前記エラー補正手段は、 前記充満エラー及び空エラー信号に応答して、前記充満
エラー信号及び空エラー信号の各々に対応する数のパル
スを有する第1及び第2パルス信号を発生するパルス発
生手段と、 前記第1パルス信号に応答して、前記充満エラー信号に
対応して前記データ格納手段から発生されたエラーが含
まれている格納状態を補正するための充満エラー補正信
号を発生する第1エラー補正手段と、 前記第2パルス信号に応答して、前記空エラー信号に対
応して前記データ格納手段から発生されたエラーが含ま
れている格納状態を補正するための空エラー補正信号を
発生する第2エラー補正手段とを含むことを特徴とする
請求項1記載のFIFOバッファ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930025674A KR950010770B1 (ko) | 1993-11-29 | 1993-11-29 | 광폭의 데이터전송장치에 있어서 에러검출 및 정정회로 |
KR1993-25674 | 1993-11-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07192452A JPH07192452A (ja) | 1995-07-28 |
JP3076205B2 true JP3076205B2 (ja) | 2000-08-14 |
Family
ID=19369242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06294175A Expired - Lifetime JP3076205B2 (ja) | 1993-11-29 | 1994-11-29 | 先入れ先出しバッファ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5594743A (ja) |
JP (1) | JP3076205B2 (ja) |
KR (1) | KR950010770B1 (ja) |
CN (1) | CN1062668C (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5809337A (en) * | 1996-03-29 | 1998-09-15 | Intel Corporation | Mass storage devices utilizing high speed serial communications |
US20020019660A1 (en) * | 1998-09-05 | 2002-02-14 | Marc Gianotti | Methods and apparatus for a curved stent |
US6584584B1 (en) | 2000-04-10 | 2003-06-24 | Opentv, Inc. | Method and apparatus for detecting errors in a First-In-First-Out buffer |
US6671835B1 (en) | 2000-05-15 | 2003-12-30 | International Business Machines Corporation | Error detection in digital scanning device having parallel data streams |
CN100536020C (zh) * | 2004-07-23 | 2009-09-02 | 华为技术有限公司 | 一种先入先出存储器及其读写地址的调整方法 |
DE102006051866A1 (de) * | 2006-10-31 | 2008-05-08 | Robert Bosch Gmbh | Verfahren zum Senden eines Datenübertragungsblocks und Verfahren und System zum Übertragen eines Datenübtertragungsblocks |
CN101552702B (zh) * | 2008-12-31 | 2011-12-21 | 成都市华为赛门铁克科技有限公司 | 一种数据处理系统的检测系统和方法 |
US7979607B2 (en) * | 2009-02-27 | 2011-07-12 | Honeywell International Inc. | Cascadable high-performance instant-fall-through synchronous first-in-first-out (FIFO) buffer |
CN102279819A (zh) * | 2011-07-28 | 2011-12-14 | 张岭 | 提高固态数据存储系统对于大块数据的存储效率的方法 |
WO2016057567A1 (en) | 2014-10-06 | 2016-04-14 | Cornell University | Methods and systems for synchronization between multiple clock domains |
CN112505527B (zh) * | 2020-12-10 | 2024-03-22 | 杭州迪普信息技术有限公司 | 一种检测集成电路缺陷的方法及装置 |
CN116107795B (zh) * | 2023-04-14 | 2023-07-14 | 苏州萨沙迈半导体有限公司 | 报错电路及芯片设备 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4357702A (en) * | 1980-11-28 | 1982-11-02 | C.N.R., Inc. | Error correcting apparatus |
NL8601437A (nl) * | 1986-06-04 | 1988-01-04 | Philips Nv | Sequentiele bufferinrichting. |
US5325487A (en) * | 1990-08-14 | 1994-06-28 | Integrated Device Technology, Inc. | Shadow pipeline architecture in FIFO buffer |
US5371870A (en) * | 1992-04-24 | 1994-12-06 | Digital Equipment Corporation | Stream buffer memory having a multiple-entry address history buffer for detecting sequential reads to initiate prefetching |
US5384744A (en) * | 1992-11-23 | 1995-01-24 | Paradigm Technology, Inc. | Look ahead flag for FIFO |
-
1993
- 1993-11-29 KR KR1019930025674A patent/KR950010770B1/ko not_active IP Right Cessation
-
1994
- 1994-11-09 US US08/336,606 patent/US5594743A/en not_active Expired - Lifetime
- 1994-11-29 JP JP06294175A patent/JP3076205B2/ja not_active Expired - Lifetime
- 1994-11-29 CN CN94118966A patent/CN1062668C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR950010770B1 (ko) | 1995-09-22 |
KR950016014A (ko) | 1995-06-17 |
CN1062668C (zh) | 2001-02-28 |
US5594743A (en) | 1997-01-14 |
CN1122473A (zh) | 1996-05-15 |
JPH07192452A (ja) | 1995-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4933901A (en) | Method for assigning priority to read and write requests received closely in time | |
JP3076205B2 (ja) | 先入れ先出しバッファ装置 | |
US8291138B2 (en) | Skip based control logic for first in first out buffer | |
US5857005A (en) | Method and apparatus for synchronizing transfer of data between memory cells | |
US6802036B2 (en) | High-speed first-in-first-out buffer | |
AU642547B2 (en) | First-in first-out buffer | |
KR19990061013A (ko) | 데이터 전송속도를 증가시킨 더블 데이터 레이트 싱크로너스 디램 | |
JP2004062630A (ja) | Fifoメモリ及び半導体装置 | |
US5469449A (en) | FIFO buffer system having an error detection and resetting unit | |
US6525980B1 (en) | High speed FIFO synchronous programmable full and empty flag generation | |
US5488712A (en) | Memory circuit with pipeline processing | |
JP4019757B2 (ja) | 記憶装置 | |
US7031206B2 (en) | Digital line delay using a single port memory | |
US7899955B2 (en) | Asynchronous data buffer | |
JP2974476B2 (ja) | メモリ制御装置 | |
US20020004881A1 (en) | Data transfer apparatus and data transfer method | |
JP2000315381A (ja) | ポインタ発生回路及びポインタ発生方法 | |
JP6717781B2 (ja) | 処理装置及び処理方法 | |
US6489805B1 (en) | Circuits, architectures, and methods for generating a periodic signal in a memory | |
JP4355383B2 (ja) | データ蓄積量監視装置 | |
JP2625908B2 (ja) | 非同期エラスティックストアドメモリのジッタ吸収量選択方式 | |
JPH04264644A (ja) | バッファ記憶装置の読出しエラー検出回路 | |
KR940010429B1 (ko) | 동기신호 발생장치 | |
JP3256464B2 (ja) | 非同期転送制御方式 | |
JPS5972845A (ja) | 非同期式デ−タ受信回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080609 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090609 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 13 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |