JPS5972845A - 非同期式デ−タ受信回路 - Google Patents
非同期式デ−タ受信回路Info
- Publication number
- JPS5972845A JPS5972845A JP57182759A JP18275982A JPS5972845A JP S5972845 A JPS5972845 A JP S5972845A JP 57182759 A JP57182759 A JP 57182759A JP 18275982 A JP18275982 A JP 18275982A JP S5972845 A JPS5972845 A JP S5972845A
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- JP
- Japan
- Prior art keywords
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- circuit
- output
- reception
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はディジタル信号の非同期式データ受信回路に関
する。
する。
従来技術における非同期式デー２９１６回路は、送信側
にて特定ノ母ターンのデータを送信し、これを受信側に
てデータ受信開始信号として検出する。検出した後は、
受信データを受信側シフトレジスタにセラ トさせるた
めのレジスタ書き込みクロックを、受信データ変化とほ
かかわ）のない信号発生回路にて発生させ、順次受信デ
ータをシフトレジスタにセットしていくものである。こ
の従来技術におけるデータ送受信は、データ受信開始信
号を検出したら、これをトリガ信号として、受信データ
の自長と同期を一致させた書き込みクロックを受信側の
内部発振回路等で構成された信号発生回路にて作成する
ため、受信データと書き込みクロックとのずれが起とシ
易い。また、受信側では受信データ数だけの書き込みク
ロックを発生したシするため、どうしても回路が複雑と
なる。
にて特定ノ母ターンのデータを送信し、これを受信側に
てデータ受信開始信号として検出する。検出した後は、
受信データを受信側シフトレジスタにセラ トさせるた
めのレジスタ書き込みクロックを、受信データ変化とほ
かかわ）のない信号発生回路にて発生させ、順次受信デ
ータをシフトレジスタにセットしていくものである。こ
の従来技術におけるデータ送受信は、データ受信開始信
号を検出したら、これをトリガ信号として、受信データ
の自長と同期を一致させた書き込みクロックを受信側の
内部発振回路等で構成された信号発生回路にて作成する
ため、受信データと書き込みクロックとのずれが起とシ
易い。また、受信側では受信データ数だけの書き込みク
ロックを発生したシするため、どうしても回路が複雑と
なる。
このことを第１図、第２図を参照して具体的に説明する
。第１図において、送信側制御装置１は送信データ発生
回路２．複数のデータドライバ回路３より成る。一方、
受信側制御装置４はデータレシーバ回路５．データ送信
開始ビラトラ検出するオンディレー回路６．このオンデ
ィレー回路６の出力によυカウンタ動作全開始し・信号
処理ロジック回路７に動作歩進信号を出力するディジタ
ルカウンタ８．信号処理ロジック回路７からの受信デー
タ１゛き込みクロックにより受信ブータラ１１次セット
するためのシフトレジスタ９．最終データ受信後この内
容をセットするためのホールド回路１０．この出力によ
り制御される被制御回路１１および発振回路１２とＡＮ
Ｄ回路１３とで構成される。
。第１図において、送信側制御装置１は送信データ発生
回路２．複数のデータドライバ回路３より成る。一方、
受信側制御装置４はデータレシーバ回路５．データ送信
開始ビラトラ検出するオンディレー回路６．このオンデ
ィレー回路６の出力によυカウンタ動作全開始し・信号
処理ロジック回路７に動作歩進信号を出力するディジタ
ルカウンタ８．信号処理ロジック回路７からの受信デー
タ１゛き込みクロックにより受信ブータラ１１次セット
するためのシフトレジスタ９．最終データ受信後この内
容をセットするためのホールド回路１０．この出力によ
り制御される被制御回路１１および発振回路１２とＡＮ
Ｄ回路１３とで構成される。
上記構成で、送信側制御装置１からは、第２図のタイム
チャートに示すデータｅ１が送信されてくる。このデー
タは非運転中は「１」であり、送信開始で「０」となる
。すると、オンディレー回路６の出力ｅ３は「０」とな
るため、ディジタルカウンタ８はリセット解除され、動
作歩進信号を信号処理ロジック回路７に送る。次に、こ
の信号処理ロジック回路７はある一定の周期でシフトレ
ジスタ９に書き込みクロックｅ４を送シ・受信データヲ
１１次シフトレジスタ９にセットしていく。
チャートに示すデータｅ１が送信されてくる。このデー
タは非運転中は「１」であり、送信開始で「０」となる
。すると、オンディレー回路６の出力ｅ３は「０」とな
るため、ディジタルカウンタ８はリセット解除され、動
作歩進信号を信号処理ロジック回路７に送る。次に、こ
の信号処理ロジック回路７はある一定の周期でシフトレ
ジスタ９に書き込みクロックｅ４を送シ・受信データヲ
１１次シフトレジスタ９にセットしていく。
また、最終データ受傷後セット信号ｅ５ｉホールド回路
１０に送シ、受信データをホールドさせ、被制御回路１
１の制御を行なう。
１０に送シ、受信データをホールドさせ、被制御回路１
１の制御を行なう。
上記従来技術においては、第２図に示す如く、受傷デー
タ語長と書き込みクロックｅ４の周ルｊが一致していな
い時には、曹き込みクロックｔ１〜ｔ４のように受信デ
ータ量が多い程・受信データＡ−Ｄとの間にずれが生じ
、受信動作に不具合を生じることがある。例えば、省き
込みクロックｔ４は、シフトレジスタ１１にデータ「Ｄ
Ｊ奮上セツトべきところ’ｋｒ ＣＪｔ上セツトてしま
うということも起こシうる。
タ語長と書き込みクロックｅ４の周ルｊが一致していな
い時には、曹き込みクロックｔ１〜ｔ４のように受信デ
ータ量が多い程・受信データＡ−Ｄとの間にずれが生じ
、受信動作に不具合を生じることがある。例えば、省き
込みクロックｔ４は、シフトレジスタ１１にデータ「Ｄ
Ｊ奮上セツトべきところ’ｋｒ ＣＪｔ上セツトてしま
うということも起こシうる。
本発明は単位当９のデータ量が多い場合の受信データと
受信データ書き込み信号周期のずれを大巾に減らし、安
定した送受信を可能にすると同時に、受信側回路を簡素
化し得る非同期式データ受信回路を提供することを目的
とする。
受信データ書き込み信号周期のずれを大巾に減らし、安
定した送受信を可能にすると同時に、受信側回路を簡素
化し得る非同期式データ受信回路を提供することを目的
とする。
本発明は送信側から送られてくるディジタルデータを受
信レジスタに書き込む除に、その書込信号をディジタル
データのレベル変化に応じて同期補正することによシ、
受信データとのずれをなくすようにしたことを特徴とす
るものである０〔発明の実施例〕 第３図は本発明の一実施例を示したものである。
信レジスタに書き込む除に、その書込信号をディジタル
データのレベル変化に応じて同期補正することによシ、
受信データとのずれをなくすようにしたことを特徴とす
るものである０〔発明の実施例〕 第３図は本発明の一実施例を示したものである。
送信側制御装置１は送信データ発生回路２と、データド
ライバ回路３で構成され、受信側制御装置４はデータレ
シーバ回路５と、着信データのレベル変化を検出するワ
ンショット回路１４、受信データが変化するとワンショ
ット回路１４の出力により、あるカウント値にセットさ
れ、通常は、発振回路１２によシ受信データの語長と同
一周期で動作するディジタルカウンタ８．受信データを
ディジタルカウンタ８のマックス（オーツ叶１」）ビッ
トにて順次セットしていくためのシフトレジスタ９゜デ
ィジタルカウンタ８の出力ビットがある特定の量である
時に変化することを検出するフ（５） リップフロアゾ回路１５．７リツプフロツ！回路１５の
出力でシフトレジスタ９の出力データをラッチさせるホ
ールド回路１０．この出力データにより制御される被制
御回路１１とで構成される。
ライバ回路３で構成され、受信側制御装置４はデータレ
シーバ回路５と、着信データのレベル変化を検出するワ
ンショット回路１４、受信データが変化するとワンショ
ット回路１４の出力により、あるカウント値にセットさ
れ、通常は、発振回路１２によシ受信データの語長と同
一周期で動作するディジタルカウンタ８．受信データを
ディジタルカウンタ８のマックス（オーツ叶１」）ビッ
トにて順次セットしていくためのシフトレジスタ９゜デ
ィジタルカウンタ８の出力ビットがある特定の量である
時に変化することを検出するフ（５） リップフロアゾ回路１５．７リツプフロツ！回路１５の
出力でシフトレジスタ９の出力データをラッチさせるホ
ールド回路１０．この出力データにより制御される被制
御回路１１とで構成される。
また、従来技術と比較すると、ワンショット回路１４が
追加された代りに、オンディレー回路６゜信号処理ロジ
ック回路７等の複雑な回路が除かれる。
追加された代りに、オンディレー回路６゜信号処理ロジ
ック回路７等の複雑な回路が除かれる。
以上の構成で送信側制御装置１からは、第４図のタイム
チャートに示す如く、送信データｅ８が送信されてくる
。最初のデータが「１」である時は実線、ｒＯＪでおる
時は点線で示すように変化する。このｅ８の立ち下りに
てワンショット回路１４の出力はｅｌＯのように変化し
、ディジタルカウンタ８はカウント量（例えば）ｘ’ｏ
にセットされる。ディジタルカウンタ８の出力ｅ１２は
カウント量がＸ’ｌからＸ’４までの間は「１」となる
ビットであるとし、次に発振回路１２よりクロックｅ９
が入力されるため、ｅ１２は「１」即ちディジタルカウ
ンタ８はＸ’ｌになる。引き続きクロック（６） ｅ９が入力されるとディ・ゾタルカウンタ８はマックス
Ｘ’７となるため、マックスビットａｌｌが「１」とな
る。このとき、受信データｅ８のデータは最初のトリガ
ビット「０」が確定すているため、クロックａｌｌによ
りシフトレジスタ９に１０」のデータがセットされる。
チャートに示す如く、送信データｅ８が送信されてくる
。最初のデータが「１」である時は実線、ｒＯＪでおる
時は点線で示すように変化する。このｅ８の立ち下りに
てワンショット回路１４の出力はｅｌＯのように変化し
、ディジタルカウンタ８はカウント量（例えば）ｘ’ｏ
にセットされる。ディジタルカウンタ８の出力ｅ１２は
カウント量がＸ’ｌからＸ’４までの間は「１」となる
ビットであるとし、次に発振回路１２よりクロックｅ９
が入力されるため、ｅ１２は「１」即ちディジタルカウ
ンタ８はＸ’ｌになる。引き続きクロック（６） ｅ９が入力されるとディ・ゾタルカウンタ８はマックス
Ｘ’７となるため、マックスビットａｌｌが「１」とな
る。このとき、受信データｅ８のデータは最初のトリガ
ビット「０」が確定すているため、クロックａｌｌによ
りシフトレジスタ９に１０」のデータがセットされる。
クロッセｅ９は引き続きディジタルカウンタ８に入力さ
れるため、受信データｅ８がデータ「Ａ」である時にも
ａｌｌは「１」となシ、シフトレジスタ９にはｒＡＪが
セットされる。このように、順にｒＢＪｒｃＪｒＤＪが
シフトレジスタ９にセットされる。この間、受信データ
ｅ８が変化する度にワンショット回路１４の出力ｅｌｏ
でディジタルカウンタ８がＸ′Ｏに初期化され、受信デ
ータｅ８とシフトレジスタ書き込みクロックａｌｌが同
期化されることになる。最終データｒＤＪが送信され終
ると、ディジタルカウンタ８の出力でらるｅ１２が「１
」でおる時に受信データが変化するよう送信側にてデー
タ送信する。
れるため、受信データｅ８がデータ「Ａ」である時にも
ａｌｌは「１」となシ、シフトレジスタ９にはｒＡＪが
セットされる。このように、順にｒＢＪｒｃＪｒＤＪが
シフトレジスタ９にセットされる。この間、受信データ
ｅ８が変化する度にワンショット回路１４の出力ｅｌｏ
でディジタルカウンタ８がＸ′Ｏに初期化され、受信デ
ータｅ８とシフトレジスタ書き込みクロックａｌｌが同
期化されることになる。最終データｒＤＪが送信され終
ると、ディジタルカウンタ８の出力でらるｅ１２が「１
」でおる時に受信データが変化するよう送信側にてデー
タ送信する。
従って、ワンショット回路１４が出力し、＋３１２の「
１」をフリップフロップ回路１５がラッチするため、こ
の出力ｅ１３は「１」に立ち上って、ホールド回路１０
にシフトレジスタ９の全データ「Ａ」〜「Ｄ」がセット
され、受信動作を終了する。一方、フリップフロップ回
路１５は受信データｅ８の立ち上９で第４図のように「
０」に復帰する＠尚１上記実施例においては、受信デー
タレベル変化検出回路金ワンショット回路にて説明した
が、他のトリガ回路でも可能である。また、受信データ
との同期信号発生回路として、ディジタルカウンタを用
いて説明したが、アナログサンプリング回路のようなア
ナログ方式にても可能である。
１」をフリップフロップ回路１５がラッチするため、こ
の出力ｅ１３は「１」に立ち上って、ホールド回路１０
にシフトレジスタ９の全データ「Ａ」〜「Ｄ」がセット
され、受信動作を終了する。一方、フリップフロップ回
路１５は受信データｅ８の立ち上９で第４図のように「
０」に復帰する＠尚１上記実施例においては、受信デー
タレベル変化検出回路金ワンショット回路にて説明した
が、他のトリガ回路でも可能である。また、受信データ
との同期信号発生回路として、ディジタルカウンタを用
いて説明したが、アナログサンプリング回路のようなア
ナログ方式にても可能である。
以上のように本発明によれは、送（Ｎ １ｆ（１１から
の送信データと受信側の受信レジスタ曹き込みクロック
のずれは、送信データが変化する度に補正きれるので、
安定した送受信が可能となる。また、受信レジスタとホ
ールド回路へのデータセット１３号発生回路は従来に比
べて極く小規模の回路にて構成できるようになる。
の送信データと受信側の受信レジスタ曹き込みクロック
のずれは、送信データが変化する度に補正きれるので、
安定した送受信が可能となる。また、受信レジスタとホ
ールド回路へのデータセット１３号発生回路は従来に比
べて極く小規模の回路にて構成できるようになる。
第１図は従来例を示すブロック図、第２図の０１〜ｅ７
けその動作を説明するタイムチャート、第３図は本発明
の一実施例を示すブロック図、第４図の８８〜ｅ１５は
その動作音Ｎｙｌ明するためのタイムチャートである。 １・・・送信側制御装置、２・・・送信データ発生回路
、３・・・データドライバ回路、４・・・受信側制御装
置、５・・・データレシーバ回路、６・・・オンディレ
ー回路、７・・・信号処理ロジック回路、８・・・ディ
ジタルカウンタ、９・・・シフトレジスタ、１０・・・
ホールド回路・１１・・・被制御回路、１２・・・発振
回路、１３・・・ＡＮＤ回路、１４・・・ワンショット
回路、１５・・・フリップフロップ回路。 （７３１７） 代理人 弁理士 則 近 勉 佑（
ほか１名） （９）
けその動作を説明するタイムチャート、第３図は本発明
の一実施例を示すブロック図、第４図の８８〜ｅ１５は
その動作音Ｎｙｌ明するためのタイムチャートである。 １・・・送信側制御装置、２・・・送信データ発生回路
、３・・・データドライバ回路、４・・・受信側制御装
置、５・・・データレシーバ回路、６・・・オンディレ
ー回路、７・・・信号処理ロジック回路、８・・・ディ
ジタルカウンタ、９・・・シフトレジスタ、１０・・・
ホールド回路・１１・・・被制御回路、１２・・・発振
回路、１３・・・ＡＮＤ回路、１４・・・ワンショット
回路、１５・・・フリップフロップ回路。 （７３１７） 代理人 弁理士 則 近 勉 佑（
ほか１名） （９）
Claims (1)
- 送信側制御装置より送信されてくるディジタルデータの
立ち上やや立ち下ジのデータ変化を検出する受信データ
レベル変化検出回路と、受信したディジタルデータ全誉
込信号に同期して査き込む受信レジスタと、前記書込信
号を発生する書込信号発生回路と、前記書込信号を前記
受信データレベル変化検出回路の出力により同期補正す
る回路と、ディジタルデータの受信完了を検出する回路
と、この回路の出力によシ前記受信レジスタに１き込ま
れたディジタルデータをホールドするホールド回路とか
ら成ることを特徴とする非同期式データ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182759A JPS5972845A (ja) | 1982-10-20 | 1982-10-20 | 非同期式デ−タ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182759A JPS5972845A (ja) | 1982-10-20 | 1982-10-20 | 非同期式デ−タ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972845A true JPS5972845A (ja) | 1984-04-24 |
Family
ID=16123931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182759A Pending JPS5972845A (ja) | 1982-10-20 | 1982-10-20 | 非同期式デ−タ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104334A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ten Ltd | 送受信タイミング信号発生回路 |
| US6545617B1 (en) | 1999-06-07 | 2003-04-08 | Mitsubishi Denki Kabushiki Kaisha | Asynchronous serial data receiving device and asynchronous serial data transmitting device |
-
1982
- 1982-10-20 JP JP57182759A patent/JPS5972845A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104334A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ten Ltd | 送受信タイミング信号発生回路 |
| US6545617B1 (en) | 1999-06-07 | 2003-04-08 | Mitsubishi Denki Kabushiki Kaisha | Asynchronous serial data receiving device and asynchronous serial data transmitting device |
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