KR880009520A - 디지탈 데이타 메모리 시스템 - Google Patents

디지탈 데이타 메모리 시스템 Download PDF

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KR880009520A KR1019880000735A KR880000735A KR880009520A KR 880009520 A KR880009520 A KR 880009520A KR 1019880000735 A KR1019880000735 A KR 1019880000735A KR 880000735 A KR880000735 A KR 880000735A KR 880009520 A KR880009520 A KR 880009520A
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Abstract

내용 없음.

Description

디지탈 데이타 메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 실시예를 포함하는 메모리 시스템의 블록선도.

Claims (7)

  1. 단일 집적 회로로 실현될 수 있는 디지탈 메모리 시스템에 있어서, 블록으로 배치된 데이타 기억수단 (50)을 구비하며, 상기 각 블록은 고유의 어드레스를 가지며, D데이타 값 기억을 위해 D데이타 기억 소자를 포함하고 ; 시스템 클럭 신호(CLK)의 소스와 ; 출력 클럭 게이트 신호 (의 소스와 ; 출력 클럭 신호를 발생하기 위해 상기 시스템 클럭 신호와 상기 출력 클럭 게이트 신호를 결합시키기 위한 수단을 구비하며, 상기 출력 클럭 신호에서 변이는 상기 시스템 클럭 신호에서의 변이와 동기 상태이며 ; 출력 버퍼 수단은 ; 상기 데이타 기억 수단에 의해 제공된 D데이타 값을 유지하기 위해 상기 데이타 기억 수단에 접속된 데이타 대칭 수단(54A - 54D)와 ; 상기 데이타 래칭 수단, 상기 출력 클럭 신호와 동기 상태인 수단으로부터 병렬로 D데이타 값을 수신하고 직렬 출력 포트를 통해 상기 출력 클럭 신호의 D개의 연속적인 펄스와 동기 상태로 상기 수신된 D데이타 값을 제공하기 위해 병렬 입력 포트와 직렬 출력 포트를 갖는 시프트 레지스터 수단 (54A - 54D)과 ; 상기 데이타 기억 수단과 출력 버퍼 수단에 접속되어 있고 상기 출력 버퍼 수단에 병렬로 D데이타 값을 제공하기 위해 상기 데이타 기억 수단의 조건을 형성하는 상기 시스템 클럭 신호에 응답하는 제어수단 (22, 30, 31, 34, 36)을 포함하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  2. 제 1 항에 있어서, 상기 출력 게이트 신호는 활성 로우 신호이며 ; 상기 결합 수단은 대응 활성 하이 클럭 게이트 신호를 발생하기 위해 상기 출력 게이트 신호를 반전시키는 수단과 상기 시스템 클럭 신호와 상기 논리 AND 기능에 따른 상기활성 하이 클럭 게이트 신호를 결합하여 상기 출력 클럭 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  3. 제 2 항에 있어서, 상기 시프트 레지스터 수단은 상기 수신된 D데이타를 각각 제공하기 위해 상기 출력 클럭 신호의 D개의 연속적인 펄스의 입하부에 응답하여 상기 시프트 레지스터 수단은 상기 데이타 래칭수단으로부터 병렬로 D데이타 값을 수신하기 위해 D개의 연속적인 펄스 위하여 즉시 발생되는 상기 출력 클럭 신호의 펄스의 입상부에 응답하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  4. 제 1 항에 있어서, 입력 데이타 값의 소스와 ; 입력 클럭 게이트 신호의 소스를 구비하며 ; 또한 입력 클럭 신호를 발생하기 위해 상기 시스템 클럭 신호와 상기 입력 클럭 게이트 신호를 결합시키는 결합 수단을 구비하며 여기서 상기 입력 클럭 신호에서의 변이는 상기 시스템 클럭 신호에서의 변이에 동기되어 있으며 ; 입력 버퍼 수단은 ; 입력 데이타 값의 상기 소스로부터 상기 입력 클럭 신호의 D개의 연속적인 펄스와 동기 상태인 D데이타 값을 수신하며, 상기 입력 클럭 신호와 동기 상태로 상기 수신된 D개의 데이타 값을 제공하기 위한 직렬 입력 포트와 병렬 출력 포트를 갖는 시프트 레지스터 수단과 ; 상기 제 1 시프트 레지스터 수단과 상기 블록 형태로 배치된 데이타 기억 수단에 접속되어 상기 제 1 시프트 레지스터 수단에 의해 제공된 D데이타 값을 기억하며 상기 기억된 D데이타 값을 병렬로 상기 블록형태의 데이타 기억수단에 제공되는 데이타 래칭 수단과 ; 상기 입력 버퍼 수단과 상기 블록형 데이타 기억 수단 및 상기 출력 버퍼에 접속되어 있고, 소정의 제 1 시간 간격동안 상기 입력 버퍼 수단으로부터 D데이타 값을 기억하고 상기 제 2 시간 간격동안 상기 출력 버퍼수에 D데이타 값을 제공하기 위해 상기 블록형태로 배치된 데이타 기억 수단의 조건을 조절하는 제어 수단을 포함하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  5. 제 4 항에 있어서, 상기 입력 클럭 게이트 신호와 상기 출력 클럭 게이트 신호는 활성 로우 신호이고, 상기 제1 결합 수단은 대응 활성 하이 입력 클럭 게이트 신호를 발생하기 위해 상기 입력 클럭 게이트 신호를 반전시키는 수단과 상기 입력 클럭 신호를 발생하기 위해 논리 AND기능에 따라 상기 활성 하이 입력 클럭 게이트 신호와 상기 시스템 클럭 신호를 결합하기 위한 수단을 포함하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  6. 제 4 항에 있어서, 상기 입력 버퍼 시프트 레지스터 수단은 상기 입력 데이타 값의 소스와 상기 제 1 데이타 래칭 수단에 의해 제공된 상기 D데이타 값을 각각 기억하기 위해 상기 입력 클럭 신호의 D개 연속적인 펄스의 입하부에 응답하며, 상기 시프트 레지스터 수단으로부터 병렬로 상기 기억된 D데이타 값을 수신하기 위해 상기 D개의 연속적인 펄스 바로 다음 생기는 상기 입력 클럭 신호의 펄스의 입상부에 응답하며 ; 상기 출력 버퍼 시프트 레지스터의 수단은 상기 블록형 데이타 기억 수단으로부터 수신된 D데이타 값을 각각 제공하기 위해 상기 출력 클럭 신호의 D개 연속적인 펄스의 입하부에 응답하며, 상기 제 2 데이타 래칭 수단으로부터 병렬로 상기 D데이타 값을 수신하기 위해 상기 출력 클럭 신호의 D개 연속적인 펄스 다음 생기는 상기 출력 클럭 신호의 펄스의 입상부에 응답하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  7. 제 4 항에 있어서, 상기 시스템에 의해 연산된 상기 데이타 값을 비디오 픽셀값인 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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